CN111900163B - 晶体管及其制备方法 - Google Patents

Abstract

本申请涉及半导体技术领域，具体涉及一种晶体管及其制备方法，包括：衬底，所述衬底具有形成在其上的源/漏区；栅堆叠结构，位于所述衬底上；金属接触插塞，与所述源/漏区连接；侧墙，位于所述栅堆叠结构与所述金属接触插塞之间；空气隙，位于所述侧墙内。由于空气的介电常数远小于氧化硅，大大减少了栅堆叠结构与金属接触插塞之间的寄生电容，从而提高晶体管的性能。

Description

晶体管及其制备方法

技术领域

本申请涉及半导体技术领域，具体涉及一种晶体管及其制备方法。

背景技术

随着DRAM外围区域晶体管(DRAM peripheral transistor)的逐渐密集(scalingdown)，栅极和金属接触件(gate to MC contact)之间的寄生电容(parasiticcapacitance)的比例(portion)变大，降低了晶体管的性能。

发明内容

本申请旨在解决相关技术中的上述技术问题。为此，本申请提出一种晶体管及其制备方法，减少栅极与金属接触件之间的寄生电容，提高了晶体管的性能。

为了实现上述目的，本申请第一方面提供了一种晶体管，包括：

衬底，所述衬底具有形成在其上的源/漏区；

栅堆叠结构，位于所述衬底上；

金属接触插塞，与所述源/漏区连接；

侧墙，位于所述栅堆叠结构与所述金属接触插塞之间；

空气隙，位于所述侧墙内。

本申请第二方面提供了一种晶体管的制备方法，包括以下步骤：

提供一衬底；

于所述衬底上形成所述源/漏区；

于所述衬底上形成栅堆叠结构；

在所述栅堆叠结构两侧形成第一侧墙；

于所述源/漏区上形成金属接触孔；

在所述金属接触孔内壁沉积隔离层，并填充金属接触插塞；

去除所述第一侧墙；

回填侧墙材料于所述栅堆叠结构两侧形成具有空气隙的第二侧墙。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了在半导体衬底上形成栅堆叠结构、偏移隔离层、盖帽层后的结构示意图；

图2示出了在图1所示的结构上去除部分盖帽层后的结构示意图；

图3示出了在图2所示的结构上形成刻蚀停止层后的结构示意图；

图4示出了在图3所示的结构上形成层间介电层后的结构示意图；

图5示出了在图4所示的结构上形成金属接触孔后的结构示意图；

图6示出了在图5示出的结构上形成隔离层后的结构示意图；

图7示出了在图6示出的结构上去除隔离层底壁后的结构示意图；

图8示出了在图7示出的结构上填充金属接触插塞后的结构示意图；

图9示出了在图8示出的结构上去除层间介电层后的结构示意图；

图10示出了在图9示出的结构上去除部分刻蚀停止层后的结构示意图；

图11示出了在图10示出的结构上去除侧墙后的结构示意图；

图12示出了在图11示出的结构上形成具有空气隙的侧墙盖帽后的结构示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

请参照图12，本申请的第一方面提供了一种晶体管100，具体地，本申请以平面栅的晶体管为例进行说明，但是本申请并不因此为限，该晶体管100包括：

半导体衬底10，具有形成在其上的源/漏区101，源/漏区101可以具有不同于半导体衬底10的导电性。例如，源/漏区可以具有P型导电性以形成PMOS晶体管。在一个实施例中，源/漏区可以包括三价杂质元素。源/漏区可以包括例如硼(B)或铟(In)。

半导体衬底10例如可以是体硅半导体衬底、绝缘体上硅(SOI)半导体衬底、锗半导体衬底、绝缘体上锗(GOI)半导体衬底、硅锗半导体衬底、III-V族化合物半导体半导体衬底或通过执行选择性外延生长(SEG)获得的外延薄膜半导体衬底。

当半导体衬底10是硅基半导体衬底时，半导体衬底10可以包括例如与氧离子不接合的悬挂键合硅原子。晶体管的工作特性可以通过氢退火工艺来稳定，通过氢退火工艺，氢原子与半导体衬底10的悬挂键合硅原子接合。在这种情况下，氢原子可以容易地与硅原子分离，但是硼可以增加硅原子和氢原子之间的结合能。因此，可以改善半导体结构中的存储单元(例如，电容器CP)的可变保持时间或电荷保持时间。

栅堆叠结构11，位于衬底10上，源/漏区101位于栅堆叠结构11的两侧；栅堆叠结构11包括由下至上层叠设置的栅氧化层111、多晶硅层112、阻挡层113、栅金属层114以及栅掩模层115。具体地，栅氧化层111可以为传统的栅氧化层如氧化硅、氮氧化硅，也可以为高K材料如氧化铪、氧化锆、氧化钇、氧化钽、氧化铝、氧化镧或氧化镧铝等。阻挡层113为金属阻挡层，阻挡层113与栅金属层114所用到的材料包括Ti、TiN、Ta、TaN、TiAl、W、Mo、TaC、Al、Pd、Sc、Au、TiPd、Mo等金属或其合金或多层金属堆叠材料。另外，需要指出的是，根据实际需要，栅氧化层111的材料可以选择单层或多层结构形式，如采用氧化硅或氮氧化硅与高K材料的复合结构，栅掩模层115可以是SiN。

第二层间介质层12，形成在半导体衬底10的上表面，具有形成在其中的金属接触孔120。第二层间介质层12可以采用PECVD、SACVD、LPCVD或HDPCVD等方法沉积氧化硅或者旋涂一层绝缘介质SOD形成。第二层间介质层12(ILD)材料可以为掺杂或无掺杂的氧化硅、低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料，例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔有机聚合物)。在本实施例中第二层间介质层12(ILD)采用PECVD沉积氧化硅形成。

隔离层13，覆盖金属接触孔120的表面，隔离层13所用到的材料包括SiCN、TiN、TaN、Ta或Ti等，具体地，在本实施例中，隔离层13可以是SiCN。

金属接触插塞14，与源/漏区101连接，金属接触插塞14填充金属接触孔120。具体地，第二层间介质层12位于金属接触插塞14的侧壁上，金属接触插塞14可以是导电金属，例如，Ti、Al、TiAl、Cu、W等。

侧墙15，位于栅堆叠结构11与金属接触插塞14之间，且覆盖栅堆叠结构11的侧壁，空气隙16位于侧墙15内。

盖帽，覆盖栅堆叠结构11顶部，盖帽与侧墙15一体成型，盖帽与侧墙15的材料与第二层间介质层12的材料相同，在本实施例中，均可以选自氧化硅。

氮化物层17，位于隔离层13与侧墙15之间，且氮化物层17自半导体衬底10表面沿隔离层13与侧墙15之间的界面延伸一段距离。具体地，氮化物层17一般采用PECVD形成，厚度根据器件的需要而定，一般在5-50nm。在本实施例中，采用氮化硅作为氮化物层17。

偏移隔离层18，包括竖直部分以及与竖直部分连接的水平部分，其中，竖直部分位于栅堆叠结构11的侧壁与侧墙15之间，水平部分位于半导体衬底10的上表面与侧墙15的底端之间。具体地，在本实施例中，偏移隔离层18的材质可以选自SiN。

值得一提的是，空气隙16内空气的介电常数约为1，侧墙盖帽15的材质氧化硅的介电常数约为3.9，由于空气的介电常数远小于氧化硅，大大减少了栅堆叠结构11与金属接触插塞14之间的寄生电容，从而提高晶体管的性能。

以下对本申请实施例中的晶体管100的制造方法进行描述。

图1至图12绘示出根据本申请的一些实施例的晶体管100的中间制造阶段剖面示意图。具体地，该晶体管100的制备方法，包括以下步骤：

如图1所示，提供一半导体衬底10，于半导体衬底10上形成源/漏区101，可以通过离子注入和扩散工艺形成源/漏区101，在本实施例中，可以通过离子注入形成源/漏区101，在执行离子注入工艺形成源/漏区101之后还可以通过执行热退火处理工艺，热退火工艺的温度例如为900℃-1100℃。以进一步活化源/漏区101中的掺杂离子，并使掺杂离子扩散以形成粒子分布更为均匀的源/漏区101，此外，经过热退火工艺可进一步驱动离子迁移，使有源/漏区101中的掺杂离子浓度在远离顶面的方向上呈递减分布，这种具有浓度梯度且最大掺杂离子浓度位于掺杂区顶部区域的好处是，在不增加源/漏区101的掺杂离子总量的前提下，减小源/漏区101顶部区域和与源/漏区101顶部相接触的其他区域的掺杂离子浓度的浓度差，使得在后续的热退火处理工艺中，能够减少高浓度掺杂离子因活化而产生的向低掺杂离子浓度区域的离子扩散。

于半导体衬底10上可以通过高温氧化工艺形成栅氧化层111，高温氧化工艺的温度例如900℃～1200℃。高温氧化工艺会在半导体衬底10的表面形成氧化层，该氧化层作为栅氧化层111，在本实施例中，栅氧化层111可以包括其他材料，通过其他工艺形成，比如沉积工艺，例如为硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)层或具有比硅氧化物层的介电常数更高的介电常数的高k电介质层。例如，高k电介质层可以具有约10到25的介电常数，并且可以包括例如铪氧化物(HfO₂)、铝氧化物(Al₂O₃)、铪铝氧化物(HfAlO₃)、钽氧化物(Ta₂O₃)和/或钛氧化物(TiO₂)。在本实施例中，栅氧化层111的材料可以为氧化硅。

可藉由物理气相沉积(physical vapor deposition,PVD)制作工艺、CVD制作工艺或其他适合的制作工艺在栅氧化层111上形成多晶硅层112、阻挡层113、栅金属层114以及栅掩模层115。栅氧化层111、多晶硅层112、阻挡层113、栅金属层114以及栅掩模层115构成栅堆叠结构11。

于栅堆叠结构11的侧壁以及源/漏区101的表面形成偏移隔离层18，于偏移隔离层18的表面以及栅堆叠结构11的顶面形成第一层间介质层19。第一层间介质层19可以采用PECVD、SACVD、LPCVD或HDPCVD等方法沉积氧化硅或者旋涂一层绝缘介质SOD形成，第一层间介质层19材料可以为掺杂或无掺杂的氧化硅、低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料，例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔有机聚合物)。在本实施例中，第一层间介质层19采用PECVD沉积氧化硅形成。

接着，如图2所示，去除部分第一层间介质层19，于偏移隔离层18的外侧形成栅堆叠结构11的第一侧墙。去除部分第一层间介质层19的工艺为干法刻蚀。

接着，如图3所示，于第一侧墙的表面以及栅堆叠结构11的顶面沉积形成刻蚀停止层17(即氮化物层17)，它一般采用PECVD形成，厚度根据器件的需要而定，一般在5-50nm。

接着，如图4所示，于半导体衬底10上形成覆盖刻蚀停止层17的第二层间介质层12，第二层间介质层12可以采用PECVD、SACVD、LPCVD或HDPCVD等方法沉积氧化硅或者旋涂一层绝缘介质SOD形成。第二层间介质层12(ILD)材料可以为掺杂或无掺杂的氧化硅、低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料，例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔有机聚合物)。在本实施例中第二层间介质层12(ILD)采用PECVD沉积氧化硅形成。采用化学机械抛光(CMP)以对第二层间介质层12(ILD)平坦化。

接着，如图5所示，源/漏区101上定义出金属接触区域，用刻蚀工艺在第二层间介质层12内形成金属接触孔120，且使得带有刻蚀停止层17的第一侧墙部分位于金属接触孔120内。

接着，如图6所示，在金属接触孔120内沉积形成隔离层13，隔离层13至少部分位于与第一侧墙的刻蚀停止层17表面上，隔离层13的材质选自SiCN，形成隔离层13的工艺选自热型原子层沉积，其中，沉积温度为600-650℃。使用热型原子层沉积，使得SiCN中C浓度约为20％，以防止隔离层13的厚度分散。

接着，如图7所示，去除金属接触孔120内位于半导体衬底10表面的隔离层13，保留隔离层13的侧壁。去除金属接触孔120内位于半导体衬底10表面的隔离层13的工艺为干法刻蚀或物理离子轰击刻蚀

接着，如图8所示，在金属接触孔120内填充金属接触插塞14。具体地，可以使用在金属接触孔120沉积金属，而形成金属接触插塞14。

接着，如图9所示，去除刻蚀停止层17上方的第二层间介质层12，去除刻蚀停止层17上方的第二层间介质层12的工艺为湿法刻蚀，其中，湿法刻蚀溶液均为HF。

接着，如图10所示，去除位于金属接触孔120外的部分刻蚀停止层17。去除部分刻蚀停止层17的工艺为湿法刻蚀，其中，湿法刻蚀溶液均为H₃PO₄。

接着，如图11所示，去除第一侧墙，以暴露金属接触插塞14与栅极堆叠结构11之间的开口20；可采用湿法刻蚀工艺，湿法刻蚀溶液均为HF

接着，如图12所示，在开口20内12以低台阶覆盖率的方式回填侧墙材料形成包含空气隙的第二侧墙(即侧墙15)，并且回填材料延伸至栅堆叠结构11上方空间形成盖帽。

在本实施例中，去除第一侧墙的工艺为湿法刻蚀，其中，湿法刻蚀溶液为HF。侧墙15、盖帽的材质可以选自SiO₂，形成SiO₂的前驱体气体包括TEOS或SiO₄(CH₃)₄。

值得一提的是，隔离层13的材质为SiCN，由于SiCN具有低厚度、良好的阶梯覆盖性，这样在后续去除刻蚀停止层17、去除侧墙时可以起到保护金属接触插塞14的作用。此外，SiCN与SiN相比，使用H₃PO₄或HF溶液对SiCN进行的湿法蚀刻速率缓慢。

本实施例中的晶体管可以用在DRAM、Flash与Logic中，可藉由已知的制作工艺，形成与上述电容器彼此彼此串联耦合的电容器(未绘示)，以完成DRAM的制作。

进一步地，具有本实施例中的电容器的DRAM、Flash与Logic可以使用在各种芯片中。

更进一步地，具有上述电容器的芯片可以用于各种电子设备中，具体地，该电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (7)

1.一种晶体管的制备方法，其特征在于，包括以下步骤：

提供一衬底；

于所述衬底上形成源/漏区；

于所述衬底上形成栅堆叠结构；

在所述栅堆叠结构两侧形成第一侧墙：于所述栅堆叠结构的侧壁以及所述源/漏区的表面形成偏移隔离层，于所述偏移隔离层的外侧形成所述栅堆叠结构的所述第一侧墙；

于所述第一侧墙的表面以及栅堆叠结构的顶面形成刻蚀停止层，于所述衬底上形成覆盖所述刻蚀停止层的层间介质层；所述刻蚀停止层采用氮化物；

于所述源/漏区上形成金属接触孔：所述金属接触孔在所述层间介质层内形成，且使得带有刻蚀停止层的第一侧墙的一部分位于所述金属接触孔内；

在所述金属接触孔内沉积形成隔离层，所述隔离层至少部分位于所述第一侧墙的刻蚀停止层表面上；去除金属接触孔内位于衬底表面的所述隔离层；

并填充金属接触插塞；

去除所述第一侧墙：先刻蚀停止层上方的层间介电层，然后去除位于金属接触孔外的部分所述刻蚀停止层，再去除所述第一侧墙；

以低台阶覆盖率的方式回填侧墙材料形成包含空气隙的第二侧墙，并且所述回填侧墙材料延伸至所述栅堆叠结构上方空间形成盖帽。

2.根据权利要求1所述的晶体管的制备方法，其特征在于，去除金属接触孔内位于衬底表面的所述隔离层、刻蚀停止层上方的层间介电层、去除所述第一侧墙的工艺均为湿法刻蚀，其中，湿法刻蚀溶液均为HF。

3.根据权利要求2所述的晶体管的制备方法，其特征在于，去除位于金属接触孔外的部分所述刻蚀停止层的工艺均为湿法刻蚀， 其中，湿法刻蚀溶液均为H₃PO₄。

4.根据权利要求3所述的晶体管的制备方法，其特征在于，所述隔离层的材质选自SiCN，形成所述隔离层的工艺选自热处理原子层沉积，其中，沉积温度为600-650℃。

5.根据权利要求1所述的晶体管的制备方法，其特征在于，所述第二侧墙及盖帽的材质选自SiO₂，形成SiO₂的前驱体气体包括TEOS或SiO₄(CH₃)₄。

6.一种晶体管，其特征在于，包括：

衬底，所述衬底具有形成在其上的源/漏区；

栅堆叠结构，位于所述衬底上；

金属接触插塞，与所述源/漏区连接；

侧墙，位于所述栅堆叠结构与所述金属接触插塞之间；

空气隙，位于所述侧墙内；

盖帽，位于所述栅堆叠结构的顶部，所述盖帽与所述侧墙一体成型；

偏移隔离层，包括竖直部分以及与所述竖直部分连接的水平部分，其中，

所述竖直部分位于所述栅堆叠结构的侧壁与所述侧墙之间，所述水平部分位于所述衬底的上表面与所述侧墙之间；

层间介质层，形成在所述衬底上；

隔离层，位于所述金属接触插塞的侧壁上；

所述层间介质层的材料与所述侧墙和盖帽的材料相同；

氮化物层，位于所述隔离层与所述侧墙之间，且所述氮化物层自所述衬底表面沿所述隔离层与所述侧墙之间的界面延伸一段距离。

7.根据权利要求6所述的晶体管，其特征在于，所述栅堆叠结构包括由下至上层叠设置的栅氧化层、多晶硅层、阻挡层、栅金属层以及栅掩模层。

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