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CN118402067A - 用于三维集成的层叠的互补晶体管结构 - Google Patents

用于三维集成的层叠的互补晶体管结构 Download PDF

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CN118402067A
CN118402067A CN202280082999.1A CN202280082999A CN118402067A CN 118402067 A CN118402067 A CN 118402067A CN 202280082999 A CN202280082999 A CN 202280082999A CN 118402067 A CN118402067 A CN 118402067A
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drain
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程慷果
望月省吾
李俊涛
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International Business Machines Corp
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Publication date
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Abstract

一种器件包括第一互连结构、第二互连结构、层叠的互补晶体管结构、第一接触和第二接触。所述层叠的互补晶体管结构设置在第一和第二互连结构之间。所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管。所述第一接触将所述第一晶体管的第一源/漏元件连接到所述第一互连结构。所述第二接触将所述第二晶体管的第一源/漏元件连接到所述第二互连结构。第一和第二接触彼此对准地设置。

Description

用于三维集成的层叠的互补晶体管结构
技术领域
本公开一般涉及单片三维(3-D)集成技术，并且具体地，涉及用于制造包括层叠的CMOS(互补金属氧化物半导体)晶体管结构的单片3-D半导体集成电路器件的技术。半导体工艺技术的持续创新使得能够实现更高的集成密度和器件尺寸。特别地，3D集成技术的发展水平已经成为提供极其密集的集成电路的关键技术增强器。3-D单片设计包括场效应晶体管(FET)器件的层叠层以减小器件占用面积(footprint)。例如，FET-在-FET集成方案是3-D单片集成方案的一种形式，其中p型FET(PFET)和n型FET(NFET)器件形成在单个衬底上的不同器件层中。
背景技术
虽然层叠的CMOS结构通过将PFET器件和NFET器件层叠在彼此的顶部上而允许增加的晶体管密度，但是层叠的CMOS结构的集成密度受到例如源/漏极接触所需的间隔的限制。特别地，对于其中层叠CMOS结构的源/漏元件连接到设置在层叠CMOS结构之上的后段制程(BEOL)互连结构的3-D半导体集成电路器件，必须形成下FET器件的至少一个下源/漏极区以横向延伸超过相应的上FET器件的上源/漏极区，以提供形成从下源/漏极区到BEOL互连结构的源/漏极接触所需的横向间隔。源/漏极接触所需的额外横向间隔增加了层叠的CMOS结构的单元尺寸，这是不期望的。
此外，层叠的CMOS技术的另一个问题是有效地将层叠的NFET/PFET结构与下面的半导体衬底隔离的能力。例如，在隔离不足的情况下，由于到下层衬底的源/漏极泄漏增加以及金属栅极结构与下层衬底之间的寄生电容和泄漏增加，器件性能将劣化。虽然可以利用常规的隔离技术来形成结构/层以将层叠的NFET/PFET结构与下面的半导体衬底隔离，但是这样的技术需要专用的工艺模块来形成这样的隔离结构和/或层，这给半导体制造工艺增加了复杂性和成本。
发明内容
现在将关于包括层叠互补晶体管结构的半导体集成电路器件以及用于制造这样的半导体集成电路器件的方法来更详细地描述示例性实施例。
示例性实施例包括一种器件，所述器件包括第一互连结构、第二互连结构、层叠的互补晶体管结构、第一接触和第二接触。所述层叠的互补晶体管结构设置在第一和第二互连结构之间。所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管。所述第一接触将所述第一晶体管的第一源/漏元件连接到所述第一互连结构。所述第二接触将所述第二晶体管的第一源/漏元件连接到所述第二互连结构。第一和第二接触彼此对准地设置。
有利地，所述第二互连结构的实现和所述第二接触到所述第二互连结构的连接允许所述层叠的互补晶体管结构的单元尺寸的减小，因为第一和第二接触可以形成为彼此纵向对准。其消除了将第一和第二接触两者连接到相同互连结构(例如，第一互连结构)的需要，该需要将要求第一和第二接触彼此相邻地设置，这将需要附加的横向间隔，并且因此增加了层叠的互补晶体管结构的单元尺寸。
另一示例性实施例包括一种器件，所述器件包括第一互连结构、第二互连结构、层叠的互补晶体管结构、绝缘层、第一接触和第二接触。所述层叠的互补晶体管结构设置在第一和第二互连结构之间。所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管。所述绝缘层设置在所述层叠的互补晶体管结构和所述第二互连结构之间，其中所述第二晶体管的第一和第二源/漏元件均包括延伸到所述第二绝缘层中的延伸部分。所述第一接触将所述第一晶体管的第一源/漏元件连接到所述第一互连结构。所述第二接触耦合到所述第二晶体管的所述第一源/漏元件的延伸部分，以将所述第二晶体管的所述第一源/漏元件连接到所述第二互连结构。所述第一和第二接触彼此对准地设置。
有利地，所述第二晶体管的所述第一和第二源/漏元件的延伸部分的实施允许所述第一和第二源/漏元件在所述器件制造期间的某个时间点向所述第二晶体管的有源沟道施加应变(例如，压缩应变或拉伸应变)，其中所述延伸部分在被设置在所述第二绝缘层中之前从半导体衬底释放。
另一实施例包括一种器件，所述器件包括第一互连结构、第二互连结构、互补反相器、第一接触、第二接触、以及第三接触。所述互补反相器包括设置在第一和第二互连结构之间的层叠的互补晶体管结构。所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管。所述第一晶体管包括源极元件和漏极元件，第二晶体管包括源极元件和漏极元件。所述第一接触所述将第一和第二晶体管的漏极元件共同连接到所述第一互连结构。所述第二接触将所述第一晶体管的所述源极元件连接到所述第一互连结构。所述第三接触将所述第二晶体管的所述源极元件连接到所述第二互连结构。所述第二和第三接触彼此对准地设置。
另一实施例包括一种用于制造半导体器件的方法。一种层叠的互补晶体管结构，其形成在半导体衬底上。所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管。形成第一接触，其连接到所述第一晶体管的第一源/漏元件。形成连接到所述第一接触的第一互连结构。去除部分半导体衬底，以暴露出所述层叠的互补晶体管结构的底表面。形成覆盖所述层叠的互补晶体管结构的暴露底表面的绝缘层。在所述绝缘层中形成第二接触，其连接到所述第二晶体管的第一源/漏元件，其中所述第二接触与所述第一接触对准形成。在所述绝缘层上形成第二互连结构，其中所述第二互连结构连接到所述第二接触。
有利地，用所述绝缘层替换所述半导体衬底的去除部分以覆盖所述层叠的互补晶体管结构的所述暴露的底表面以及所述第二晶体管的第一和第二源/漏元件的工艺用于提供与所述半导体衬底的隔离，而不需要实现专用工艺模块来实现这种隔离。
另一实施例包括一种用于制造半导体器件的方法。一种层叠的互补晶体管结构被形成在半导体衬底上。所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管。所述第一晶体管包括第一源/漏元件和第二源/漏元件。所述第二晶体管包括第一源/漏元件和第二源/漏元件，其中所述第二晶体管的第一和第二源/漏元件各自包括延伸到所述半导体衬底中的延伸部分。形成第一接触，其连接到所述第一晶体管的第一源/漏元件。形成连接到所述第一接触的第一互连结构。去除部分半导体基底，以露出所述层叠的互补式晶体管结构的底表面，并释放所述第二晶体管的所述第一与第二源/漏元件的延伸部分。形成绝缘层，其覆盖所述层叠的互补晶体管结构的暴露的底表面以及所述第二晶体管的所述第一和第二源/漏元件的延伸部分。在所述绝缘层中形成第二接触，其与所述第二晶体管的所述第一源/漏元件的延伸部分接触，其中所述第二接触与所述第一接触对准形成。在所述绝缘层上形成第二互连结构，其中所述第二互连结构连接到所述第二接触。
有利地，通过去除所述半导体衬底的一部分来释放所述第二晶体管的所述第一和第二源/漏元件的延伸部分，允许所述第一和第二源/漏元件在形成所述第二绝缘层之前向所述第二晶体管的有源沟道施加应变(例如，压缩应变或拉伸应变)。所述应变增强了所述第二晶体管和所述层叠的互补晶体管结构的性能。
在结合附图阅读的以下实施例的详细描述中将描述其它实施例。
附图说明
图1是根据本发明的示范性实施例的包括层叠的互补晶体管结构的半导体集成电路器件的示意性横截面侧视图。
图2-17示意性地示出了根据本发明的实施例的用于制造半导体集成电路器件的方法，该半导体集成电路器件包括层叠的互补晶体管结构，该层叠的互补晶体管结构包括第一和第二晶体管，其中：
图2是在制造初始阶段的半导体集成电路器件的初始结构的示意性截面侧视图，该半导体集成电路器件包括半导体衬底和形成在半导体衬底上的纳米片层叠结构；
图3A、3B和3C是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意图，其通过构图图2的纳米片层叠结构以形成构图的纳米片层叠结构，并在半导体衬底中形成浅沟槽隔离层来构造；
图4A、4B和4C是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意图，其通过形成与图3A-3C的构图的纳米片层叠结构的一部分重叠的虚设栅极结构，并在与虚设栅极结构相邻的源/漏极区域中构图纳米片层叠结构的暴露部分以形成第一和第二晶体管的相应的第一和第二纳米片沟道结构来构造；
图5是根据本公开的示例性实施例的半导体集成电路器件结构的下一个中间结构的示意性横截面侧视图，该中间结构通过利用隔离层叠的第一和第二晶体管的电介质隔离层替换牺牲纳米片层的剩余部分来构造；
图6是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意性横截面侧视图，其通过横向凹陷图5中的第一和第二纳米片沟道结构的牺牲纳米片层的暴露侧壁表面以由此在第一和第二纳米片沟道结构的侧壁中形成凹陷来构造；
图7是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意性截面侧视图，其通过在第一和第二纳米片沟道结构的侧壁中的凹陷内形成嵌入式栅极侧壁间隔物来构造；
图8是根据本公开的示例性实施例的半导体集成电路器件的下一个中间结构的示意性横截面侧视图，该中间结构通过使源/漏极区域中的半导体衬底的暴露部分凹陷以在半导体衬底中形成第一和第二沟槽而构造；
图9是根据本公开内容的示例性实施例的半导体集成电路器件的下一中间结构的示意性截面侧视图，该中间结构通过从半导体衬底中的第一和第二沟槽的底表面开始外延生长第一晶体管的第一和第二源/漏元件而构造；
图10是根据本公开内容的示例性实施例的半导体集成电路器件的下一个中间结构的示意性横截面侧视图，该中间结构通过沉积并构图电介质材料的保形层以在第一晶体管的第一和第二源/漏元件上形成保护衬里来构造；
图11是根据本公开内容的示例性实施例的半导体集成电路器件的下一个中间结构的示意性截面侧视图，该中间结构通过外延生长第二晶体管的第一和第二源/漏元件、并形成第一绝缘层以封装层叠的互补晶体管结构而构造；
]图12A和12B是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意性横截面侧视图，其通过去除虚设栅极结构、去除牺牲纳米片层以释放第一和第二晶体管的第一和第二纳米片沟道结构的有源纳米片沟道层，从而形成敞开的栅极区来构造；
图13A和13B是根据本公开的示例性实施例的半导体集成电路器件的下一个中间结构的示意性截面侧视图，该中间结构通过形成金属栅极结构并且在第一绝缘层和金属栅极结构之上形成第二绝缘层而形成；
图14是根据本公开内容的示例性实施例的半导体集成电路器件的下一个中间结构的示意性截面侧视图，该中间结构通过形成到层叠的FET结构的栅极和源/漏极接触而构造；
图15是根据本公开内容的示例性实施例的半导体集成电路器件的下一个中间结构的示意性截面侧视图，该中间结构是通过在图14的中间结构的正面上形成第一互连结构并且将处理器衬底接合到第一互连结构而构造的；
图16是根据本公开内容的示例性实施例的半导体集成电路器件的下一个中间结构的示意性横截面侧视图，该中间结构通过对图14的中间结构进行背面处理以去除半导体衬底的一部分来构造；以及
图17是根据本公开的示例性实施例的半导体集成电路器件的下一个中间结构的示意性横截面侧视图，该中间结构通过对图16的中间结构进行背面处理以形成电介质层、背面接触和背面互连结构来构造。
图18是根据本发明的另一示范性实施例的包括层叠的互补晶体管结构的半导体集成电路器件的示意性横截面侧视图。
具体实施方式
现在将关于包括具有减小的CMOS单元尺寸的层叠的CMOS器件结构(或者，层叠的互补晶体管结构)的半导体集成电路器件以及用于制造这种半导体集成电路器件的方法来更详细地描述示例性实施例。如下面进一步详细解释的，通过形成背面源/漏极接触到背面互连结构(例如，背面电力分配网络)来实现层叠的CMOS器件结构的CMOS单元尺寸的减小，从而允许(i)漏极接触到层叠的互补晶体管结构的漏极元件的纵向(垂直)对准，以及(ii)源极接触到层叠的互补晶体管结构的源极元件的纵向(垂直)对准。
如下文进一步详细解释，本发明的示范性实施例进一步包括使得能够从背面去除半导体衬底的与层叠的互补晶体管结构接触的部分以提供与所述半导体衬底的隔离且借此消除实施专用处理模块以实现此隔离的需要的技术。此外，如以下更详细地解释的，提供了通过直接从晶体半导体衬底生长深且高质量的外延源/漏元件，结合当背面去除外延源/漏元件之间的半导体衬底的部分时的应变增强，来增强层叠的互补晶体管结构的性能的技术。
为了说明的目的，将在包括纳米片FET器件的层叠的互补晶体管结构的背景下讨论本发明的示例性实施例。然而，应当理解，这里讨论的示例性实施例容易地适用于各种类型的栅极全包围(GAA)FET器件，例如纳米线FET，以及具有在有源沟道层的所有侧面周围形成的栅极结构的其它类型的GAA FET器件。此外，可以用层叠的鳍片型FET(FinFET)器件来实现这里公开的示例性技术。
应当理解，附图中所示的各个层、结构和区域是未按比例绘制的示意图。另外，为了便于解释，通常用于形成半导体器件或结构的类型的一个或多个层、结构和区域可能未在给定附图中明确示出。这并不意味着从实际半导体结构中省略了未明确示出的任何层、结构和区域。此外，应当理解，本文所讨论的实施例不限于本文所示和所述的特定材料、特征和处理步骤。特别地，关于半导体处理步骤，要强调的是，本文提供的描述不旨在包括形成功能性半导体集成电路器件可能需要的所有处理步骤。相反，为了描述的经济性，在形成半导体器件中通常使用的某些处理步骤，例如湿法清洁和退火步骤，在此有目的地不进行描述。
应当理解，在所有附图中使用相同或相似的附图标记来表示相同或相似的特征、元件或结构，因此，对于每个附图将不重复相同或相似的特征、元件或结构的详细解释。此外，如本文关于厚度、宽度、百分比、范围等所使用的术语“约”或“基本上”旨在表示接近或近似，但不是精确。例如，如本文所用，术语“约”或“基本上”暗示存在小的误差余量，例如小于所述量的1％或更少。本文使用的用词“在……之上”用于描述在侧面或表面“之上”形成特征(例如，层)，意味着特征(例如，层)可以“直接”形成在隐含的侧面或表面上(即，直接接触)，或者特征(例如，层)可以“间接”形成在隐含的侧面或表面上，其中一个或多个附加层设置在特征(例如，层)和隐含的侧面或表面之间。。
为了提供贯穿附图所示的半导体结构的不同结构取向的空间背景，在每个附图中示出XYZ笛卡尔坐标。如本文所用的术语“竖直”或“竖直方向”或“竖直高度”表示附图中所示的笛卡尔坐标的Z方向，并且如本文所用的术语“水平”或“水平方向”或“横向方向”表示附图中所示的笛卡尔坐标的X方向和/或Y方向。
图1是根据本发明的示范性实施例的包括层叠的互补晶体管结构的半导体集成电路装置的示意性横截面侧视图。特别地，图1是包括层叠的互补晶体管结构(例如，层叠的互补FET结构)的半导体集成电路器件100的示意性横截面侧视图(X-Z平面)，该层叠的互补晶体管结构包括第一晶体管101(例如，第一FET器件)和设置在第一晶体管101上方的第二晶体管102(例如，第二FET器件)。在一些实施例中，第一晶体管101包括PFET器件，并且第二晶体管102包括NFET器件。在一些实施例中，第一晶体管101包括NFET器件，第二晶体管102包括PFET器件。在一些实施例中，如图1所示，第一和第二晶体管101和102包括纳米片FET器件。
特别地，在图1的示例性实施例中，第一晶体管101包括包含多个有源纳米片沟道层112和114以及第一源/漏元件160-1和第二源/漏元件160-2的纳米片FET器件。第二晶体管102包括包含多个有源纳米片沟道层122和124以及第一源/漏元件162-1和第二源/漏元件162-2的纳米片FET器件。应当理解，这里使用的术语“源/漏元件”意味着给定的源/漏元件可以是给定的FET器件的源元件或漏元件，这取决于应用或电路配置。
此外，第一和第二晶体管101和102包括公共栅极结构，该公共栅极结构包括栅极侧壁间隔物134和136以及金属栅极180。在一些实施例中，金属栅极180包括高k金属栅极(HKMG)结构。栅极侧壁间隔物134和136限定第一和第二晶体管101和102的公共栅极区，其围绕/包含金属栅极180。栅极侧壁间隔物134用于将金属栅极180与周围的元件电绝缘，并且栅极侧壁间隔物136包括嵌入的栅极侧壁间隔物(或内部间隔物)，其形成在有源纳米片沟道层112、114、122和124的端部之间，并且用于将金属栅极180与源/漏元件160-1、160-2、162-1和162-2绝缘。金属栅极180包封有源纳米片沟道层112、114、122和124的限定第一和第二晶体管101和102的栅极长度(LG)的部分，尽管有源纳米片沟道层112、114、122和124在物理上比栅极长度LG更长(长度L)。第一和第二晶体管101和102由电介质隔离层150隔离。
半导体集成电路器件100还包括浅沟槽隔离(STI)层140、电介质衬里层170、第一绝缘层175(或第一层间电介质(ILD)层)、第二绝缘层176(或第二ILD层)、栅极接触190、源/漏极接触191、192和193、第一互连结构200(例如，BEOL互连结构)、背面绝缘层205和第二互连结构210(例如，背面功率分配网络)。栅极接触190提供金属栅极180和第一互连结构200之间的连接。源/漏极接触191共同连接到第一和第二晶体管101和102的第一源/漏元件160-1和162-1，并提供第一互连结构200与第一和第二晶体管101和102的源/漏元件160-1和162-1之间的共同连接。源/漏极接触192提供第一互连结构200和第二晶体管102的第二源/漏元件162-2之间的连接。源/漏极接触193提供第一晶体管101的第二源/漏元件160-2与第二互连结构210之间的连接。在一些实施例中，第一互连结构200包括BEOL互连结构，其包括前侧I/O信号网络和电力分配网络。在一些实施例中，第二互连结构210包括背面电力分配网络。在一些实施例中，第二互连结构210包括背面I/O信号网络和电力分配网络两者。
在示例性实施例中，图1示意性地示出了互补反相器单元(或者，CMOS反相器单元)。例如，假设第一晶体管101是PFET，第二晶体管102是NFET，第一源/漏元件160-1和162-1是第一和第二晶体管101和102的漏极元件，并且第二源/漏元件160-2和162-2是第一和第二晶体管101和102的源极元件。在这种情况下，栅极接触190提供CMOS反相器的输入端子，源/漏极接触191提供CMOS反相器的输出端子，其通常连接到形成CMOS反相器的输出节点的源/漏元件160-1和162-1(例如，漏极端子)。此外，源/漏极接触192将第二晶体管102的第二源/漏元件162-2(例如，源极端子)连接到由第一互连结构200的电力分配网络提供的负电源电压VSS(例如，地(GND)电压)，并且后侧源/漏极接触193将第一晶体管101的第二源/漏元件160-2(例如，源极端子)连接到由第二互连结构210的电力分配网络提供的正电源电压VDD。
在CMOS反相器单元的另一个实施例中，第一晶体管101是NFET，第二晶体管102是PFET。在这种情况下，源/漏极接触192将第二晶体管102的第二源/漏元件162-2(例如，源极端子)连接到由第一互连结构200的电力分配网络提供的正电源电压VDD，并且背面源/漏极接触193将第一晶体管101的第二源/漏元件160-2(例如，源极端子)连接到由第二互连结构210的背面电力分配网络提供的负电源电压VSS(例如，GND)。
图1的示例性层叠的互补晶体管架构提供了优于常规结构的各种优点。例如，图1所示的示例性层叠的互补晶体管结构通过形成用于连接到第二互连结构210的到第一晶体管101的源/漏元件的背面源/漏极接触(例如，源/漏极接触193)，以及形成用于与第一互连结构200连接的第二晶体管102的源/漏元件的正面源/漏极接触，提供了CMOS单元尺寸的减小。这种配置允许单独的源/漏极接触与层叠的第一和第二晶体管101和102的相应第一源/漏元件160-1和162-1纵向对准，和/或单独的源/漏极接触与层叠的第一和第二晶体管101和102的相应第二源/漏元件160-2和162-2纵向对准。例如，在图1的示例性实施例中，第一晶体管101的第二源/漏元件160-2通过源/漏接触193连接到第二互连结构210，这允许源/漏接触193与源/漏接触192纵向对准(例如，在Z方向上垂直对准)。为了说明，图1中示出了虚线，以表示源/漏极接触192和193的纵向对准的示例性状态。
相反，在没有实现第二(背面)互连结构210的传统层叠的CMOS单元中，第一晶体管101的第二源/漏元件160-2的横向尺寸必须增加(在X方向上)，以提供着陆区域，从而能够连接从第一互连结构200延伸到第二源/漏元件160-2的源/漏接触。这种传统配置由于第二源/漏元件160-2的增加的横向尺寸而增加了CMOS单元尺寸，这是需要(i)为从第一互连结构200延伸的源/漏接触提供足够的接触区域，以及(ii)确保在从第一互连结构200向下延伸并连接到层叠的第一和第二晶体管101和102的相应第二源/漏元件160-2和162-2的相邻源/漏接触之间存在足够的横向间隔所需要的。
图1的示例性层叠的互补晶体管架构提供的另一优点在于，背面绝缘层205的形成避免了实现专用处理模块以将层叠的互补晶体管结构与半导体衬底隔离的需要。如下面进一步详细解释的，用于形成背面绝缘层205和第二互连结构210的处理模块涉及背面去除与层叠的互补晶体管结构接触的半导体衬底的一部分，从而自然地获得半导体衬底和层叠的互补晶体管结构之间的隔离。
此外，图1所示的层叠的互补晶体管结构的示例性架构通过第一晶体管101的第一和第二源/漏元件160-1和160-2的延伸部分160E提供了增强的器件性能，该延伸部分在栅极结构的底表面下方延伸。如以下进一步详细说明的，在一些实施例中，第一晶体管101的第一和第二源/漏元件160-1和160-2包括外延源/漏元件，其从形成在晶体半导体衬底中的沟槽底部开始自下而上外延生长。当随后去除晶体半导体衬底时，延伸部分160E基本上从半导体衬底释放，从而允许第一和第二源/漏元件160-1和160-2向第一晶体管101的有源纳米片沟道层112和114施加应变。
例如，对于NFET器件，第一和第二源/漏元件160-1和160-2将向第一晶体管101的有源纳米片沟道层112和114施加拉伸应变，这增强了NFET器件的性能。此外，对于PFET器件，第一和第二源/漏元件160-1和160-2将向第一晶体管101的有源纳米片沟道层112和114施加压缩应变，这增强了PFET器件的性能。在这点上，第一晶体管101的第一和第二源/漏元件160-1和160-2的延伸部分160E允许第一和第二源/漏元件160-1和160-2的尺寸增加，以实现应变增强，而不增加CMOS单元尺寸。
图2-17示意性地示出了根据本发明的实施例的用于制造包括层叠的互补晶体管结构的半导体集成电路器件的方法。特别地，为了说明的目的，图2-16示意性地示出了用于制造图1的半导体集成电路器件100的方法。首先，图2是在制造的初始阶段的半导体集成电路器件的初始器件结构的示意性横截面侧视图(X-Z平面)，包括半导体衬底105和形成在半导体衬底105上的纳米片叠层结构106。纳米片叠层结构106包括外延半导体层的叠层，外延半导体层的叠层包括第一纳米片叠层110、牺牲纳米片层116和第二纳米片叠层120。
虽然半导体衬底105被图示为一般衬底层，但是应当理解，半导体衬底105可以包括不同类型的半导体衬底结构和材料中的一种。例如，在一些实施例中，半导体衬底105是由晶体半导体材料形成的体半导体衬底(例如，晶片)，该晶体半导体材料包括但不限于硅(Si)、锗(Ge)或在体半导体制造工艺中通常使用的其它类型的半导体衬底材料，例如硅锗合金、化合物半导体材料(例如，III-V)等。在其它实施例中，半导体衬底105可以是SOI(绝缘体上硅)衬底、GeOI(绝缘体上锗)衬底或其它类型的绝缘体上半导体衬底，其包括设置在基础衬底层(例如，硅衬底)与有源半导体层(例如，Si、Ge等)之间的绝缘层(例如，氧化物层)，其中有源电路部件形成为前端制程(FEOL)结构的一部分。应注意，在各图中，X-Y平面表示与正被处理的半导体衬底105(例如，晶片)的平面相平行的平面。
在图2的示例性实施例中，第一纳米片叠层110包括用于形成图1的第一晶体管101的交替外延半导体层111、112、113、114和115的叠层。第二纳米片叠层120包括用于形成图1的第二晶体管102的交替外延半导体层121、122、123、124和125的叠层。牺牲纳米片层116包括牺牲层，该牺牲层用作占位层以使得第二纳米片叠层120能够在第一纳米片叠层110上外延生长，但是其中牺牲纳米片层116随后被电介质材料代替以在第一和第二晶体管101和102之间形成电介质隔离层150。
第一纳米片叠层110的交替外延半导体层111-115的叠层包括牺牲纳米片层111、113和115，以及有源纳米片有源纳米片沟道层112和114，其中每个有源纳米片有源纳米片沟道层112和114位于第一纳米片叠层110中的牺牲纳米片层之间。第二纳米片叠层120的交替外延半导体层121-125的层叠包括牺牲纳米片层121、123和125，以及有源纳米片沟道层122和124，其中每个有源纳米片有源纳米片沟道层122和124设置在第二纳米片叠层120中的牺牲纳米片层之间。顺序生长纳米片叠层结构106的外延半导体层。
例如，第一纳米片叠层110由这样的工艺流程形成：其中，牺牲纳米片层111外延生长在半导体衬底105的表面上，有源纳米片有源纳米片沟道层112外延生长在牺牲纳米片层111上，牺牲纳米片层113外延生长在有源纳米片有源纳米片沟道层112上，有源纳米片有源纳米片沟道层114外延生长在牺牲纳米片层113上，牺牲纳米片层115外延生长在有源纳米片有源纳米片沟道层114上。接下来，在牺牲纳米片层115上外延生长牺牲纳米片层116。第二纳米片叠层120由牺牲纳米片层121外延生长在牺牲纳米片层116上，有源纳米片有源纳米片沟道层122外延生长在牺牲纳米片层121上，牺牲纳米片层123外延生长在有源纳米片有源纳米片沟道层122上，有源纳米片有源纳米片沟道层124外延生长在牺牲纳米片层123上，以及牺牲纳米片层125外延生长在有源纳米片有源纳米片沟道层124。
在一些实施例中，纳米片叠层结构106的外延半导体层包括单晶半导体材料，其使用已知的方法外延生长，例如化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、分子束外延(MBE)、气相外延(VPE)、液相外延(LPE)、金属有机分子束外延(MOMBE)、快速热化学气相沉积(RTCVD)、低能等离子体沉积(LEPD)、超高真空化学气相沉积(UHVCVD)、大气压化学气相沉积(APCVD)或其他已知的适于给定工艺流程的外延生长技术。
用于形成第一纳米片叠层110的外延半导体层111-115和第二纳米片叠层120的外延半导体层121-125的材料的类型将取决于各种因素，例如纳米片FET器件的类型(p型或n型)、半导体层之间的期望水平的蚀刻选择性、以及提供半导体层的材料之间的足够的晶格匹配以确保晶体半导体层的适当的(例如无缺陷的)外延生长。
例如，在一些实施例中，第一纳米片叠层110的有源纳米片有源纳米片沟道层112和114以及第二纳米片叠层120的有源纳米片有源纳米片沟道层122和124由外延硅(或晶体硅)形成。在一些实施例中，第一纳米片叠层110的有源纳米片沟道层112和114可以被掺杂以调节第一晶体管101的期望阈值电压，并且第二纳米片叠层120的有源纳米片沟道层122和124可以被掺杂以调节第二晶体管102的期望阈值电压。
当有源纳米片沟道层112、114、122和124由晶体Si形成时，牺牲纳米片层111、113、115、121、123和125(其用作随后被蚀刻掉以释放有源纳米片沟道层112、114、122和124的牺牲层)可以由外延硅锗(SiGe)合金形成。这允许在随后的工艺步骤中，相对于有源纳米片沟道层112、114、122和124的外延Si材料选择性地蚀刻牺牲纳米片层111、113、115、121、123和125的外延SiGe材料，以“释放”有源纳米片沟道层112、114、122和124。在其他实施例中，有源纳米片沟道层112、114、122和124可以由具有期望的Ge浓度(针对器件性能优化)的外延SiGe材料形成，并且牺牲纳米片层111、113、115、121、123和125可以由牺牲半导体材料(例如，Si)形成，该牺牲半导体材料可以对于有源纳米片沟道层112、114、122和124被选择性地蚀刻。虽然第一和第二纳米片叠层110和120被示出为包括两个有源纳米片沟道层112和114以及122和124，但是在本发明的其他实施例中，第一和第二纳米片叠层110和120可以被制造为具有多于两个有源纳米片沟道层。
牺牲纳米片层116由外延半导体材料形成，该外延半导体材料可以相对于有源纳米片沟道层112、114、122和124以及牺牲纳米片层111、113、115、121、123和125的外延半导体材料被选择性地蚀刻。例如，在有源纳米片沟道层112、114、122和124由外延硅材料形成，并且牺牲纳米片层111、113、115、121、123和125由外延SiGe合金形成的实施例中，牺牲纳米片层116可以由外延SiGe合金材料形成，该外延SiGe合金材料具有与牺牲纳米片层111、113、115、121、123和125的外延SiGe合金材料不同的Ge浓度。例如，牺牲纳米片层111、113、115、121、123和125的外延SiGe合金材料可以具有25％的Ge浓度，而牺牲纳米片层116的外延SiGe合金材料可以具有50％的Ge浓度，这提供了牺牲纳米片层116相对于牺牲纳米片层111、113、115、121、123和125的蚀刻选择性。
基于第一和第二晶体管101和102之间的电介质隔离层150期望的目标厚度选择牺牲纳米片层116的厚度，该电介质隔离层随后被形成以替换牺牲纳米片层116。此外，第一纳米片叠层110的牺牲纳米片层111、113和115的厚度限定了在有源纳米片沟道层112和114上方和下方的间隔尺寸(或沟道间隔)，其中，高k电介质材料和功函数金属随后形成。类似地，第二纳米片叠层120的牺牲纳米片层121、123和125的厚度限定了在有源纳米片沟道层122和124上方和下方的间隔尺寸(或沟道间隔)，其中，高k电介质材料和功函数金属随后形成。设置在有源纳米片沟道层112和114以及122和124上方和下方的空间中的功函数材料的间隔尺寸和类型，部分地，限定了第一和第二(纳米片FET)晶体管101和102的阈值电压(Vt)。在一些实施例中，牺牲纳米片层111、113、115、121、123和125的厚度在约6nm至约10nm的范围内。
接下来，图3A、3B和3C是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意图，其通过构图图2的纳米片叠层结构106以形成构图的纳米片层叠结构，并在半导体衬底105中形成浅沟槽隔离(STI)层来构造。更具体地，图3A、3B和3C示意性地示出了制造过程的下一阶段，其中图2的纳米片叠层结构106被构图以形成构图的的纳米片叠层结构106-1，其限定了第一和第二晶体管101和102的栅极宽度WG，并且STI层140形成在半导体衬底105中。图3A是中间半导体结构的示意性顶视平面图(X-Y平面)，图3B是沿着图3A中所示的线3B-3B的中间半导体结构的示意性横截面侧视图(X-Z平面)，以及图3C是沿着图3A中所示的线3C-3C的中间半导体结构的示意性横截面侧视图(Y-Z平面)。
如图3A、3B和3C所示，纳米片叠层结构106(图2)的构图导致形成构图的纳米片叠层结构106-1，其具有限定的第一和第二晶体管101和102的有源纳米片沟道层112、114、122和124的栅极宽度WG的宽度，以及限定栅结构和形成在栅结构的相对侧上的源/漏(S/D)区域的总目标长度的叠层长度LS。在一些实施例中，栅极宽度WG大于(例如，2X或更大)第一和第二晶体管101和102的有源纳米片沟道层112、114、122和124的厚度。
在一些实施例中，通过在纳米片叠层结构106(图2)上形成蚀刻掩模(例如，光刻掩模或硬掩模)来执行构图工艺，其中蚀刻掩模包括构图的的纳米片叠层结构106-1的图像和将形成在半导体衬底105的上表面中的STI沟槽。然后，使用一系列的一个或多个干法蚀刻工艺(例如，反应离子蚀刻(RIE))蚀刻纳米片叠层结构106和半导体衬底105，以向下蚀刻穿过纳米片叠层结构106的层(以形成构图的纳米片叠层结构106-1)，然后蚀刻到半导体衬底105中以形成围绕构图的纳米片叠层结构106-1的STI沟槽。蚀刻掩模可以使用任何合适的构图工艺形成，包括但不限于光刻工艺或多重构图工艺，例如侧壁图像转移(SIT)工艺、自对准双重构图(SADP)工艺、自对准四重构图(SAQP)等。蚀刻可以使用一个或多个连续干蚀刻工艺进行，其中蚀刻化学品适合于蚀刻纳米片堆叠结构106和半导体衬底105的外延半导体层的材料。。
如图3B和3C所示，蚀刻工艺导致形成构图的纳米片叠层结构106-1，以及在半导体衬底105的上表面形成深度为D的STI沟槽。STI沟槽用绝缘材料填充以形成STI层140。例如，在一些实施例中，STI层140通过包括以下步骤的工艺形成：在半导体结构的表面上沉积绝缘材料层以覆盖构图的纳米片叠层结构106-1，将半导体结构的表面向下平坦化(通过化学机械抛光(CMP))至构图的纳米片叠层结构106-1的上表面以去除过量的绝缘材料，然后执行回蚀(或凹陷)工艺以使剩余的绝缘材料层向下凹陷至半导体衬底105的上表面，从而形成STI层140。STI层140可以由任何类型的绝缘材料形成，例如氧化硅材料，或者由多种绝缘材料的组合形成，例如形成氮化硅衬里，随后填充氧化硅等。使用已知技术来沉积和构图绝缘材料。
接下来，图4A、4B和4C是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意图，其通过形成与构图的的纳米片叠层结构106-1的一部分重叠的虚设栅极结构，并在与虚设栅极结构相邻的源/漏极区域中构图的的纳米片叠层结构106-1的暴露部分以形成用于第一和第二晶体管101和102的相应的第一和第二纳米片沟道结构110-1和120-1来构造。特别地，图4A是中间器件结构的示意性俯视平面图(X-Y平面)，图4B是沿着图4A中所示的线4B-4B的中间器件结构的示意性横截面侧视图(X-Z平面)，以及图4C是沿着图4A中所示的线4C-4C的所得半导体结构的示意性横截面侧视图(Y-Z平面)。
如图4A、图4B以及图4C所示，栅极结构包括虚设栅极130(例如保形氧化物层与虚设栅极电极层(例如牺牲多晶硅或非晶硅材料)。此外，栅极结构包括栅极盖帽层盖帽层132与栅极侧壁间隔物134。在一些实施例中，虚设栅极130包括保形虚设栅极氧化物层与虚设栅极电极层(例如牺牲多晶硅材料或非晶硅材料)。如以下更详细的说明，虚设栅极130随后作为取代金属栅极(KMRMG)工艺的一部分而被去除，并以高电介质k栅极电介质材料与金属材料取代，以形成用于第一晶体管101与第二晶体管102的共同的电介质HKMG栅极结构。
图4A、4B和4C中所示的半导体器件结构是使用已知方法制造的。例如，在图3A、3B和3C所示的半导体结构的整个表面上方沉积薄的氧化硅保形层，并且在氧化硅保形层上方毯式(blanket)沉积多晶硅层(或者可选地，非晶硅)，然后使用已知技术平坦化。通过沉积一层电介质材料或多层电介质材料(例如SiN、SiOCN、SiBCN)在多晶硅层的平坦化表面上形成硬掩模层。然后，硬掩模层被构图以形成栅极盖帽层盖帽层132，其限定栅极结构的图像。然后，利用栅极盖帽层盖帽层132作为蚀刻硬掩模来各向异性地蚀刻(例如，RIE)牺牲多晶硅和氧化物层，从而形成虚设栅极130。
然后通过在半导体结构的整个表面上方沉积电介质材料的保形层来形成栅极侧壁间隔物134。电介质材料的保形层可以由SiN、SiBCN、SiCON或任何其它类型的低k电介质材料形成，所述低k电介质材料通常用于形成FET器件的绝缘栅极侧壁间隔物，并且使用已知技术例如原子层沉积(ALD)、CVD和PVD而沉积。然后通过执行各向异性干法蚀刻工艺，例如RIE，以在垂直方向(Z方向)上向下蚀刻保形的电介质材料层，来构图保形的电介质材料层。该蚀刻工艺对于构图的纳米片叠层结构106-1和STI层140的半导体材料选择性地执行。蚀刻工艺导致形成栅极侧壁间隔物134，其围绕虚设栅极130与栅极盖帽层盖帽层132，如图4A至图4C所示。栅极侧壁间隔物134限定纳米片FET器件的栅极区。
在形成栅极侧壁间隔物134之后，执行各向异性干法蚀刻工艺(例如，RIE)以向下蚀刻邻近栅极结构的源/漏极区域中的构图的纳米片叠层结构106-1的暴露部分，直到半导体衬底105和STI层140的上表面。如图4A和4B所示，蚀刻工艺导致(i)形成第一和第二晶体管101和102的各自的第一和第二纳米片沟道结构110-1和120-1，以及(ii)暴露S/D区域中的半导体衬底105的部分。第一和第二纳米片通道结构110-1和120-1形成为在X方向上具有限定的长度L(见图4A和4B)。由于限定栅极宽度WG的构图的纳米片层叠层结构106-1的侧壁表面在蚀刻工艺期间被虚设栅极130和栅极侧壁间隔物134覆盖(例如，参见图4C)，所以保持了所得到的第一和第二纳米片层沟道结构110-1和120-1的Y方向上的栅极宽度WG(参见图4A和4C)。
制造工艺的下一阶段包括用隔离第一和第二晶体管101和102的电介质隔离层150代替牺牲纳米片层116的剩余部分，其设置在第一和第二纳米片层沟道结构110-1和120-1之间(如图4B和4C所示)。特别地，图5是根据本公开的示例性实施例的半导体集成电路器件结构的下一个中间结构的示意性横截面侧视图，其通过用隔离层叠的第一和第二晶体管101和102的电介质隔离层150替换牺牲纳米片层116的剩余部分来构造。
在一些实施例中，通过执行蚀刻工艺去除牺牲纳米片层116的剩余部分，该蚀刻工艺被配置为牺牲纳米片层116的材料相对于周围结构/元件的材料具有选择性，周围结构/元件包括半导体衬底105、STI层140、栅极盖帽层盖帽层132、栅极侧壁间隔物134以及第一和第二纳米片沟道结构110-1和120-1的外延半导体层。如上所述，在一些实施例中，牺牲纳米片层116由具有50％ Ge的Ge浓度的SiGe合金形成，其可以被高度选择性地蚀刻，例如，第一和第二纳米片层沟道结构110-1和120-1的外延半导体材料。在一些实施例中，使用干蚀刻工艺去除牺牲纳米片层116，该工艺使用合适的蚀刻气体以选择性蚀刻牺牲纳米片层116的材料。然后通过沉积电介质材料(例如氮化硅)的保形层以填充第一和第二纳米片沟道结构110-1和120-1之间的空间，随后通过回蚀工艺以去除过多的电介质材料，形成电介质隔离层150。
接下来，图6是半导体集成电路器件的下一个中间结构的示意性横截面侧视图，其通过横向凹陷第一和第二纳米片沟道结构110-1和120-1的牺牲纳米片层111、113、115、121、123和125的暴露侧壁表面以在第一和第二纳米片沟道结构110-1和120-1的侧壁中形成凹陷R来构造。如图6所示，牺牲纳米片层111、113、115、121、123和125的暴露的侧壁表面凹陷到凹陷深度R(在X方向上)。在一些实施例中，通过定时蚀刻来控制横向凹槽R的深度。例如，在一些实施例中，牺牲纳米片层111、113、115、121、123和125凹陷到由栅极侧壁间隔物134的厚度限定的深度。
在一些实施例中，可以使用各向同性湿法蚀刻工艺利用蚀刻溶液执行横向蚀刻工艺，该蚀刻溶液适于相对于有源纳米片沟道层112、114、122和124的半导体材料(例如，Si)和其它暴露的元件选择性地蚀刻牺牲纳米片层111、113、115、121、123和125的半导体材料(例如，SiGe)。在一些实施例中，可以执行各向同性干法等离子体蚀刻工艺，以对有源纳米片沟道层112、114、122和124和其他暴露的元件选择性地横向蚀刻牺牲纳米片层111、113、115、121、123和125的暴露的侧壁表面。
制造工艺的下一阶段包括在第一和第二纳米片沟道结构110-1和120-1的侧壁中的凹槽R内形成嵌入的栅极侧壁间隔物136。例如，图7是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意性截面侧视图，其通过在第一和第二纳米片沟道结构110-1和120-1的侧壁中的凹槽R内形成嵌入的栅极侧壁间隔物136来构造。在一些实施例中，嵌入式栅极侧壁间隔物136由与用于形成栅极侧壁间隔物134的相同电介质材料形成。例如，嵌入的栅极侧壁间隔物136可以由SiN、SiBCN、SiCO、SiBCN、SiCON或用于形成栅极结构的栅极侧壁间隔物134的任何其它类型的电介质材料(例如，k小于5的低k电介质材料，其中k是相对电介质常数)形成。
在一些实施例中，通过在图6的中间器件结构上沉积电介质材料的保形层直到凹槽R被电介质材料填充，接着进行回蚀以从栅极结构和衬底去除多余的电介质材料，来形成嵌入式栅极侧壁间隔物136。使用高度保形沉积工艺(例如ALD)来沉积电介质材料，以确保凹槽R被电介质材料充分填充。可使用各向同性(湿式或干式)蚀刻工艺回蚀电介质材料的保形层以去除过量的电介质材料，同时留下凹部R中的电介质材料以形成嵌入式栅极侧壁间隔物136。湿法蚀刻工艺可以包括但不限于缓冲氢氟酸(BHF)、稀释的氢氟酸(DHF)、氢氟酸硝酸(HNA)、磷酸、乙二醇稀释的HF(HFEG)、盐酸(HCl)或其任意组合。
接下来，图8是根据本公开的示例性实施例的半导体集成电路器件的下一个中间结构的示意性横截面侧视图，其通过使S/D区中的半导体衬底105的暴露部分凹陷以在半导体衬底105中形成第一沟槽105-1和第二沟槽105-2来构造。形成第一和第二沟槽105-1和105-2以使得能够形成第一晶体管101(图1)的第一和第二源/漏元件160-1和160-2的延伸部分160E，其在栅极结构的底表面下方延伸。如图8所示，第一和第二沟槽105-1和105-2的底表面提供例如<100>晶体硅表面，用于外延生长第一晶体管101的第一和第二源/漏元件160-1和160-2，如图9示意性所示。
特别地，图9是根据本公开内容的示例性实施例的半导体集成电路器件的下一中间结构的示意性截面侧视图，该中间结构通过从半导体衬底105中的第一和第二沟槽的底表面开始外延生长第一晶体管101的第一和第二源/漏元件160-1和160-2来构造。通过在第一和第二沟槽105-1和105-2的底表面上暴露的<100>晶体半导体表面上开始从底部向上外延生长半导体材料来形成第一晶体管101的第一和第二源/漏元件160-1和160-2。利用该工艺，外延工艺被配置为使得在<100>晶面表面(从半导体衬底105的第一和第二沟槽105-1和105-2的底表面开始)上的外延材料的生长速率大于在具有<110>晶面取向的有源纳米片沟道层112、114、122和124的暴露的侧表面上的外延材料的生长速率。在该工艺中，第一和第二沟槽105-1和105-2的底部处的凹陷的衬底表面提供<110>半导体表面，以作为形成第一和第二源/漏元件160-1和160-2的外延材料的生长的晶种，其中沉积的外延半导体材料呈现相同的晶格结构和晶籽表面的取向。
第一和第二源/漏元件160-1和160-2可以使用已知的方法外延生长，例如CVD、MOCVD、LPCVD、MBE、VPE、LPE、MOMBE、RTCVD、LEPD、UHVCVD、APCVD或其它已知的适合于给定工艺流程的外延生长技术。用于形成第一和第二源/漏元件160-1和160-2的外延半导体材料的类型将取决于第一晶体管101是NFET还是PFET。例如，如果第一晶体管101是P型FET器件，并且当有源纳米片沟道层112和114由外延Si形成时，第一和第二源/漏元件160-1和160-2可以由外延SiGe材料(具有相对高的Ge浓度)或掺杂硼的SiGe(B：SiGe)外延材料或其它合适的外延材料形成。另一方面，如果第一晶体管101是N型FET器件，并且当有源纳米片沟道层112和114由外延Si形成时，第一和第二源/漏元件160-1和160-2可以由掺碳硅(Si：C)外延材料、或掺磷硅(Si：P)外延材料、或其它合适的外延材料形成。
第一和第二源/漏元件160-1和160-2可以使用已知技术掺杂。例如，在一些实施例中，通过将掺杂剂气体添加到源沉积气体(即，含Si和/或含Ge的源气体)而在外延生长工艺期间“原位”掺杂第一和第二源/漏元件160-1和160-2。示例性掺杂剂气体可包括用于P型FET的含硼(B)或镓(Ga)的气体，或者用于N型FET的含磷(P)或砷(As)的气体(例如，诸如PH3或AsH3)，其中气相中的杂质浓度确定其在外延生长的半导体材料中的浓度。在其它实施例中，可进行“非原位(ex-situ)”工艺以将掺杂剂添加到第一和第二源/漏元件160-1和160-2中，例如，可通过离子注入、气相掺杂、等离子体掺杂、等离子体浸没离子注入、团簇掺杂、灌注掺杂、液相掺杂、固相掺杂或这些技术的任何合适的组合来进行“非原位”工艺。
此外，在一些实施例中，在第一和第二源/漏元件160-1和160-2的外延生长和掺杂之后执行热退火工艺，以使掺杂剂注入到与第一和第二源/漏元件160-1和160-2的外延半导体材料接触的有源纳米片沟道层112和114的端部。退火工艺有效地导致第一和第二源/漏元件160-1和160-2延伸到有源纳米片沟道层112和114的端部的半导体材料中，这导致纳米片FET器件的寄生电阻的减小。在其它实施例中，热退火工艺在稍后的工艺中(例如在形成高k栅极电介质层之后)执行，使得相同的退火工艺可同时用于两个目的：将掺杂剂驱入纳米片层中，并改善高k栅极电介质的可靠性。
接着，图10是根据本公开内容的示例性实施例的半导体集成电路器件的下一个中间结构的示意性截面侧视图，该中间结构通过沉积和构图电介质材料的保形层以在第一晶体管101的第一和第二源/漏元件160-1和160-2上方形成电介质衬里层170来构造。形成电介质衬里层170，以于后续的外延工艺期间保护第一晶体管101的第一与第二源/漏极组件160-1与160-2，该后续外延工艺用于生长第二晶体管102的第一与第二源/漏极组件162-1与162-2。在一些实施例中，通过包括在图9的中间结构上沉积电介质材料的保形层的工艺形成电介质衬里层170，并且构图电介质材料的保形层以去除电介质材料以形成第二纳米片沟道结构120-2的侧壁，并由此暴露有源纳米片沟道层122和124的端部。
在一些实施例中，电介质衬里层170由诸如SiOC、SiCN、SiN、SiBCN的电介质材料形成，其具有对栅极盖帽层盖帽层132和栅极侧壁间隔物134的电介质材料的蚀刻选择性。使用任何合适的沉积方法沉积电介质材料的保形层。在保形沉积工艺之后，沉积平坦化层172(例如，有机平坦化层OPL))，然后使其向下凹陷到电介质隔离层150的上表面和下表面之间的水平，如图10所示，以暴露平坦化层172的凹陷表面172-1上方的保形电介质层部分。然后执行蚀刻工艺以选择性地蚀刻掉保形电介质层的暴露部分，从而形成构图的电介质衬里层170，并暴露第二纳米片通道结构120-2的有源纳米片有源纳米片沟道层122和124的端部。
接下来，图11是根据本公开的示例性实施例的半导体集成电路器件的下一个中间结构的示意性截面侧视图，该中间结构通过外延生长第二晶体管102的第一和第二源/漏元件162-1和162-2，并形成第一绝缘层175(例如，第一ILD层175)以封装层叠的互补晶体管结构而构造。在一些实施例中，在外延生长第一和第二源/漏元件162-1和162-2之前去除平坦化层172。通过使用与上面讨论的用于形成第一晶体管101的第一和第二源/漏元件160-1和160-2的材料和技术相同或相似的材料和技术，在有源纳米片沟道层122和124的暴露的侧壁表面上外延生长半导体材料(例如，外延Si材料、SiGe材料、掺碳硅(Si：C)材料等)来形成第一和第二源/漏元件162-1和162-2。在该工艺中，有源纳米片沟道层122和124的暴露的侧壁表面提供了表面区域，以作为源/漏元件162-1和162-2的外延生长的晶种。如上所述，用于形成源/漏元件162-1及162-2的外延半导体材料的类型将依据例如第二晶体管102的器件类型(例如N型或P型)而变化。在一些实施例中，执行半导体材料的外延生长，使得外延材料合并(在Z方向上)以形成源/漏元件162-1和162-2。
在形成第二晶体管102的第一和第二源/漏元件162-1和162-2之后，工艺流程继续，形成第一ILD层175以在开始替代金属栅极工艺之前，将层叠的互补晶体管结构封装在电介质/绝缘材料中。在一些实施例中，通过在半导体结构上沉积电介质/绝缘材料的覆盖层并平坦化电介质/绝缘材料层直到栅极盖帽层盖帽层132以形成第一ILD层175，来形成ILD层175，如图11示意性示出的。
第一ILD层175可以包括通常用于半导体工艺技术中的任何合适的绝缘/电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、SiCOH、SiCH、SiCNH或其它类型的硅基低k电介质(例如，k小于约4.0)、多孔电介质、已知的ULK(超低k)电介质材料(k小于约2.5)或这些材料的任何合适的组合。ILD层175的电介质/绝缘材料是使用已知的沉积技术来沉积，例如ALD、CVD、PECVD、PVD或旋涂沉积。在一些实施例中，使用诸如CMP的标准平坦化工艺来平坦化电介质/绝缘材料层，以去除过多的电介质/绝缘材料，向下至栅极盖帽层盖帽层132的上表面。在一些实施例中，在毯式沉积绝缘材料以形成ILD层175之前，沉积电介质材料(例如，SiN)的保形层(在沉积ILD层175的绝缘材料之前)以形成覆盖第一和第二源/漏元件162-1和162-2的保护性衬里层。
在形成ILD层175之后，使用如图12A、12B、13A和13B中示意性示出的工艺流程，执行替换金属栅极工艺以用金属栅极180(例如，HKMG结构)替换虚设栅极130。例如，图12A和12B是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意性截面侧视图，该中间结构通过去除虚设栅极130、去除牺牲纳米片层111、113、115、121、123和125以释放有源纳米片层沟道层112、114、122和124并形成敞开的栅极区域130-1来构造。图12A是所得中间结构的示意性横截面侧视图(X-Z平面)，且图12B是所得半导体结构沿图12A中所示的线12B-12B的示意性横截面侧视图(Y-Z平面)。
在一些实施例中，使用包括去除栅极盖帽层盖帽层132以暴露虚设栅极130以及执行若干蚀刻工艺以去除虚设栅极130的工艺流程来去除虚设栅极130。更具体地，在一些实施例中，通过将半导体结构的表面向下平坦化(例如，经由CMP)到虚设栅极130的上表面来去除栅极盖帽层盖帽层132。在其他实施例中，可以相对于栅极侧壁间隔物134(例如，SiBCN)和ILD层175(例如，氧化硅)的材料选择性地蚀刻掉栅极盖帽层盖帽层132的电介质材料(例如，SiN)，以暴露下面的虚设栅极130。如上所述，在其中虚设栅极130包括虚设栅电极层(例如，牺牲多晶硅层或非晶硅层)和虚设栅极氧化物层的一些实施例中，使用已知的蚀刻技术和蚀刻化学物质来蚀刻掉虚设栅电极和栅极氧化物层。
例如，可以使用具有合适的蚀刻化学物质的选择性干法蚀刻或湿法蚀刻工艺来去除栅电极层的牺牲多晶硅材料，所述蚀刻化学物质包括氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)或SF6等离子体。虚设多晶栅极层的蚀刻对于例如虚设栅极氧化物层是选择性的，从而保护有源纳米片沟道层112、114、122和124在多晶蚀刻工艺期间不被蚀刻。在去除多晶硅材料之后，执行氧化物蚀刻工艺以选择性地蚀刻掉虚设栅极氧化物层，例如，蚀刻掉有源纳米片沟道层112、114、122和124。以这种方式，可以蚀刻掉虚设栅极130的牺牲材料(例如，虚设多晶硅和氧化物层)，而不损坏有源纳米片沟道层112、114、122和124。
在去除虚设栅极130之后，执行蚀刻工艺以选择性地蚀刻掉牺牲纳米片层111、113、115、121、123和125，以释放第一和第二纳米片层沟道结构110-1和120-1的有源纳米片层沟道层112、114、122和124，从而允许敞开栅极区域130-1延伸到有源纳米片层沟道层112、114、122和124之间的空间中并与其相邻。牺牲纳米片层111、113、115、121、123和125(例如，外延SiGe层)可以相对于有源纳米片层沟道层112、114、122和124(例如，外延Si层)被选择性地蚀刻掉。在一些实施例中，可以使用气相HCl(盐酸)或包含过氧化氢(H2O2)的湿法蚀刻溶液选择性地蚀刻牺牲纳米片层111、113、115、121、123和125的SiGe材料(具有高蚀刻选择性)，以相对于有源纳米片层112、114、122和124的Si材料选择性地蚀刻牺牲纳米片层111、113、115、121、123和125的SiGe材料。例如，当有源纳米片沟道层112、114、122和124由具有比牺牲纳米片层111、113、115、121、123和125的外延SiGe材料低的Ge浓度的外延Si或外延SiGe形成时，气相HCl(盐酸)提供高的蚀刻选择性。
接下来，图13A和13B是根据本公开的示例性实施例的半导体集成电路器件的下一中间结构的示意性截面侧视图，该中间结构通过形成金属栅极180和形成第二ILD层176而形成。图13A是所得中间结构的示意性横截面侧视图(X-Z平面)，且图13B是所得半导体结构沿图13A中所示的线13B-13B的示意性横截面侧视图(Y-Z平面)。在一些实施例中，金属栅极180包括HKMG结构，其通过包括以下步骤的工艺形成：(i)在半导体结构的暴露表面上沉积一个或多个高k栅极电介质材料的保形层，以保形地覆盖有源纳米片沟道层112、114、122和124的表面，以及(ii)沉积一个或多个功函数金属层，以覆盖高k栅极电介质并填充敞开栅极区域130-1中的扩孔空间，以形成金属栅电极层。
在一些实施例中，高k栅极电介质层优选地由具有大约3.9或更大的电介质常数的高k电介质材料形成。例如，栅极电介质材料可以包括但不限于金属氧化物，例如氧化铪、氧化铪硅、氮氧化铪硅(hafnium silicon oxynitride)、氧化铪锆及其氮化物膜。在其它实施例中，高k电介质可包括氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、锆硅氮氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、氧化铝、铅钪钽氧化物和铌酸铅锌。高k电介质材料可进一步包括诸如镧、铝的掺杂剂。在本发明的一个实施例中，形成的保形高k栅极电介质层具有在约0.5nm到约2.0nm范围内的厚度，其将根据目标应用而变化。例如，使用诸如ALD的已知方法沉积高k栅极电介质材料的保形层，这允许栅极电介质材料的高保形性。
如本领域所公知的，使用高k栅极电介质材料可能存在问题，因为这种电介质材料通常不能与硅层很好地接合。例如，高k栅极电介质材料不钝化硅表面，这导致大量的界面陷阱和电荷以及其它问题，这些问题会降低器件性能。这样，在一个示例性实施例中，在沉积高k电介质材料以形成高k栅极电介质层之前，执行沟道预清洁工艺以清洁有源纳米片沟道层112、114、122和124的暴露的硅表面，然后，接着是氧化工艺以在有源纳米片沟道层112、114、122和124的暴露的表面上生长超薄界面氧化硅层。应当理解，界面氧化硅层的形成是可选的步骤，并且在本发明的其他实施例中，可以在有源纳米片沟道层的暴露的硅表面上形成HKMG结构的高k电介质材料，而不是最初形成薄的界面氧化物层。
在一些实施例中，界面氧化硅层是在包含臭氧的臭氧化去离子水中使用化学氧化工艺形成的，并且在合适的氧化温度、去离子水中的臭氧浓度和化学氧化工艺时间下形成薄的界面氧化硅层。界面层通过氧化有源纳米片沟道层112、114、122和124的暴露的硅表面以形成厚度在约5埃至约10埃(即，约0.5nm至约1nm)范围内的薄界面氧化硅层而形成。
在一些实施例中，金属栅电极包括保形沉积在高k栅极电介质层上的一个或多个功函数金属层。功函数金属层可以包括一种或多种类型的金属材料，包括但不限于氮化钛(TiN)、氮化钽(TaN)和含铝合金(例如TiAlC、TiAl和AlC或其氮化合金)。在其它实施例中，功函数金属层可以包括金属材料，该金属材料包括Zr、W、Hf、Ti、Al、Ru、Pa、ZrAl、WAl、TaAl、HfAl、TaC、TiC、TaMgC的组合物或合金，以及通常用于获得FET器件的目标功函数的功函数金属的其它类型、组合物或合金。功函数金属层是使用已知方法例如ALD、CVD等保形沉积的，这允许沉积的功函数金属层的高保形性。
在一些实施例中，功函数金属层完全填充有源纳米片沟道层112、114、122和124上方和下方的空间。实际上，在有源纳米片沟道层112、114、122和124之间的初始间距相对小(例如，7nm至10nm)的情况下，在形成高k电介质层之后，两个或更多个功函数金属层的叠层的保形沉积可以导致填充(即，夹断)有源纳米片沟道层112、114、122和124上方和下方的空间，使得这些空间填充有栅极电介质材料和功函数金属。这对于其中LG为约15nm或更小的短沟道长度纳米片FET器件是足够的。
此外，在一些实施例中，通过继续用于最后沉积的功函数金属层的沉积工艺，可以用功函数金属填充在有源纳米片沟道层124上方的敞开的栅极区130-1的剩余部分，直到有源纳米片沟道层124上方的敞开的栅极区130-1完全被功函数金属层填充。在其他实施例中，敞开栅极区130-1的剩余部分可以用诸如钨、钌、钴、铜、铝等的低电阻金属材料填充，以形成与功函数金属分离的金属栅极电极。
在沉积形成金属栅极180(例如HKMG结构)的电介质和金属材料之后，执行CMP工艺以将半导体结构的表面向下抛光到ILD层175，从而去除ILD层175上的栅极电介质、功函数和栅电极层的过多部分。在形成金属栅极180之后，在第一ILD层175上形成第二ILD层176，以覆盖金属栅极180的暴露的上表面。在一些实施例中，第二ILD层176由与第一ILD层175相同或相似的材料形成。
在一些实施例中，可以在形成第二ILD层之前形成栅极盖帽层，其中栅极盖帽层覆盖金属栅极180的上表面。例如，在形成金属栅极180之后，可以执行蚀刻工艺以使金属栅极180的上表面凹陷至ILD层175的上表面之下的目标水平。然后在半导体器件结构的表面上沉积电介质材料层，以用电介质材料填充金属栅极180的凹陷表面上方的区域，并且将半导体器件结构向下平坦化到ILD层175的表面，以去除过多的电介质材料，从而形成栅极盖帽层。栅极覆盖层可以由诸如SiN或SiBCN等的电介质材料形成。然后形成第二ILD层176以覆盖第一ILD层175和栅极盖帽层。
接下来，图14是根据本公开的示例性实施例的半导体集成电路器件的下一个中间结构的示意性截面侧视图，该中间结构通过形成到层叠的互补FET结构的前侧栅极接触和源/漏极接触来构造。更具体而言，图14示意性地示出了制造工艺的下一阶段，其中栅极接触190形成为与金属栅极180接触，源/漏极接触191形成为接触第一和第二晶体管101和102的第一源/漏元件160-1和162-1，并且源/漏极接触192形成为接触第二晶体管102的第二源/漏元件162-2。在一些实施例中，使用任何合适的生产线中间(MOL)处理模块和材料来形成接触190、191和192以形成MOL接触。
例如，通过包括构图/蚀刻第一和第二ILD层175和176的工艺形成接触190、191和192，以(i)在ILD层176中形成向下到金属栅极180的过孔开口，(ii)在ILD层175和176中形成过孔开口以暴露第一和第二晶体管101和102的第一源/漏元件160-1和162-1的部分，以及(iii)在ILD层175和176中形成过孔开口以暴露第二晶体管102的第二源/漏元件162-2的部分，然后用金属材料填充过孔开口以形成栅极接触190和源/漏接触191和192。在一些实施例中，蚀刻工艺包括第一蚀刻工艺，以对金属栅极180和外延源/漏极区的材料选择性地蚀刻ILD层175和176，以形成通孔开口，随后是第二蚀刻工艺，以选择性地蚀刻掉通孔开口中的电介质衬里层(例如，电介质衬里层170)的暴露部分，其先前形成在外延源/漏元件上。
在一些实施例中，在形成接触190、191和192之前，执行硅化(salicidation)工艺以在用金属材料填充过孔开口之前在过孔开口中的外延源/漏元件的暴露表面上形成硅化物接触层。通常，自对准硅化物(salicide)工艺涉及薄金属膜与源/漏元件的外延材料的反应，以通过退火工艺形成金属硅化物接触。
在一些实施例中，通过沉积薄的保形扩散阻挡层以给通孔开口的表面加衬里，随后在扩散阻挡层上沉积金属材料以填充过过孔开口，来形成接触190、191和192。在一些实施例中，金属材料包括用于形成MOL接触的任何合适的材料，包括但不限于钨或钴。扩散阻挡层阻止接触的金属材料扩散到ILD层175和176的周围材料中，以及防止例如氧从ILD层175和176向外扩散，这种向外扩散可能氧化用于形成接触190、191和192的金属材料。例如，扩散阻挡层可以是薄保形层钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或适合用作扩散阻挡层以阻止形成MOL接触的金属材料向外扩散的任何其它材料。
接下来，图15是根据本公开的示例性实施例的半导体集成电路器件的下一个中间结构的示意性截面侧视图，该中间结构通过在图14的中间结构的前侧上形成第一互连结构(例如，BEOL互连结构)并将处理器衬底键合到第一互连结构来构造。更具体地说，图15示意性地示出了制造过程的下一个阶段，其中在ILD层175上形成第一互连结构200，并且将处理器衬底202临时键合到第一互连结构200。
如上所述，在一些实施例中，第一互连结构200包括BEOL互连结构，该BEOL互连结构包括嵌入在多个电介质材料层中的多个金属线级和级间金属过孔，这些层形成互连结构和布线的网络，该网络被配置为(I)连接被制造为半导体集成电路的前段制程(FEOL)层的一部分的各种集成电路部件和器件，(ii)提供FEOL器件和外部部件之间的I/O连接，以及(iii)提供向有源部件分配正和负电源电压的电力分配网络。BEOL金属化包括水平布线、互连、衬底等，以及导电过孔形式的垂直布线，其形成BEOL互连结构的不同互连级之间的连接。BEOL互连结构提供至MOL接触和形成为FEOL层的一部分的其它有源或无源器件的连接/在MOL接触和形成为FEOL层的一部分的其它有源或无源器件之间的连接。BEOL互连结构可以使用任何合适的BEOL工艺模块制造，其细节对于本领域普通技术人员是公知的。
处理器衬底202(例如处理器晶片)被键合到第一互连结构200以便于背面处理，如以下结合图16和17进一步详细讨论的。处理器衬底202使用聚合物键合技术(例如接触键合或热压键合)或其它适当的技术被临时键合到第一互连结构200。处理器衬底202可以包括半导体衬底或玻璃衬底，或者适合于给定应用的任何类型的衬底材料。
接下来，图16是根据本公开的示例性实施例的半导体集成电路器件的下一个中间结构的示意性横截面侧视图，该中间结构通过对图14的中间结构进行背面处理以去除半导体衬底105来构造。更具体而言，图16示意地图标该制造程序的下一阶段，其中去除该半导体衬底105以暴露该第一晶体管101的底侧以及该第一晶体管101的第一与第二源/漏极组件160-1与160-2的延伸部分160E。使用已知的技术，例如机械研磨、抛光、蚀刻或研磨、抛光和蚀刻的任意组合，去除半导体衬底105。
例如，首先执行背面研磨/抛光工艺以去除半导体衬底105的大部分，直到STI层140。接着，进行蚀刻工艺，以选择性地蚀刻半导体衬底105的剩余部分，以暴露出第一晶体管101的底侧以及第一源/漏元件160-1与第二源/漏元件160-2的延伸部分160E。去除半导体衬底105的背面蚀刻工艺是对STI层140、第一晶体管101的源/漏元件160-1与160-2的外延材料以及金属栅极180的材料具有选择性。在一些实施例中，使用氨水蚀刻溶液执行背面选择性蚀刻工艺。
如图16示意性地示出，蚀刻掉半导体衬底105用于释放第一晶体管101的第一和第二源/漏元件160-1和160-2的延伸部分160E，其中释放第一和第二源/漏元件160-1和160-2的延伸部分160E导致应变被施加到第一晶体管101的有源纳米片沟道层112和114。在一些实施例中，如图16中示意性地示出的，当第一晶体管101是PFET并且源/漏元件160-1和160-2由例如外延SiGe形成时，延伸部分160E的释放允许源/漏元件160-1和160-2的外延材料进一步弛豫(例如扩展)，这导致压缩应变(如图16中的箭头方向示意性地示出的)被施加到第一晶体管101的有源纳米片沟道层112和114。当第一晶体管101是PFET时，施加到第一晶体管101的有源纳米片沟道层112和114的压缩应变用于增强第一晶体管101的性能。
另一方面，当第一晶体管101是NFET并且第一和第二源/漏元件160-1和160-2由例如外延SiP材料形成时，延伸部分160E的释放允许第一和第二源/漏元件160-1和160-2的外延材料进一步弛豫(例如收缩)，这导致拉伸应变(与图16中所示的箭头方向相反)被施加到第一晶体管101的有源纳米片沟道层112和114。当第一晶体管101是NFET时，施加到第一晶体管101的有源纳米片沟道层112和114的拉伸应变用于增强第一晶体管101的性能。
接下来，图17是根据本公开的示例性实施例的半导体集成电路器件的下一个中间结构的示意性横截面侧视图，该半导体集成电路器件通过对图16的中间结构进行背面处理以形成电介质层、背面接触和背面互连结构来构造。以根据本公开的示例性实施例去除半导体衬底105。更具体而言，图17示意性地示出了制造工艺的下一阶段，其包括形成背面绝缘层205、形成源/漏极接触193以及形成第二(背面)互连结构210。在一些实施例中，通过包括下列工艺形成背面绝缘层205：(i)沉积电介质材料(例如，SiN)的保形层以在第一晶体管101的源/漏元件160-1和160-2的暴露表面和金属栅极180的暴露底表面上形成电介质衬里，以及(ii)沉积并平坦化绝缘材料层，以从而形成背面绝缘层205。在一些实施例中，背面绝缘层205由与ILD层175和176相同或相似的材料(例如，氧化硅、低k电介质材料等)形成。
接下来，使用与如上所述的用于制造前侧接触190、191和192的MOL处理技术相同或相似的技术和材料，在背面绝缘层205中形成源/漏极接触193。使用例如BEOL制造技术在背面绝缘层205上形成第二互连结构210。在一些实施例中，第二互连结构210被配置以分配FEOL层的正和/或负电源电压有源组件。在一些实施例中，除了由第一(BEOL)互连结构200提供的信号I/O之外，第二互连结构210还被配置为使能到FEOL层的器件的背面信号I/O。在形成第二互连结构210之后，使用已知技术去除处理器衬底202，得到如图1所示的半导体集成电路器件100。
图18是根据本发明的另一示范性实施例的包括层叠互补晶体管结构的半导体集成电路装置的示意性横截面侧视图。特别地，图18是半导体集成电路器件100-1的示意性截面侧视图，其类似于图1的半导体集成电路器件100，除了图18中的第一晶体管101包括第一和第二源/漏元件260-1和260-2，其不具有延伸到后侧绝缘层205中的延伸部分。制造半导体集成电路器件100-1的工艺类似于图2-17中所示的工艺，除了修改的工艺将省略如图8中所示的沟槽形成工艺，并且图9中所示的外延工艺将在S/D区中的半导体衬底105的暴露的但非凹陷的表面上开始，以生长图18中所示的第一和第二源/漏元件260-1和260-2。
应理解，本文所揭示的技术可针对其它层叠互补晶体管结构而实施。例如，虽然本文公开的示例性实施例示出了具有公共金属栅极结构的层叠互补晶体管结构，但是本文公开的技术可以结合层叠互补晶体管结构来实现，其中第一和第二晶体管具有分离栅极结构以实现第一和第二晶体管的独立栅极控制。
此外，这里讨论的示例性实施例公开了使用由例如外延SiGe(Ge浓度为50％)形成的牺牲纳米片层116(例如，图2)作为占位符，以使得能够外延生长用于第二晶体管102的第二纳米片层叠层120，其中牺牲纳米片层116随后被电介质代替，以在第一和第二晶体管101和102之间形成电介质隔离层150。在替代实施例中，第一纳米片层叠层110可以外延生长在第一半导体衬底上，并且第二纳米片层叠层120可以外延生长在第二半导体衬底上。可以在第一纳米片块110或第二纳米片叠层120上沉积电介质材料层，随后是晶片键合和减薄处理模块，以形成第一和第二纳米片叠结构110和120，其中电介质层设置在第一和第二纳米片叠110和120之间。该替代工艺将消除执行如图4B和5示意性示出的工艺的需要，其中，第一和第二纳米片沟道结构110-1和120-2之间的牺牲纳米片层116的剩余部分(如图4B所示)被蚀刻掉并被电介质隔离层150代替(如图5所示)。
应了解，本文所论述的用于制造层叠的互补晶体管结构的示范性方法可容易地并入具有各种模拟和数字电路或混合信号电路的半导体处理流程、半导体器件和集成电路内。特别地，集成电路管芯可以用各种器件制造，例如场效应晶体管、双极晶体管、金属氧化物半导体晶体管、二极管、电容器、电感器等。如本文所公开的集成电路可以在应用、硬件和/或电子系统中采用。用于实现本发明的合适的硬件和系统可以包括但不限于个人计算机、通信网络、电子商务系统、便携式通信设备(例如，蜂窝电话)、固态媒体存储设备、功能电路等。并入有此些集成电路的系统及硬件被视为本文所描述的示范性实施例的部分。给定在此提供的本发明的教导，本领域普通技术人员将能够想到在此公开的示例性技术的其他实现和应用。
尽管这里已经参考附图描述了示例性实施例，但是应当理解，本发明不限于这些精确的实施例，并且本领域技术人员可以在不脱离所附权利要求的范围的情况下在其中进行各种其它改变和修改。

Claims (25)

1.一种器件，包括：
第一互连结构；
第二互连结构；
层叠的互补晶体管结构，其设置在所述第一互连结构和所述第二互连结构之间，其中，所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管；
第一接触，其将所述第一晶体管的第一源/漏元件连接到所述第一互连结构；以及
第二接触，其将所述第二晶体管的第一源/漏元件连接到所述第二互连结构；
其中所述第一接触和第二接触彼此对准地设置。
2.根据权利要求1所述的器件，还包括第三接触，所述第三接触将所述第一晶体管和所述第二晶体管的第二源/漏元件共同连接到所述第一互连结构。
3.根据权利要求1所述的器件，其中所述层叠的互补晶体管结构包括由所述第一晶体管和所述第二晶体管共享的公共金属栅极结构。
4.根据权利要求1所述的器件，其中所述第一晶体管及所述第二晶体管包括环栅场效应晶体管。
5.根据权利要求1所述的器件，其中所述层叠的互补晶体管结构包括互补反相器单元。
6.根据权利要求1所述的器件，其中所述第一互连结构包括信号网络和电力分配网络。
7.根据权利要求1所述的器件，其中所述第二互连结构包括电力分配网络。
8.根据权利要求1所述的器件，其中所述第一晶体管为P型晶体管且所述第二晶体管为N型晶体管，或其中所述第一晶体管为N型晶体管且所述第二晶体管为P型晶体管。
9.一种器件，包括：
第一互连结构；
第二互连结构；
层叠的互补晶体管结构，其设置在所述第一互连结构和所述第二互连结构之间，其中，所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管；
绝缘层，其设置在所述层叠的互补晶体管结构和所述第二互连结构之间，其中，所述第二晶体管的第一和第二源/漏元件各自包括延伸到所述第二绝缘层中的延伸部分；
第一接触，其将所述第一晶体管的第一源/漏元件连接到所述第一互连结构；以及
第二接触，其耦合到所述第二晶体管的所述第一源/漏元件的所述延伸部分，以将所述第二晶体管的所述第一源/漏元件连接到所述第二互连结构；
其中第一和第二接触彼此对准地设置。
10.根据权利要求9所述的器件，其中：
所述第二晶体管为P型晶体管；以及
所述第二晶体管的所述第一和第二源/漏元件包括被配置为在所述第二晶体管的有源沟道上施加压缩应变的外延半导体材料。
11.根据权利要求9所述的器件，其中：
所述第二晶体管为N型晶体管；以及
所述第二晶体管的所述第一和第二源/漏元件包括被配置为在第二晶体管的有源沟道上施加拉伸应变的外延半导体材料。
12.根据权利要求9所述的器件，其中所述层叠的互补晶体管结构包括由所述第一晶体管和所述第二晶体管共享的公共金属栅极结构。
13.根据权利要求9所述的器件，其中所述第一晶体管及所述第二晶体管包括环栅场效应晶体管。
14.根据权利要求9所述的器件，其中所述层叠的互补晶体管结构包括互补反相器单元。
15.根据权利要求9所述的器件，其中所述第一互连结构包括信号网络和电力分配网络。
16.根据权利要求9所述的器件，其中所述第二互连结构包括电力分配网络。
17.一种器件，包括：
第一互连结构；
第二互连结构；
互补反相器，其包括设置在所述第一互连结构和所述第二互连结构之间的层叠的互补晶体管结构，其中所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管，其中所述第一晶体管包括源极元件和漏极元件，并且其中所述第二晶体管包括源极元件和漏极元件；
第一接触，其将所述第一晶体管和所述第二晶体管的所述漏极元件共同地连接到所述第一互连结构；
第二接触，其将所述第一晶体管的所述源极元件连接到所述第一互连结构；以及
第三接触，其将所述第二晶体管的所述源极元件连接到所述第二互连结构；
其中所述第二和第三接触彼此对准地设置。
18.根据权利要求17所述的器件，还包括设置在所述层叠的互补晶体管结构与所述第二互连结构之间的绝缘层，其中，所述第二晶体管的所述源极元件和所述漏极元件各自包括延伸到所述绝缘层中的延伸部分。
19.根据权利要求17所述的器件，其中所述第一晶体管及所述第二晶体管包括环栅场效应晶体管。
20.一种用于制造半导体器件的方法，包括：
在半导体衬底上形成层叠的互补晶体管结构，所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管；
形成第一接触，其连接到所述第一晶体管的第一源/漏元件；
形成连接到所述第一接触的第一互连结构；
去去除所述半导体衬底的一部分，以暴露所述层叠的互补晶体管结构的底表面；
形成覆盖所述层叠的互补晶体管结构的暴露的底表面的绝缘层；
在所述绝缘层中形成第二接触，其连接到所述第二晶体管的第一源/漏元件，其中所述第二接触形成为与所述第一接触对准；以及
在所述绝缘层上形成第二互连结构，其中所述第二互连结构连接到所述第二接触。
21.根据权利要求20所述的方法，其进一步包括形成第三接触，所述第三接触共同连接到所述第一晶体管的第二源/漏元件及所述第二晶体管的第二源/漏元件，其中第一互连结构连接到所述第三接触。
22.一种用于制造半导体器件的方法，包括：
在半导体衬底上形成层叠的互补晶体管结构，其中所述层叠的互补晶体管结构包括第一类型的第一晶体管和与所述第一类型相反的第二类型的第二晶体管，其中所述第一晶体管包括第一源/漏元件和第二源/漏元件，其中所述第二晶体管包括第一源/漏元件和第二源/漏元件，并且其中所述第二晶体管的所述第一源/漏元件和所述第二源/漏元件各自包括延伸到所述半导体衬底中的延伸部分；
形成第一接触，其连接到所述第一晶体管的第一源/漏元件；
形成连接到所述第一接触的第一互连结构；
去去除所述半导体衬底的一部分，以暴露所述层叠的互补晶体管结构的底表面并释放所述第二晶体管的所述第一和第二源/漏元件的延伸部分；
形成绝缘层，其覆盖所述层叠的互补晶体管结构的暴露的底表面以及所述第二晶体管的所述第一和第二源/漏元件的延伸部分；
在所述绝缘层中形成与所述第二晶体管的所述第一源/漏元件的所述延伸部分接触的第二接触，其中所述第二接触形成为与所述第一接触对准；以及
在所述绝缘层上形成第二互连结构，其中所述第二互连结构连接到所述第二接触。
23.根据权利要求22所述的方法，其进一步包括形成第三接触，所述第三接触共同连接到所述第一晶体管的第二源/漏元件及所述第二晶体管的第二源/漏元件，其中第一互连结构连接到所述第三接触。
24.根据权利要求22所述的方法，其中释放所述第二晶体管的所述第一和第二源/漏元件的所述延伸部分导致要被施加到所述第二晶体管的有源沟道的应变。
25.根据权利要求22所述的方法，其中所述第二晶体管的所述第一和第二源/漏元件包括外延半导体材料，所述外延半导体材料被配置为施加下列中的一个：(i)当所述第二晶体管包括P型晶体管时，在所述第二晶体管的所述有源沟道上施加压缩应变，以及(ii)当所述第二晶体管包括N型晶体管时，在所述第二晶体管的所述有源沟道上施加拉伸应变。
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