CN111817699A - 包括电源门控单元的集成电路 - Google Patents

Abstract

提供了一种集成电路。所述集成电路包括：电源门控电路，被配置为从第一电源线接收电源电压并且向第一虚拟电源线输出第一驱动电压；以及逻辑电路，电连接至第一虚拟电源线并被配置为从电源门控电路接收电力。所述电源门控电路包括并联连接在第一电源线和第一虚拟电源线之间的第一p型晶体管和第一n型晶体管。

Description

包括电源门控单元的集成电路

相关申请的交叉引用

本专利申请要求于2019年4月12日提交于韩国知识产权局的第10-2019-0043308号韩国专利申请和2020年2月25日提交于韩国知识产权局的第10-2020-0023012号韩国专利申请的优先权，所述两项韩国专利申请的公开内容通过引用全文合并于此。

技术领域

本发明构思涉及一种集成电路，并且更具体地，涉及一种包括电源门控单元的集成电路。

背景技术

在设计集成电路时，为了降低功耗，使用了电源门控电路。电源门控电路可以通过切断流向电路中未使用的逻辑块的电流来减少功耗。电源门控电路还可通过在睡眠模式下阻断供应给逻辑电路块的电力来减少泄漏电流。电源门控电路还可以提供保持模式，在保持模式中，提供比通电模式下的操作电压低的保持电压，以保持逻辑电路块的内部状态或寄存器值。

发明内容

本发明构思的至少一个实施例涉及一种包括电源门控电路的集成电路，一种设计该集成电路的方法以及一种用于设计该集成电路的计算系统。

根据本发明构思的示例性实施例，提供了一种集成电路，包括：电源门控电路，被配置为从第一电源线接收电源电压并且向第一虚拟电源线输出第一驱动电压；以及逻辑电路，电连接至第一虚拟电源线并配置为从电源门控电路接收电力。电源门控电路包括并联连接在第一电源线和第一虚拟电源线之间的第一p型晶体管和第一n型晶体管。

根据本发明构思的示例性实施例，提供了一种集成电路，所述集成电路包括第一电源门控单元，所述第一电源门控单元被配置为从第一电源线接收电源电压并且通过第一虚拟电源线向逻辑单元提供第一驱动电压。第一电源门控单元包括具有连接在第一电源线和第一虚拟电源线之间的第一p型晶体管的第一P型金属氧化物半导体(PMOS)区域，具有连接在第一电源线和第一虚拟电源线之间的第一n型晶体管的第一N型金属氧化物半导体(NMOS)区域，以及具有连接在第一电源线和第一虚拟电源线之间的第二n型晶体管的第二NMOS区域。第一PMOS区域包括掺杂有n型杂质并沿第一方向延伸的n阱。

根据本发明构思的示例性实施例，提供了一种集成电路，所述集成电路包括第一电源门控单元，所述第一电源门控单元用于从地线接收地电压并且通过虚拟地线向逻辑单元提供驱动电压。第一电源门控单元包括具有连接在地线和虚拟地线之间的n型晶体管的第一NMOS区域，具有连接在地线和虚拟地线之间的第一p型晶体管的第一PMOS区域，以及具有连接在地线和虚拟地线之间的第二p型晶体管的第二PMOS区域。第一PMOS区域在掺杂有n型杂质的n阱中形成并且在第一方向上延伸。

附图说明

通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：

图1是示出根据本发明构思的示例性实施例的包括电源门控电路的集成电路的框图；

图2是示出根据本发明构思的示例性实施例的包括电源门控电路的集成电路的电路图；

图3A至图3D是示出根据图2的电源门控电路的操作提供给逻辑电路的电压的视图；

图4A是示出根据本发明构思的示例性实施例的包括电源门控电路的集成电路的电路图；

图4B是示出根据本发明构思的示例性实施例的根据电源门控电路的操作提供给逻辑电路的电压的视图；

图5是示出根据本发明构思的示例性实施例的包括电源门控电路的集成电路的电路图；

图6是示出根据本发明构思的示例性实施例的包括电源门控电路的集成电路的框图；

图7是示出根据本发明构思的示例性实施例的包括电源门控电路的集成电路的电路图；

图8是示出根据本发明构思的示例性实施例的包括电源门控电路的集成电路的框图；

图9是示出根据本发明构思的示例性实施例的包括电源门控电路的集成电路的电路图；

图10是示出根据本发明构思的示例性实施例的包括在布置于集成电路中的电源门控电路中的头部单元的布局图；

图11是示出根据本发明构思的示例性实施例的包括在布置于集成电路中的电源门控单元中的尾部单元的布局图；

图12是示出根据本发明构思的示例性实施例的包括在布置于集成电路中的电源门控电路中的头部单元的布局图；

图13是示出根据本发明构思的示例性实施例的包括在布置于集成电路中的电源门控单元中的头部单元和尾部单元的布局图；

图14是示出根据本发明构思的示例性实施例的制造集成电路的方法的流程图；以及

图15是示出根据本发明构思的示例性实施例的包括用于存储程序的存储器的计算系统的框图。

具体实施方式

图1是示出根据本发明构思的示例性实施例的包括电源门控电路100的集成电路10的框图。

参照图1，集成电路10包括逻辑电路200和用于向逻辑电路200提供电力的电源门控电路100。逻辑电路200电连接至第一虚拟电源线VVDD和第二电源线RGND并通过第一虚拟电源线VVDD和第二电源线RGND接收电力。根据示例性实施例，第二电源线RGND是地线，并且地电压GND通过第二电源线RGND施加到逻辑电路200。

根据本发明构思的示例性实施例，集成电路10是片上系统(SOC)。例如，集成电路10可以是应用处理器、媒体处理器、微处理器、中央处理器(CPU)或类似设备。

电源门控电路100电连接至提供电源电压VDD的第一虚拟电源线VVDD。电源门控电路100可以通过响应于控制信号IN将第一电源线RVDD选择性地连接至第一虚拟电源线VVDD，来控制提供给逻辑电路200的第一驱动电压和逻辑电路200的电源模式。

例如，电源门控电路100可以通过在通电模式下将第一电源线RVDD连接至第一虚拟电源线VVDD来将电源电压VDD提供给逻辑电路200，并且可以通过在保持模式下将第一电源线RVDD连接至第一虚拟电源线VVDD来向逻辑电路200提供具有比电源电压VDD低的电平的高保持电压VR。另一方面，电源门控电路100可以通过在断电模式下将第一电源线RVDD与第一虚拟电源线VVDD阻断来使第一虚拟电源线VVDD浮置。例如，电源门控电路100可以将第一电源线RVD与第一虚拟电源线VVDD断开以使第一虚拟电源线VVDD浮置。

集成电路10还可以包括电源管理电路，并且可以从电源门控电路100的外部的电源管理电路提供控制信号IN。电源管理电路可以将控制信号IN施加到电源门控电路100，使得提供给逻辑电路200的电压的电平根据电源模式而变化。

逻辑电路200可以通过第一虚拟电源线VVDD选择性地接收电力。可以将具有根据电源模式而变化的电平的第一驱动电压提供给逻辑电路200。例如，逻辑电路200可以在通电模式下接收电源电压VDD并且可以在保持模式下接收高保持电压VR，以及电力可以在断电模式下被阻断。在图1中，仅示出了一个高保持电压VR。然而，根据本发明构思的集成电路10可以包括多个保持模式，并且可以向逻辑电路200提供具有不同电压电平的高保持电压。

逻辑电路200可以包括电连接至第一虚拟电源线VVDD的任意电路。例如，逻辑电路200可以由反相器、与非门、与门、或非门、或门、异或门、异或非门、多路复用器、加法器、锁存器或触发器中的至少一个来实现。

图2是示出根据本发明构思的示例性实施例的包括电源门控电路10的集成电路10的电路图。

参照图2，电源门控电路100包括连接在第一电源线RVDD和第一虚拟电源线VVDD之间的头部晶体管单元110和用于向头部晶体管单元110提供第一至第三切换(switching)信号CS_P、CS_N1和CS_N2的控制电路120。控制电路120可响应于控制信号IN而生成第一至第三切换信号CS_P、CS_N1和CS_N2。与图2所示不同，根据替代实施例的电源门控电路100不包括控制电路120和头部晶体管单元110，而是直接从位于电源门控电路100外部的源接收第一至第三切换信号CS_P、CS_N1和CS_N2。

在示例性实施例中，头部晶体管单元110包括在第一电源线RVDD和第一虚拟电源线VVDD之间并联连接的p型晶体管PT、第一n型晶体管NT1和第二n型晶体管NT2。图2的p型晶体管PT、第一n型晶体管NT1和第二n型晶体管NT2可以被示出为等效晶体管，并且p型晶体管PT、第一n型晶体管NT1、第二n型晶体管NT2每个均可以包括多个晶体管。

第一n型晶体管NT1具有第一阈值电压VTH_N1，并且第二n型晶体管NT2具有第二阈值电压VTH_N2。根据示例性实施例，第一阈值电压VTH_N1小于第二阈值电压VTH_N2。

控制电路120可以响应于控制信号IN而选择性地导通头部晶体管单元110中包括的晶体管。根据示例性实施例，控制信号IN是2位信号。控制电路120可以响应于控制信号IN，生成用于切换p型晶体管PT的第一切换信号CS_P、用于切换第一n型晶体管NT1的第二切换信号CS_N1和用于切换第二n型晶体管NT2的第三切换信号CS_N2。例如，控制电路可以将第一切换信号CS_P施加到p型晶体管PT的栅极端子，将第二切换信号CS_N1施加到第一n型晶体管NT1的栅极端子，将第三切换信号CS_N2施加到第二n型晶体管NT2的栅极端子。

根据包括在头部晶体管单元110中的p型晶体管PT、第一n型晶体管NTl和第二n型晶体管NT2的操作，可以改变电连接至逻辑电路200的第一虚拟电源线VVDD的电压和逻辑电路200的电源模式。根据示例性实施例，逻辑电路200包括反相器。与图2所示的逻辑电路不同，逻辑电路200可以包括除反相器以外的逻辑电路。

根据本发明构思的示例性实施例的电源门控电路100可以通过导通从p型晶体管PT、第一n型晶体管NT1和第二n型晶体管NT2中选择的晶体管来控制提供给逻辑电路200的第一驱动电压的幅值。在下文中将参照图3A至3D给出对逻辑电路200的电源模式和提供给逻辑电路200的电压的幅值的描述。

图3A至3D是示出根据图2的电源门控电路的操作提供给逻辑电路200的电压的视图。图3A至3D是分别示出逻辑电路200在通电模式、第一保持模式、第二保持模式和断电模式下操作的视图。

参照图3A，在通电模式下，控制电路120生成第一至第三切换信号CS_P、CS_N1和CS_N2，用于导通p型晶体管PT、关断第一n型晶体管NT1、以及关断第二n型晶体管NT2。例如，控制电路120可以生成处于逻辑低电平的第一切换信号CS_P，处于逻辑低电平的第二切换信号CS_N1和处于逻辑低电平的第三切换信号CS_N2。在p型晶体管PT、第一n型晶体管NT1和第二n型晶体管NT2中，仅p型晶体管PT导通，使得电流流过p型晶体管PT，并且第一虚拟电源线VVDD的电压的电平可以与第一电源线RVDD的电源电压VDD的电平相同。

参照图3B，在第一保持模式下，控制电路120生成第一至第三切换信号CS_P、CS_N1和CS_N2，用于导通第一n型晶体管NT1、关断p型晶体管PT、以及关断第二n型晶体管NT2。例如，控制电路120可以生成处于逻辑高电平的第一切换信号CS_P，处于逻辑高电平的第二切换信号CS_N1和处于逻辑低电平的第三切换信号CS_N2。

在p型晶体管PT、第一n型晶体管NTl和第二n型晶体管NT2中，仅第一n型晶体管NT1导通，使得电流流过第一n型晶体管NT1，并且第一虚拟电源线VVDD的电压的电平可以与第一高保持电压VR1的电平相同。当第一n型晶体管NT1导通时，由于第一n型晶体管NT1的第一阈值电压VTH_N1，第一虚拟电源线VVDD可以具有比第一电源线RVDD的电源电压VDD低第一阈值电压VTH_N1的第一高保持电压VR1。

参照图3C，在第二保持模式下，控制电路120生成第一至第三切换信号CS_P、CS_N1和CS_N2，用于导通第二n型晶体管NT2，关断p型晶体管PT、以及关断第一n型晶体管NT1。例如，控制电路120可以生成处于逻辑高电平的第一切换信号CS_P，处于逻辑低电平的第二切换信号CS_N1和处于逻辑高电平的第三切换信号CS_N2。

在p型晶体管PT、第一n型晶体管NTl和第二n型晶体管NT2中，仅第二n型晶体管NT2导通，使得电流流过第二n型晶体管NT2，以及第一虚拟电源线VVDD的电压电平可以与第二高保持电压VR2的电平相同。当第二n型晶体管NT2导通时，由于第二n型晶体管NT2的第二阈值电压VTH_N2，第一虚拟电源线VVDD可以具有低于第一电源线RVDD的电源电压VDD的第二高保持电压VR2。

根据示例性实施例，第二阈值电压VTH_N2大于第一阈值电压VTH_N1。因此，第二高保持电压VR2可以处于低于第一高保持电压VR1的电平的电平。

参照图3D，在断电模式下，控制电路120生成第一至第三切换信号CS_P、CS_N1和CS_N2，用于关断所有p型晶体管PT、第一n型晶体管NT1和第二n型晶体管NT2。例如，控制电路120可以生成处于逻辑高电平的第一切换信号CS_P，处于逻辑低电平的第二切换信号CS_N1以及处于逻辑低电平的第三切换信号CS_N2。由于所有的p型晶体管PT、第一n型晶体管NT1和第二n型晶体管NT2都关断，所以第一虚拟电源线VVDD可以与第一电源线RVDD阻断并且可以浮置。

参照图3A至3D，根据本发明构思的示例性实施例的电源门控电路100可以根据电源模式来控制电连接至逻辑电路200的第一虚拟电源线VVDD的电压的幅值。因此，集成电路10可以在除通电模式和断电模式之外的各种保持模式(例如，第一保持模式和第二保持模式)下工作。

图4A是示出根据本发明构思的示例性实施例的包括电源门控电路100a的集成电路10a的电路图。图4B是示出根据本发明构思的示例性实施例的根据电源门控电路100a的操作提供给逻辑电路200的电压的视图。

参照图4A，集成电路10a包括逻辑电路200和用于向逻辑电路200提供电力的电源门控电路100a。电源门控电路100a可以响应于控制信号Ina来控制逻辑电路200的电源模式，并且可以向逻辑电路200提供各种幅值之一的电压。

逻辑电路200可以电连接至第一虚拟电源线VVDD和第二电源线RGND，并且可以通过第一虚拟电源线VVDD和第二电源线RGND接收电力。根据示例性实施例，第二电源线RGND是地线。

电源门控电路100a包括连接在第一电源线RVDD和第一虚拟电源线VVDD之间的头部晶体管单元110a和用于将第一至第四切换信号CS_P、CS_N1、CS_N2和CS_N3提供给头部晶体管单元110a的控制电路120a。控制电路120a可以响应于控制信号INa而生成第一至第四切换信号CS_P、CS_N1、CS_N2和CS_N3。

头部晶体管单元110a包括并联连接在第一电源线RVDD和第一虚拟电源线VVDD之间的p型晶体管PT、第一n型晶体管NT1、第二n型晶体管NT2和第三n型晶体管NT3。根据示例性实施例，第三n型晶体管NT3可以包括多个晶体管。在图4A中，第三n型晶体管NT3可以被示出为等效晶体管。

第三n型晶体管NT3具有第三阈值电压VTH_N3。根据示例性实施例，第一阈值电压VTH_N1小于第二阈值电压VTH_N2，并且第二阈值电压VTH_N2小于第三阈值电压VTH_N3。

控制电路120a可以响应于控制信号INa而选择性地导通头部晶体管单元110a中包括的晶体管。根据示例性实施例，控制信号INa是2位信号。控制电路120a可以响应于控制信号INa生成用于切换p型晶体管PT的第一切换信号CS_P、用于切换第一n型晶体管NT1的第二切换信号CS_N1、用于切换第二n型晶体管NT2的第三切换信号CS_N2、以及用于切换第三n型晶体管NT3的第四切换信号CS_N3。控制信号INa是2位信号的示例仅是实施例。根据本发明构思的集成电路10a不限于此，并且控制信号INa可以变化。

参照图4A和图4B，根据头部晶体管单元110a中包括的p型晶体管PT、第一n型晶体管NT1、第二n型晶体管NT2和第三n型晶体管NT3的操作，可以改变电连接至逻辑电路200的第一虚拟电源线VVDD的电压和逻辑电路200的电源模式。

例如，在通电模式下，仅p型晶体管PT导通，并且第一n型晶体管NT1、第二n型晶体管NT2和第三n型晶体管NT3关断。因此，可以将电源电压VDD施加到第一虚拟电源线VVDD。

在第一保持模式下，仅第一n型晶体管NT1导通，并且p型晶体管PT、第二n型晶体管NT2和第三n型晶体管NT3关断。因此，可以将第一高保持电压VR1施加到第一虚拟电源线VVDD。在示例性实施例中，第一高保持电压VR1比电源电压VDD小第一阈值电压VTH_N1。

在第二保持模式下，仅第二n型晶体管NT2导通，并且p型晶体管PT、第一n型晶体管NTl和第三n型晶体管NT3关断。因此，第二高保持电压VR2可以施加到第一虚拟电源线VVDD。在示例性实施例中，第二高保持电压VR2比电源电压VDD小第二阈值电压VTH_N2。

在第三保持模式下，仅第三n型晶体管NT3导通，并且p型晶体管PT、第一n型晶体管NTl和第二n型晶体管NT2关断。因此，第三高保持电压VR3可以施加到第一虚拟电源线VVDD。在示例性实施例中，第三高保持电压VR3比电源电压VDD小第三阈值电压VTH_N3。根据示例性实施例，第一高保持电压VR1大于第二高保持电压VR2，并且第二高保持电压VR2大于第三高保持电压VR3。

根据示例性实施例，逻辑电路200不在断电模式下操作。例如，当逻辑电路200是主处理器时，逻辑电路200不在断电模式下操作。当控制信号INa是2位信号时，电源门控电路100a可以将第一电源线RVDD电连接至第一虚拟电源线VVDD，而不使第一虚拟电源线VVDD浮置。即，电源门控电路100a可以导通p型晶体管PT和第一至第三n型晶体管NT1至NT3中的至少一个。

图5是示出根据本发明构思的示例性实施例的包括电源门控电路100b的集成电路10b的电路图。

参照图5，集成电路10b包括逻辑电路200和用于向逻辑电路200提供电力的电源门控电路100b。电源门控电路100b可以响应于控制信号INb控制逻辑电路200的电源模式，并且可以向逻辑电路200提供各种幅值之一的第一驱动电压。

电源门控电路100b包括连接在第一电源线RVDD和第一虚拟电源线VVDD之间的头部晶体管单元110b和用于向头部晶体管单元110b提供第一至第(n+1)切换信号CS_P和CS_N1至CS_Nn的控制电路120b。控制电路120b可以响应于控制信号INb而生成第一至第(n+1)个切换信号CS_P和CS_N1至CS_Nn。

头部晶体管单元110b包括在第一电源线RVDD和第一虚拟电源线VVDD之间并联连接的p型晶体管PT和第一至第n个n型晶体管NT1至NTn。根据示例性实施例，p型晶体管PT和第一至第n个n型晶体管NT1至NTn中的每个可以包括多个晶体管。在图5中，可以将p型晶体管PT和第一至第n个n型晶体管NT1至NTn示出为等效晶体管。如图5所示，n可以是不小于3的自然数。

在示例性实施例中，第一至第n个n型晶体管NT1至NTn具有不同的阈值电压值。第n个n型晶体管NTn具有第n个阈值电压VTH_Nn。根据示例性实施例，第一阈值电压VTH_N1小于第二阈值电压VTH_N2，并且第二阈值电压VTH_N2小于第n阈值电压VTH_Nn。

控制电路120b可以响应于控制信号INb而选择性地导通头部晶体管单元110b中包括的晶体管。根据示例性实施例，控制信号INb是不少于3位的信号。控制电路120b响应于控制信号INb生成用于切换p型晶体管PT的第一切换信号CS_P、用于切换第一n型晶体管NT1的第二切换信号CS_N1、用于切换第二n型晶体管NT2的第三切换信号CS_N2、以及用于切换第n个n型晶体管NTn的第(n+1)个切换信号CS_Nn。

根据包括在头部晶体管单元110b中的p型晶体管PT和第一至第n个n型晶体管NTl至NTn的操作，可以改变电连接至逻辑电路200的第一虚拟电源线VVDD的电压和逻辑电路200的电源模式。例如，在通电模式下，仅p型晶体管PT导通，并且第一至第n个n型晶体管NT1至NTn关断。因此，可以将电源电压VDD施加到第一虚拟电源线VVDD。

在第n个保持模式下，仅第n个n型晶体管NTn导通，并且p型晶体管PT和第一至(n-1)型晶体管NT1至NTn-1关断。因此，可以将第n高保持电压施加到第一虚拟电源线VVDD。在示例性实施例中，第n高保持电压比电源电压VDD小第n阈值电压VTH_Nn。根据示例性实施例，第一高保持电压VR1(图3B)和第二高保持电压VR2(图3B)大于第n高保持电压VRn。

根据本发明构思的集成电路10b的电源门控电路100b可以被实现为包括具有各种数量的不同阈值电压的n型晶体管，并且逻辑电路200可以在各种数量的保持模式下操作。即，电连接至逻辑电路200的第一虚拟电源线VVDD的电压的幅值可以变化。

图6是示出根据本发明构思的示例性实施例的包括电源门控电路100c的集成电路10c的框图。

参照图6，集成电路10c包括逻辑电路200和用于向逻辑电路200提供电力的电源门控电路100c。逻辑电路200可以电连接至第一电源线RVDD和第二虚拟电源线VGND，并且可以通过第一电源线RVDD和第二虚拟电源线VGND接收电力。例如，电源电压VDD可以通过第一电源线RVDD施加到逻辑电路200。

电源门控电路100c可以电连接至第二电源线RGND，以提供地电压GND。电源门控电路100c可以通过响应于控制信号INc将第二虚拟电源线VGND选择性地连接至第二电源线RGND来控制逻辑电路200的电源模式。例如，电源门控电路100c可以通过在通电模式下将第二电源线RGND连接至第二虚拟电源线VGND来将地电压GND的第二驱动电压提供给逻辑电路200，并且可以通过在保持模式下将第二电源线RGND连接至第二虚拟电源线VGND来将具有比地电压GND的电平高的电平的低保持电压VGR作为第二驱动电压提供给逻辑电路200。另一方面，电源门控电路100c可以通过在断电模式下将第二电源线RGND与第二虚拟电源线VGND阻断来使第二虚拟电源线VGND浮置。例如，电源门控电路100c可以将第二虚拟电源线VGND与第二虚拟电源线VGND断开来使第二虚拟电源线VGND浮置。

逻辑电路200可以通过第二虚拟电源线VGND选择性地接收电力。此时，可以将具有根据电源模式而变化的电平的驱动电力提供给逻辑电路200。例如，逻辑电路200可以在通电模式下接收地电压GND，并且可以在保持模式下接收低保持电压VGR，以及电力可以在断电模式下被阻断。在图6中，仅示出了一个低保持电压VGR。然而，根据本发明构思的集成电路10c可以包括多个保持模式，并且可以向逻辑电路200提供处于不同电平的低保持电压。

图7是示出根据本发明构思的示例性实施例的包括电源门控电路100c的集成电路10c的电路图。

参照图7，电源门控电路100c包括连接在第二电源线RGND和第二虚拟电源线VGND之间的尾部晶体管单元110c和用于向尾部晶体管单元110c提供第一至第三切换信号CS_N、CS_P1和CS_P2的控制电路120c。控制电路120c可以响应于控制信号INc生成第一至第三切换信号CS_N、CS_P1和CS_P2。与图7所示的不同，在替代实施例中，电源门控电路100c不包括控制电路120c和尾部晶体管单元110c，而是从位于电源门控电路100c的外部的源接收第一至第三切换信号CS_N、CS_P1和CS_P2。

尾部晶体管单元110c包括在第二电源线RGND和第二虚拟电源线VGND之间并联连接的n型晶体管NT、第一p型晶体管PTl和第二p型晶体管PT2。在图7中，可以将n型晶体管NT、第一p型晶体管PT1和第二p型晶体管PT2示出为等效晶体管。

第一p型晶体管PT1具有第一阈值电压VTH_P1，并且第二p型晶体管PT2具有第二阈值电压VTH_P2。根据示例性实施例，第一阈值电压VTH_P1和第二阈值电压VTH_P2彼此不同。

控制电路120c可以响应于控制信号INc而选择性地导通包括在尾部晶体管单元110c中的晶体管。控制电路120c可以生成用于切换n型晶体管NT的第一切换信号CS_N，用于切换第一p型晶体管PT1的第二切换信号CS_P1和用于切换第二p型晶体管PT2的第三切换信号CS_P2。例如，控制电路120c可以将第一切换信号CS_N施加到n型晶体管NT的栅极端子，将第二切换信号CS_P1施加到第一p型晶体管PT1的栅极端子，以及将第三切换信号CS_P2施加到第二p型晶体管PT2的栅极端子。

根据尾部晶体管单元110c中包括的n型晶体管NT、第一p型晶体管PTl和第二p型晶体管PT2的操作，可以改变电连接至逻辑电路200的第二虚拟电源线VGND的第二驱动电压和逻辑电路200的电源模式。例如，逻辑电路200可以在通电模式、第一保持模式、第二保持模式和断电模式之一下操作。

在通电模式下，控制电路120c生成第一至第三切换信号CS_N、CS_P1和CS_P2，用于导通n型晶体管NT，关断第一p型晶体管PT1，并关断第二p型晶体管PT2。例如，控制电路120c可以生成处于逻辑高电平的第一切换信号CS_N，处于逻辑高电平的第二切换信号CS_P1和处于逻辑高电平的第三切换信号CS_P2。在n型晶体管NT、第一p型晶体管PT1和第二p型晶体管PT2中，仅n型晶体管NT导通，使得电流流过n型晶体管NT，并且第二虚拟电源线VGND的第二驱动电压可以与第二电源线RGND的地电压GND相同。

在第一保持模式下，控制电路120c可以生成第一至第三切换信号CS_N、CS_P1和CS_P2，用于导通第一p型晶体管PT1。例如，控制电路120c可以生成处于逻辑低电平的第一切换信号CS_N，处于逻辑低电平的第二切换信号CS_P1、以及处于逻辑高电平的第三切换信号CS_P2。在n型晶体管NT、第一p型晶体管PT1和第二p型晶体管PT2中，仅第一p型晶体管PT1导通，使得电流可以流过第一p型晶体管PT1。由于第一p型晶体管PT1的第一阈值电压VTH_P1，第二虚拟电源线VGND可以具有比地电压GND大第一阈值电压VTH_P1的幅值的第一低保持电压。

在第二保持模式下，控制电路120c生成第一至第三切换信号CS_N、CS_P1和CS_P2，用于导通第二p型晶体管PT2，关断n型晶体管NT，并关断第一p型晶体管PT1。例如，控制电路120c可以生成处于逻辑低电平的第一切换信号CS_N，生成处于逻辑高电平的第二切换信号CS_P1，并且生成处于逻辑低电平的第三切换信号CS_P2。在n型晶体管NT、第一p型晶体管PT1和第二p型晶体管PT2中，仅第二p型晶体管PT2导通，使得电流可以流过第二p型晶体管PT2。由于第二p型晶体管PT2的第二阈值电压VTH_P2，第二虚拟电源线VGND可具有比地电压GND大第二阈值电压VTH_P2的幅值的第二低保持电压。根据示例性实施例，第二阈值电压VTH_P2具有与第一阈值电压VTH_P1不同的值。

在断电模式下，控制电路120c生成第一至第三切换信号CS_N、CS_P1和CS_P2，用于关断n型晶体管NT、第一p型晶体管PT1和第二p型晶体管PT2。例如，控制电路120c可以生成处于逻辑低电平的第一切换信号CS_N，处于逻辑高电平的第二切换信号CS_P1，以及处于逻辑高电平的第三切换信号CS_P2。通过关断所有的n型晶体管NT、第一p型晶体管PT1和第二p型晶体管PT2，第二虚拟电源线VGND可以与第二电源线RGND阻断并且可以浮置。

在图7中，示出了尾部晶体管单元110c仅包括第一p型晶体管PT1和第二p型晶体管PT2，它们是具有不同阈值电压的两个晶体管。然而，根据本发明构思的电源门控电路100c可以包括具有不同阈值电压的各种数量的p型晶体管。因此，可以向逻辑电路200提供各种保持模式。根据示例性实施例，电源门控电路100c不在电源断开模式下操作。例如，控制电路120c可以被设计为不关断所有的n型晶体管NT、第一p型晶体管PT1和第二p型晶体管PT2。

在示例性实施例中，将电源门控电路100、电源门控电路100a或电源门控电路100b添加到图7，以使添加的电源门控电路连接至第一虚拟电源线VVDD。

图8是示出根据本发明构思的示例性实施例的包括电源门控电路100d的集成电路10d的框图。

参照图8，集成电路10d包括逻辑电路200和用于向逻辑电路200提供电力的电源门控电路100d。逻辑电路200可以电连接至第一虚拟电源线VVDD和第二虚拟电源线VGND，并且可以通过第一虚拟电源线VVDD和第二虚拟电源线VGND接收电力。

电源门控电路100d可以电连接至用于提供电源电压VDD的第一电源线RVDD和用于提供地电压GND的第二电源线RGND。电源门控电路100d可以通过响应于控制信号INd而选择性地将第一虚拟电源线VVDD连接至第一电源线RVDD并且选择性地将第二虚拟电源线VGND连接至第二电源线RGND来控制逻辑电路200的电源模式。

例如，电源门控电路100d可以通过在通电模式下将第一电源线RVDD连接至第一虚拟电源线VVDD并且将第二电源线RGND连接至第二虚拟电源线VGND，向逻辑电路200提供电源电压VDD和地电压GND。在示例性实施例中，电源门控电路100d在保持模式下不向第一虚拟电源线VVDD提供高保持电压VR，而向第二虚拟电源线VGND提供低保持电压VGR。在示例性实施例中，电源门控电路100d通过在断电模式下将第一电源线RVDD与第一虚拟电源线VVDD阻断并且将第二电源线RGND与第二虚拟电源线GND阻断来使第一虚拟电源线VVDD和第二虚拟电源线VGND浮置。在图8中，示出了一个高保持电压VR和一个低保持电压VGR。然而，根据本发明构思的集成电路10d可以向逻辑电路200提供处于不同电平的高保持电压和低保持电压。

图9是示出根据本发明构思的示例性实施例的包括电源门控电路100d的集成电路10d的电路图。

参照图9，电源门控电路100d包括：连接在第一电源线RVDD和第一虚拟电源线VVDD之间的头部晶体管单元110_1d，连接在第二电源线RGND和第二虚拟电源线VGND之间的尾部晶体管单元110_2d，以及用于将切换信号CS_P、CS_N1、CS_N2、CS_N、CS_P1和CS_P2提供给头部晶体管单元110_1d和尾部晶体管单元110_2d的控制电路120d。控制电路120d可以响应于控制信号INd而生成第一至第三头部切换信号CS_P、CS_N1、CS_N2、CS_N、CS_P1和CS_P2。不同于图9所示的，在替代实施例中，电源门控电路100d不包括控制电路120d。

头部晶体管单元110_1d包括在第一电源线RVDD和第一虚拟电源线VVDD之间并联连接的p型晶体管PT、第一n型晶体管NT1和第二n型晶体管NT2。根据示例性实施例，p型晶体管PT、第一n型晶体管NT1和第二n型晶体管NT2可以被示出为并联连接的等效晶体管。图2的头部晶体管单元110的描述可以适用于头部晶体管单元110_1d。

尾部晶体管单元110_2d包括在第二电源线RGND和第二虚拟电源线VGND之间并联连接的n型晶体管NT、第一p型晶体管PT1和第二p型晶体管PT2。根据示例性实施例，可以将n型晶体管NT、第一p型晶体管PT1和第二p型晶体管PT2示出为并联连接的等效晶体管。图7的晶体管单元110c的描述可以适用于尾部晶体管单元110_2d。

控制电路120d可以响应于控制信号INd而选择性地导通包括在头部晶体管单元110_1d和尾部晶体管单元110_2d中的晶体管。控制电路120d可以生成用于切换p型晶体管PT的第一头部切换信号CS_P，用于切换第一n型晶体管NT1的第二头部切换信号CS_N1和用于切换第二n型晶体管NT2的第三头部切换信号CS_N2。例如，控制电路120d将第一头部切换信号CS_P施加到p型晶体管PT的栅极，将第二头部切换信号CS_N1施加到第一n型晶体管NT1的栅极，以及将第三头部切换信号CS_N2施加到第二n型晶体管NT2的栅极。另外，控制电路120d可以响应于控制信号INd生成用于切换n型晶体管NT的第一尾部切换信号CS_N、用于切换第一p型晶体管PT1的第二尾部切换信号CS_P1、和用于切换第二p型晶体管PT2的第三尾部切换信号CS_P2。例如，控制电路120d将第一尾部切换信号CS_N施加到n型晶体管NT的栅极端子，将第二尾部切换信号CS_P1施加到第一p型晶体管PT1的栅极端子，以及将第三尾部切换信号CS_P2施加到第二p型晶体管PT2的栅极端子。

根据头部晶体管单元110_1d和尾部晶体管单元110_2d的操作，可以改变电连接至逻辑电路200的第一虚拟电源线VVDD的第一驱动电压、电连接至逻辑电路200的第二虚拟电源线VGND的第二驱动电压、以及逻辑电路200的电源模式。例如，逻辑电路200可以在通电模式、多个保持模式和断电模式之一下操作。

在通电模式下，控制电路120d生成用于导通头部晶体管单元110_1d的p型晶体管PT和尾部晶体管单元110_2d的n型晶体管NT的切换信号CS_P、CS_N1、CS_N2、CS_N、CS_P1和CS_P2。电流流过头部晶体管单元110_1d的p型晶体管PT和尾部晶体管单元110_2d的n型晶体管NT，使得第一虚拟电源线VVDD的电压电平可以与第一电源线RVDD的电源电压VDD的电平相同，并且第二虚拟电源线VGND的第二电压可以与第二电源线RGND的地电压GND相同。

在多个保持模式中，控制电路120d可以生成切换信号CS_P、CS_N1、CS_N2、CS_N、CS_P1和CS_P2，用于导通头部晶体管单元110_1d的第一n型晶体管NT1和第二n型晶体管NT2之一或尾部晶体管单元110_2d的第一p型晶体管PT1和第二p型晶体管PT2之一。在多个保持模式中，可以将第一高保持电压(例如，图3D的VR1)或第二高保持电压(例如，图3C的VR2)施加到第一虚拟电源线VVDD，或者可以将第一低保持电压或第二低保持电压施加到第二虚拟电源线VGND。

根据示例性实施例，第一n型晶体管NT1的第一阈值电压VTH_N1的幅值、第二n型晶体管NT2的第二阈值电压VTH_N2的幅值、第一p型晶体管PT1的第一阈值电压VTH_P1的幅值、和第二p型晶体管PT2的第二阈值电压VTH_P2的幅值彼此不同。在这种情况下，电源门控电路100d可以在八种不同的保持模式之一下驱动逻辑电路200。

在断电模式下，控制电路120d生成切换信号CS_P、CS_N1、CS_N2、CS_N、CS_P1和CS_P2，用于关断头部晶体管单元110_1d和尾部晶体管单元110_2d中的至少一个。通过关断头部晶体管单元110_1d和尾部晶体管单元110_2d中的至少一个，第一虚拟电源线VVDD或第二虚拟电源线VGND可以被浮置。因此，可以从逻辑电路200阻断电源。

在图9中，示出了头部晶体管单元110_1d仅包括第一n型晶体管NT1和第二n型晶体管NT2，并且尾部晶体管单元110_2d仅包括第一p型晶体管PT1和第二p型晶体管PT2。然而，根据本发明构思的电源门控电路100d可以包括具有不同阈值电压的各种数量的n型晶体管和p型晶体管。因此，电源门控电路100d可以向逻辑电路200提供各种保持模式。

图10是示出根据本发明构思的示例性实施例的包括在布置于集成电路中的电源门控电路中的头部单元的布局图。该布局图示出了具有第一方向X和第二方向Y的平面。在第三方向Z上比其他组件布置得更多的组件可以被称为在其他组件上方，而在与第三方向Z相反的方向上比其他组件布置得更多的组件可以被称为在其他组件下方。

参照图10，第一至第五头部单元C110_1和C110_1a至C110_1d可以在基板上沿第一方向X延伸，并且可以包括掺杂有n型杂质的n阱，并且基板可以掺杂有p-型杂质。因此，可以在基板上形成在其中形成有n型晶体管的第一至第四NMOS区域NA1至NA4，并且可以在n阱中形成在其中形成有p型晶体管的PMOS区域PA。电源门控电路的头部晶体管单元可以形成在第一至第五头部单元C110_1和C110_1a至C110_1d的每个中。

在示例性实施例中，第一至第四NMOS区域NA1至NA4和PMOS区域PA中的每个区域包括在第一方向X上延伸的鳍片。可替代地，根据示例性实施例，第一至第四NMOS区域NA1至NA4和PMOS区域PA中的每个区域包括在第一方向X上延伸的纳米片。

第一至第五头部单元C110_1和C110_1a至C110_1d中的每个可以电连接至逻辑单元并且可以向逻辑单元提供电力。逻辑单元可以通过各种电路(例如，反相器、与非门、与门、或非门、或门、异或门、异或非门、多路复用器、加法器、锁存器和触发器中的至少一个)来实现。

第一至第五头部单元C110_1和C110_1a至C110_1d中的每个可以电连接至第一电源线(例如，图1的RVDD)和第一虚拟电源线(例如，图1的VVDD)。第一至第五头部单元C110_1和C110_1a至C110_1d中的每个可具有输入引脚和输出引脚。根据示例性实施例，第一至第五头部单元C110_1和C110_1a至C110_1d中的每个的输入引脚可以电连接至在第一至第五头部单元C110_1和C110_1a至C110_1d中的每个中形成的晶体管的栅极，并且可以将控制电路提供的切换信号输入到第一至第五头部单元C110_1和C110_1a至C110_1d的每个的输入引脚。第一至第五头部单元C110_1和C110_1a至C110_1d中的每个的输出引脚可以电连接至第一虚拟电源线VVDD。

第一头部单元C110_1包括在其中形成有具有第一阈值电压VTH_N1的n型晶体管的第一NMOS区域NA1和在其中形成有p型晶体管的PMOS区域PA。第一头部单元C110_1可以具有在第二方向Y上定义的第一高度H1。

第二头部单元C110_1a包括在其中形成有具有第一阈值电压VTH_NI的n型晶体管的第一NMOS区域NA1、在其中形成有具有第二阈值电压VTH_N2的n型晶体管的第二NMOS区域NA2、以及在其中形成有p型晶体管的PMOS区域PA。第二头部单元C110_1a可以具有在第二方向Y上定义的第二高度H2。

第二头部单元C110_1a的PMOS区域PA被布置在第一NMOS区域NA1和第二NMOS区域NA2之间。例如，在第二头部单元C110_1a中，第二NMOS区域NA2、PMOS区域PA和第一NMOS区域NA1可以在第二方向Y上平行布置。

根据示例性实施例，第一阈值电压VTH_N1和第二阈值电压VTH_N2彼此不同。因此，第二头部单元C110_1a可以向电连接至第二头部单元C110_1a的逻辑单元提供比第一头部单元C110_1所提供的更多种的高保持电压。在示例性实施例中，第二高度H2大于第一高度H1。在示例性实施例中，形成在第一头部单元C110_1的PMOS区域PA中的p型晶体管的数量大于形成在第二头部单元C110_1a的PMOS区域PA中的p型晶体管的数量，并且可以在通电模式下将电源电压(例如，图1的VDD)稳定地提供给逻辑电路。

第三头部单元C110_1b包括在其中形成有具有第一阈值电压VTH_N1的n型晶体管的第一NMOS区域NA1、在其中形成有具有第二阈值电压VTH_N2的n型晶体管的第二NMOS区域NA2、以及在其中形成有p型晶体管的PMOS晶体管PA。在示例性实施例中，第三头部单元C110_1b的PMOS区域PA被布置在第一NMOS区域NA1和第二NMOS区域NA2之间。例如，在第三头部单元C110_1b中，第二NMOS区域NA2、PMOS区域PA和第一NMOS区域NA1可以在第二方向Y上平行布置。

第三头部单元C110_1b可以具有在第二方向Y上定义的第三高度H3。在示例性实施例中，第三头部单元C110_1b的PMOS区域PA比第二头部单元C110_1a的PMOS区域PA宽，并且第三高度H3大于第二高度H2。因此，形成在第三头部单元C110_1b的PMOS区域PA中的p型晶体管的数量可以大于形成在第二头部单元C110_1a的PMOS区域PA中的p型晶体管的数量，并且可以在通电模式下将电源电压(例如，图1的VDD)稳定地提供给逻辑电路。

第四头部单元C110_1c包括在其中形成有具有第一阈值电压VTH_NI的n型晶体管的第一NMOS区域NA1、在其中形成有具有第二阈值电压VTH_N2的n型晶体管的第二NMOS区域NA2、在其中形成有具有第三阈值电压VTH_N3的n型晶体管的第三NMOS区域NA3、和在其中形成有p型晶体管的PMOS区域PA。根据示例性实施例，第一阈值电压VTH_N1、第二阈值电压VTH_N2和第三阈值电压VTH_N3彼此不同。因此，第四头部单元C1101c可以向逻辑单元提供比第一至第三头部单元C110_1、C110_1a和C110_1b所提供的更多种的高保持电压。

第一NMOS区域NA1和第二NMOS区域NA2可以被布置为在第二方向Y上与第四头部单元C110_1c的PMOS区域PA相邻，并且第三NMOS区域NA3可以被布置为在与第二方向Y相反的方向上与第四头部单元C110_1c的PMOS区域PA相邻。根据示例性实施例，第三NMOS区域NA3比第一NMOS区域NA1和第二NMOS区域NA2宽，并且在第三NMOS区域NA3中形成的n型晶体管的数量可以大于在第一NMOS区域NA1中形成的n型晶体管的数量且可以大于在第二NMOS区域NA2中形成的n型晶体管的数量。例如，在第三NMOS区域NA3中，可以形成用于提供具有高使用频率的特定保持模式的n型晶体管，并且在特定保持模式中，可以将通过从电源电压减去第三阈值电压VTH_N3而获得的电压提供给电连接至第四头部单元C110_1c的逻辑单元。

第五头部单元C110_1d包括在其中形成有具有第一阈值电压VTH_N1的n型晶体管的第一NMOS区域NA1、在其中形成有具有第二阈值电压VTH_N2的n型晶体管的第二NMOS区域NA2、在其中形成有具有第三阈值电压VTH_N3的n型晶体管的第三NMOS区域NA3、在其中形成有具有第四阈值电压VTH_N4的n型晶体管的第四NMOS区域NA4、和在其中形成有p型晶体管的PMOS区域PA。根据示例性实施例，第一至第四阈值电压VTH_N1至VTH_N4彼此不同。因此，第五头部单元C110_1d可以向逻辑单元提供比第一至第四头部单元C110_1和C110_1a至C110_1c所提供的更多种的高保持电压。

第一NMOS区域NA1和第二NMOS区域NA2可以被布置为在第二方向Y上与第五头部单元C110_1d的PMOS区域PA相邻，并且第三NMOS区域NA3和第四NMOS区域NA4可以被布置为在与第二方向Y相反的方向上与第五头部单元C110_1d的PMOS区域PA相邻。

第二头部单元C110_1a和第三头部单元C110_1b可以对应于图2的头部晶体管单元110，并且第四头部单元C110_1c可以对应于图4A的头部晶体管单元110a。可替代地，第四头部单元C110_1c和第五头部单元C110_1d可以对应于图5的头部晶体管单元120b。包括头部晶体管单元的电源门控电路由图10所示的第一至第五头部单元C110_1和C110_1a至C110_1d实现。根据本发明构思的电源门控电路不限于此，并且可以由具有各种结构的头部单元来实现。

图11是示出根据本发明构思的示例性实施例的包括在布置于集成电路中的电源门控单元中的尾部单元的布局图。

参照图11，第一至第五尾部单元C110_2和C110_2a至C110_2d中的每个可以包括在基板上沿第一方向X延伸并掺杂有n型杂质的n阱，并且基板可以掺杂有p型杂质。因此，可以在基板上形成在其中形成有n型晶体管的NMOS区域NA，以及可以在n阱中形成在其中形有p型晶体管的PMOS区域PA1～PA4。电源门控电路的尾部晶体管单元可以形成在第一至第五尾部单元C110_2和C110_2a至C110_2d的每个中。

第一至第五尾部单元C110_2和C110_2a至C110_2d中的每个可以电连接至第二电源线(例如，图6的RGND)和第二虚拟电源线VGND。第一至第五尾部单元C110_2和C110_2a至C110_2d中的每个可具有输入引脚和输出引脚。根据示例性实施例，第一至第五尾部单元C110_2和C110_2a至C110_2d中的每个的输入引脚电连接至在第一至第五尾部单元C110_2和C110_2a至C110_2d中的每个中形成的晶体管的栅极，并且由控制电路提供的切换信号可以被输入到第一至第五尾部单元C110_2和C110_2a至C110_2d中的每个的输入引脚。第一至第五尾部单元C110_2和C110_2a至C110_2d中的每个的输出引脚可以电连接至第二虚拟电源线VGND。

第一尾部单元C110_2包括在其中形成有具有第一阈值电压VTH_P1的p型晶体管的第一PMOS区域PA1和在其中形成有n型晶体管的NMOS区域NA。第一尾部单元C110_2可以具有在第二方向Y上定义的第一高度H1′。

第二尾部单元C110_2a包括在其中形成有具有第一阈值电压VTH_P1的p型晶体管的第一PMOS区域PA1、在其中形成有具有第二阈值电压VTH_P2的p型晶体管的第二PMOS区域PA2、以及在其中形成有n型晶体管的NMOS区域NA。第二尾部单元C110_2a可以具有在第二方向Y上定义的第二高度H2′。

第二尾部单元C110_2a的NMOS区域NA布置在第一PMOS区域PA1和第二PMOS区域PA2之间。例如，在第二尾部单元C110_2a中，第二PMOS区域PA2、NMOS区域NA和第一PMOS区域PA1可以在第二方向Y上平行布置。

根据示例性实施例，第一阈值电压VTH_P1和第二阈值电压VTH_P2彼此不同。因此，第二尾部单元C110_2a可以向电连接至第二尾部单元C110_2a的逻辑单元提供比第一尾部单元C110_2所提供的更多种的低保持电压。在示例性实施例中，第二高度H2′大于第一高度H1′，在第二尾部单元C110_2a的NMOS区域NA中形成的n个晶体管的数量可以大于在第一尾部单元C110_2的NMOS区域NA中形成的n个晶体管的数量。因此，可以在通电模式下将地电压(例如，图7的GND)稳定地提供给逻辑单元。

第三尾部单元C110_2b包括在其中形成有具有第一阈值电压VTH_P1的p型晶体管的第一PMOS区域PA1、在其中形成有具有第二阈值电压VTH_P2的p型晶体管的第二PMOS区域PA2、以及在其中形成有n型晶体管的NMOS区域NA。第三尾部单元C110_2b的NMOS区域NA被布置在第一PMOS区域PA1和第二PMOS区域PA2之间。例如，在第三尾部单元C110_2b中，第二PMOS区域PA2、NMOS区域NA和第一PMOS区域PA1可以在第二方向Y上平行地布置。

第三尾部单元C110_2b可以具有在第二方向Y上定义的第三高度H3′。在示例性实施例中，第三尾部单元C110_2b的NMOS区域NA比第二尾部单元C110_2a的NMOS区域NA宽，并且第三高度H3′大于第二高度H2′。因此，在第三尾部单元C110_2b的NMOS区域NA中形成的n型晶体管的数量可以大于在第二尾部单元C110_2a的NMOS区域NA中形成的n型晶体管的数量，并且可以在通电模式下将地电压(例如，图7的GND)稳定地提供给逻辑单元。

第四尾部单元C110_2c包括在其中形成有具有第一阈值电压VTH_P1的p型晶体管的第一PMOS区域PA1、在其中形成有具有第二阈值电压VTH_P2的p型晶体管的第二PMOS区域PA2、在其中形成有具有第三阈值电压VTH_P3的p型晶体管的第三PMOS区域PA3、和在其中形成有n型晶体管的NMOS区域NA。根据示例性实施例，第一阈值电压VTH_P1、第二阈值电压VTH_P2和第三阈值电压VTH_P3彼此不同。因此，第四尾部单元C110_2c可以向逻辑单元提供比第一至第三尾部单元C110_2、C110_2a和C110_2b所提供的更多种的低保持电压。

第一PMOS区域PA1和第二PMOS区域PA2可以被布置为在第二方向Y上与第四尾部单元C110_2c的NMOS区域NA相邻，并且第三PMOS区域PA3可以被布置为在与第二方向Y相反的方向上与第四尾部单元C110_2c的NMOS区域NA相邻。根据示例性实施例，第三PMOS区域PA3比第一PMOS区域PA1和第二PMOS区域PA2宽，并且在第三PMOS区域PA3中形成的p型晶体管的数量可以大于在第一PMOS区域PA1中形成的p型晶体管的数量，并且可以大于在第二PMOS区域PA2中形成的p型晶体管的数量。例如，在第三PMOS区域PA3中，可以形成用于提供具有高使用频率的特定保持模式的p型晶体管，并且在特定保持模式中，可以将通过从电源电压减去第三阈值电压VTH_P3而获得的电压提供给电连接至第四尾部单元C110_2c的逻辑单元。

第五尾部单元C110_2d包括在其中形成有具有第一阈值电压VTH_P1的p型晶体管的第一PMOS区域PA1、在其中形成有具有第二阈值电压VTH_P2的p型晶体管的第二PMOS区域PA2、在其中形成有具有第三阈值电压VTH_P3的p型晶体管的第三PMOS区域PA3、在其中形成有具有第四阈值电压VTH_P4的p型晶体管的第四PMOS区域PA4、和在其中形成有n型晶体管的NMOS区域NA。根据示例性实施例，第一至第四阈值电压VTH_P1至VTH_P4彼此不同。因此，第五尾部单元C110_2d可以向逻辑电路提供比第一至第四尾部单元C110_2和C110_2a至C110_2c所提供的更多种的低保持电压。

第一PMOS区域PA1和第二PMOS区域PA2可以被布置为在第二方向Y上与第五尾部单元C110_2d的NMOS区域NA相邻，并且第三PMOS区域PA3和第四PMOS区域PA4可以被布置为在与第二方向Y相反的方向上与第五尾部单元C110_2d的NMOS区域NA相邻。

第二尾部单元C110_2a和第三尾部单元C110_2b可以对应于图7的尾部晶体管110c。包括尾部晶体管单元的电源门控电路可以由图11所示的第一至第五尾部单元C110_2和C110_2a至C110_2d实现。根据本发明构思的电源门控电路不限于此，并且可以由具有各种结构的尾部单元来实现。

图12是示出根据本发明构思的示例性实施例的包括在布置在集成电路中的电源门控电路中的头部单元的布局图。

参照图12，头部单元组C100e包括第一类型头部单元C110_1b和第二类型头部单元C110_1b′。第一类型头部单元C110_1b和第二类型头部单元C110_1b′可以分别电连接至第一电源线(例如，图1的RVDD)和第一虚拟电源线(例如，图1的VVDD)。

头部单元组C100e中包括的第一类型头部单元C110_1b和第二类型头部单元C110_1b′可以包括具有不同阈值电压的晶体管。例如，第一类型头部单元C110_1b包括在其中形成有具有第一阈值电压VTH_N1的n型晶体管的第一NMOS区域NA1、在其中形成有具有第二阈值电压VTH_N2的n型晶体管的第二NMOS区域NA2、以及在其中形成有p型晶体管的PMOS区域PA。另外，例如，第二类型头部单元C110_1b′包括在其中形成有具有第三阈值电压VTH_N3的n型晶体管的第三NMOS区域NA3、在其中形成有具有第四阈值电压VTH_N4的n型晶体管的第四NMOS区域NA4、以及在其中形成有p型晶体管的PMOS区域PA。根据示例性实施例，第一至第四阈值电压VTH_N1至VTH_N4彼此不同。然而，本发明构思不限于此，并且第一至第四阈值电压VTH_N1至VTH_N4中的一些可以相同。

在图12中，示出了第一类型头部单元C110_1b和第二类型头部单元C110_1b′中的每个具有与第三头部单元C110_1b相同的形状。然而，根据本发明构思的头部单元组C100e不限于此。头部单元组C100e可以包括图10的第一至第五头部单元C110_1和C110_1a至C110_1d中的至少一个。

根据示例性实施例，包括在头部单元组C100e中的第一类型头部单元C110_1b和第二类型头部单元C110_1b′可以在第一方向X上平行布置。然而，本发明构思不限于此。根据示例性实施例，包括在头部单元组C100e中的第一类型头部单元C110_1b和第二类型头部单元C110_1b′的高度是相同的。然而，本发明构思不限于此。

头部单元组C100e中包括的第一类型头部单元C110_1b的第一输出引脚P1和第二类型头部单元C110_1b′的第二输出引脚P2彼此电连接，并且第一输出引脚P1和第二输出引脚P2可以电连接至第一虚拟电源线(例如，图1的VVDD)。头部单元组C100e可以作为头部单元操作。例如，头部单元组C100e可以像图10的第五头部单元C110_1d一样操作。

当一个头部单元中包括的n型晶体管的数量增加时，头部单元的尺寸可以逐渐增加，并且随着一个头部标准单元中的p型晶体管与n型晶体管的比率逐渐减小，在通电模式下电阻可能会增加。因此，当电源门控电路的头部晶体管单元由头部单元组C100e实现时，与由第五头部单元C110_1d实现头部晶体管单元的情况相比，可以防止p型晶体管与n型晶体管的比率减小，并且可以预测头部单元组C100e的操作特性。

为了将头部单元组C100e布置在集成电路中，布置第一类型头部单元C110_1b和第二类型头部单元C110_1b′，并且第一类型头部单元C110_1b的输出引脚可以电连接至第二类型头部单元C110_1b′的输出引脚。当通过图10的第五头部单元C110_1d的电源门控电路来实现头部晶体管单元时，与通过头部单元组C100e来实现头部晶体管单元的情况相比，可以容易地进行布线，并且在集成电路中，可以减小在其中形成头部晶体管单元的区域。

在图12中，示出了其中不同类型的头部单元形成一个头部单元组的实施例。但是，不同类型的尾部单元可以形成一个尾部单元组。包括在尾部单元组中的尾部单元的输出引脚可以彼此电连接。例如，集成电路可以包括电连接至第二电源线RGND和第二虚拟电源线VGND的第一类型的尾部单元和第二类型的尾部单元。第一类型的尾部单元可以包括在其中形成有具有第一阈值电压的第一p型晶体管(图11的VTH_P1)的第一PMOS区域(图11的PA1)和在其中形成有具有第二阈值电压(图11的VTH_P2)的第二p型晶体管的第二PMOS区域(图11的PA2)。第二类型的尾部单元可以包括在其中形成有具有第三阈值电压(图11的VTH_P3)的第三p型晶体管的第三PMOS区域和在其中形成有具有第四阈值电压(VTH_P4)的第四p型晶体管的第四PMOS区域。根据示例性实施例，第一类型的尾部单元和第二类型的尾部单元可以在第一方向X上平行地布置，并且第一类型尾部单元的输出引脚可以电连接至第二类型尾部单元的输出引脚。

图13是示出根据本发明构思的示例性实施例的包括在布置于集成电路中的电源门控单元中的头部单元和尾部单元的布局图。

参照图13，电源门控单元组C100f可以对应于图9的头部晶体管单元110_1d和尾部晶体管单元110_2d。电源门控单元组C100f包括第三头部单元C110_1b和第三尾部单元C110_2b。第三头部单元C110_1b可以电连接至第一电源线(例如，图1的RVDD)和第一虚拟电源线(例如，图1的VVDD)。第三尾部单元C110_2b可以电连接至第二电源线(例如，图1的RVDD)和第二虚拟电源线(例如，图1的VVDD)。例如，第三头部单元C110_1b的输出引脚可以电连接至第一虚拟电源线VVDD，并且第三尾部单元C110_2b的输出引脚可以电连接至第二虚拟电源线VGND。

根据示例性实施例，电源门控单元组C100f中包括的第三头部单元C110_1b和第三尾部单元C110_2b被布置为在第一方向X上重叠。

为了方便起见，示出了包括图10的第三头部单元C110_1b和图11的第三尾部单元C110_2b的电源门控组C100f。然而，包括具有各种形状的头部单元和尾部单元的各种电源门控单元组可以形成电源门控电路100f。例如，图10的第一至第五头部单元C110_1和C110_1a和C110_1d之一以及图11的第一至第五尾部单元C110_2和C110_2a至C110_2d之一可以形成电源门控单元组。

图14是示出根据本发明构思的示例性实施例的制造集成电路的方法的流程图。

参照图14，标准单元库D10可以包括关于标准单元的信息项，例如功能信息、特征信息和布局信息。标准单元库D10可以包括定义标准单元的布局的数据。

标准单元库D10可以定义头部单元(例如，图10的第一至第五头部单元C110_1和C110_1a至C110_1d)的布局。标准单元库D10可以定义尾部单元(例如，图11的第一至第五尾部单元C110_2和C110_2a至C110_2d)的布局。另外，标准单元库D10可以定义头部单元组(例如，图12的头部单元组C100e)的布局、尾部单元组的布局、以及电源门控单元组(例如，图13的电源门控单元组C100f)的布局。

在操作S10中，可以执行用于根据寄存器传送级别(RTL)数据生成网表数据的逻辑综合。网表数据可以包括对电子电路的连接性的描述。网表数据可以包括电路的电子组件的列表和它们连接至的节点的列表。例如，半导体设计工具(例如，逻辑综合工具)可以通过参考标准单元库D10执行逻辑综合，根据以硬件描述语言(HDL)(例如VHSIC硬件描述语言(VHDL)或Verilog)创建的RTL数据生成包括比特流或网表的网表数据。

在操作S20中，参考标准单元库D10，执行根据网表数据生成布局数据D20的布局布线(P&R)操作。在P&R操作S20中，可以执行布置标准单元、生成互连以及生成布局数据D20的操作。

例如，半导体设计工具(例如，P&R工具)可以参考标准单元库D10，根据网表数据布置多个标准单元。例如，半导体设计工具可以选择由网表数据定义的多个标准单元的布局之一，并且可以参考标准单元库D10来布置选择的标准单元的布局。

例如，半导体设计工具可以选择图10的第一至第五头部单元C110_1和C110_1a至C110_1d之一，并且可以将选择的头部单元布置为电源门控电路。例如，半导体设计工具可以选择图12的第一至第五尾部单元C110_2和C110_2a至C110 2d之一，并且可以将选择的尾部单元布置为电源门控电路。另外，例如，半导体设计工具可以将图12的头部单元组C100e布置为电源门控电路，并且可以将图13的电源门控单元组C100f布置为电源门控电路。半导体设计工具可以考虑到预测所布置的标准单元的工作特性的可行性、通电模式下的电阻的幅值以及布线的可行性，来布置标准单元。

相互连接可以将标准单元的输出引脚电连接至该标准单元的输入引脚。例如，可以提供至少一个通孔和至少一条路由布线。布局数据D20可以具有诸如GDSII的格式，并且可以包括标准单元和相互连接的几何信息。

在操作S30中，执行光学邻近校正(OPC)。OPC可以指用于通过校正诸如包括在用于制造集成电路的半导体工艺中的光刻中的光的特性导致的折射之类的畸变来形成期望形状的图案的操作。可以通过将OPC应用于布局数据D20来确定掩模上的图案。

在操作S40中，执行制造掩模的操作。例如，当将OPC应用于布局数据D20时，可以定义掩模上的图案，以形成在多层中形成的图案，并且可以制造用于形成多层的图案的至少一个掩模(或光掩模)。

在操作S50中，执行制造集成电路的操作。例如，可以通过使用在操作S40中制造的至少一个掩模对多个层进行图案化来制造集成电路。根据示例性实施例，操作S50包括操作S51和S52。

在操作S51中，执行前端(FEOL)处理。在制造集成电路的过程中，在FEOL过程中，可以在基板上形成各个元件，例如，晶体管、电容器和电阻器。

在操作S52中，执行后端(BEOL)处理。在制造集成电路的过程中，在BEOL过程中，各个元件，例如晶体管、电容器和电阻器相互连接。

图15是示出根据本发明构思的示例性实施例的包括用于存储程序的存储器的计算系统1000的框图。根据本发明构思的示例性实施例的制造集成电路的方法(例如，制造图14的集成电路的方法)中包括的至少一些操作可以由计算系统1000执行。

参照图15，计算系统1000可以是诸如台式计算机、工作站或服务器之类的固定计算系统，或者诸如膝上型计算机之类的便携式计算系统。计算系统1000包括处理器1100、输入和输出设备1200、网络接口1300、随机存取存储器(RAM)1400、只读存储器(ROM)1500和存储设备1600。处理器1100、输入和输出设备1200、网络接口1300、RAM 1400、ROM 1500和存储设备1600可以通过总线1700彼此通信。

处理器1100可以被称为处理单元，并且可以包括能够执行任意指令集的至少一个核，诸如微处理器、应用处理器(AP)、数字信号处理器(DSP)、或图形处理单元(GPU)。例如，处理器1100可以通过总线1700访问存储器，即RAM1400或ROM1500，并且可以执行存储在RAM1400或ROM1500中的指令。

RAM1400可以存储用于制造根据本发明构思的示例性实施例的集成电路的程序1400_1，或者程序1400_1的至少一部分。例如，程序1400_1可以包括半导体设计工具，例如逻辑综合工具和P&R工具。

程序1400_1可以执行包括在制造图14的集成电路的方法中的至少一些操作。也就是说，程序1400_1可以包括可以由处理器1100执行的多个指令以及多个程序1400_1中包括的指令可以使处理器1100执行图14的集成电路的制造方法中包括的一些操作。

即使阻断了提供给计算系统1000的电力，也不会丢失存储在存储器1600中的数据。例如，存储器1600可以包括非易失性存储设备，并且可以包括诸如磁带、光盘或磁盘的存储介质。存储设备1600可以存储根据本发明构思的示例性实施例的程序1400_1，并且在由处理器110执行程序1400_1之前，可以从存储器1600中加载程序1400_1或程序1400_1的至少一部分。或者，存储设备1600可以存储由程序语言创建的文件，并且由编译器从文件中生成的程序1400_1或程序1400_1的至少一部分可以被加载到RAM 1400上。

存储设备1600可以存储数据库1600_1，并且数据库1600_1可以包括设计集成电路所需的信息。例如，数据库1600_1可以包括图14的标准单元库D10。此外，存储设备1600可以存储要由处理器110处理的数据或由处理器1100处理的数据。

输入和输出设备1200可以包括诸如键盘或指点设备之类的输入设备以及诸如显示设备或打印机之类的输出设备。网络接口1300可以处理对位于计算系统1000外部的网络的访问。

尽管已经参考本发明的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (25)

1.一种集成电路，包括：

电源门控电路，被配置为从第一电源线接收电源电压并且向第一虚拟电源线输出第一驱动电压，其中所述电源门控电路包括并联连接在所述第一电源线和所述第一虚拟电源线之间的第一p型晶体管和第一n型晶体管；以及

逻辑电路，电连接至所述第一虚拟电源线并且被配置为从所述电源门控电路接收电力。

2.根据权利要求1所述的集成电路，其中所述电源门控电路在通电模式、保持模式和断电模式之一下操作，并且

其中在通电模式下，所述第一p型晶体管导通，所述第一n型晶体管关断；在保持模式下，所述第一p型晶体管关断，所述第一n型晶体管导通；以及在断电模式下，所述第一p型晶体管和所述第一n型晶体管关断。

3.根据权利要求1所述的集成电路，其中所述电源门控电路在通电模式和保持模式之一下操作，

其中所述电源门控电路在通电模式下输出电源电压的第一驱动电压，并且在保持模式下输出保持电压的第一驱动电压，以及

其中所述保持电压比所述电源电压低所述第一n型晶体管的第一阈值电压。

4.根据权利要求1所述的集成电路，其中所述电源门控电路还包括：连接在所述第一电源线和所述第一虚拟电源线之间的第二n型晶体管，以及

其中所述第一n型晶体管的第一阈值电压不同于所述第二n型晶体管的第二阈值电压。

5.根据权利要求1所述的集成电路，其中所述逻辑电路电连接至第二电源线，所述第二电源线被施加有地电压。

6.根据权利要求1所述的集成电路，其中所述电源门控电路从所述第二电源线接收地电压，并且向第二虚拟电源线输出第二驱动电压，以及

其中所述电源门控电路包括并联连接在所述第二电源线和所述第二虚拟电源线之间的第二n型晶体管和第二p型晶体管。

7.根据权利要求1所述的集成电路，其中所述电源门控电路还包括控制电路，所述控制电路被配置为：响应于从位于所述电源门控电路外部的源接收的控制信号，生成用于切换所述第一p型晶体管和所述第一n型晶体管的切换信号。

8.一种集成电路，包括第一电源门控单元，所述第一电源门控单元被配置为从第一电源线接收电源电压并且通过第一虚拟电源线向逻辑单元提供第一驱动电压，

其中所述第一电源门控单元包括：

第一P型金属氧化物半导体PMOS区域，包括连接在所述第一电源线和所述第一虚拟电源线之间的第一p型晶体管；

第一N型金属氧化物半导体NMOS区域，包括连接在所述第一电源线和所述第一虚拟电源线之间的第一n型晶体管；以及

第二NMOS区域包括连接在第一电源线和第一虚拟电源线之间的第二n型晶体管，以及

其中所述第一PMOS区域包括掺杂有n型杂质并且沿第一方向延伸的n阱。

9.根据权利要求8所述的集成电路，其中所述第一PMOS区域布置在所述第一NMOS区域和所述第二NMOS区域之间。

10.根据权利要求8所述的集成电路，其中所述第一n型晶体管的第一阈值电压不同于所述第二n型晶体管的第二阈值电压。

11.根据权利要求8所述的集成电路，其中所述第一电源门控单元还包括第三NMOS区域，所述第三NMOS区域包括连接在所述第一电源线和所述第一虚拟电源线之间的第三n型晶体管，以及

其中所述第一NMOS区域和所述第二NMOS区域被布置为在垂直于所述第一方向的第二方向上与所述第一PMOS区域相邻，并且所述第三NMOS区域被布置为在与所述第二方向相反的方向上与所述PMOS区域相邻。

12.根据权利要求11所述的集成电路，其中所述第三NMOS区域比所述第一NMOS区域宽。

13.根据权利要求11所述的集成电路，其中所述第一电源门控单元还包括第四NMOS区域，所述第四NMOS区域包括连接在所述第一电源线和所述第一虚拟电源线之间的第四n型晶体管，以及

其中所述第四NMOS区域被布置为在与所述第二方向相反的方向上与所述第一PMOS区域相邻。

14.根据权利要求8所述的集成电路，其中所述集成电路还包括第二电源门控单元，所述第二电源门控单元被配置为向所述逻辑单元提供所述第一驱动电压，以及

其中所述第二电源门控单元包括：

第二PMOS区域，包括连接在所述第一电源线和所述第一虚拟电源线之间的第二p型晶体管；

第三NMOS区域，包括连接在所述第一电源线和所述第一虚拟电源线之间的第三n型晶体管；以及

第四NMOS区域，包括连接在所述第一电源线和所述第一虚拟电源线之间的第四n型晶体管。

15.根据权利要求14所述的集成电路，其中所述第一电源门控单元和所述第二电源门控单元在所述第一方向上平行布置。

16.根据权利要求14所述的集成电路，其中所述第一电源门控单元的第一输出引脚电连接至所述第二电源门控单元的第二输出引脚。

17.根据权利要求8所述的集成电路，还包括第二电源门控单元，所述第二电源门控单元被配置为从第二电源线接收地电压并且通过第二虚拟电源线向所述逻辑单元提供第二驱动电压，

其中所述第二电源门控单元包括：

第三NMOS区域，包括连接在所述第二电源线和所述第二虚拟电源线之间的第三n型晶体管；

第一PMOS区域，包括连接在所述第二电源线和所述第二虚拟电源线之间的第二p型晶体管；以及

第二PMOS区域，包括连接在所述第二电源线和所述第二虚拟电源线之间的第三p型晶体管。

18.根据权利要求17所述的集成电路，其中所述第一电源门控单元和所述第二电源门控单元被布置为在所述第一方向上重叠。

19.一种集成电路，包括第一电源门控单元，所述第一电源门控单元用于从地线接收地电压并且通过虚拟地线向逻辑单元提供驱动电压，

其中所述第一电源门控单元包括：

第一N型金属氧化物半导体NMOS区域，包括连接在所述地线和所述虚拟地线之间的第一n型晶体管；

第一P型金属氧化物半导体PMOS区域，包括连接在所述地线和所述虚拟地线之间的第一p型晶体管；以及

第二PMOS区域，包括连接在所述地线和所述虚拟地线之间的第二p型晶体管，以及

其中所述第一PMOS区域位于掺杂有n型杂质并且沿第一方向延伸的n阱中。

20.根据权利要求19所述的集成电路，其中所述第一NMOS区域布置在所述第一PMOS区域和所述第二PMOS区域之间。

21.根据权利要求19所述的集成电路，其中所述第一p型晶体管的第一阈值电压不同于所述第二p型晶体管的第二阈值电压。

22.根据权利要求19所述的集成电路，其中所述第一电源门控单元还包括第三PMOS区域，所述第三PMOS区域包括连接在所述地线和所述虚拟地线之间的第三p型晶体管，以及

其中所述第一PMOS区域和所述第二PMOS区域被布置为在垂直于所述第一方向的第二方向上与所述第一NMOS区域相邻，并且所述第三PMOS区域被布置为在与所述第二方向相反的方向上与所述第一NMOS区域相邻。

23.根据权利要求22所述的集成电路，其中所述第三PMOS区域比所述第一PMOS区域宽。

24.根据权利要求22所述的集成电路，其中所述第一电源门控单元还包括第四PMOS区域，所述第四PMOS区域包括连接在所述地线和所述虚拟地线之间的第四p型晶体管，以及

其中所述第四PMOS区域被布置为在与所述第二方向相反的方向上与所述第一NMOS区域相邻。

25.根据权利要求19所述的集成电路，还包括第二电源门控单元，所述第二电源门控单元被配置为向所述逻辑单元提供驱动电压，

其中所述第二电源门控单元包括：

第二NMOS区域，包括连接在所述地线和所述虚拟地线之间的第二n型晶体管；

第三PMOS区域，包括连接在所述地线和所述虚拟地线之间的第三p型晶体管；以及

第四PMOS区域，包括连接在所述地线和所述虚拟地线之间的第四p型晶体管。

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