KR102601216B1

KR102601216B1 - 반도체 장치의 설계 방법

Info

Publication number: KR102601216B1
Application number: KR1020160125720A
Authority: KR
Inventors: 박진영; 최명진
Original assignee: 삼성전자주식회사
Priority date: 2016-09-29
Filing date: 2016-09-29
Publication date: 2023-11-10
Anticipated expiration: 2036-09-29
Also published as: US20180089356A1; KR20180035526A; US10552566B2

Abstract

본 발명의 실시 예들에 따른 메모리 장치, 버퍼 및 상기 버퍼에 연결된 복수의 헤드회로들을 포함하는 반도체 장치의 설계 방법은 상기 반도체 장치의 파워 라인의 배치 패턴을 생성하는 단계, 상기 버퍼와 상기 헤드회로들을 연결하는 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계 및 상기 반도체 장치의 중심 클럭의 신호선들 및 일반 신호선들의 배치 패턴을 생성하는 단계를 포함하고, 상기 반도체 장치의 레이아웃은 복수의 레이어들을 포함한다.

Description

반도체 장치의 설계 방법{A DESIGN METHOD OF A SEMICONDUCTOR DEVICE}

본 발명의 개념에 따른 실시 예는 반도체 장치의 설계 방법에 관한 것으로, 슈퍼 컷 오프 및 멀티 팬 아웃 기술이 적용된 파워 게이팅 회로의 물리적 구현을 위한 반도체 장치의 설계 방법에 관한 것이다.

반도체 장치는 반도체 웨이퍼와 같은 기판 상에 디바이스 및 이들의 상호 연결을 패터닝함으로써 만들어진다. 설계자가 회로의 다양한 구성 요소를 서로 작용하게 위치시키고 연결시키도록 하는 전자 설계 자동화(electronic design automation, 이하, EDA)을 사용하여 집적 회로를 설계하는 것을 통해 반도체 장치가 제조될 수 있다. 다시 말해, 레이아웃 설계자는 전자 설계 자동화를 이용하여, 반도체 장치의 레이아웃을 생성할 수 있다.

반도체 장치의 레이아웃은 회로 구성 요소, 연결 배선, 다양한 레이어들의 물리적인 위치 및 크기를 포함한다. 이러한 반도체 장치의 레이아웃을 검증하고, 반도체 기판 상에 옮김으로써, 반도체 장치가 제조될 수 있다.

이러한 반도체 장치, 예컨대, 시스템 온 칩(System on Chip, 이하 SoC)의 소비 전력을 감소시키기 위해, 파워 게이팅 회로(power gating circuit)가 사용된다. 파워 게이팅 회로는 슬립 모드(sleep mode)로 동작할 때, 기능별로 구분되는 기능 로직 블록에 대한 전력 공급을 차단하여, SoC의 소비 전력을 감소시킬 수 있는 회로를 의미한다.

또한, 슬립 모드에서도 전원 차단 스위치(power cut-off switch)에서, 발생할 수 있는 누설 전류를 감소시키기 위하여, 상대적으로 안정적이고, 높은 값을 갖는 메모리 전압을, 전원 차단 스위치를 구성하는 PMOS 트랜지스터에 공급하는 기술이 제안되었다. 이러한 기술을 이하, 슈퍼 컷-오프(Super Cut-off) 기술이라 칭한다.

또한, 누설 전류의 최소화 및 물리적 자원의 효율적 사용을 위하여, 한 개의 제어 회로가 다수의 헤더 셀을 제어하는 멀티 팬-아웃(multi fan-out) 형태의 구조의 반도체 장치가 제안되었다.

하지만, 반도체 장치가 소형화되감에 따라, 상기와 같은 멀티 팬-아웃, 슈퍼 컷-오프 기술이 적용된 반도체 장치는 MTTV(Max Transition Time Violation)문제, 배선의 혼잡(congestion) 문제, 안테나 효과(antenna effect)로 인한 게이트 산화막이 파괴되는 문제가 발생할 수 있다.

본 발명이 이루고자하는 기술적 과제는 슈퍼 컷 오프 및 멀티 팬 아웃 기술이 적용된 파워 게이팅 회로를 포함하는 반도체 장치에서 MTTV(Max Transition Time Violation)문제, 배선의 혼잡(congestion) 문제, 안테나 효과(antenna effect)로 인한 게이트 산화막이 파괴되는 문제를 해결할 수 있는 반도체 장치의 설계 방법을 제공하는 것이다.

본 발명의 실시 예들에 따른 반도체 장치의 설계 방법은 전자 설계 자동화(EDA, Electronic Design Automation) 툴을 이용하고, 상기 반도체 장치의 성능을 결정하는 응답시간과 관련된 중심 클럭의 신호선들 및 일반 신호선들의 배치 패턴을 생성하기 전에, 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계를 포함하고, 상기 반도체 장치는 복수의 헤드회로들 및 상기 복수의 헤드회로들의 동작을 제어하는 버퍼를 포함하고, 상기 프리라우팅 라인은 상기 버퍼 및 상기 복수의 헤드회로들을 연결한다.

본 발명의 실시예들에 따른 반도체 장치의 설계 방법은 소형화된 반도체 장치에서도, 슈퍼 컷 오프 기술이 적용되고, 멀티 팬 아웃 구조의 파워 게이팅 회로에서 MTTV(Max Transition Time Violation) 문제 및 안테나 효과로 인한 게이트 산화막의 파괴 문제를 효과적으로 감소시킬 수 있다.

도 1은 본 발명의 실시 예들에 따른, 반도체 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시 예들에 따른 반도체 장치에 포함되는 버퍼의 구성을 나타내는 회로도이다.
도 3은 본 발명의 실시 예들에 따른 반도체 장치의 레이아웃을 나타내는 블록도이다.
도 4는 본 발명의 비교 예에 따른 멀티 팬-아웃 구조의 반도체 장치의 구성을 나타내는 블록도 이다.
도 5는 본 발명의 실시 예들에 따른 멀티 팬-아웃 구조의 반도체 장치의 구성을 나타내는 블록도이다.
도 6a는 본 발명의 실시 예들에 따른 멀티 팬-아웃 구조의 반도체 장치의 구성의 다른 실시 예를 나타내는 블록도이다.
도 6b는 하나의 패턴 그룹을 형성하는 일 실시예를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예들에 따른 프리라우팅 라인의 개선된 배치 패턴을 나타내는 도면이다.
도 8은 본 발명의 실시 예들에 따른 반도체 장치의 설계 방법을 나타내는 블록도이다.
도 9는 본 발명의 실시 예들에 따른 레이아웃 설계 단계를 세부적으로 나타내는 순서도이다.
도 10은 본 발명의 실시 예들에 따른 전원 배치 단계를 상세하게 나타내는 순서도이다.
도 11은 본 발명의 실시 예들에 따른 파워 라인의 배치 패턴을 생성하는 단계를 상세하게 나타내는 순서도이다.
도 12는 본 발명의 실시 예들에 따른 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계를 상세하게 나타내는 순서도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시 예들에 따른, 반도체 장치를 나타내는 블록도이다.

도 1에 도시된 반도체 장치(10)는 어플리케이션 프로세서(Application Processor), 미디어 프로세서(Media Processor), 마이크로프로세서, 중앙 처리 장치(Central Processing Unit; CPU), 또는 이와 유사한 장치일 수 있다.

도 1을 참조하면, 반도체 장치(10)는 로직 블록(100), 메모리 장치(200), 파워 스위치(300) 및 버퍼(400)를 포함할 수 있다.

파워 스위치(300)는 제1 전원 라인(VDDL)과 가상 전원 라인(VVDDL) 사이에 연결되고, 프리라우팅 라인(PRL)을 통해 전달된 스위치 제어 신호(SCS)에 응답하여 개폐될 수 있다.

로직 블록(100)은 가상 전원 라인(VVDDL)과 접지 라인(VSSL) 사이에 연결된다.

메모리 장치(200)는 제2 전원 라인(HVDDL)과 접지 라인(VSSL) 사이에 연결된다. 일 실시예에 있어서, 메모리 장치(200)는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Meory), ROM(Read Only Memory)등 데이터를 저장하는 장치일 수 있다. 또한, 제2 전원 라인(HVDDL)은 메모리 장치(200)의 동작에 요구되는 전압을 제공하는 라인으로서, 메모리 전압 라인으로 칭해질 수 있다. 도 1에 도시된 바와 달리, 실시 예들에 따라, 메모리 장치(200)가 없을 경우에도, 안정적인 슈퍼 컷 오프(Super cut off) 운영을 위하여, 제 2 전원 라인(HVDDL)은 공급될 수 있다.

버퍼(400)는 제2 전원 라인(HVDDL)과 접지 라인(VSSL) 사이에 연결되고, 슬립(sleep) 신호(SS)에 기초하여 스위치 제어 신호(SCS)를 생성한다. 예를 들어, 버퍼(400)는 슬립 신호(SS)를 버퍼링하여 스위치 제어 신호(SCS)를 생성할 수 있다.

제1 전원 라인(VDDL)에는 제1 전원 전압(VDD)이 인가되고, 제2 전원 라인(HVDDL)에는 제1 전원 전압(VDD)보다 높은 제2 전원 전압(HVDD)이 인가될 수 있다. 또한, 접지 라인(VSSL)에는 접지 전압(GND)이 인가될 수 있다.

일 실시예에 있어서, 버퍼(400)는 슬립 신호(SS)가 제1 논리 레벨을 갖는 경우, 제2 전원 전압(HVDD)을 스위치 제어 신호(SCS)로서 파워 스위치(300)에 제공하고, 슬립 신호(SS)가 제2 논리 레벨을 갖는 경우, 접지 전압(GND)을 스위치 제어 신호(SCS)로서 파워 스위치(300)에 제공할 수 있다.

파워 스위치(300)는 스위치 제어 신호(SCS)에 응답하여 제1 전원 라인(VDDL)을 가상 전원 라인(VVDDL)에 선택적으로 연결할 수 있다.

로직 블록(100)은 가상 전원 라인(VVDDL)을 통하여 전력을 선택적으로 공급받을 수 있다. 즉, 로직 블록(100)은 파워 스위치(300)가 턴온되어 제1 전원 라인(VDDL)이 가상 전원 라인(VVDDL)에 연결되는 동안 전력을 공급받고, 파워 스위치(300)가 턴오프되어 제1 전원 라인(VDDL)이 가상 전원 라인(VVDDL)으로부터 차단되는 동안 전력을 공급받지 않을 수 있다.

한편, 로직 블록(100)은 가상 전원 라인(VVDDL)에 연결되는 임의의 회로를 포함할 수 있다. 일 실시예에서, 로직 블록(100)은 CMOS(complementary metal-oxide semiconductor) 스탠다드 셀(standard cell) 공정으로 형성되는 스탠다드 셀들을 포함할 수 있다. 예를 들어, 로직 블록(100)은 상기 스탠다드 셀들로 구현되는 인버터, NAND 게이트, AND 게이트, NOR 게이트, OR 게이트, XOR 게이트, XNOR 게이트, 멀티플렉서, 가산기, 래치, 플립플롭 등을 포함할 수 있다.

상술한 바와 같이, 버퍼(400) 및 파워 스위치(300)는 슬립 신호(SS)의 논리 레벨에 기초하여 제1 전원 라인(VDDL)을 가상 전원 라인(VVDDL)에 선택적으로 연결하므로, 버퍼(400) 및 파워 스위치(300)는 슬립 신호(SS)의 논리 레벨에 기초하여 로직 블록(100)에 선택적으로 파워를 공급하는 파워 게이팅(power gating) 회로로서 동작할 수 있다.

일 실시예에 있어서, 파워 스위치(300)는 제1 전원 라인(VDDL)에 연결되는 소스, 가상 전원 라인(VVDDL)에 연결되는 드레인, 및 스위치 제어 신호(SCS)를 수신하는 게이트를 갖는 제1 PMOS 트랜지스터(MP1)로 구현될 수 있다. 한편, 도 1에는 파워 스위치(300)가 제1 전원 라인(VDDL)과 가상 전원 라인(VVDDL) 사이에 연결되는 하나의 PMOS 트랜지스터(MP1)를 포함하는 것으로 도시되어 있으나, 실시예에 따라, 파워 스위치(300)는 제1 전원 라인(VDDL)과 가상 전원 라인(VVDDL) 사이에 연결되는 복수의 PMOS 트랜지스터들을 포함할 수 있다.

슬립 신호(SS)는 로직 블록(100)이 비활성화되는 슬립 모드에서 제1 논리 레벨을 갖고, 로직 블록(100)이 활성화되는 정상 동작 모드에서 제2 논리 레벨을 가질 수 있다.

슬립 신호(SS)가 상기 제2 논리 레벨을 갖는 상기 정상 동작 모드에서, 버퍼(400)는 접지 전압(GND)을 스위치 제어 신호(SCS)로서 제1 PMOS 트랜지스터(MP1)의 게이트에 제공할 수 있다. 따라서 제1 PMOS 트랜지스터(MP1)는 스위치 제어 신호(SCS)에 기초하여 턴온되어 제1 전원 라인(VDDL)을 가상 전원 라인(VVDDL)에 연결시키므로, 로직 블록(100)은 제1 전원 라인(VDDL)으로부터 전력을 공급받아 정상 동작을 수행할 수 있다.

한편, 슬립 신호(SS)가 상기 제1 논리 레벨을 갖는 상기 슬립 모드에서, 버퍼(400)는 제2 전원 전압(HVDD)을 스위치 제어 신호(SCS)로서 프리라우팅 라인(PRL)을 통해 제1 PMOS 트랜지스터(MP1)의 게이트에 제공할 수 있다. 따라서 제1 PMOS 트랜지스터(MP1)는 스위치 제어 신호(SCS)에 기초하여 턴오프되어 제1 전원 라인(VDDL)을 가상 전원 라인(VVDDL)으로부터 차단시키므로, 로직 블록(100)은 슬립 상태가 될 수 있다.

일반적으로, PMOS 트랜지스터는 턴오프 상태에서도 누설 전류(예를 들어, sub-threshold leakage current)가 흐를 수 있다. 또한, 턴오프 상태에서 PMOS 트랜지스터의 게이트와 소스 사이의 전압 차이가 작을수록 상기 누설 전류의 크기는 증가할 수 있다.

통상의 파워 게이팅 회로의 경우, 슬립 모드에서 파워 스위치의 게이트에 상기 파워 스위치의 소스에 연결되는 전원 전압과 동일한 전압 레벨을 갖는 전압이 인가된다. 이 때, 상기 파워 스위치가 턴오프되어 전원 라인과 가상 전원 라인이 전기적으로 이격되나, 상기 파워 스위치에서 누설 전류가 발생될 수 있다.

예를 들어, 상기 슬립 모드에서 스위치 제어 신호(SCS)가 제1 전원 전압(VDD)을 갖는 경우, 제1 PMOS 트랜지스터(MP1)는 턴오프되나, 제1 PMOS 트랜지스터(MP1)에는 누설 전류가 흐를 수 있다. 따라서 상기 슬립 모드에서도 제1 전원 라인(VDDL)으로부터 제1 PMOS 트랜지스터(MP1)를 통해 로직 블록(100)으로 상기 누설 전류가 흐르므로, 상기 슬립 모드에서도 로직 블록(100)은 전력을 소비할 수 있다.

이에 반해, 상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 장치(10)의 경우, 버퍼(400)는 상기 슬립 모드에서 제1 전원 전압(VDD)보다 높은 제2 전원 전압(HVDD)을 스위치 제어 신호(SCS)로서 제1 PMOS 트랜지스터(MP1)의 게이트에 제공할 수 있다. 따라서 제1 PMOS 트랜지스터(MP1)의 게이트와 소스 사이의 전압 차이는 제2 전원 전압(HVDD)과 제1 전원 전압(VDD)의 차이에 상응하므로, 상기 슬립 모드에서 제1 PMOS 트랜지스터(MP1)의 누설 전류는 감소될 수 있다. 따라서 본 발명의 실시 예들에 따른 반도체 장치(10)는 상기 슬립 모드에서의 소비 전력을 효과적으로 감소시킬 수 있다.

또한, 버퍼(400)는 제1 전원 전압(VDD)보다 높은 제2 전원 전압(HVDD)이 인가되는 제2 전원 라인(HVDDL)에 연결되므로, 버퍼(400)는 별도의 레벨 쉬프터 없이 엔-웰(n-well)이 분리된 버퍼소자를 사용하여, 슬립 신호(SS)에 기초하여 제1 PMOS 트랜지스터(MP1)의 소스에 인가되는 제1 전원 전압(VDD)보다 높은 제2 전원 전압(HVDD)을 제1 PMOS 트랜지스터(MP1)의 게이트에 인가할 수 있다. 따라서 본 발명의 실시예들에 따른 반도체 장치(10)는 레벨 쉬프터를 포함하는 시스템-온-칩에 비하여 작은 사이즈로 구현될 수 있다.

도 2는 본 발명의 실시 예들에 따른 반도체 장치에 포함되는 버퍼의 구성을 나타내는 회로도이다.

도 2를 참조하면, 버퍼(400)는 제2 PMOS 트랜지스터(MP2), 제3 PMOS 트랜지스터(MP3), 제1 NMOS 트랜지스터(MN1), 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다.

제2 PMOS 트랜지스터(MP2)는 제2 전원 라인(HVDDL)에 연결되는 소스, 제1 PMOS 트랜지스터(MP1)의 게이트에 연결되는 드레인, 및 제3 PMOS 트랜지스터(MP3)의 드레인과 제2 NMOS 트랜지스터(MN2)의 드레인에 연결되는 게이트를 포함할 수 있다.

제1 NMOS 트랜지스터(MN1)는 접지 라인(VSSL)에 연결되는 소스, 제1 PMOS 트랜지스터(MP1)의 게이트에 연결되는 드레인, 및 제3 PMOS 트랜지스터(MP3)의 드레인과 제2 NMOS 트랜지스터(MN2)의 드레인에 연결되는 게이트를 포함할 수 있다.

제3 PMOS 트랜지스터(MP3)는 제2 전원 라인(HVDDL)에 연결되는 소스, 제2 PMOS 트랜지스터(MP2)의 게이트와 제1 NMOS 트랜지스터(MN1)의 게이트에 연결되는 드레인, 및 슬립 신호(SS)를 수신하는 게이트를 포함할 수 있다.

제2 NMOS 트랜지스터(MN2)는 접지 라인(VSSL)에 연결되는 소스, 제2 PMOS 트랜지스터(MP2)의 게이트와 제1 NMOS 트랜지스터(MN1)의 게이트에 연결되는 드레인, 및 슬립 신호(SS)를 수신하는 게이트를 포함할 수 있다.

버퍼(400)는 제2 PMOS 트랜지스터(MP2)의 드레인 및 제1 NMOS 트랜지스터(MN1)의 드레인을 통해 스위치 제어 신호(SCS)를 출력할 수 있다.

도 2에 도시된 바와 같이, 제2 PMOS 트랜지스터(MP2) 및 제1 NMOS 트랜지스터(MN1)는 제1 인버터를 형성하고, 제3 PMOS 트랜지스터(MP3) 및 제2 NMOS 트랜지스터(MN2)는 제2 인버터를 형성할 수 있다.

따라서 버퍼(400)는 슬립 신호(SS)가 논리 하이 레벨을 갖는 경우, 제2 전원 전압(HVDD)을 스위치 제어 신호(SCS)로서 제1 PMOS 트랜지스터(MP1)의 게이트에 제공하고, 슬립 신호(SS)가 논리 로우 레벨을 갖는 경우, 접지 전압(VSS)을 스위치 제어 신호(SCS)로서 제1 PMOS 트랜지스터(MP1)의 게이트에 제공할 수 있다.

도 2에는 버퍼(400)가 두 개의 인버터들을 포함하는 것으로 도시되어 있으나, 실시예에 따라서 버퍼(400)는 임의의 개수의 인버터들을 포함할 수 있다.

도 2에 도시된 바와 달리, 제2 PMOS 트랜지스터(MP2) 및 제3 PMOS 트랜지스터(MP3) 및 제1 PMOS 트랜지스터(MP1)가 공통으로 제1 전원 라인(VDDL)에 연결되는 경우, 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2) 및 제3 PMOS 트랜지스터(MP3)는 동일한 웰에 형성될 수 있다.

그러나, 도 2에 도시된 바와 같이, 제1 PMOS 트랜지스터(MP1)는 제1 전원 라인(VDDL)에 연결되고, 제2 PMOS 트랜지스터(MP2) 및 제3 PMOS 트랜지스터(MP3)는 제2 전원 라인(HVDDL)에 연결되는 경우, 제1 PMOS 트랜지스터(MP1)가 형성되는 웰과 제2 PMOS 트랜지스터(MP2) 및 제3 PMOS 트랜지스터(MP3)가 형성되는 웰은 분리되어야 한다.

도 2에 도시된 버퍼(400)는 도 8의 반도체 장치(10)에 포함되는 버퍼(400)의 일 예에 불과하고, 본 발명은 이에 한정되지 않으며, 버퍼(400)는 슬립 신호(SS)에 기초하여 접지 전압(VSS) 또는 제2 전원 전압(HVDD)을 갖는 스위치 제어 신호(SCS)를 생성할 수 있는 다양한 구조로 구현될 수 있다.

도 3은 본 발명의 실시 예들에 따른 반도체 장치의 레이아웃을 나타내는 블록도이다. 도 3을 참조하면, 도 1에 도시된 반도체 장치(10)의 레이아웃(layout)은 복수의 레이어들(LYR-1~LYR-a, a는 4이상의 자연수)을 포함할 수 있다.

복수의 레이어들(LYR-1~LYR-a) 각각은 복수의 라인들을 포함할 수 있으며, 비아를 통해 서로 전기적으로 연결될 수 있다. 도 3에 도시된 바와 달리, 복수의 레이어들(LYR-1~LYR-a) 사이의 영역(BR)에 실장된 절연체는 복수의 비아들(VIA)를 포함할 수 있다.

복수의 신호선들은 복수의 레이어들(LYR-1~LYR-a)에 포함될 수 있으며, 복수의 레이어들(LYR-1~LYR-a) 사이의 영역(BR)에 절연체가 실장될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.

도 3에 도시된 레이아웃을 기초로, 도 1에 도시된 반도체 장치(10)가 공정(fabricate) 단계를 통해 생산될 수 있다.

도 4는 본 발명의 비교 예에 따른 멀티 팬-아웃 구조의 반도체 장치의 구성을 나타내는 블록도 이다.

도 1 및 도 4를 참조하면, 버퍼(400)는 제2 전원 라인(HVDDL)에 연결되어, 제2 전원 전압(HVDD)를 공급받을 수 있다. 버퍼(400)는 프리라우팅 라인(PRL)을 통해 복수의 헤드회로들(Head Circuit)(500-1~500-m, m은 3이상의 자연수)에 연결될 수 있다. 상술한 바와 같이, 버퍼(400)는 복수의 헤드회로들(500-1~500-m)의 전원의 온/오프를 제어할 수 있다. 이를 멀티 팬-아웃(Multi Fan-out) 구조라 한다.

복수의 헤드회로들(500-1~500-m)은 제1 전원 라인(VDDL)에 연결되어, 제1 전원 전압(VDD)을 공급받을 수 있다.

도 4에 도시된 헤드회로(Head Circuit)는 도 2에서 설명한 바와 같이, 웰(well) 영역이 분리된 버퍼(400)와 파워 스위치(300)일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 헤드회로는 파워 스위치(300) 및 로직 블록(100)이 결합된 회로를 의미할 수 있다.

이때, 메모리 장치(200)는 제2 전원 라인(HVDDL)에 연결되어, 제2 전원 전압(HVDD)를 공급받을 수 있다. 그러나, 도 4는 본 발명의 비교 예에 따른 멀티 팬 아웃 구조의 반도체 장치의 구성을 나타내는 것으로서, 메모리 장치(200)에 연결된 제2 전원 라인(HVDDL)은 버퍼(400)에 연결된 제2 전원 라인(HVDDL)과 다른 규칙으로 파워 라인이 그려지기 때문에 버퍼(400) 상단의 제2 전원라인(HVDDL)과 메모리장치(200) 상단의 제2 전원라인(HVDDL)은 대부분의 경우 전원 공급 망이 있는 하위 레이어 상에서 직접적으로 연결되지 않는다.

버퍼(400) 상단의 전원 공급망에서 충분한 웰 영역을 확보하지 못하면 안테나 효과에 취약해 질 수 있다. 따라서, 제 2 전원라인(HVDDL)을 쓰는 버퍼(400)는, 도 4에서 설명한 바와 같이, 하위 레이어에 배치된 전원 공급망이 안테나 효과를 예방해 줄 수 있는 웰(well) 영역을 충분히 공유하지 않아, 특정 레이어로부터 연결된 웰(well) 영역이 상대적으로 좁아진다. 따라서, 버퍼(400)에 포함된 소자들(예컨대, 트랜지스터들)은 안테나 효과(antenna effect)에 의해 게이트 산화물이 파괴되는 문제가 발생할 수 있다. 안테나 효과에 대한 상세한 내용은 후술한다.

도 5는 본 발명의 실시 예들에 따른 멀티 팬-아웃 구조의 반도체 장치의 구성을 나타내는 블록도이다.

도 5는 설명의 중복을 방지하기 위하여, 도 4에 도시된 반도체 장치의 구성과의 차이점을 중심으로 기술한다.

도 5를 참조하면, 메모리 장치(200)에 연결된 제2 전원 라인(HVDDL)은 버퍼(400)에 직접 연결될 수 있다. 이때, 메모리 장치(200)와 버퍼(400)에 동시에 연결된 제2 전원 라인(HVDDL)을 설명의 편의를 위해 아래에서 메인 파워 라인(MPL)이라 칭한다.

실시 예들에 따라, 메모리 장치(200)에 연결된 제2 전원 라인(HVDDL)은 파워 메쉬 스와핑(power mesh swapping)을 통해 버퍼(400)에 직접 연결될 수 있다. 파워 메쉬 스와핑(power mesh swapping)은 메모리 장치(200)에 연결되어 있는 복수의 파워 라인들의 위치를 변경하는 것을 의미할 수 있다. 따라서, 메모리 장치(200)에 연결된 제2 전원 라인(HVDDL)과 버퍼에 연결된 제2 전원 라인(HVDDL)은 동일 레이어를 유지하며 서로 연결될 수 있다.

또한, 도 1 및 도 5를 참조하면, 도 5에 도시된 반도체 장치(10)의 기능 블록의 가장자리에 제2 전원 라인(HVDDL), 즉, 바운더리 파워 라인(BPL)이 형성될 수 있다. 실시 예들에 따라, 도 3 및 도 5를 참조하면, 버퍼(400) 및 메모리 장치(200)에 연결된 제2 전원 라인(HVDDL)이 b번째 레이어(LYR-b)에 형성된 경우, 바운더리 파워 라인(BPL)은 b-1번째 레이어(LYR-(b-1))에 형성될 수 있다. 그리고, 바운더리 파워 라인(BPL)은 메모리 장치(200)의 웰 영역(well region)까지 계단식으로 연결관계를 갖게 되어 버퍼(400) 상단에서 발생할 수 있는 안테나 효과로 인한 게이트 산화물 파괴를 전체적으로 제거할 수 있다.

도 6a는 본 발명의 실시 예들에 따른 멀티 팬-아웃 구조의 반도체 장치의 구성의 다른 실시 예를 나타내는 블록도이다.

설명의 중복을 방지하기 위하여, 도 6a에 도시된 본 발명의 실시 예들에 따른 멀티 팬-아웃 구조의 반도체 장치에 대해서는 도 5에 도시된 반도체 장치의 구성과의 차이점을 중심으로 기술한다.

복수의 버퍼들(400-1~400-n, n은 2이상의 자연수) 각각은 복수의 라우팅 라인들(RL1~RLn)을 통해, 복수의 헤드회로블록들(HTB1~HTBn)에 각각 연결될 수 있다.

예컨대, 제1 버퍼(400-1)는 제1 라우팅 라인(RL1)을 통해, 제1 헤드회로블록(HTB1)에 연결될 수 있다.

제1 헤드회로블록(HTB1)은 복수의 헤드회로들(500-1~500-m, m은 3이상의 자연수)을 포함할 수 있다. 즉, 제1 버퍼(400-1)는 제1 라우팅 라인(RL1)을 통해, 복수의 헤드회로들(500-1~500-m)을 포함할 수 있다.

도 6a에는 도시되지 않았으나, 복수의 헤드회로블록들(HTB2~HTBn)은 제1 헤드회로블록(HTB1)과 유사하게 복수의 헤드회로들(500-1~500-m)을 포함할 수 있다. 그러나, 실시 예들에 따라, 복수의 헤드회로블록들(HTB2~HTBn) 각각에 포함된 복수의 헤드회로들의 수는 각각 다를 수 있다.

이때, 도 1을 참조하면, 도 1에 도시된 프리라우팅 라인(PRL)은 도 6a에 도시된 복수의 라우팅 라인들(RL1~RLn)에 상응할 수 있다.

도 6b는 하나의 패턴 그룹을 형성하는 일 실시예를 설명하기 위한 도면이다.

도 6a 및 도 6b를 참조하여, 제1 버퍼(400-1)와 제1 헤드회로블록(HTB1)간에 MTTV(Max Transition Time Violation)가 발생하지 않는 최적화된 패턴 그룹(GR1)을 형성하는 방법은 다음과 같다.

MTTV의 발생 유무가 결정되는 곳은 헤드회로이다. 즉, 헤드회로를 기준으로 MTTV 발생 유무가 판정된다.

하나의 패턴 그룹(GR1)의 구조는 다른 패턴 그룹(예컨대, GR2)에도 동일하게 적용될 수 있다. 따라서, 최적화된 하나의 패턴 그룹(GR1)을 만들게 되면 모든 패턴 그룹에 대하여 MTTV 가 발생하지 않는 범위로 제어할 수 있다.

헤드회로(예컨대, 500-1)의 입력핀을 기준으로 한 MTTV 발생 수치는 헤드회로(예컨대, 500-1)의 특성에 따라 미리 정해질 수 있다. 예컨대, 헤드회로(예컨대, 500-1)의 입력핀을 기준으로 한 MTTV 발생 수치는 커패시턴스에 따른 전이 시간(Transition Time) 형태로 테이블화될 수 있다.

이와 같이, 테이블화된 커패시턴스와 전이 시간 간의 관계로부터 MTTV가 발생하는 커패시턴스 임계값(이를 설명의 편의상 "MTTV 발생 커패시턴스 임계값"이라 칭함)이 정해질 수 있다.

일 실시예에서, 다음의 수식을 만족하는 팬아웃 값을 산출할 수 있다.

여기서, MTTVcap은 MTTV 발생 커패시턴스 임계값, BUFcap은 제2 버퍼(400-2)의 커패시턴스, HEADcap은 제1 헤드회로(500-1)의 커패시턴스, NETcap은 제1 헤드회로(500-1)와 제2 헤드회로(500-2)간의 신호선의 커패시턴스, 및 Fanout은 제 1 버퍼(400-1)에 연결된 헤드회로(500-n)의 개수를 나타낼 수 있다.

제2 버퍼(400-2)의 커패시턴스(BUFcap)와 헤드회로(500-1)의 커패시턴스(HEADcap)는 제2 버퍼(400-2) 및 헤드회로(예컨대, 500-1)의 특성에 따라 미리 정해질 수 있다.

신호선 커패시턴스(NETcap)는 신호선의 길이(length) 및 폭(width)에 기초하여 산출될 수 있다.

그리고, Margin은 수학식 1에 포함되지 않은 커패시턴스 성분을 반영하기 위한 것으로, 임의의 값으로 정해질 수 있다.

수학식 1에서는, 제1 버퍼(400-1)와 제1 헤드회로(500-1) 간의 신호선 커패시턴스가 나타나 있지 않지만, 실시예에 따라, 제1 버퍼(400-1)와 제1 헤드회로(500-1)간의 신호선 커패시턴스가 추가될 수도 있고, 또는, 제1 버퍼(400-1)와 제1 헤드회로(500-1)간의 신호선 커패시턴스를 고려하여 Margin이 결정될 수도 있다.

일 실시예에서 상기 수학식 1을 만족하는 최대 Fanout을 선택할 수 있다. 도 6b의 실시예에서 팬아웃 값이 3인 것으로 가정하나, 본 발명의 실시예가 이에 한정되는 것은 아니다.

상술한 바와 같이, 수학식 1에 기초하여 팬아웃 값이 결정된 후, 신호선 커패시턴스(NETcap)를 최소로 할 수 있는 최단거리 라우팅 자원이 탐색된다.

먼저, 제1 버퍼(400-1)와 제1 헤드회로(500-1) 사이에서 전원 라인과 최대한 가까울 수 있는 라우팅 공간이 탐색될 수 있다.

다음으로, 레이어별로 커패시턴스 값을 분석하여, 총 커패시턴스가 작은 레이어를 선택하여 라우팅이 수행될 수 있다.

상기 기준으로 라우팅 패턴을 결정함으로써, 하나의 패턴 그룹(GR1)이 형성될 수 있다. 형성된 패턴 그룹(GR1)을 나머지 영역, 예컨대, 다른 패턴 그룹에도 적용할 수 있다.

실시예에 따라, 팬아웃 값보다 작은 수의 헤드회로가 남는 경우가 있다. 예컨대, 팬아웃 값이 3이고, 남은 헤드회로의 수가 2인 경우, 형성된 패턴 그룹(GR1)에서 마지막 헤드회로(예컨대, 500-3)에 대한 라우팅 패턴을 제거하여 적용할 수 있다.

도 7은 본 발명의 실시 예들에 따른 프리라우팅 라인의 개선된 배치 패턴을 나타내는 도면이다. 도 7에는 도 1에 도시된 프리라우팅 라인(PRL)의 개선된 배치 패턴을 설명하기 위해, 버퍼(400) 및 제1 헤드회로(500-1)만이 예시적으로 도시되었다.

도 1 및 도 7을 참조하면, 버퍼(400)는 비아(VIA)를 통해 제2 전원 라인(HVDDL)에 연결될 수 있다. 도 7에 도시된 바와 같이, 제2 전원 라인(HVDDL)은 버퍼(400)와 다른 레이어에 형성될 수 있다.

제1 헤드회로(500-1)는 비아(VIA)를 통해 제1 전원 라인(VDDL)에 연결될 수 있고, 또 다른 비아(VIA)를 통해, 가상 전원 라인(VVDDL)에 연결될 수 있다. 도 7에 도시된 바와 같이, 제1 전원 라인(VDDL) 및 가상 전원 라인(VVDDL)은 제1 헤드회로(500-1)와 다른 레이어에 형성될 수 있다.

예컨대, 제1 전원 라인(VDDL), 가상 전원 라인(VVDDL) 및 제2 전원 라인(HVDDL)은 동일한 레이어에 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.

도 1에 도시된 프리라우팅 라인(PRL)은 도 7에 도시된 신호 라인(SL), 슬립 아웃 라인(SLEEPOUT) 및 슬립 인 라인(SLEEPIN)의 결합에 상응할 수 있다.

버퍼(400)의 상단에는 슬립 인 라인(SLEEPIN) 및 슬립 아웃 라인(SLEEPOUT)이 설정될 수 있다. 또한, 제1 헤드회로(500-1)의 상단에는 슬립 인 라인(SLEEPIN)이 설정될 수 있다. 예컨대, 버퍼(400)의 상단에 설정된 슬립 아웃 라인(SLEEPOUT)은 신호 라인(SL)과 비아(VIA)를 통해 연결 될 수 있다. 또한, 제1 헤드회로(500-1)의 상단에 설정된 슬립 인 라인(SLEEPIN)은 신호 라인(SL)과 또 다른 비아(VIA)를 통해 연결될 수 있다.

신호 라인(SL)은 제1 전원 라인(VDDL) 및 제2 전원 라인(HVDDL), 도 6의 메인 파워 라인(MPL)의 방향성과 평행한 신호선들을 포함하는 레이어에 형성될 수 있다. 즉, 신호 라인(SL)은 메인 파워 라인(MPL)과 레이어는 다르지만, 방향성이 같고, 평행할 수 있다.

또한, 신호 라인(SL)이 형성되는 레이어는 제1 전원 라인(VDDL) 및 제2 전원 라인(HVDDL), 즉 메인 파워 라인(MPL)이 형성된 레이어 보다 하단의 레이어일 수 있다.

도 1 및 도 7를 참조하면, 즉, 신호 라인(SL)이 제2 전원 라인(HVDDL)과 평행하고, 제2 전원 라인(HVDDL)의 하단의 영역에 형성됨으로써, 버퍼(400)는 최단 경로를 통해 제어 신호를 제1 헤드회로(500-1) 또는 제1 PMOS 트랜지스터(MP1)의 게이트로 전달할 수 있다.

예컨대, 제어신호는 도 1에 도시된 스위치 제어 신호(SCS)일 수 있다.

도 7에 도시된 슬립 아웃 라인(SLEEPOUT), 신호 라인(SL) 및 슬립 인 라인(SLEEPIN)으로 이어지는 배선 패턴은 구현 가능한 최단 경로일 수 있으며, 프리라우팅 라인(PRL)의 개선된 배치 패턴일 수 있다. 개선된 배치 패턴의 경우 MTTV 효과를 최대한으로 줄이고, 로직 영역(100)의 배선 영역을 최대한으로 확보하기 위하여 배선 패턴에 최소한의 비아 사용과 배선 방향성 고려 및 최단 경로를 갖도록 패턴을 제작한다.

도 7에 도시된 바와 같이, 혼잡 영역에 POC(Physical Only Cell), 즉 디캡 셀(Decap Cell)이 배치될 수 있다. 예컨대, 프리라우팅 라인의 개선된 배치 패턴에 의해, 라우팅 혼잡(congestion)이 발생할 수 있는 혼잡 영역에 POC(Physical Only Cell)가 배치됨으로써, 혼잡이 발생하지 않을 수 있다.

이때, POC(Physical Only Cell)는 물리적인 정보만을 갖고, 타이밍 정보 또는 논리적인 정보를 포함하지 않는 셀로서, 전원 및 접지 핀들을 가지나, 신호 핀들을 갖지 않는 셀을 의미한다.

POC는 탭 셀(Tap Cell), 엔드 캡 셀(End Cap Cell), 패드 셀(Pad Cell) 및 디캡 셀(Decap Cell)을 포함할 수 있다. 탭 셀은 n형 웰 및 p형 섭스트레이트 의 실리콘 구조를 갖도록 고정된 셀들일 수 있다. 패드 셀은 외부 장치들을 인터페이스 하기 위해 설정된 셀 일 수 있다. 디캡 셀은 파워 라인과 그라운드 라인 사이의 전압 강하를 극복하기 위한 캐패시터를 포함하는 셀일 수 있다.

도 8은 본 발명의 실시 예들에 따른 반도체 장치의 설계 방법을 나타내는 블록도이다. 도 8을 참조하면, 본 발명의 실시 예들에 따른 반도체 장치의 설계 방법은 회로 설계 단계(S110), 레이아웃 설계 단계(S120), 레이아웃 검증 단계(S130)를 포함한다.

먼저, 회로 설계 단계(S110)에서, 스키메틱 회로(schematic circuit)를 설계할 수 있다. 회로 설계 단계(S110)에서는, 회로 소자들의 연결 상태를 표현할 수 있는 CAD(Computer Aided Design) 툴이 사용될 수 있다. 회로 설계자는 CAD 툴을 이용하여, 특정 기능을 수행하는 로직 블록(logic block) 단위로 스키메틱 회로를 설계 할 수 있다. 도 8에는 명확하게 도시되지 않았으나, 회로 설계 단계(S110)는 설계된 스키메틱 회로의 동작을 시뮬레이션하는 것을 더 포함할 수 있다.

이어서, 레이아웃 설계 단계(S120)에서, 설계된 스키메틱 회로에 대응하는 레이아웃이 설계될 수 있다. 이와 관련된 상세한 내용은 도 9에서 설명된다. 또한, 레이아웃은 복수의 레이어들로 구성될 수 있다.

레이아웃을 검증하는 단계(S130)에서, 설계된 레이아웃에 대하여 DRC(Design Rule Check) 또는 LVS(Layout versus Schematic) 등의 검증을 수행할 수 있다. 즉, 설계된 레이아웃이 제조 공정의 디자인 룰을 만족하는지 검증할 수 있다. 예컨대, 안정된 전압에 도달하는 전이(transition) 시간이 한계치를 벗어나는 MTTV(Max Transition Time Violation) 문제, 배선의 합선(short) 문제 및 플라즈마 공정중 메탈(metal) 레이어로부터 소자 게이트로의 전자 전이가 파괴될 수 있는 안테나(Antenna) 문제등의 문제가 레이아웃에 발생하는 지 여부를 검증할 수 있다.

또한, 설계된 레이아웃이 스키매틱 회로에 대응되는지 검증할 수 있다. 도 8에는 명확히 도시하지 않았으나, 검증 단계(S130)에서, 포스트 시뮬레이션(Post-simulation)을 수행할 수 있다.

도 9는 본 발명의 실시 예들에 따른 레이아웃 설계 단계를 세부적으로 나타내는 순서도이다.

스키메틱 회로의 레이아웃을 설계하는 방법은 커스텀(custom)으로 설계자가 직접 수동으로 배치/설계하는 방법 또는 전자 설계 자동화(Electronic Design Automation, 이하 EDA)을 이용해 설계 할 수 있다. 아래에서는 상기 EDA를 이용한 반도체 장치의 레이아웃 설계 단계에 한정하여 설명한다.

도 9를 참조하면, 레이아웃 설계 단계(도 8의 S120)는 평면 배치(floorplan) 단계(S210), 전원 배치(powerplan) 단계(S220), 플래이스(placement) 단계(S230), CTS(Clock Tree Synthesis) 단계(S240) 및 라우팅(routing) 단계(S250)을 포함할 수 있다.

평면 배치 단계(S210)는 논리적으로 설계된 스키매틱 회로를 자르고 옮겨서 물리적으로 설계, 즉 실질적으로 제조(fabrication)을 위한 메모리 또는 기능 블록의 배치 패턴을 생성하는 것을 의미할 수 있다.

전원 배치 단계(S220)는 상기 배치된 기능 블록들에 국지적인 전원(예컨대, 구동 전압) 또는 접지를 연결하는 배선의 배치 패턴을 생성하는 것을 의미할 수 있다. 예컨대, 망 형태로 칩의 전체에 전원이 골고루 공급될 수 있도록, 전원 또는 접지를 연결하는 배선의 배치 패턴이 생성될 수 있다. 이 때 모든 패턴을 다양한 규칙을 통해서 망 형태를 만들게 되는데, 이 때 특별한 스와핑 규칙을 따로 설정하여 제 2 전원 공급 라인이 Buffer(400) 과 메모리(200) 상위에서 직접적으로 연결할 수 있도록 하고, 제 2 전원 공급라인에서 안테나 효과가 없어지도록 메모리의 웰 영역까지 계단식으로 배선 작업을 할 수 있도록 한다.

본 발명의 실시 예들에 따른 전원 배치 단계(S220)는 파워 게이팅과 관련한 전원의 온/오프와 관련된 신호선들(이하, '프리라우팅 라인'이라 함)의 배치 패턴을 더 생성하는 것을 포함할 수 있다. 이와 관련된 상세한 내용은 도 10에서 후술한다.

플래이스 단계(S230)는 상기 기능 블록을 구성하는 소자들의 배치 패턴을 생성하는 것을 의미할 수 있다.

CTS 단계(S240)는 반도체 장치의 성능을 결정하는 응답시간과 관련된 중심 클럭의 신호선들의 배치 패턴을 생성하는 것을 의미할 수 있다.

라우팅 단계(S250)은 일반 신호선들의 배치 패턴을 생성하는 것을 의미할 수 있다. 일반 신호선들이란 프리라우팅 라인이 아닌 일반적인 제어 신호, 입력 신호 또는 출력 신호를 전송하는 신호선들을 의미할 수 있다.

도 10은 본 발명의 실시 예들에 따른 전원 배치 단계를 상세하게 나타내는 순서도이다.

도 10을 참조하면, 도 9에 도시된 전원 배치 단계(S220)는 전원 또는 접지에 연결되는 배선(이하, 파워 라인이라 한다)의 배치 패턴을 생성하는 단계(S310) 및 파워 게이팅과 관련한 전원의 온/오프와 관련된 신호선들의 개선된 배치 패턴을 생성하는 단계(S320)을 포함할 수 있다.

파워 라인의 배치 패턴을 생성하는 단계(S310)는 상술한 바와 같이, 일반적인 구동전압(예컨대, 메모리 전압, 블록 구동 전압들(VDD, VSS)을 포함한다) 또는 접지에 연결될 전원 라인들의 배치 패턴을 생성하는 것을 의미할 수 있다.

프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계(S320)는 파워 게이팅과 관련한 전원의 온/오프와 관련된 신호선들의 배치 패턴을 생성하는 것을 의미할 수 있다.

파워 게이팅이란 반도체 장치가 슬립 모드(sleep mode)로 동작할 때, 반도체 장치의 로직 블록에 대한 전력 공급을 차단함으로써 시스템-온-칩의 소비 전력을 감소시킬 수 있는 기술을 의미한다.

일반적으로, 파워 게이팅과 관련한 전원의 온/오프에 관련된 신호선들의 배치 패턴은 도 9에 도시된 라우팅 단계(S250)에서 생성될 수 있다.

그러나, 상기 프리라우팅 라인의 배치 패턴이 중심 클럭 및 일반 신호선들의 배치 패턴보다 더 늦게 생성되는 경우, 파워 게이팅과 관련한 전원 신호선의 점유의 우선순위가 늦게 되고, 이로인해 배선이 시작 지점으로부터, 도착 지점까지 돌아가게 되어, 시간의 지연(delay), 및 배선의 혼잡(congestion)이 발생할 수 있다.

이는 슈퍼 컷-오프(super cut-off) 및 멀티 팬-아웃(multi fan-out) 기술이 적용된 파워 게이팅 회로에서 치명적인 문제들(예컨대, MTTV(Max Transition Time Violation) , 안테나 효과(Antenna Effect))을 야기할 수 있다.

슈퍼 컷-오프(Super Cut-off) 기술이란, 슬립 모드(sleep mode)에서도, 로직 블록에 대한 전원 차단 스위치(power cut-off switch)에서, 발생할 수 있는 누설 전류(leakage current)를 감소시키기 위하여, 상대적으로 안정적이고, 높은 값을 갖는 메모리 전압을, 전원 차단 스위치를 구성하는 PMOS 트랜지스터에 공급하는 기술을 의미한다.

안테나 효과(antenna effect)란, 플라즈마에 의한 게이트 산화물 손상(plasma induced gate oxide damage)으로, 상세하게는 메탈층으로부터 소자 게이트로의 전자 전이로 인하여 게이트 산화물이 파괴되는 현상을 의미한다. 안테나 효과(antenna effect)는 슈퍼 컷-오프 기술이 적용된 파워 게이팅 회로에서 더 잘 발생될 수 있다.

또한, 멀티 팬-아웃(multi fan-out)이란, 누설 전류의 최소화 및 물리적 자원의 효율적인 사용을 위하여, 한 개의 제어 회로(예컨대, 버퍼(buffer))가 다수의 헤더 셀을 제어할 수 있도록, 제어 회로 대 다수의 헤더 셀들이 서로 연결되는 형태의 구조를 의미한다.

MTTV(Max Transition Time Violation) 문제 란 제어 회로(예컨대, 버퍼)로부터 전원 차단 스위치 또는 헤더 셀까지 안정된 전압이 도달하는 전이 시간(transition time)이 한계치(limit value)를 벗어나는 현상을 의미한다. MTTV(Max Transition Time Violation) 문제는 멀티 팬-아웃 구조에서 비롯되는 배선의 복잡성 및 배선 길이의 증가로 인해 야기될 수 있다.

상술한 MTTV 및 안테나 효과에 대한 해결책(solution)으로 본 발명의 실시 예들에 따른 반도체 장치의 설계 방법이 제안될 수 있다.

즉, 프리라우팅 라인의 개선된 배치 패턴을, 도 9에 도시된 라우팅 단계(S250)이 아니라, 전원 배치 단계(S220)에서 생성함으로써, 프리라우팅 라인의 배치 패턴은 자원(예컨대, 공간 또는 경로)을 효율적으로 사용하도록 생성될 수 있다.

본 발명의 실시 예들에 따라, 프리라우팅 라인의 개선된 배치 패턴은 기 설정된 패턴 또는 다양한 설계 룰(rule)들에 따라 결정된 패턴일 수 있다.

예컨대, 프리라우팅 라인의 개선된 배치 패턴이 기 설정된 패턴인 경우, 상기 패턴은 배선의 경로가 최단이 되고, 레이어 별로 배선의 방향성이 유사한 패턴일 수 있다.

프리라우팅 라인의 개선된 배치 패턴이 다양한 설계 룰들에 따라 결정되는 경우, 상기 패턴은 배선의 경로가 최단이 되고, 레이어 별로 배선의 방향성이 유사하도록 결정될 수 있다.

도 11은 본 발명의 실시 예들에 따른 파워 라인의 배치 패턴을 생성하는 단계를 상세하게 나타내는 순서도이다.

도 11을 참조하면, 도 10에 도시된 파워 라인의 배치 패턴을 생성하는 단계(S310)는 기능 블록의 가장자리 영역을 연결하는 바운더리(boundary) 파워 라인(BPL)의 배치 패턴을 생성하는 단계(S410) 및 메모리 장치의 메모리 전압 라인에 버퍼를 연결하는 메인 파워 라인(MPL)의 배치 패턴을 생성하는 단계(S420)를 포함할 수 있다.

바운더리 파워 라인(BPL)의 배치 패턴을 생성하는 단계(S410)는 다른 기능 블록들 과의 전원 분리를 위하여 설정된 여백공간, 즉 가장자리 부분에 파워 라인을 연결하는 것을 의미할 수 있다. 예컨대, b(b는 2이상의 자연수)번째 레이어에 메인 파워 라인(MPL)이 배치되는 경우, 바운더리 파워 라인(BPL)은 b-1번째 레이어에 배치될 수 있다. 그리고 이 바운더리 파워 라인(BPL)은 메모리의 웰 영역으로 계단식으로 연결이 될 수 있다.

안테나 효과의 발생을 방지하기 위하여, 소자의 게이트 절연체를 보호하는 완충지대를 만들기 위해, 상술한 바와 같이 계층적으로, 바운더리 파워 라인(BPL)이 메인 파워 라인(MPL)보다, 한단계 낮은 레이어에 배치될 수 있다.

메모리 장치(200)의 메모리 전압 라인에 버퍼를 연결하는 메인 파워 라인(MPL)의 배치 패턴을 생성하는 단계(S420)는 슈퍼 컷-오프 기술이 반도체 장치에 적용됨에 따라, 버퍼(400)에 메모리 전압이 공급되도록, 메모리 장치(200)의 메모리 전압라인을 버퍼(400)에 연결하는 메인 파워 라인(MPL)의 배치 패턴이 생성될 수 있다.

본 발명의 실시 예들에 따라, 버퍼(400)는 파워 메쉬 스와핑(power mesh swapping)을 통해, 메모리 장치의 메모리 전압 라인에 연결될 수 있다.

파워 메쉬(power mesh)는 파워 라인으로 이뤄진 망(mesh)를 의미한다.

도 12는 본 발명의 실시 예들에 따른 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계를 상세하게 나타내는 순서도이다.

도 12를 참조하면, 도 11에 도시된 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계(S420)는 버퍼(400)의 세기(strength)를 기초로, 최대 팬아웃 값을 판단하는 단계(S510), 메인 파워 라인(MPL)과 동일한 방향성을 갖는 레이어를 선택하는 단계(S520), 선택된 레이어에 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계(S530), 메탈과 기능소자 공유 레이어에서 발생할 수 있는 혼잡 영역에 POC(Physical Only Cell)을 미리 배치하는 패턴을 생성하는 단계(S540)를 포함할 수 있다.

레이어에는 다양한 방향의 도선이 포함될 수 있으나, 과반수의 도선이 갖는 방향성이 레이어의 방향성을 의미할 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 예컨대, 메인 파워 라인(MPL)의 방향성은 그 레이어의 방향성을 의미할 수 있다.

버퍼의 세기(strength)를 기초로, 최대 팬아웃 값을 판단하는 단계(S510)는 버퍼의 세기에 따라, 1개의 버퍼에 최대로 연결될 수 있는 복수의 헤드회로들의 수를 판단하는 것을 의미할 수 있다. 예컨대, 1개의 버퍼에 최대로 연결될 수 있는 복수의 헤드회로들의 수가 5개인 경우, 최대 팬아웃 값은 5로 판단될 수 있다.

일 실시예에서는, S510 단계에서, 최대 팬아웃 값은 도 6b를 참조하여 상술한 바와 같이, 수학식 1에 기초하여 결정될 수 있다.

메인 파워 라인(MPL)과 동일한 방향성을 갖는 레이어를 선택하는 단계(S520)는 복수의 레이어들 중 메인 파워 라인(MPL)과 동일한 방향을 갖는 레이어를 선택하는 것을 의미할 수 있고, 예컨대, 상기 선택된 레이어는 메인 파워 라인(MPL)이 포함된 레이어보다 하단의 레이어 일 수 있다.

선택된 레이어에 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계(S530)는, 실시 예들에 따라, 상술한 프리라우팅 라인의 개선된 배치 패턴이 메인 파워 라인(MPL)의 하단의 영역에 생성되는 것을 의미할 수 있다.

혼잡 영역에 POC(Physical Only Cell)을 배치하는 패턴을 생성하는 단계(S540)는 프리라우팅 라인의 개선된 배치 패턴에 의해, 라우팅 혼잡(congestion)이 발생할 수 있는 혼잡 영역에 POC(Physical Only Cell)를 배치하여, 배선과 기능 소자가 공유되는 레이어의 배선 혼잡을 방지하는 것을 의미할 수 있다.

POC는 탭 셀(Tap Cell), 패드 셀(Pad Cell) 및 디캡 셀(Decap Cell)을 포함할 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 반도체 장치
100: 로직 블록
200: 메모리 장치
300: 파워 스위치
400: 버퍼

Claims

전자 설계 자동화(Electronic Design Automation, EDA) 툴을 이용하여 메모리 장치, 버퍼 및 상기 버퍼에 연결된 복수의 헤드회로들을 포함하는 반도체 장치의 설계 방법에 있어서,
상기 EDA 툴이 실행되는 장치가, 상기 반도체 장치의 파워 라인의 배치 패턴을 생성하는 단계;
상기 EDA 툴이 실행되는 장치가, 상기 버퍼와 상기 헤드회로들을 연결하는 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계; 및
상기 개선된 배치 패턴을 생성하는 단계에 응답하여, 상기 EDA 툴이 실행되는 장치가, 상기 반도체 장치의 성능을 결정하는 응답시간과 관련된 중심 클럭의 신호선들 및 일반 신호선들의 배치 패턴을 생성하는 단계를 포함하고,
상기 반도체 장치의 레이아웃은 복수의 레이어들을 포함하는 반도체 장치의 설계 방법.
제1항에 있어서, 상기 파워 라인 패턴의 배치 패턴을 생성하는 단계는
상기 EDA 툴이 실행되는 장치가, 기능 블록의 가장자리 영역을 연결하는 바운더리 파워 라인의 배치 패턴을 생성하는 단계; 및
상기 EDA 툴이 실행되는 장치가, 상기 메모리 장치의 메모리 전압 라인에 상기 버퍼를 연결하는 메인 파워 라인의 배치 패턴을 생성하는 단계를 포함하는 반도체 장치의 설계 방법.
제2항에 있어서, 상기 바운더리 파워 라인의 배치 패턴을 생성하는 단계는
상기 메모리 전압 라인이 제b(b는 2이상의 자연수) 레이어에 형성된 경우, 상기 바운더리 파워 라인은 제(b-1) 레이어에 형성되는 반도체 장치의 설계 방법.
제1항에 있어서, 상기 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계는
상기 EDA 툴이 실행되는 장치가, 상기 버퍼의 세기를 기초로, 최대 팬아웃 값를 판단하는 단계;
상기 EDA 툴이 실행되는 장치가, 상기 복수의 레이어들 중 하나를 선택하는 단계; 및
상기 EDA 툴이 실행되는 장치가, 상기 선택된 레이어에 상기 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계를 포함하고,
상기 최대 팬아웃 값은 상기 버퍼에 연결되는 상기 복수의 헤드회로들의 수를 나타내는 반도체 장치의 설계 방법.
제4항에 있어서, 상기 프리라우팅 라인의 상기 개선된 배치 패턴은
작업 명령의 반복 적용을 통해 기 설정된 배치 패턴인 반도체 장치의 설계 방법.
제4항에 있어서, 상기 선택된 레이어는
메모리 전압 라인과 동일한 방향성을 갖는 반도체 장치의 설계 방법.
전자 설계 자동화(EDA, Electronic Design Automation) 툴을 이용하여, 반도체 장치를 설계하는 방법에 있어서,
상기 반도체 장치의 중심 클럭의 신호선들 및 일반 신호선들의 배치 패턴을 생성하기 전에, 상기 EDA 툴이 실행되는 장치가, 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계를 포함하고,
상기 반도체 장치는 복수의 헤드회로들 및 상기 복수의 헤드회로들의 동작을 제어하는 버퍼를 포함하고,
상기 프리라우팅 라인은 상기 버퍼 및 상기 복수의 헤드회로들을 연결하는 반도체 장치의 설계 방법.
제7항에 있어서, 상기 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계는
상기 EDA 툴이 실행되는 장치가, 레이아웃에 포함된 복수의 레이어들 중 하나를 선택하는 단계; 및
상기 EDA 툴이 실행되는 장치가, 상기 선택된 레이어에 상기 프리라우팅 라인의 개선된 배치 패턴을 생성하는 단계를 포함하는 반도체 장치의 설계 방법.
제8항에 있어서, 상기 프리라우팅 라인의 개선된 배치 패턴은
상기 버퍼로부터 상기 복수의 헤드회로들 각각까지의 거리들의 합이 최소이기 위한 패턴인 반도체 장치의 설계 방법.
제8항에 있어서, 상기 프리라우팅 라인의 상기 개선된 배치 패턴은
작업 명령의 반복 적용을 통해 기 설정된 배치 패턴인 반도체 장치의 설계 방법.