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CN111725201A - Scr静电保护结构及其形成方法 - Google Patents

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CN111725201A
CN111725201A CN201910213502.5A CN201910213502A CN111725201A CN 111725201 A CN111725201 A CN 111725201A CN 201910213502 A CN201910213502 A CN 201910213502A CN 111725201 A CN111725201 A CN 111725201A
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Abstract

一种SCR静电保护结构及其形成方法，结构包括：位于第一N型阱中顶部的阳极P型掺杂区；位于第一N型阱沿第二方向两侧基底中的第二N型掺杂区；位于第一N型阱沿第二方向两侧的第二N型阱中的第一P型掺杂区；位于第一N型阱沿第一方向两侧的第二N型阱中的第三N型掺杂区，第一方向与第二方向垂直；位于第一N型阱沿第一方向两侧基底上的栅极结构，且所述栅极结构位于第二N型阱的外侧；位于第一N型阱沿第一方向两侧基底中的第四N型掺杂区，第四N型掺杂区和第三N型掺杂区分别位于所述栅极结构沿第一方向的两侧；位于第一N型阱沿第二方向两侧且位于第二N型阱外侧基底中的第五N型掺杂区。所述SCR静电保护结构的性能得到提高。

Description

SCR静电保护结构及其形成方法
技术领域
本发明涉及静电保护领域，尤其涉及一种SCR静电保护结构及其形成方法。
背景技术
在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断减小，栅氧化层的厚度越来越薄，MOS器件耐压能力显著降低，静电放电(Electrostatic Discharge，ESD)对集成电路的危害变得越来越显著。因此，对集成电路进行ESD保护变得尤为重要。
为了加强对静电的防护能力，通常在芯片的输入输出接口端(I/O pad)连接静电保护电路，静电保护电路是芯片中的内部电路提供静电电流的放电路径，以避免静电将芯片的内部电路击穿。
然而，现有的静电保护结构的性能较差。
发明内容
本发明解决的问题是提供一种SCR静电保护结构及其形成方法，以提高SCR静电保护结构的性能。
为解决上述问题，本发明提供一种SCR静电保护结构，包括：P型的基底；位于基底中的第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；位于第一N型阱中顶部的阳极P型掺杂区；位于第一N型阱沿第二方向两侧基底中的第二N型掺杂区，且第二N型掺杂区位于第一N型阱和第二N型阱之间；位于第一N型阱沿第二方向两侧的第二N型阱中的第一P型掺杂区，第一P型掺杂区与第二N型掺杂区电学连接；位于第一N型阱沿第一方向两侧的第二N型阱中的第三N型掺杂区，且第三N型掺杂区还延伸至第二N型阱外侧的基底中，第一方向与第二方向垂直；位于第一N型阱沿第一方向两侧基底上的栅极结构，且所述栅极结构位于第二N型阱的外侧；位于第一N型阱沿第一方向两侧基底中且位于第二N型阱外侧的第四N型掺杂区，第四N型掺杂区和第三N型掺杂区分别位于所述栅极结构沿第一方向的两侧；位于第一N型阱沿第二方向两侧且位于第二N型阱外侧基底中的第五N型掺杂区。
可选的，第三N型阱中N型离子的浓度小于第一N型阱中N型离子的浓度且小于第二N型阱中N型离子的浓度。
可选的，第三N型阱中N型离子的浓度为第一N型阱中N型离子浓度的1/2倍～3/4倍。
可选的，还包括：位于阳极P型掺杂区沿第一方向两侧的第一N型阱中的第一N型掺杂区，第一N型掺杂区与阳极P型掺杂区电学连接。
可选的，所述第一N型掺杂区在第一方向上的尺寸小于所述阳极P型掺杂区在第一方向上的尺寸。
可选的，还包括：第一连接线，第一连接线电学连接第一N型掺杂区和阳极P型掺杂区。
可选的，还包括：位于第五N型掺杂区沿第一方向两侧基底中的阴极P型掺杂区，阴极P型掺杂区分别与第三N型掺杂区、第四N型掺杂区和第五N型掺杂区分立，阴极P型掺杂区与第四N型掺杂区和第五N型掺杂区电学连接。
可选的，所述阴极P型掺杂区在第一方向上的尺寸小于第五N型掺杂区在第一方向上的尺寸，且所述阴极P型掺杂区在第二方向上的尺寸小于第三N型掺杂区在第二方向上的尺寸且小于第四N型掺杂区在第二方向上的尺寸。
可选的，还包括：第二连接线，第二连接线电学连接第四N型掺杂区和阴极P型掺杂区。
可选的，还包括：第三连接线，第三连接线电学连接第五N型掺杂区与阴极P型掺杂区。
可选的，所述基底包括半导体衬底和位于半导体衬底的若干鳍部，鳍部的延伸方向平行于第一方向。
本发明还提供形成上述任意一项SCR静电保护结构的方法，包括：提供P型的基底；在基底中形成第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；在第一N型阱中的顶部形成阳极P型掺杂区；在第一N型阱沿第二方向两侧基底中形成第二N型掺杂区，且第二N型掺杂区位于第一N型阱和第二N型阱之间；在第一N型阱沿第二方向两侧的第二N型阱中形成第一P型掺杂区，第一P型掺杂区与第二N型掺杂区电学连接；在第一N型阱沿第一方向两侧的第二N型阱中形成第三N型掺杂区，且第三N型掺杂区还延伸至第二N型阱外侧的基底中，第一方向与第二方向垂直；在第一N型阱沿第一方向两侧基底上形成栅极结构，且所述栅极结构位于第二N型阱的外侧；在第一N型阱沿第一方向两侧基底中形成位于第二N型阱外侧的第四N型掺杂区，第四N型掺杂区和第三N型掺杂区分别位于所述栅极结构沿第一方向的两侧；在第一N型阱沿第二方向两侧基底中形成位于第二N型阱外侧的第五N型掺杂区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的SCR静电保护结构中，SCR静电保护结构包括第一电流泄放结构、第二电流泄放结构，第一电流泄放结构包括第一子泄放结构和第二子泄放结构。第一子泄放结构为PNPN结构，第一子泄放结构包括第一PNP管和第一NPN管，阳极P型掺杂区作为第一PNP管的发射极，第一N型阱作为第一PNP管的基极，由第一N型阱、第二N型阱和第三N型阱包围的基底作为第一PNP管的集电极，第一N型阱作为第一NPN管的集电极，由第一N型阱、第二N型阱和第三N型阱包围的基底作为第一NPN管的基极，第二N型掺杂区作为第一NPN管的发射极。第二子泄放结构为PNPN结构，第二子泄放结构包括第二PNP管和第二NPN管，第一P型掺杂区作为第二PNP管的发射极，第二N型阱作为第二PNP管的基极，位于第二N型阱外围的基底作为第二PNP管的集电极，第二N型阱作为第二NPN管的集电极，位于第二N型阱外围的基底作为第二NPN管的基极，第五N型掺杂区作为第二NPN管的发射极。第二电流泄放结构为PNPN结构，第二电流泄放结构包括第三PNP管和第三NPN管，第一P型掺杂区作为第三PNP管的发射极，第一N型阱和第三N型阱共同作为第三PNP管的基极，位于第三N型阱底部的基底作为第三PNP管的集电极。第二N型阱作为第三NPN管的集电极，位于第二N型阱外围的基底作为第三NPN管的基极，第五N型掺杂区或第四N型掺杂区作为第三NPN管的发射极。SCR静电保护结构具有第一类电流泄放路径和第二类电流泄放路径，第一类电流泄放路径包括第一子电流泄放路径和第二子电流泄放路径，第一子电流泄放路径对应第一子泄放结构，第二子电流泄放路径对应第二子泄放结构。第二类电流泄放路径对应第二电流泄放结构。在阴极和阳极上施加触发电压时，NMOS晶体管开启使得第一PNP管的基极电位以及第二PNP管的基极电位均拉低，使得第一PNP管以及第二PNP管导通，而第一PNP管的导通使得第一NPN管的基极电位抬高，进而使得第一NPN管导通，而第二PNP管的导通使得第二NPN管的基极电位抬高，进而使得第二NPN管导通，这样就触发第一类电流泄放路径进行泄流。NMOS晶体管开启还使得第三PNP管的基极电位拉低，使得第三PNP管导通，而第三PNP管的导通使得第三NPN管的基极电位抬高，进而使得第三NPN管导通，这样就触发第二类电流泄放路径进行泄流。综上，因此在较低的触发电压下，就能够触发第一类电流泄放路径和第二类电流泄放路径进行泄流，这样降低了SCR静电保护结构的触发电压。
其次，第二电流泄放结构中的第三N型阱的深度较大，因此增加了第二类电流泄放路径导通时的导通电阻，进而增加了SCR静电保护结构的保持电压；其次，由于第一类电流泄放路径包括第一子电流泄放路径和第二子电流泄放路径，第一类电流泄放路径由第一子电流泄放路径和第二子电流泄放路径串联叠加，因此增加了SCR静电保护结构的保持电压。由于SCR静电保护结构的保持电压提高，因此对于SCR静电保护结构所保护的半导体器件，半导体器件的正常工作电压的范围得到扩展。
再次，第一P型掺杂区位于第一N型阱沿第二方向两侧的第二N型阱中，第一P型掺杂区占用了部分第二N型阱的区域，因此无需额外占用面积形成第一P型掺杂区，节省了面积；当NMOS晶体管导通时，能够同时触发第一子泄放结构和第二子泄放结构进行泄流，这样使得触发结构较为简单，无需为第一子泄放结构和第二子泄放结构分别设置不同的触发结构，因此使得触发结构的面积较小。综上，使得SCR静电保护结构占用的面积较小。
附图说明
图1是本发明一实施例中SCR静电保护结构的结构示意图；
图2是沿图1中切割线A-A1的剖面结构示意图；
图3是沿图1中切割线B-B1的剖面结构示意图；
图4是图1对应的等效电路图。
具体实施方式
正如背景技术所述，现有的SCR静电保护结构的性能较差。
SCR静电保护结构中有两个重要的参数，分别为保持电压和触发电压。较高的保持电压和较低的触发电压是SCR静电保护结构不断追求的工艺方向。其次，较高的集成度也是SCR静电保护结构不断追求的工艺方向。然而，现有的SCR静电保护结构中保持电压有待提高，触发电压有待降低，且SCR静电保护结构的集成度有待提高。
在此基础上，本发明提供一种SCR静电保护结构，包括：位于P型基底中的第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；位于第一N型阱中顶部的阳极P型掺杂区；位于第一N型阱沿第二方向两侧基底中的第二N型掺杂区，且第二N型掺杂区位于第一N型阱和第二N型阱之间；位于第一N型阱沿第二方向两侧的第二N型阱中的第一P型掺杂区；位于第一N型阱沿第一方向两侧的第二N型阱中的第三N型掺杂区，且第三N型掺杂区还延伸至第二N型阱外侧的基底中；位于第一N型阱沿第一方向两侧基底上的栅极结构，且栅极结构位于第二N型阱的外侧；位于第一N型阱沿第一方向两侧基底中且位于第二N型阱外侧的第四N型掺杂区，第四N型掺杂区和第三N型掺杂区分别位于所述栅极结构沿第一方向的两侧；位于第一N型阱沿第二方向两侧且位于第二N型阱外侧基底中的第五N型掺杂区。所述SCR静电保护结构的性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明一实施例提供一种SCR静电保护结构，请结构参考图1至3，包括：
P型的基底100；
位于基底100中的第一N型阱101、第二N型阱102和第三N型阱103，第二N型阱102位于第一N型阱101侧部且环绕第一N型阱101，第二N型阱102与第一N型阱101相互分立，第三N型阱103位于第一N型阱101底部，第三N型阱103与第一N型阱101邻接且与第二N型阱102的底部邻接；
位于第一N型阱101中顶部的阳极P型掺杂区110；
位于第一N型阱101沿第二方向Y两侧基底100中的第二N型掺杂区130，且第二N型掺杂区130位于第一N型阱101和第二N型阱102之间；
位于第一N型阱101沿第二方向Y两侧的第二N型阱102中的第一P型掺杂区140，第一P型掺杂区140与第二N型掺杂区130电学连接；
位于第一N型阱101沿第一方向X两侧的第二N型阱102中的第三N型掺杂区150，且第三N型掺杂区150还延伸至第二N型阱102外侧的基底100中，第一方向X与第二方向Y垂直；
位于第一N型阱101沿第一方向X两侧基底100上的栅极结构160，且所述栅极结构160位于第二N型阱102的外侧；
位于第一N型阱101沿第一方向X两侧基底100中且位于第二N型阱102外侧的第四N型掺杂区170，第四N型掺杂区170和第三N型掺杂区150分别位于所述栅极结构160沿第一方向X的两侧；
位于第一N型阱101沿第二方向Y两侧且位于第二N型阱102外侧基底100中的第五N型掺杂区180。
本实施例中，以基底100为平面型半导体衬底为示例。
所述基底100的导电类型为P型，所述基底100的材料为单晶硅、单晶锗或者单晶锗化硅。
所述基底100的表面均暴露出第一N型阱101和第二N型阱102，也就是说，第一N型阱101的顶部表面与基底100的表面齐平，第二N型阱102的顶部表面与基底100的表面齐平。
第三N型阱103位于第一N型阱101底部，第三N型阱103在基底100中的深度大于第一N型阱201在基底200中的深度。
第三N型阱103中N型离子的浓度小于第一N型阱101中N型离子的浓度且小于第二N型阱102中N型离子的浓度。在一个具体的实施例中，第三N型阱103中N型离子的浓度为第一N型阱101中N型离子的浓度的1/2倍～3/4倍。
本实施例中，第三N型阱103中N型离子的浓度较小的好处为：后续第二类电流泄放路径导通之后，对应的导通电阻较大，利于保持电压的提高。
第三N型阱103与第一N型阱101邻接且与第二N型阱102的底部邻接，这样，第三N型阱103和第二N型阱102形成半包围结构，位于第三N型阱103上方且位于第二N型阱102和第一N型阱101之间的基底100，与位于第三N型阱103下方的基底100隔离开，且第二N型阱102朝向第一N型阱101一侧的基底100与第二N型阱102背向第一N型阱101一侧的基底100被第二N型阱102隔离开。
在一个实施例中，第一N型掺杂区120在第一方向X上的尺寸小于所述阳极P型掺杂区110在第一方向X上的尺寸，这样第一N型掺杂区120占用的面积较小。
所述SCR静电保护结构还包括：位于阳极P型掺杂区110沿第一方向X两侧第一N型阱101中的第一N型掺杂区120，第一N型掺杂区120与阳极P型掺杂区110电学连接。
所述SCR静电保护结构还包括：位于第五N型掺杂区180沿第一方向X两侧基底100中的阴极P型掺杂区190，阴极P型掺杂区190分别与第三N型掺杂区150、第四N型掺杂区170和第五N型掺杂区180分立，阴极P型掺杂区190分别与第四N型掺杂区170和第五N型掺杂区180电学连接。
第三N型掺杂区150在第一方向X延伸至第二N型阱102外侧的基底100中。
第四N型掺杂区170、第三N型掺杂区150、第五N型掺杂区180和阴极P型掺杂区190相互分立。
第二N型掺杂区130与分别第一N型阱101和第二N型阱102相互分立。
本实施例中，设置第一N型掺杂区120，且第一N型掺杂区120连接至阳极电位，使得第一N型阱的电位较高，避免第一PNP管在SCR静电保护结构保护结构正常工作电压下导通，提高了SCR静电保护结构的可靠性。
本实施例中，设置阴极P型掺杂区190，阴极P型掺杂区190接地线，这样也提高了SCR静电保护结构的可靠性。
所述SCR静电保护结构还包括：第一连接线(未标示)，第一连接线电学连接第一N型掺杂区120和阳极P型掺杂区110。
第一连接线的材料为金属。
第四N型掺杂区170与第三N型掺杂区150分立。第三N型掺杂区150作为栅极结构160一侧的漏区，第四N型掺杂区170作为栅极结构160一侧的源区。所述栅极结构160、第三N型掺杂区150和第四N型掺杂区170构成NMOS晶体管。
本实施例中，所述栅极结构160覆盖位于第二N型阱102外侧的基底100中的第三N型掺杂区150，这样节省了面积。在其他实施例中，第四N型掺杂区170与第三N型掺杂区150分别位于栅极结构160在第一方向上的两侧，栅极结构160不覆盖第三N型掺杂区150。
第二N型阱102外侧指的是第二N型阱102背向第一N型阱101的侧部，第二N型阱102的内侧指的是第二N型阱102朝向第一N型阱101的侧部。
在一个实施例中，所述阴极P型掺杂区190在第一方向X上的尺寸小于第五N型掺杂区180在第一方向X上的尺寸，且所述阴极P型掺杂区190在第二方向Y上的尺寸小于第三N型掺杂区150在第二方向Y上的尺寸且小于第四N型掺杂区170在第二方向Y上的尺寸。
第一P型掺杂区140与第二N型掺杂区130电学连接，位于第一N型阱101沿第二方向Y一侧的第一P型掺杂区140与位于第一N型阱101沿第二方向Y一侧的第二N型掺杂区130电学连接，位于第一N型阱101沿第二方向Y另一侧的第一P型掺杂区140与位于第一N型阱101沿第二方向Y另一侧的第二N型掺杂区130电学连接。
所述SCR静电保护结构还包括：第二连接线，第二连接线电学连接第四N型掺杂区170和阴极P型掺杂区190。
所述SCR静电保护结构还包括：第三连接线，第三连接线电学连接第五N型掺杂区180与阴极P型掺杂区190。
第二连接线与第三连接线均为金属。
所述阴极P型掺杂区190位于第五N型掺杂区180沿第一方向X两侧基底100中，且阴极P型掺杂区190位于第四N型掺杂区170沿第二方向两侧，也就是说，基底包括由第五N型掺杂区180与第四N型掺杂区170围成的拐角区，阴极P型掺杂区190位于所述拐角区。
本实施例的SCR静电保护结构包括第一电流泄放结构、第二电流泄放结构T3，第一电流泄放结构包括第一子泄放结构T1和第二子泄放结构T2。
第一子泄放结构T1为PNPN结构，第一子泄放结构T1包括第一PNP管Q11和第一NPN管Q12，阳极P型掺杂区110作为第一PNP管Q11的发射极，第一N型阱101作为第一PNP管Q11的基极，由第一N型阱101、第二N型阱102和第三N型阱103包围的基底100作为第一PNP管Q11的集电极，第一N型阱101作为第一NPN管Q12的集电极，由第一N型阱101、第二N型阱102和第三N型阱103包围的基底100作为第一NPN管Q12的基极，第二N型掺杂区130作为第一NPN管Q12的发射极。第一子泄放结构T1参照图4，关于第一PNP管Q11和第一NPN管Q12的连接关系参照图4。
第二子泄放结构T2为PNPN结构，第二子泄放结构T2包括第二PNP管Q21和第二NPN管Q22，第一P型掺杂区140作为第二PNP管Q21的发射极，第二N型阱102作为第二PNP管Q21的基极，位于第二N型阱102外围的基底100作为第二PNP管Q21的集电极，第二N型阱102作为第二NPN管Q22的集电极，位于第二N型阱102外围的基底100作为第二NPN管Q22的基极，第五N型掺杂区180作为第二NPN管Q22的发射极。第二子泄放结构T2参照图4，关于第二PNP管Q21和第二NPN管Q22的连接关系参照图4。
第二电流泄放结构T3为PNPN结构，第二电流泄放结构T3包括第三PNP管Q3和第三NPN管，第一P型掺杂区140作为第三PNP管Q3的发射极，第一N型阱101和第三N型阱103共同作为第三PNP管Q3的基极，位于第三N型阱103底部的基底100作为第三PNP管Q3的集电极。
对于图2，即在第二方向Y方向的剖面上看，第二N型阱102作为第三NPN管的集电极，位于第二N型阱102外围的基底100作为第三NPN管的基极，第五N型掺杂区180作为第三NPN管的发射极，在这种情况下，第三NPN管和第二NPN管Q22共用相同的基极、共用相同的集电极、共用相同的发射极。图4中第二电流泄放结构T3示意的是在第二方向Y方向上的第二电流泄放结构T3。
对于图3，即在第一方向X的剖面上看，第二N型阱102作为第三NPN管的集电极，位于第二N型阱102外围的基底100作为第三NPN管的基极，第四N型掺杂区170作为第三NPN管的发射极。
本实施例的SCR静电保护结构中，具有两类电流泄放路径，分别为第一类电流泄放路径和第二类电流泄放路径L2，第一类电流泄放路径包括第一子电流泄放路径L11和第二子电流泄放路径L12，第一子电流泄放路径L11对应第一子泄放结构T1，第二子电流泄放路径L12对应第二子泄放结构T2。第二类电流泄放路径L2对应第二电流泄放结构T3。
本实施例中的触发模式为：在阴极和阳极上施加触发电压时，NMOS晶体管开启使得第一PNP管Q11的基极电位以及第二PNP管Q21的基极电位均拉低，使得第一PNP管Q11以及第二PNP管Q21导通，而第一PNP管Q11的导通使得第一NPN管Q12的基极电位抬高，进而使得第一NPN管Q12导通，而第二PNP管Q21的导通使得第二NPN管Q22的基极电位抬高，进而使得第二NPN管Q22导通，这样就触发第一类电流泄放路径进行泄流。NMOS晶体管开启还使得第三PNP管Q3的基极电位拉低，使得第三PNP管Q3导通，而第三PNP管Q3的导通使得第三NPN管的基极电位抬高，进而使得第三NPN管导通，这样就触发第二类电流泄放路径进行泄流。综上，因此在较低的触发电压下，就能够触发第一类电流泄放路径和第二类电流泄放路径进行泄流，这样降低了SCR静电保护结构的触发电压。
本实施例中，第二电流泄放结构T3中的第三N型阱103的深度较大，因此增加了第二类电流泄放路径导通时的导通电阻，进而增加了SCR静电保护结构的保持电压(holdvoltage)；其次，由于第一类电流泄放路径包括第一子电流泄放路径L11和第二子电流泄放路径L12，第一类电流泄放路径由第一子电流泄放路径L11和第二子电流泄放路径L12串联叠加，因此增加了SCR静电保护结构的保持电压。由于SCR静电保护结构的保持电压提高，因此对于SCR静电保护结构所保护的半导体器件，半导体器件的正常工作电压的范围得到扩展。
本实施例中，第一N型掺杂区120在第一方向X上的尺寸小于所述阳极P型掺杂区110在第一方向X上的尺寸，这样第一N型掺杂区120占用的面积较小，所述阴极P型掺杂区190位于所述拐角区，阴极P型掺杂区190占用的面积较小，而第一P型掺杂区140位于第一N型阱101沿第二方向Y两侧的第二N型阱102中，第一P型掺杂区140占用了部分第二N型阱102的区域，因此无需额外占用面积形成第一P型掺杂区140，综上，使得SCR静电保护结构占用的面积较小，单位面积的放电电流增大，这样使得提高了SCR静电保护结构的级别。
本实施例中，第一N型掺杂区120占用的面积较小，阴极P型掺杂区190占用的面积较小，无需额外占用面积形成第一P型掺杂区140，因此节约了SCR静电保护结构的面积。且，当NMOS晶体管导通时，能够同时触发第一子泄放结构T1和第二子泄放结构T2进行泄流，这样使得触发结构较为简单，无需为第一子泄放结构T1和第二子泄放结构T2分别设置不同的触发结构，因此使得节约了SCR静电保护结构的面积。
需要说明的是，在图4中，Rwell指的是：第一N型阱101的等效电阻，图4中Rdnw指的是：第一N型阱101和第三N型阱103总的等效电阻，R1_psub指的是第三N型阱底部的基底的等效电阻，R2_psub指的是第二N型阱外侧的基底的等效电阻。
本发明还提供一种形成上述SCR静电保护结构的方法，包括：提供P型的基底100；在基底100中形成第一N型阱101、第二N型阱102和第三N型阱103，第二N型阱102位于第一N型阱101侧部且环绕第一N型阱101，第二N型阱102与第一N型阱101相互分立，第三N型阱103位于第一N型阱101底部，第三N型阱103与第一N型阱101邻接且与第二N型阱102的底部邻接；在第一N型阱101中的顶部形成阳极P型掺杂区110；在第一N型阱101沿第二方向Y两侧基底100中形成第二N型掺杂区130，且第二N型掺杂区130位于第一N型阱101和第二N型阱102之间；在第一N型阱101沿第二方向Y两侧的第二N型阱102中形成第一P型掺杂区140，第一P型掺杂区140与第二N型掺杂区130电学连接；在第一N型阱101沿第一方向X两侧的第二N型阱102中形成第三N型掺杂区150，且第三N型掺杂区150还延伸至第二N型阱102外侧的基底100中，第一方向X与第二方向Y垂直；在第一N型阱101沿第一方向X两侧基底100上形成栅极结构160，且所述栅极结构160位于第二N型阱102的外侧；在第一N型阱101沿第一方向X两侧基底100中形成位于第二N型阱102外侧的第四N型掺杂区170，第四N型掺杂区170和第三N型掺杂区150分别位于所述栅极结构160沿第一方向X的两侧；在第一N型阱101沿第二方向Y两侧基底100中形成位于第二N型阱102外侧的第五N型掺杂区180。
本实施例中，还包括：在阳极P型掺杂区110沿第一方向X两侧的第一N型阱101中形成第一N型掺杂区120，第一N型掺杂区120与阳极P型掺杂区110电学连接。
本实施例中，还包括：在第五N型掺杂区180沿第一方向X两侧基底100中的阴极P型掺杂区190，阴极P型掺杂区190分别与第三N型掺杂区150、第四N型掺杂区170和第五N型掺杂区180分立，阴极P型掺杂区190分别与第四N型掺杂区和第五N型掺杂区180电学连接。
本发明另一实施例还提供一种SCR静电保护结构，本实施例的SCR静电保护结构与前一实施例中SCR静电保护结构的区别在于：基底包括半导体衬底和位于半导体衬底的若干鳍部，鳍部的延伸方向平行于第一方向。
栅极结构横跨部分鳍部。
本实施例的第一类电流泄放路径贯穿鳍部，且在第二方向Y的剖面上，第二类电流泄放路径贯穿鳍部，贯穿的方式从鳍部在宽度方向上一侧的侧壁至鳍部另一侧的侧壁，这样使得放电电流增大，提高SCR静电保护结构的级别。
相应的，本实施例还提供一种形成上述SCR静电保护结构的方法，本实施例的方法参照前一实施例的方法，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种SCR静电保护结构，其特征在于，包括：
P型的基底；位于基底中的第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；
位于第一N型阱中顶部的阳极P型掺杂区；
位于第一N型阱沿第二方向两侧基底中的第二N型掺杂区，且第二N型掺杂区位于第一N型阱和第二N型阱之间；
位于第一N型阱沿第二方向两侧的第二N型阱中的第一P型掺杂区，第一P型掺杂区与第二N型掺杂区电学连接；
位于第一N型阱沿第一方向两侧的第二N型阱中的第三N型掺杂区，且第三N型掺杂区还延伸至第二N型阱外侧的基底中，第一方向与第二方向垂直；
位于第一N型阱沿第一方向两侧基底上的栅极结构，且所述栅极结构位于第二N型阱的外侧；
位于第一N型阱沿第一方向两侧基底中且位于第二N型阱外侧的第四N型掺杂区，第四N型掺杂区和第三N型掺杂区分别位于所述栅极结构沿第一方向的两侧；
位于第一N型阱沿第二方向两侧且位于第二N型阱外侧基底中的第五N型掺杂区。
2.根据权利要求1所述的SCR静电保护结构，其特征在于，第三N型阱中N型离子的浓度小于第一N型阱中N型离子的浓度且小于第二N型阱中N型离子的浓度。
3.根据权利要求2所述的SCR静电保护结构，其特征在于，第三N型阱中N型离子的浓度为第一N型阱中N型离子浓度的1/2倍～3/4倍。
4.根据权利要求1所述的SCR静电保护结构，其特征在于，还包括：位于阳极P型掺杂区沿第一方向两侧的第一N型阱中的第一N型掺杂区，第一N型掺杂区与阳极P型掺杂区电学连接。
5.根据权利要求4所述的SCR静电保护结构，其特征在于，所述第一N型掺杂区在第一方向上的尺寸小于所述阳极P型掺杂区在第一方向上的尺寸。
6.根据权利要求4所述的SCR静电保护结构，其特征在于，还包括：第一连接线，第一连接线电学连接第一N型掺杂区和阳极P型掺杂区。
7.根据权利要求1所述的SCR静电保护结构，其特征在于，还包括：位于第五N型掺杂区沿第一方向两侧基底中的阴极P型掺杂区，阴极P型掺杂区分别与第三N型掺杂区、第四N型掺杂区和第五N型掺杂区分立，阴极P型掺杂区与第四N型掺杂区和第五N型掺杂区电学连接。
8.根据权利要求7所述的SCR静电保护结构，其特征在于，所述阴极P型掺杂区在第一方向上的尺寸小于第五N型掺杂区在第一方向上的尺寸，且所述阴极P型掺杂区在第二方向上的尺寸小于第三N型掺杂区在第二方向上的尺寸且小于第四N型掺杂区在第二方向上的尺寸。
9.根据权利要求7所述的SCR静电保护结构，其特征在于，还包括：第二连接线，第二连接线电学连接第四N型掺杂区和阴极P型掺杂区。
10.根据权利要求7所述的SCR静电保护结构，其特征在于，还包括：第三连接线，第三连接线电学连接第五N型掺杂区与阴极P型掺杂区。
11.根据权利要求1所述的SCR静电保护结构，其特征在于，所述基底包括半导体衬底和位于半导体衬底的若干鳍部，鳍部的延伸方向平行于第一方向。
12.一种形成权利要求1至11任意一项SCR静电保护结构的方法，其特征在于，包括：
提供P型的基底；
在基底中形成第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；
在第一N型阱中的顶部形成阳极P型掺杂区；
在第一N型阱沿第二方向两侧基底中形成第二N型掺杂区，且第二N型掺杂区位于第一N型阱和第二N型阱之间；
在第一N型阱沿第二方向两侧的第二N型阱中形成第一P型掺杂区，第一P型掺杂区与第二N型掺杂区电学连接；
在第一N型阱沿第一方向两侧的第二N型阱中形成第三N型掺杂区，且第三N型掺杂区还延伸至第二N型阱外侧的基底中，第一方向与第二方向垂直；
在第一N型阱沿第一方向两侧基底上形成栅极结构，且所述栅极结构位于第二N型阱的外侧；
在第一N型阱沿第一方向两侧基底中形成位于第二N型阱外侧的第四N型掺杂区，第四N型掺杂区和第三N型掺杂区分别位于所述栅极结构沿第一方向的两侧；
在第一N型阱沿第二方向两侧基底中形成位于第二N型阱外侧的第五N型掺杂区。
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