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CN111816650B - Scr静电保护结构及其形成方法 - Google Patents

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CN111816650B
CN111816650B CN201910295445.XA CN201910295445A CN111816650B CN 111816650 B CN111816650 B CN 111816650B CN 201910295445 A CN201910295445 A CN 201910295445A CN 111816650 B CN111816650 B CN 111816650B
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Abstract

一种SCR静电保护结构及其形成方法，结构包括：位于半导体衬底中的N型阱；位于N型阱中的若干分立的第一级主单元至第Q级主单元；第k级主单元包括：位于N型阱的第k单元区中顶部的N型掺杂区；位于N型阱第k单元区中顶部的第一P型掺杂区，第一P型掺杂区位于N型掺杂区侧部且与N型掺杂区分立；位于N型阱第k单元区中的第二P型掺杂区，第二P型掺杂区位于第一P型掺杂区底部且与第一P型掺杂区邻接，第二P型掺杂区还延伸至N型掺杂区的底部并与N型掺杂区邻接；第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区电学连接，第i‑1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区电学连接。所述结构的性能提高。

Description

SCR静电保护结构及其形成方法
技术领域
本发明涉及静电保护领域，尤其涉及一种SCR静电保护结构及其形成方法。
背景技术
在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断减小，栅氧化层的厚度越来越薄，MOS器件耐压能力显著降低，静电放电(Electrostatic Discharge，ESD)对集成电路的危害变得越来越显著。因此，对集成电路进行ESD保护变得尤为重要。
为了加强对静电的防护能力，通常在芯片的输入输出接口端(I/O pad)连接静电保护电路，静电保护电路是芯片中的内部电路提供静电电流的放电路径，以避免静电将芯片的内部电路击穿。
然而，现有的静电保护结构的性能较差。
发明内容
本发明解决的问题是提供一种SCR静电保护结构及其形成方法，以提高SCR静电保护结构的性能。
为解决上述问题，本发明提供一种SCR静电保护结构，包括：半导体衬底；位于半导体衬底中的N型阱，所述N型阱包括若干分立的第一单元区至第Q单元区，Q为大于等于3的整数；位于所述N型阱中的若干分立的第一级主单元至第Q级主单元，第k级主单元位于第k单元区中，k为大于等于1且小于等于Q的整数；第k级主单元包括：位于所述N型阱的第k单元区中顶部的N型掺杂区；位于所述N型阱的第k单元区中顶部的第一P型掺杂区，第一P型掺杂区位于所述N型掺杂区的侧部且与N型掺杂区分立；位于所述N型阱的第k单元区中的第二P型掺杂区，第二P型掺杂区位于第一P型掺杂区底部且与第一P型掺杂区邻接，第二P型掺杂区还延伸至N型掺杂区的底部并与N型掺杂区邻接；第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区电学连接，第i-1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区电学连接，i为大于等于3且小于等于Q的整数；第一级主单元中的第一P型掺杂区用于接阳极电位，第二级主单元中的N型掺杂区用于接阴极电位。
可选的，所述第二P型掺杂区中P型离子的浓度小于第一P型掺杂区中P型离子的浓度。
可选的，还包括：位于所述N型掺杂区和所述第一P型掺杂区之间的半导体衬底表面的硅化阻挡层。
可选的，还包括：位于第j单元区至第j+1单元区之间的半导体衬底中的隔离层，j为大于等于1且小于等于Q-1的整数。
可选的，所述隔离层的底部表面低于第二P型掺杂区的底部表面且高于所述N型阱的底部表面。
可选的，还包括：位于所述半导体衬底上的第一连接线，第一连接线电学连接第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区。
可选的，还包括：位于所述半导体衬底上的第i-2级连接线，第i-2级连接线电学连接第i-1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区。
可选的，所述半导体衬底中具有衬底阱离子，所述衬底阱离子的导电类型为P型。
本发明还提供一种SCR静电保护结构的形成方法，包括：提供半导体衬底；在半导体衬底中形成N型阱，所述N型阱包括若干分立的第一单元区至第Q单元区，Q为大于等于3的整数；在所述N型阱中形成若干分立的第一级主单元至第Q级主单元，第k级主单元位于第k单元区中，k为大于等于1且小于等于Q的整数；形成第k级主单元的方法包括：在所述N型阱的第k单元区中顶部形成N型掺杂区；在所述N型阱的第k单元区中顶部形成第一P型掺杂区，第一P型掺杂区位于所述N型掺杂区的侧部且与N型掺杂区分立；在所述N型阱的第k单元区中形成第二P型掺杂区，第二P型掺杂区位于第一P型掺杂区底部且与第一P型掺杂区邻接，第二P型掺杂区还延伸至N型掺杂区的底部并与N型掺杂区邻接；第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区电学连接，第i-1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区电学连接，i为大于等于3且小于等于Q的整数；第一级主单元中的第一P型掺杂区用于接阳极电位，第二级主单元中的N型掺杂区用于接阴极电位。
可选的，所述第二P型掺杂区中P型离子的浓度小于第一P型掺杂区中P型离子的浓度。
可选的，还包括：在所述N型掺杂区和所述第一P型掺杂区之间的半导体衬底表面形成硅化阻挡层。
可选的，还包括：在形成第一级主单元至第Q级主单元之前，在第j单元区至第j+1单元区之间的半导体衬底中的隔离层，j为大于等于1且小于等于Q-1的整数。
可选的，所述隔离层的底部表面低于第二P型掺杂区的底部表面且高于所述N型阱的底部表面。
可选的，还包括：在所述半导体衬底上形成第一连接线，第一连接线电学连接第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区。
可选的，还包括：在所述半导体衬底上形成第i-2级连接线，第i-2级连接线电学连接第i-1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区。
可选的，所述半导体衬底中具有衬底阱离子，所述衬底阱离子的导电类型为P型。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的SCR静电保护结构中，SCR静电保护结构具有电流泄放结构为PNPN结构，电流泄放结构包括PNP管和NPN管，第一级主单元中第一P型掺杂区以及第一级主单元中第一P型掺杂区底部的第二P型掺杂区作为PNP管的发射极，位于第一级主单元中第二P型掺杂区和第二级主单元中第二P型掺杂区底部的N型阱作为PNP管的基极，位于第二级主单元中N型掺杂区底部的第二P型掺杂区作为PNP管的集电极，位于第一级主单元中第二P型掺杂区和第二级主单元中第二P型掺杂区底部的N型阱作为NPN管的集电极，位于第二级主单元中N型掺杂区底部的第二P型掺杂区作为NPN管的基极，第二级主单元中N型掺杂区作为NPN管的发射极。电流泄放结构具有电流泄放路径。各级主单元中N型掺杂区和第一P型掺杂区串联在一起构成二极管串联环。二极管串联环具有二极管导通路径。二极管导通路径为：自第一级主单元中的第一P型掺杂区经过第一级主单元中的第二P型掺杂区至第一级主单元中的N型掺杂区，自第一级主单元中的N型掺杂区至第Q级主单元中的第一P型掺杂区，自第Q级主单元中的第一P型掺杂区经过第Q级主单元中的第二P型掺杂区至第Q级主单元中的N型掺杂区，自第i级主单元中的N型掺杂区至第i-1级主单元中的第一P型掺杂区，自第i-1级主单元中的第一P型掺杂区经过第i-1级主单元中的第二P型掺杂区至第i-1级主单元中的N型掺杂区，直至第二级主单元中的N型掺杂区。
在阴极和阳极上施加触发电压，首先二极管串联环导通，由于二极管串联环导通，因此对于电流泄放结构的NPN管，第二级主单元中的N型掺杂区和第二级主单元中的第二P型掺杂区正偏，且NPN管的基极中具有电流，也就是第二级主单元中的第二P型掺杂区中具有电流，因此电流泄放结构的NPN管导通，这样电子从第二级主单元中的N型掺杂区经过第二级主单元中的第二P型掺杂区到达第二级主单元中第二P型掺杂区底部的N型阱，这样第二级主单元中第二P型掺杂区底部的N型阱的电势降低，降低了第二级主单元中第二P型掺杂区底部的N型阱的电位，也就是说降低了电流泄放结构中PNP管的基极电位，促使PNP管导通，这样电流泄放结构导通。所述SCR静电保护结构的触发电压降低。
其次，第二P型掺杂区为二极管串联环的一部分，由于设置了第二P型掺杂区，因此有效的抑制了二极管串联环的达灵顿效应，降低漏电。
再次，第一级主单元至第Q级主单元均在同一个N型阱中，这样使得第一级主单元至第Q级主单元排布紧凑，使得SCR静电保护结构的集成度提高。
再次，SCR静电保护结构中的电流泄放结构，由寄生的PNP管和寄生的NPN管构成，且没有与二极管串联环连接的其他SCR结构，避免电流泄放结构类型多样化，进而避免在SCR静电保护结构工作时多次触发，避免二次回置问题。
附图说明
图1至图3是本发明一实施例中SCR静电保护结构形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有的SCR静电保护结构的性能较差。
SCR静电保护结构中有两个重要的参数，分别为保持电压和触发电压。对于一些用于低压器件保护的SCR静电保护结构，SCR静电保护结构的保持电压通常能够满足要求，但是触发电压较高，那么需要降低SCR静电保护结构的触发电压。
在此基础上，本发明提供一种SCR静电保护结构，包括：位于半导体衬底中的N型阱，N型阱包括若干分立的第一单元区至第Q单元区，Q为大于等于3的整数；位于N型阱中的若干分立的第一级主单元至第Q级主单元，第k级主单元位于第k单元区中；第k级主单元包括：位于N型阱的第k单元区中顶部的N型掺杂区；位于N型阱的第k单元区中顶部的第一P型掺杂区，第一P型掺杂区位于所述N型掺杂区的侧部且与所述N型掺杂区分立；位于N型阱的第k单元区中的第二P型掺杂区，第二P型掺杂区位于第一P型掺杂区底部且与第一P型掺杂区邻接，第二P型掺杂区还延伸至N型掺杂区的底部并与N型掺杂区邻接；第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区电学连接，第i-1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区电学连接，i为大于等于3且小于等于Q的整数。所述SCR静电保护结构的性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图3是本发明一实施例中SCR静电保护结构形成过程的结构示意图。
参考图1，提供半导体衬底200。
所述半导体衬底200中具有衬底阱离子，所述衬底阱离子的导电类型为P型。
所述半导体衬底200的材料包括单晶硅、单晶锗或单晶锗化硅。
参考图2，在半导体衬底200中形成N型阱210。
所述N型阱210包括若干分立的第一单元区至第Q单元区，Q为大于等于3的整数。
本实施例中，以Q为3作为示例，所述N型阱210包括若干分立的第一单元区、第二单元区和第三单元区。
本实施例中，还包括：在半导体衬底中形成隔离层201，所述隔离层201用于隔离后续形成的相邻主单元。
所述隔离层201位于第j单元区至第j+1单元区之间的半导体衬底200中。
其中，j为大于等于1且小于等于Q-1的整数。
所述隔离层201的底部表面高于所述N型阱210的底部表面，且所述隔离层201的底部表面低于后续第二P型掺杂区的底部表面。
参考图3，在所述N型阱210中形成若干分立的第一级主单元至第Q级主单元。
第k级主单元位于第k单元区中，k为大于等于1且小于等于Q的整数。
形成第k级主单元的方法包括：在所述N型阱210的第k单元区中顶部形成N型掺杂区220；在所述N型阱210的第k单元区中顶部形成第一P型掺杂区230，第一P型掺杂区230位于所述N型掺杂区220的侧部且与N型掺杂区220分立；在所述N型阱210的第k单元区中形成第二P型掺杂区240，第二P型掺杂区240位于第一P型掺杂区230底部且与第一P型掺杂区230邻接，第二P型掺杂区240还延伸至N型掺杂区220的底部并与N型掺杂区220邻接。
第一级主单元中的N型掺杂区220与第Q级主单元中的第一P型掺杂区230电学连接，第i-1级主单元中的第一P型掺杂区230与第i级主单元中的N型掺杂区220电学连接，i为大于等于3且小于等于Q的整数；第一级主单元中的第一P型掺杂区230用于接阳极电位，第二级主单元中的N型掺杂区220用于接阴极电位。
所述第二P型掺杂区240中P型离子的浓度小于第一P型掺杂区230中P型离子的浓度，这样利于形成构成电流泄放结构。
所述第二P型掺杂区240中P型离子的浓度小于第一P型掺杂区230中P型离子的浓度且大于等于半导体衬底200中衬底阱离子的浓度。
在一个具体的实施例中，所述第二P型掺杂区240中P型离子的浓度为所述第一P型掺杂区230中P型离子浓度的3/5～1/20。
所述SCR静电保护结构的形成方法还包括：在所述N型掺杂区220和所述第一P型掺杂区230之间的半导体衬底200表面形成硅化阻挡层250。
所述硅化阻挡层250的作用包括：避免在N型掺杂区220和所述第一P型掺杂区230之间的半导体衬底200表面形成金属硅化物材料，避免N型掺杂区220和所述第一P型掺杂区230短路。
所述硅化阻挡层250的材料为绝缘材料。
需要说明的是，N型掺杂区220表面和第一P型掺杂区230表面均具有金属硅化物层。
所述SCR静电保护结构的形成方法还包括：在所述半导体衬底200上形成第一连接线，第一连接线电学连接第一级主单元中的N型掺杂区220与第Q级主单元中的第一P型掺杂区230。
第一连接线的一端连接第一级主单元中的N型掺杂区220表面的金属硅化物层，第一连接线的另一端连接第Q级主单元中的第一P型掺杂区230表面的金属硅化物层。
所述SCR静电保护结构的形成方法还包括：在所述半导体衬底200上形成第i-2级连接线，第i-2级连接线电学连接第i-1级主单元中的第一P型掺杂区230与第i级主单元中的N型掺杂区220。
第i-2级连接线的一端连接第i-1级主单元中的第一P型掺杂区230表面的金属硅化物层，第i-2级连接线的另一端连接第i级主单元中的N型掺杂区220表面的金属硅化物层。
本发明还提供一种采用上述方法形成的SCR静电保护结构，请参考图3，包括：
半导体衬底200；
位于半导体衬底200中的N型阱210，所述N型阱210包括若干分立的第一单元区至第Q单元区，Q为大于等于3的整数；
位于所述N型阱210中的若干分立的第一级主单元至第Q级主单元，第k级主单元位于第k单元区中，k为大于等于1且小于等于Q的整数；
第k级主单元包括：位于所述N型阱210的第k单元区中顶部的N型掺杂区220；位于所述N型阱210的第k单元区中顶部的第一P型掺杂区230，第一P型掺杂区230位于所述N型掺杂区220的侧部且与N型掺杂区220分立；位于所述N型阱210的第k单元区中的第二P型掺杂区240，第二P型掺杂区240位于第一P型掺杂区230底部且与第一P型掺杂区230邻接，第二P型掺杂区240还延伸至N型掺杂区220的底部并与N型掺杂区220邻接；
第一级主单元中的N型掺杂区220与第Q级主单元中的第一P型掺杂区230电学连接，第i-1级主单元中的第一P型掺杂区230与第i级主单元中的N型掺杂区220电学连接，i为大于等于3且小于等于Q的整数；第一级主单元中的第一P型掺杂区230用于接阳极电位，第二级主单元中的N型掺杂区220用于接阴极电位。
所述第二P型掺杂区240中P型离子的浓度小于第一P型掺杂区230中P型离子的浓度。
所述SCR静电保护结构还包括：位于所述N型掺杂区220和所述第一P型掺杂区230之间的半导体衬底200表面的硅化阻挡层250。
所述SCR静电保护结构还包括：位于第j单元区至第j+1单元区之间的半导体衬底200中的隔离层201，j为大于等于1且小于等于Q-1的整数。
所述隔离层201的底部表面低于第二P型掺杂区240的底部表面且高于所述N型阱210的底部表面。
所述SCR静电保护结构还包括：位于所述半导体衬底200上的第一连接线，第一连接线电学连接第一级主单元中的N型掺杂区220与第Q级主单元中的第一P型掺杂区230。
所述SCR静电保护结构还包括：位于所述半导体衬底200上的第i-2级连接线，第i-2级连接线电学连接第i-1级主单元中的第一P型掺杂区230与第i级主单元中的N型掺杂区220。
所述半导体衬底200中具有衬底阱离子，所述衬底阱离子的导电类型为P型。
本实施例中的SCR静电保护结构，SCR静电保护结构中具有电流泄放结构为PNPN结构，电流泄放结构包括PNP管和NPN管，第一级主单元中第一P型掺杂区230以及第一级主单元中第一P型掺杂区230底部的第二P型掺杂区240作为PNP管的发射极，位于第一级主单元中第二P型掺杂区240和第二级主单元中第二P型掺杂区240底部的N型阱210作为PNP管的基极，位于第二级主单元中N型掺杂区220底部的第二P型掺杂区240作为PNP管的集电极，位于第一级主单元中第二P型掺杂区240和第二级主单元中第二P型掺杂区240底部的N型阱210作为NPN管的集电极，位于第二级主单元中N型掺杂区220底部的第二P型掺杂区240作为NPN管的基极，第二级主单元中N型掺杂区220作为NPN管的发射极。电流泄放结构具有电流泄放路径L1。各级主单元中N型掺杂区和第一P型掺杂区串联在一起构成二极管串联环。二极管串联环具有二极管导通路径。二极管导通路径为：自第一级主单元中的第一P型掺杂区230经过第一级主单元中的第二P型掺杂区240至第一级主单元中的N型掺杂区220，自第一级主单元中的N型掺杂区220至第Q级主单元中的第一P型掺杂区230，自第Q级主单元中的第一P型掺杂区230经过第Q级主单元中的第二P型掺杂区240至第Q级主单元中的N型掺杂区220，自第i级主单元中的N型掺杂区至第i-1级主单元中的第一P型掺杂区230，自第i-1级主单元中的第一P型掺杂区230经过第i-1级主单元中的第二P型掺杂区240至第i-1级主单元中的N型掺杂区220，直至第二级主单元中的N型掺杂区220。
在阴极和阳极上施加触发电压，首先二极管串联环导通，由于二极管串联环导通，因此对于电流泄放结构的NPN管，第二级主单元中的N型掺杂区220和第二级主单元中的第二P型掺杂区240正偏，且NPN管的基极中具有电流，也就是第二级主单元中的第二P型掺杂区240中具有电流，因此电流泄放结构的NPN管导通，这样电子从第二级主单元中的N型掺杂区220经过第二级主单元中的第二P型掺杂区240到达第二级主单元中第二P型掺杂区240底部的N型阱210，这样第二级主单元中第二P型掺杂区240底部的N型阱210的电势降低，降低了第二级主单元中第二P型掺杂区240底部的N型阱210的电位，也就是说降低了电流泄放结构中PNP管的基极电位，促使PNP管导通，这样电流泄放结构导通。所述SCR静电保护结构的触发电压降低。
其次，第二P型掺杂区240为二极管串联环的一部分，由于设置了第二P型掺杂区240，因此有效的抑制了二极管串联环的达灵顿效应，降低漏电。
再次，第一级主单元至第Q级主单元均在同一个N型阱210中，这样使得第一级主单元至第Q级主单元排布紧凑，使得SCR静电保护结构的集成度提高。
再次，SCR静电保护结构中的电流泄放结构，由寄生的PNP管和寄生的NPN管构成，且没有与二极管串联环连接的其他SCR结构，避免电流泄放结构类型多样化，进而避免在SCR静电保护结构工作时多次触发，避免二次回置问题。
本实施例的SCR静电保护结构可用于对低压器件的保护中，且SCR静电保护结构的触发电压较低。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种SCR静电保护结构，其特征在于，包括：
半导体衬底；
位于半导体衬底中的N型阱，所述N型阱包括若干分立的第一单元区至第Q单元区，Q为大于等于3的整数；
位于所述N型阱中的若干分立的第一级主单元至第Q级主单元，第k级主单元位于第k单元区中，k为大于等于1且小于等于Q的整数；
第k级主单元包括：位于所述N型阱的第k单元区中顶部的N型掺杂区；位于所述N型阱的第k单元区中顶部的第一P型掺杂区，第一P型掺杂区位于所述N型掺杂区的侧部且与N型掺杂区分立；位于所述N型阱的第k单元区中的第二P型掺杂区，第二P型掺杂区位于第一P型掺杂区底部且与第一P型掺杂区邻接，第二P型掺杂区还延伸至N型掺杂区的底部并与N型掺杂区邻接；
第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区电学连接，第i-1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区电学连接，i为大于等于3且小于等于Q的整数；第一级主单元中的第一P型掺杂区用于接阳极电位，第二级主单元中的N型掺杂区用于接阴极电位。
2.根据权利要求1所述的SCR静电保护结构，其特征在于，所述第二P型掺杂区中P型离子的浓度小于第一P型掺杂区中P型离子的浓度。
3.根据权利要求1所述的SCR静电保护结构，其特征在于，还包括：位于所述N型掺杂区和所述第一P型掺杂区之间的半导体衬底表面的硅化阻挡层。
4.根据权利要求1所述的SCR静电保护结构，其特征在于，还包括：位于第j单元区至第j+1单元区之间的半导体衬底中的隔离层，j为大于等于1且小于等于Q-1的整数。
5.根据权利要求4所述的SCR静电保护结构，其特征在于，所述隔离层的底部表面低于第二P型掺杂区的底部表面且高于所述N型阱的底部表面。
6.根据权利要求1所述的SCR静电保护结构，其特征在于，还包括：位于所述半导体衬底上的第一连接线，第一连接线电学连接第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区。
7.根据权利要求1所述的SCR静电保护结构，其特征在于，还包括：位于所述半导体衬底上的第i-2级连接线，第i-2级连接线电学连接第i-1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区。
8.根据权利要求1所述的SCR静电保护结构，其特征在于，所述半导体衬底中具有衬底阱离子，所述衬底阱离子的导电类型为P型。
9.一种SCR静电保护结构的形成方法，其特征在于，包括：
提供半导体衬底；
在半导体衬底中形成N型阱，所述N型阱包括若干分立的第一单元区至第Q单元区，Q为大于等于3的整数；
在所述N型阱中形成若干分立的第一级主单元至第Q级主单元，第k级主单元位于第k单元区中，k为大于等于1且小于等于Q的整数；
形成第k级主单元的方法包括：在所述N型阱的第k单元区中顶部形成N型掺杂区；在所述N型阱的第k单元区中顶部形成第一P型掺杂区，第一P型掺杂区位于所述N型掺杂区的侧部且与N型掺杂区分立；在所述N型阱的第k单元区中形成第二P型掺杂区，第二P型掺杂区位于第一P型掺杂区底部且与第一P型掺杂区邻接，第二P型掺杂区还延伸至N型掺杂区的底部并与N型掺杂区邻接；
第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区电学连接，第i-1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区电学连接，i为大于等于3且小于等于Q的整数；第一级主单元中的第一P型掺杂区用于接阳极电位，第二级主单元中的N型掺杂区用于接阴极电位。
10.根据权利要求9所述的SCR静电保护结构的形成方法，其特征在于，所述第二P型掺杂区中P型离子的浓度小于第一P型掺杂区中P型离子的浓度。
11.根据权利要求9所述的SCR静电保护结构的形成方法，其特征在于，还包括：在所述N型掺杂区和所述第一P型掺杂区之间的半导体衬底表面形成硅化阻挡层。
12.根据权利要求9所述的SCR静电保护结构的形成方法，其特征在于，还包括：在形成第一级主单元至第Q级主单元之前，在第j单元区至第j+1单元区之间的半导体衬底中的隔离层，j为大于等于1且小于等于Q-1的整数。
13.根据权利要求12所述的SCR静电保护结构的形成方法，其特征在于，所述隔离层的底部表面低于第二P型掺杂区的底部表面且高于所述N型阱的底部表面。
14.根据权利要求9所述的SCR静电保护结构的形成方法，其特征在于，还包括：在所述半导体衬底上形成第一连接线，第一连接线电学连接第一级主单元中的N型掺杂区与第Q级主单元中的第一P型掺杂区。
15.根据权利要求9所述的SCR静电保护结构的形成方法，其特征在于，还包括：在所述半导体衬底上形成第i-2级连接线，第i-2级连接线电学连接第i-1级主单元中的第一P型掺杂区与第i级主单元中的N型掺杂区。
16.根据权利要求9所述的SCR静电保护结构的形成方法，其特征在于，所述半导体衬底中具有衬底阱离子，所述衬底阱离子的导电类型为P型。
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