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CN111564428A - 自对准局部互连 - Google Patents

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CN111564428A
CN111564428A CN202010031587.8A CN202010031587A CN111564428A CN 111564428 A CN111564428 A CN 111564428A CN 202010031587 A CN202010031587 A CN 202010031587A CN 111564428 A CN111564428 A CN 111564428A
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E·曼内巴赫
A·潘
R·申克尔
S·A·博亚尔斯基
W·拉赫马迪
P·莫罗
J·比勒费尔德
G·杜威
H·载允
N·卡比尔
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Original Assignee
Intel Corp
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Abstract

在一些实施例中，通过使用倾斜蚀刻以去除材料从而暴露相邻导体的一部分来形成半导体器件结构。然后，在形成接触部或其它导电结构(例如，和互连)期间，在去除材料时形成的空间可以被一种或多种导电材料填充。以此方式，接触部形成还填充了空间以形成倾斜的局部互连部分，该局部互连部分连接相邻的结构(例如，源极/漏极接触部到相邻的源极/漏极接触部，源极/漏极接触部到相邻的栅极接触部，源极/漏极接触部到也连接到栅极/源极/漏极接触部的相邻器件级导体)。在其它实施例中，在本文中被称为“拼合过孔”的互连结构从导电结构的横向相邻的外围表面建立电连接，所述导电结构并不彼此同轴、同心地对准。

Description

自对准局部互连
背景技术
集成电路通常包括被电连接或布置为形成功能电路的晶体管。尽管实际上存在无限数目的电路配置，但是在一些情况下，给定的晶体管电路可以包括例如晶体管，该晶体管使其源极和漏极接触部中的一个或二者连接到同一晶体管的栅极接触部。同样地，晶体管可以使其源极、漏极和/或栅极接触部中的一个连接至相邻晶体管的源极、漏极和/或栅极接触部。这种连接通常涉及互连(例如，过孔和金属线)的使用。特别地，过孔可以从器件层内的第一半导体结构(例如，源极接触部、漏极接触部、栅极接触部)向上延伸到器件层上方的一个或多个互连层中，并连接至金属线。金属线可以依次连接到另一过孔，其向下延伸到器件层中的第二半导体结构(例如，相邻半导体器件的相邻源极接触部或漏极接触部、同一半导体器件的栅极区)。取决于过孔和金属线的配置，这些类型的连接可以被描述为“翻越(up-and-over)”互连或“环绕”互连，并且通常包括在与被连接的特征不同的层中延伸的横向金属。
附图说明
图1a示出了根据本公开的实施例的集成电路结构的穿过源极/漏极区并平行于栅极结构截取的截面图，该集成电路结构包括倾斜的局部互连，该局部互连从源极或漏极接触结构横向延伸到隔离壁结构中的导体。
图1b示出了根据本公开的另一实施例的集成电路结构的穿过源极/漏极区并平行于栅极结构截取的截面图，该集成电路结构包括倾斜的局部互连，该局部互连从源极或漏极接触结构横向延伸到隔离壁中的导体。
图1c示出了根据本公开的实施例(诸如图1a-1b中所示那些)的集成电路的截面的平面图，该集成电路包括倾斜的局部互连，该局部互连从源极和/或漏极接触结构横向延伸至隔离壁结构内的导体。
图2a示出了根据本公开的实施例的集成电路结构的穿过沟道区并垂直于栅极结构截取的截面图，该集成电路结构包括倾斜的局部互连，该局部互连从漏极接触结构横向延伸到栅极结构。
图2b示出了根据本公开的实施例的诸如图2a的集成电路结构的集成电路结构的示例性示意电路图。
图2c示出了根据本公开的另一实施例的集成电路结构的穿过沟道区并垂直于栅极结构截取的截面图，该集成电路结构包括倾斜的局部互连，该局部互连从源极接触结构横向延伸至栅极结构。
图2d示出了根据本公开的另一实施例的集成电路结构的穿过沟道区并垂直于栅极结构截取的截面图，该集成电路结构包括倾斜的局部互连，该局部互连从栅极结构横向延伸至漏极接触结构。
图2e示出了根据本公开的另一实施例的集成电路结构的穿过沟道区并垂直于栅极结构截取的截面图，该集成电路结构包括内部的倾斜的局部互连，该局部互连从漏极接触结构横向延伸至栅极结构。
图2f示出了根据本公开的实施例(例如图2a-2e中所示那些)的集成电路的截面的平面图，该集成电路包括倾斜的局部互连，该局部互连在栅极结构与源极或漏极接触结构之间横向延伸。
图3示出了根据本公开的实施例(例如图1a-1c和图2a-2e中所示那些)的集成电路的截面的平面图，该集成电路包括倾斜的局部互连，该局部互连在栅极结构与源极/漏极接触结构之间以及在源极/漏极/栅极结构与隔离壁结构内的导体之间横向延伸。
图4a至图4c示出了根据本公开的实施例的形成倾斜的局部互连以将源极/漏极接触结构与隔离壁结构内的导体连接的示例性过程。
图5a至图5d示出根据本公开的另一实施例的形成倾斜的局部互连以将栅极接触结构连接至源极/漏极接触结构的示例性过程。
图6示出了根据本公开的另一实施例的并入倾斜的局部互连的堆叠晶体管结构，该局部互连在栅极结构与源极或漏极接触结构之间横向延伸。
图7a示出了根据本公开的实施例的集成电路结构的穿过源极/漏极区并平行于栅极结构截取的截面图，该集成电路结构包括用于将源极/漏极接触结构连接到相邻的金属导体的拼合过孔(jogged-via)结构。
图7b示出了根据本公开的另一实施例的集成电路结构的穿过源极/漏极区并平行于栅极结构截取的截面图，该集成电路结构包括用于将源极/漏极接触结构连接到相邻的金属导体的拼合过孔结构。
图8a至图8k示出了根据本公开的实施例的形成用于将源极/漏极接触结构连接至相邻的金属导体的拼合过孔结构的示例性过程。
图9示出了根据本公开的实施例的包括一个或多个集成电路结构的计算系统，该集成电路结构包括如本文中各种描述的倾斜的局部互连。
如将意识到的，附图不一定按比例绘制或意图将本公开限制为所示的特定配置。例如，虽然一些附图通常指示完美的直线、直角和光滑的表面，但集成电路结构的实际实施可能具有不那么完美的直线、直角，并且一些特征可能具有表面拓扑或在其它情况下是不光滑的，考虑到所使用的加工设备和技术的真实世界限制。
具体实施方式
公开了半导体器件和对应的制造方法。在一些实施例中，通过使用倾斜蚀刻以去除材料从而暴露相邻导体的一部分来形成半导体器件结构。然后，在形成接触部或其它导电结构(例如，和互连)期间，在去除材料时形成的空间可以被一种或多种导电材料填充。以此方式，接触部形成还填充了空间以形成倾斜的局部互连部分，该局部互连部分连接相邻的结构(例如，源极/漏极接触部到相邻的源极/漏极接触部，或源极/漏极接触部到相邻的栅极接触部，或源极/漏极接触部到相邻器件级导体)。与从器件级延伸到器件级上方的互连级的翻越互连或环绕互连相比，可以更便利且可靠地进行这些器件级连接。将理解具有倾斜部分的横向局部互连的许多变化。本文中描述的其它实施例包括在本文中被称为“拼合过孔”的互连结构。拼合过孔从导电结构的横向相邻的外围表面建立电连接，所述导电结构并不彼此同轴、共线或同心地对准。这可以提高建立互连的可靠性和制造便利性，特别是对于紧密间隔的结构，所述紧密间隔的结构由于它们的尺寸而任选地可能也难以对准。选择性蚀刻方案允许以自对准方式形成拼合过孔。将理解许多变化。
总体概述
许多非同寻常的问题与使用从器件层延伸到一个或多个互连层(例如，器件层上方或下方的与过孔和金属线(例如，“V0、V1、M0、M1”)相关联的层)并向下(或向上(视情况而定))返回到器件层的过孔和金属线的给定器件层的相邻半导体结构的互连相关联。该类型的互连通常被称为“翻越”互连。相似配置的“环绕”互连还利用附加的层在相邻器件之间进行连接。这些解决方案容易受到光刻限制以及布局和图案化误差的影响，并且不适用于以紧密间距/缩放的尺寸形成连接。
因此，公开了用于形成器件级或局部导电互连结构的技术。该技术特别适合于互连给定器件层的源极、漏极和/或栅极接触结构，无论是将它们相互互连还是与横向相邻导体互连。在一个实施例中，互连结构包括倾斜的局部互连部分，其在所连接的特征之间横向延伸。在一些实施例中，这些技术可以用于在器件层本身内形成局部互连。在一些这样的实施例中，与器件级导电结构相关联的倾斜的局部互连部分可以连接例如给定半导体器件的栅极、源极和/或漏极区，或者可以直接连接相邻器件或通过嵌入在隔离墙内的导体(其又连接到例如源极/漏极/栅极电极或其它接触结构、或信号源或电源)而间接地连接相邻器件。在一些实施例中，倾斜的局部互连部分使用以大于0°且小于90°的入射角提供的定向蚀刻来形成，以暴露横向相邻的器件级导电结构的一部分。然后可以在半导体器件的元件上或之上的接触结构的形成期间填充与暴露部分横向相邻的沟槽，从而在栅极、源极和/或漏极区与相邻结构之间形成局部互连部分。由于形成工艺的选择性性质，倾斜部分的侧壁与其所接触的横向相邻特征的侧壁自对准。
在其它实施例中，描述了一种类型的互连，其在本文中称为“拼合过孔”。该类型的互连在彼此横向相邻但并不彼此同轴、共线或同心地对准的导电结构之间建立电连接。再次，由于形成工艺的选择性性质，拼合过孔的侧壁与其所接触的横向相邻特征的侧壁自对准。这比尝试对准同轴、同心过孔和/或金属线的平行端面更为便利。该类型的布置可以提高以纳米级间距和特征尺寸建立互连的质量、可靠性和制造便利性。应当理解，各种器件可以包括局部倾斜的互连部分和拼合过孔两者的实施例。
将认识到本文提供的技术的各种优点，特别是关于改进的晶体管密度、性能和可靠性。此外，除其它益处外，用于制造本文中描述的一些实施例的技术可以用于产生与环绕或翻越互连相比需要更少的处理步骤并降低生产成本的局部互连。例如，避免或以其它方式减少翻越或环绕连接的发生可以减少器件级上方的互连结构的数量，和/或可以减少产生有缺陷的IC的可能性。本文中包括倾斜的局部互连部分的一些实施例可以允许更短、更直接(横向连接而不是翻越连接)的局部互连，其可以减小布线的Z尺寸厚度、面积覆盖、电容和/或电阻。还将意识到，包括倾斜的局部互连部分和/或拼合过孔的一些实施例提高了IC形成的便利性和准确性，因为这些结构具有“自对准”方面，这减少了对来自器件级的环绕和/或翻越互连通常所依赖的精确光刻处理的需求。此外，在一些情况下，相对于翻越和环绕技术，使用倾斜的局部互连和拼合过孔可以减少互连中的金属的量。这进而可以减小IC的电容。如将进一步理解的，根据一些实施例配置的结构可以相对于其它设计减小互连的复杂性和密度，从而减少对复杂且易于出错的图案化技术的需求。
根据本公开，许多配置和置换将是显而易见的。
架构
图1a示出了集成电路(IC)结构100的穿过源极/漏极区并且平行于栅极结构截取的截面图。如所示，IC结构100包括源极/漏极区102、第一接触结构104和第二接触结构106，第二接触结构106还包括倾斜的局部互连部分。IC结构100还包括隔离壁结构110，在该实施例中，隔离壁结构110还包括第一绝缘体110a、第二绝缘体110b和导体110c。
多种不同的晶体管器件可以从本文中描述的技术受益，所述晶体管器件包括但不限于各种场效应晶体管(FET)，例如金属氧化物半导体FET(MOSFET)、隧穿FET(TFET)和费米滤波器FET(FFFET)(也称为隧穿源极MOSFET)，仅举几个例子。例如，根据一些实施例，该技术可以用于使n沟道MOSFET(NMOS)器件受益，该器件可以包括n-p-n或n-i-n的源极-沟道-漏极方案，其中“n”指示n型掺杂的半导体材料，“p”指示p型掺杂的半导体材料，并且“i”指示本征/未掺杂的半导体材料(例如，其也可以包括名义上未掺杂的半导体材料，包括例如每立方厘米(cm)小于1E16原子的掺杂剂浓度)。在另一示例中，根据一些实施例，该技术可以用于使p沟道MOSFET(PMOS)器件受益，该器件可以包括p-n-p或p-i-p的源极-沟道-漏极方案。在又一示例中，根据一些实施例，该技术可以用于使TFET器件受益，该器件可以包括p-i-n或n-i-p的源极-沟道-漏极方案。在又一示例中，根据一些实施例，该技术可以用于使FFFET器件受益，该器件可以包括np-i-p(或np-n-p)或pn-i-n(或pn-p-n)的源极-沟道-漏极方案。
另外，在一些实施例中，该技术可以用于使包括诸如平面和/或非平面配置的多种配置的晶体管受益，其中非平面配置可以包括鳍式或FinFET配置(例如，双栅极或三栅极)、栅极全包围(GAA)配置(例如，纳米线或纳米带)或它们的一些组合(例如，珠状鳍状物配置)，以提供几个示例。本文描述的许多示例示出了FinFET，选择它们是为了便于描述。
此外，该技术可以用于使互补晶体管电路受益，例如互补MOS(CMOS)电路，其中该技术可以用于使构成CMOS电路的所包括的n沟道和/或p沟道晶体管中的一个或多个受益。根据一些实施例，可以受益于本文描述的技术的其它示例性晶体管器件包括少至单电子量子晶体管器件。更进一步地，例如，任何这样的器件可以采用为三维晶体以及二维晶体或纳米管的半导体材料。在一些实施例中，该技术可以用于使尺度变化的器件受益，所述器件例如具有在微米(μm)范围内和/或在纳米(nm)范围内的临界尺寸的IC器件(例如形成在22、14、10、7、5或3nm工艺节点或更小处)。
尽管未示出，但是将意识到，可以在半导体衬底上制造IC结构100(以及贯穿本公开描述的其它示例性实施例结构)。在一些实施例中，半导体衬底可以包括体Si衬底(例如，体Si晶片)、绝缘体上硅(SOI)结构或顶层包括Si的任何其它适当的起始衬底，在绝缘体上硅(SOI)结构中，绝缘体/电介质材料(例如，氧化物材料，例如二氧化硅)被夹在两个Si层之间(例如，在掩埋氧化物(BOX)结构中)。在一些实施例中，衬底可以以例如每立方厘米1E16至1E22原子的范围内的掺杂剂浓度掺杂有任何适当的n型和/或p型掺杂剂。例如，衬底的Si可以使用适当的受主(例如硼)进行p型掺杂，或者使用适当的施主(例如磷、砷)进行n型掺杂，掺杂浓度为每立方厘米至少1E16原子厘米。然而，在一些实施例中，例如，衬底可以是未掺杂的/本征的或相对最小掺杂的(例如包括每立方厘米小于1E16原子的掺杂剂浓度)。通常，尽管衬底在本文中被称为Si衬底，但是在一些实施例中，它可以基本上由Si组成，而在其它实施例中，衬底可以主要包括Si，但是也可以包括其它材料(例如，给定浓度的掺杂剂)。还应注意，衬底可以包括相对高质量或器件质量的单晶硅，其提供适当的模板/晶种表面，可以从该表面形成其它单晶半导体材料特征和层。因此，除非另有明确说明，否则本文所述的Si衬底不旨在限于仅包括Si的衬底。
在一些实施例中，根据本公开将显而易见的是，衬底可以包括由(100)、(110)或(111)的米勒指数描述的表面晶体取向或其等同物。尽管在该示例性实施例中，为了便于说明，衬底200被示出为具有与图中的其它层相似的厚度(Y轴方向上的尺寸)，但是在一些实例中，衬底可以比其它层相对更厚，例如具有在1至950微米的范围内(或在20至800微米的子范围内)的厚度，或根据本公开将显而易见的任何其它适当的厚度值或范围。在一些实施例中，衬底可以包括多层结构，该多层结构包括两个或更多个不同的层(在成分上可以或可以不是不同的)。在一些实施例中，在衬底的至少一部分的各处，衬底可以包括一种或多种材料浓度的分级(例如，增大和/或减小)。在一些实施例中，衬底可以用于一个或多个其它IC器件，例如各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种射频(RF)器件、各种传感器或任何其它适当的半导体或IC器件，具体取决于最终用途或目标应用。相应地，在一些实施例中，根据本公开将显而易见的是，本文描述的结构可以被包括在片上系统(SoC)应用中。
在一些实施例中，可以使用任何适当的技术来形成源极/漏极区102，所述技术例如掩蔽在要处理的S/D区之外的区域，蚀刻由衬底形成的鳍状物的至少一部分(即，去除“原生鳍状物”)，以及形成/沉积/生长外延S/D区(例如，使用任何适当的技术，例如CVD、PVD、ALD、VPE、MBE、LPE)。在一些情况下，这些被称为“替换鳍状物”。在一些实施例中，由衬底的材料形成的原生鳍状物不需要被完全去除，而是可以(至少部分地)保留在最终的S/D区中并且可以利用最终的S/D材料掺杂、注入和/或包覆，和/或执行任何其它适当的处理以将它们转换成适当的最终S/D区。在一些实施例中，例如，一个或多个S/D区可以具有包括两个或多个不同层的多层结构。例如，在FFFET配置中，源极区具有双层结构，该双层结构包括例如两个相反掺杂的层(例如，一个是n型掺杂的并且另一个是p型掺杂的)。在一些实施例中，一个或多个S/D区可以包括对一些或所有区域中的一种或多种材料的含量/浓度进行分级(例如，增大和/或减小)。例如，在一些实施例中，可能期望随着形成给定的S/D区而增大分级，以在沟道区附近具有相对较低的掺杂浓度并且在对应的S/D接触部附近具有相对较高的掺杂浓度。
在一些实施例中，可以一次形成一个极性的S/D区，例如对n型和p型S/D区中的一个执行处理，并且然后对n型和p型S/D区中的另一个执行处理。在一些实施例中，根据本公开将显而易见的是，S/D区可以包括任何适当的材料，例如单晶IV族和/或III-V族半导体材料和/或任何其它适当的半导体材料。在一些实施例中，对应于给定沟道区的S/D区可以包括与给定沟道区中所包括的相同族的半导体材料，使得如果给定沟道区包括IV族半导体材料，则对应的S/D区也可以包括IV族半导体材料(无论是相同的IV材料还是不同的IV材料)；然而，本公开不旨在限于此。在一些实施例中，S/D区可以包括任何适当的掺杂方案，例如包括适当的n型和/或p型掺杂剂(例如，浓度在每立方厘米1E16至1E22原子的范围内)。然而，在一些实施例中，例如，至少一个S/D区可以是未掺杂的/本征的或相对最小掺杂的，例如包括每立方厘米小于1E16原子的掺杂剂浓度。
为了提供一些示例性配置，在将给定沟道区的任一侧上的对应S/D区用于MOSFET器件的实施例中，S/D区可以包括相同类型的掺杂剂(例如，其中两者都是p-型掺杂或两者都是n型掺杂)。具体地，在一些实施例中，对于n-MOS器件，所包括的S/D区包括n型掺杂的半导体材料，并且对于p-MOS器件，所包括的S/D区包括p型掺杂的半导体材料。在一些实施例中，对于TFET器件，给定沟道区的S/D区可以相反地掺杂，使得一个是p型掺杂的并且另一个是n型掺杂的。
为了便于描述，栅极结构未在图1a中示出。然而，栅极结构出现在下面描述的其它实施例中，并且将理解的是，在该实施例以及本文中描述的一些其它实施例中，存在栅极结构并且可以使用“后栅极”或“先栅极”技术来制造栅极结构。不管用于形成栅极结构的技术如何，示例性栅极结构可以包括栅极电介质层(例如，包括一个或多个氧化物材料层)和栅极电极(例如，包括多晶硅材料或其它导电材料)。
在一些实施例中，侧壁间隔体，通常被称为栅极间隔体(或简称为间隔体)，可以存在于栅极结构的任一侧。例如，这些间隔体可以帮助确定沟道长度和/或帮助进行替换栅极(“后栅极”)处理。间隔体可以包括任何适当的材料，例如任何适当的电绝缘体、电介质、氧化物(例如，氧化硅)、碳掺杂的氧化物和/或氮化物(例如，氮化硅)材料，如根据本公开将显而易见的。注意，在一些实施例中，例如，可以在虚设栅极堆叠体(其可以或者可以不形成在间隔体之上)之上形成硬掩模(未示出)，以在随后的处理期间保护虚设栅极堆叠体。
在一些实施例中，栅极结构可以包括栅极电介质层和/或栅极电极层，例如，栅极电介质层和/或栅极电极层中的每个可以包括两个或更多个材料层的多层结构。例如，在一些实施例中，例如，可以采用多层栅极电介质来提供从沟道区到栅极电极的更逐渐的电过渡。在一些实施例中，栅极电介质和/或栅极电极可以包括对特征的至少一部分中的一种或多种材料的含量/浓度进行分级(例如，增大和/或减小)。栅极电介质可以是例如任何适当的栅极电介质材料，诸如二氧化硅或高k栅极电介质材料。例如，高k栅极电介质材料的示例包括氧化铪、硅氧化铪、氧化镧、氧化铝镧、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钛钡、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，当使用高k材料时，可以在栅极电介质上执行退火工艺以改善其质量。此外，根据本公开，栅极电极可以包括宽范围的适当的金属或金属合金，例如铝、钨、钛、钽、铜、氮化钛或氮化钽，或其它适当的材料。在一些实施例中，在最终的栅极堆叠体中还可以存在一个或多个附加层，例如一层或多层相对高或低功函数层和/或其它适当的层。可以通过任何适当的工艺来形成栅极结构(包括栅极电介质层和栅极电极层)，包括但不限于溅射、物理气相沉积(PVD)、等离子体辅助化学气相沉积、化学气相沉积(CVD)、原子层沉积(ALD)、MOCVD、MBE等。注意，虽然栅极电介质仅显示在栅极电极下方，但在其它实施例中，栅极电介质也可以存在于栅极电极的一侧或两侧上，以使得例如栅极电介质在栅极电极和一个或两个间隔体之间。根据本公开，许多不同的栅极堆叠体配置将是显而易见的。
本文所述的绝缘层可以由也用于层间电介质和/或浅沟槽隔离层的材料形成。这里可以用于各种绝缘体层的示例性绝缘体材料(例如，绝缘体110a、绝缘体110b、绝缘体124、以及在后续示例中出现的绝缘体材料，例如隔离壁结构310的元件，绝缘体410a、410b、绝缘体524、绝缘体607等)例如包括氮化物(例如Si3N4)、氧化物(例如SiO2、Al2O3)、氮氧化物(例如SiOxNy)、碳化物(例如SiC)、碳氧化物、聚合物、硅烷、硅氧烷或其它适当的绝缘体材料。在一些实施例中，取决于应用，该示例和随后描述的示例中的绝缘体层可以用超低k绝缘体材料、低k电介质材料或高k电介质材料来实施。示例性的低k和超低k电介质材料包括多孔二氧化硅、碳掺杂氧化物(CDO)、有机聚合物(例如全氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)和有机硅酸盐(例如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃)。例如，高k电介质材料的示例包括氧化铪、硅氧化铪、氧化镧、氧化铝镧、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钛钡、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。
用于形成这些各种绝缘体层的技术可以是宽范围的适当的沉积技术中的任一种，包括但不一定限于：物理气相沉积(PVD)；化学气相沉积(CVD)；旋涂/旋压沉积(SOD)；原子层沉积(ALD)；和/或上述任何一项的组合。根据本公开，用于这些层的其它适当的构造、材料、沉积技术和/或厚度将是显而易见的。
返回图1a，第一接触结构104和第二接触结构106在源极/漏极区102与器件级上方的其它互连结构(例如，过孔或金属线)之间建立电接触。第一接触结构104和第二接触结构106可以包括硅化物、锗化物、III-V化合物，它们中的任一种由下面的源极/漏极区102的部分转化形成。在一些实施例中，第一接触结构104第二接触结构106可以包括铝或钨，但是可以使用任何适当的导电金属或合金，例如银、镍-铂、或镍-铝。在一些实施例中，例如，第一接触结构104和第二接触结构106可以包括电阻减小金属和接触插塞金属，或仅包括接触插塞。示例性接触电阻减小金属包括例如镍、铝、钛、金、金-锗、镍-铂、镍铝和/或其它这种电阻减小金属或合金。尽管可以使用任何适当的导电接触金属或合金，但是示例性接触插塞金属包括例如铝、铜、镍、铂、钛或钨或它们的合金。在一些实施例中，如果需要，在第一接触结构104和第二接触结构106中可以存在附加层，例如粘附层(例如，氮化钛)和/或衬层或阻挡层(例如，氮化钽)。在一些实施例中，接触电阻减小层可以存在于给定的S/D区102和第一接触结构104或第二接触结构106中的与其对应的一个之间，例如相对高掺杂(例如，具有每立方厘米大于1E18、1E19、1E20、1E21或1E22原子的掺杂剂浓度)的居间半导体材料层。在一些这样的实施例中，例如，基于对应的S/D区102的所包括的材料和/或掺杂剂浓度，接触电阻减小层可以包括半导体材料和/或杂质掺杂剂。可以使用溅射、物理气相沉积(PVD)、等离子体辅助化学气相沉积、化学气相沉积(CVD)、原子层沉积(ALD)、MOCVD、MBE等中的任一种来形成接触结构的部件(以及用于建立电接触的其它金属层)。
在一些实施例中，如图1a所示，源极/漏极区102被隔离壁结构110隔开。如上所述，隔离壁结构110还可以包括第一绝缘体110a、第二绝缘体110b和导体110c。在一些示例性实施例中，用于形成隔离壁结构110的第一绝缘体110a和第二绝缘体110b的材料可以包括氮氧化物或碳掺杂的氮氧化物、氧化硅或其它适当的材料。在一些示例中，用于形成隔离壁结构110的第一绝缘体110a和第二绝缘体110b的材料可以包括用于形成层间电介质层(未示出)或浅沟槽隔离层(未示出)的任何材料。将理解的是，绝缘壁结构110可以以不同的配置存在于单个管芯上，其中一些绝缘壁结构110包括如上所述的导体110c，而其它绝缘壁结构包括绝缘体而不是导体。
在一些示例中，第一绝缘体110a和第二绝缘体110b可以是在成分上均匀并且共形地涂覆导体110c的单个结构。在一些示例中，第一绝缘体110a可以具有在成分上彼此不同和/或可以具有不同厚度和/或单独形成的顶部部分(例如，与接触结构104/106相邻)或侧面部分(例如，第二绝缘体110b)。在一个示例中，第一绝缘体110a或第二绝缘体110b的顶部部分中的一个可以包括高k电介质材料(例如，氧化铪)或具有过渡层的高k材料(例如，氧化铪和二氧化硅)，或者在执行倾斜蚀刻时提供期望的蚀刻选择性的其它适当材料，如根据本公开将理解的。尽管本文描述的许多示例集中于包括第一绝缘体110a和第二绝缘体110b的不同层的结构，但是应当理解，此处的技术和描述同样适用于在成分上均匀的单个第一绝缘体110a。
与第一接触结构104不同的第二接触结构106包括倾斜的局部互连部分(在图中由虚线椭圆指示)，该倾斜的局部互连部分将对应的源极/漏极区102连接到相邻导体110c。应当理解，导体110c处于器件级(例如，与源极/漏极区102处于同一级)并且不在器件级上方(例如，源极/漏极区102上方的也包括过孔和/或金属线的级)。以这种方式，第二接触结构106用作具有上述优点和益处的“局部互连”。
通过在形成接触结构106之前首先将隔离壁结构110(和任何周围的层)暴露于定向蚀刻，从而形成第二接触结构106的倾斜的局部互连部分。与在源自(或靠近)源极或漏极区102并延伸到隔离壁结构110的区域中的栅极(未示出)平行地执行该定向蚀刻。在一些情况下，该“向下”蚀刻也可以被定向为具有对角线分量，从而形成第一绝缘体110a和第二绝缘体110b的对角线前边缘(在图1a的截面轮廓中示出)。定向蚀刻暴露出导体110c的一部分，从而能够在器件级在导体110c和第二接触结构106之间实现局部互连。
在使用对角线或倾斜蚀刻的示例中，用于执行该对角线或倾斜的定向蚀刻的技术包括但不限于选择性化学蚀刻、离子铣削或注入溅射、或干法/等离子体蚀刻。在一个示例性实施例中，将对光刻掩模进行图案化，以暴露出隔离壁结构(或其它结构)的待蚀刻部分。在一些示例中，可以在衬底的整个表面之上将溅射注入束光栅化，或者可以将定向施加的蚀刻剂施加在衬底的整个表面上，以蚀刻或溅射结构的未被图案化掩模覆盖的部分。在其它示例中，将蚀刻剂均匀且同时地施加到衬底的整个表面，以蚀刻结构的未被图案化掩模覆盖的部分。离子源产生离子束，该离子束被定向在以下任一个范围内的入射角A，并根据图中所示的方案进行测量：从15°至75°；从25°到65°；从30°到60°；从40°到50°。应当理解，以类似的方式测量的相似的入射角可以应用于以下任何示例。磁场可以用于聚焦作为该过程的部分而产生的任何带电粒子和/或电荷载流子。束电流和电压可以被独立地控制以获得所需的离子能量(以电子伏特表示)和/或束电流密度(以安培/cm2表示)。考虑到制造中采用的材料，可以采用任何适当的离子能量和束电流密度。例如，根据一些特定实施例，在溅射束中，可以采用e15/cm2至e17/cm2的剂量，以去除第一绝缘体110a和/或第二绝缘体110b的由掩模暴露的上述部分。如上所述，其它技术也可以用于去除上述材料，以创建倾斜的局部互连部分。例如，加速的离子可以轰击第一绝缘体110a的被对应地图案化的光刻掩模暴露的表面，并且通过该轰击来去除第一绝缘体110a的原子和/或分子，直到导体110c被暴露。在任何这些示例性技术中，可以经由加速电压和用于形成离子的气体的流速(也被测量为电流)来精确控制材料被去除的速度和程度。这些因素还控制了离子化的粒子的入射矩，其控制了被去除的物质的选择性。在一些实施例中，倾斜蚀刻工艺还可以去除导体区110c的一部分。
各种其它技术也可以与上述减法技术结合使用，以控制在去除第一绝缘体110a和/或第二绝缘体110b的一部分期间在离子铣削、溅射、干法蚀刻(或其它技术)期间所形成的角度。例如，被蚀刻的集成电路结构可以被安装在旋转台组件上，以允许旋转轴控制，该旋转轴控制可以部分地用于控制离子束的入射角。替代地，可以采用一个或多个可铰接的反射镜以达到蚀刻剂(例如离子束)的期望入射角。
虽然图1a(和其它附图)中所示的倾斜部分的角度为45°，但是应当理解，形成的角度可以是在从10°至80°或从15°至75°的范围内的任何适当角度。所选择的角度的值可以受到如下因素的影响，所述因素包括但不限于用于暴露导体110c的足以提供期望的电特性(例如，电阻、信号完整性)的期望区域的角度。倾斜的侧壁可以在垂直方向和水平方向上都具有处于以下任何范围内的尺寸：从0.5nm至1nm；从0.75nm到1.5nm；从1nm到3nm；大于2nm。
一旦导体110c被暴露，就可以使用上述的任何技术和材料来沉积用于形成接触结构106的材料。接触结构106的材料沉积在先前被通过定向蚀刻去除的第一绝缘体110a和第二绝缘体110b中的一个或多个占据的区域中。这形成了图1a中所示的局部互连部分，并且在接触结构106和导体110c之间建立了局部电接触。
图1b示出了集成电路(IC)结构108的穿过源极/漏极区并平行于栅极结构截取的截面图。上面已经在IC结构100的上下文中描述了IC结构108中存在的许多元件，并且不需要进一步解释。
部分地，提供图1b以示出倾斜的局部互连部分可以相对于周围结构(例如，相对于第一接触结构104、第二接触结构106和隔离壁结构110)处于任何取向。如所示，图1b是第二接触结构106的与图1a所示的一侧相反的一侧。此外，IC结构108包括第二接触结构106，相对于图1a所示的示例性第二接触部，该第二接触结构106更薄(例如，从源极/漏极区102的近表面测量)。该较薄的第二接触结构106可以在其上容纳一层，例如图1b所示的第三绝缘体124。
图1c示出了从图1a中所指示的角度的示例性IC 100的截面的平面图。如上所述，图1c示出了第二接触部106与导体110c之间的连接，以提供从源极/漏极区到相邻导电结构的局部互连，而没有延伸到器件级上方。可以看出，接触结构106的顶部部分延伸超过栅极间隔体112a和栅极电极112c的外围，并且在隔离壁结构110的外围之上延伸。如参考图1a、1b将理解的，第二接触结构106向隔离壁结构110的横向延伸导致第二接触结构106的倾斜的局部互连部分与隔离壁结构110内的导体110c之间的接触(如上所述)。
图2a示出了集成电路(IC)结构200的穿过沟道并垂直于栅极截取的截面图。示例性IC结构200包括半导体主体(例如，鳍状物、纳米线、纳米带)201、源极和漏极区202、第一接触结构204、第二接触结构206和栅极结构212，栅极结构212包括栅极间隔体212a、栅极电介质212b、栅极电极212c和栅极接触金属212d。上面已经描述了用于形成IC结构200的这些各种元件的成分和技术。
提供示例性IC结构200以示出倾斜的局部互连部分可以与不同的导电结构相关联并且在器件级连接半导体器件的各种部件。示例性IC结构200包括倾斜的局部互连部分作为第二接触结构206的部件，该第二接触结构206在该示例中在漏极区202和栅极接触金属212d之间提供局部连接。与前述示例一样，倾斜的局部互连部分在器件层而不是器件层上方连接IC结构200的这些元件。
与包括在源极/漏极区接触结构106和隔离壁结构110内的导体110c之间的倾斜的局部互连部分的上述示例不同，示例性IC结构200被示为在接触金属层206a之上具有经由倾斜的局部互连部分连接漏极区202和栅极接触金属212d的金属连接器206b。换句话说，在形成金属连接器206b之前，通过去除栅极间隔体212a和栅极电介质212b的一部分以暴露栅极接触金属212d来形成金属连接器206b的倾斜的局部互连部分。在该配置中，倾斜的局部互连部分越过栅极间隔体212a和栅极电介质212b的施加倾斜蚀刻之后剩余的部分。
图2b是根据本公开的实施例的示例性IC结构的电路图222。如图所示，根据本公开的实施例，使用金属连接器206b的内部的倾斜的局部互连将晶体管器件之一的漏极区202连接到栅极结构212。
图2c示出了集成电路(IC)结构207的穿过沟道并垂直于栅极截取的截面图。示例性IC结构207包括半导体主体(例如，鳍状物、纳米线、纳米带)201、源极和漏极区202、第一接触结构204、第二接触结构206和栅极结构212，栅极结构212包括栅极间隔体212a、栅极电介质212b、栅极电极212c和栅极接触金属212d。上面已经描述了用于形成IC结构207的这些各种元件的成分和技术。
与图2b很类似，提供图2c以示出当使用倾斜的局部互连部分在器件级在相邻结构之间建立连接时能够使用的配置的多样性。在示例性IC结构207中，局部倾斜的互连部分与和源极区202相关联的接触金属206a之上的金属连接器层206b相关联(并且在一些情况下，与之成一体)。该局部倾斜的互连部分建立与半导体主体201之上的栅极接触金属212d的接触。
还提供图2d以示出在本公开的各种实施例中可能的配置的多样性。在示例性IC结构211中，局部倾斜的互连部分与栅极电极226c之上的栅极接触金属层226d相关联(并且在一些情况下，与之成一体)。该局部倾斜的互连部分建立了与漏极区202之上的接触金属204a和金属连接器204b两者的接触。此外，与图1b所示的配置类似，栅极接触金属226d设置在栅极绝缘体层226e和栅极电极层226c之间。
图2e是在本公开的各种实施例中可能的配置的变化的另一实施例图示。如图所示，倾斜的局部互连部分与第二接触结构206相关联，并且更具体地与接触金属206a相关联，并在该图的参照系中向左延伸以接触栅极电极212c。以这种方式，倾斜的局部互连部分在栅极间隔体212a和栅极电介质层212b的剩余部分之上延伸。
图2f示出了从图2e中所示的角度的示例性IC 213的截面的平面图。图2f示出了第二接触结构206与栅极结构212、226c之间的连接，以提供从漏极区(和/或可选的源极区)到相邻晶体管的局部互连，而没有延伸超过器件级，如上所述。可以看出，接触结构206的顶部部分延伸超过漏极区202(图2e所示)的外围，并且延伸超过了距离d(也在图2e中指示)，以在栅极间隔体212a和栅极电介质212b之上延伸。将理解，该配置导致第二接触结构206的倾斜的局部互连部分与先前通过蚀刻(如上所述)暴露的栅极电极212c之间的接触。在该视图中还将栅极结构226示出为包括连接到相邻接触结构204的倾斜的局部互连部分。在该视图中还示出了隔离壁结构210。
图3示出了示例性IC 300的截面的平面图，该IC 300包括多个倾斜的互连部分，该互连部分在示例性IC 300内的不同类型的导电结构之间建立连接。在该示例中，所建立的器件级互连在源极/漏极与栅极之间并且在源极/漏极/栅极与隔离壁内的导体之间。如图所示，栅极结构326(其可以包括栅极间隔体326a)包括两个倾斜的局部互连部分——一个对应于栅极结构326本身并建立通往隔离壁结构310内的导体310的连接，并且另一个对应于接触结构306并在栅极结构326和源极/漏极区306之间建立接触。
方法
图4a-图5d示出了根据本公开的一些实施例的逐步制造的各种示例性结构。首先转向图4a和图4b，类似于图1a和图1b所示那些的IC结构400被示出。在该制造阶段，IC结构400包括源极/漏极区402和隔离壁结构410，隔离壁结构410包括绝缘体层410a、410b和导体410c。上面已经在其它附图的上下文中描述了这些元件。
如该图所示，并且如上所述，IC结构400被暴露于某种形式的倾斜的定向蚀刻工艺，无论是溅射、离子铣削、等离子体/干法蚀刻还是湿法化学蚀刻。在所示的示例中，倾斜的定向蚀刻工艺是与溅射、离子铣削或等离子/干法蚀刻中的任一种相关联的束的倾斜的定向蚀刻工艺。该定向蚀刻去除了源极/漏极区402的部分以及隔离壁结构410的侧壁的一部分。
图4b示出了去除隔离壁结构410的一部分并且更具体地去除绝缘体410a和绝缘体410b的部分以暴露导体410c的对应部分。如上所述，角度A(如图4b所示)可以在以下范围中的任何范围内：从30°至60°；从30°到50°；从40°到50°；从45°到60°。图4b中还指示了绝缘体层410b的厚度(厚度W1)和410c的厚度(厚度W2)，以及绝缘体410a的侧壁厚度，其是各个层410b和410c的近似值(厚度W3)。厚度W1可以在以下范围中的任何范围内：从0.5nm至1nm；从0.75nm到1.5nm；从1nm到3nm；大于2nm。厚度W2可以在以下范围中的任何范围内：从0.5nm至1nm；从0.75nm到1.5nm；从1nm到3nm；大于2nm。厚度W3可以在以下范围中的任何范围内：从1.5nm至3nm；从0.75nm到5nm；从1nm到5nm；大于3nm。
图4c示出了在形成接触结构406之后的示例性IC结构400。如上所述，接触结构406的形成同时形成了接触结构406的倾斜的局部互连部分，该局部互连部分使导体410c与接触结构406电接触，并且因而与源极/漏极区402电接触。
图5a和图5b示出了与图4a中所描绘的情况类似的情况，主要区别是示例性IC器件500内的不同结构暴露于蚀刻剂。首先转向图5a，示例性IC器件500包括在半导体主体506之间的源极/漏极区502。在源极/漏极区502之上的是金属接触部504a。在半导体主体506之上的是对应的栅极结构512，栅极结构512包括栅极电极512c、栅极接触金属512d和栅极绝缘体512e。
类似于图4a和图4b的描述，使栅极结构512的侧壁、以及更具体地包括栅极间隔体512a的一部分和栅极电介质层512b的侧壁暴露于定向蚀刻。图5b示出了去除栅极结构512的一部分、并且更具体地去除了栅极间隔体512a和栅极电介质512b的部分，以暴露栅极接触金属512d和栅极绝缘体512e的部分。与前述示例中的任何示例一样，掩模用于保护不打算被蚀刻的结构。为了描述清楚起见，从图中省略了掩模，但是应当理解，除了要蚀刻的那些之外，任何保护性掩模都将覆盖所描绘的结构。蚀刻剂束可以被提供入射角A(如图5b所示)并且可以在以下范围中的任何范围内：从30°至60°；从30°到50°；从40°到50°；从45°到60°。图5b中还指示了栅极电介质512b的厚度(厚度W1)、栅极间隔体512a的厚度(厚度W3)以及这两者一起的侧壁厚度(厚度W4)。在一些情况下，在蚀刻之后可以存在栅极结构512的侧壁绝缘层的剩余部分。该“剩余部分”(或简称为“剩余物”)的厚度由W3指示。应当理解，在一些示例中，由于自然工艺变化、处理条件的偏差(例如，所去除的材料的成分变化、掩模误差、蚀刻剂能力的波动)或先前蚀刻的材料的重新形成的原因，可能存在剩余部分。无论形成剩余部分的机制如何，其形成都意味着在形成倾斜的局部互连之后，绝缘体的部分都在倾斜的局部互连部分上方和下方。
厚度W1可以在以下范围中的任何范围内：从0.5nm至1nm；从0.75nm到1.5nm；从1nm到3nm；大于2nm。厚度W2可以在以下范围中的任何范围内：从0.5nm至1nm；从0.75nm到1.5nm；从1nm到3nm；大于2nm。厚度W3可以在以下范围中的任何范围内：从0.5nm至1nm；从0.75nm到1.5nm；从1nm到3nm；大于2nm。厚度W4可以在以下范围中的任何范围内：从1.5nm至3nm；从0.75nm到5nm；从1nm到5nm；大于3nm。
图5c示出了具有倾斜的局部互连部分的金属连接器506b的沉积，该局部互连部分在接触金属506a和栅极金属接触部512d之间建立接触。在该示例中，倾斜的局部互连部分还可以与栅极接触金属512d之上的栅极绝缘体512e进行(直接或间接的)物理接触，以及与栅极间隔体512a和栅极电介质层512b的被蚀刻剂暴露的顶表面进行(直接或间接的)物理接触。还要注意，上述剩余物在该处理阶段仍然存在。
图5d示出了示例性IC结构500，绝缘体层524形成在金属连接器506b之上或上。如图所示，绝缘体层524的形式与金属连接器506B之上的空间共形，该空间包括与从栅极绝缘体512e突出的剩余部分共形。
图6是可以包括上述倾斜的局部互连部分的另一个实施例。示例性IC600是堆叠的集成电路，其中上部器件620堆叠在下部器件630之上，并且绝缘体区607设置在其间。示例性IC 600还示出了可以从包括倾斜的局部互连部分受益的不同的器件类型。具体地，下部器件630被配置为“栅极全包围”或GAA器件(例如，具有为纳米带或纳米线并且被栅极电极结构围绕的半导体主体)。尽管该配置不同于先前描述的示例，但是除了半导体器件的其它类型和配置之外，GAA器件还可以包括如本文所述的倾斜的局部互连部分。
下部器件630包括源极区601、漏极区602、接触结构606、纳米线603a、603b和603c以及栅极结构612，栅极结构612还包括栅极间隔体612a、栅极电介质层612b和栅极电极612c。在绝缘体区607(可以由上述用作绝缘体层的任何材料制成)的相对侧上，上部器件620包括源极区621、漏极区622、设置在其间的半导体主体626、源极/漏极接触结构626和栅极结构632，栅极结构632还包括栅极间隔体632a、栅极电介质层632b和栅极电极632c。
可以看出，接触结构606和下部器件包括倾斜的局部互连部分，该局部互连部分在接触结构606和与纳米线603a相关联的栅极电极612C之间建立接触。
类似地，上部器件620包括倾斜的局部互连部分，该局部互连部分在接触结构626和栅极电极之间建立接触。
拼合过孔
用于集成电路内的互连的另一种技术和架构是“拼合过孔”，其示例在图7a和图7b中示出。将理解的是，包括拼合过孔的实施例可以用于在集成电路内建立电连接，在其中更传统的互连布置可能是挑战性的。例如，如上所述，在某些情况下，互连结构对准(例如，在堆叠的过孔之间，在堆叠的过孔和金属线之间)可以具有仅几纳米内的高精度，以建立电连接。使用诸如图7a和图7b中所示的拼合过孔在未必同轴或同心的结构的面对的外围表面上建立电连接。与外围表面近似正交(例如，以从45°至90°的角度)的拼合过孔结构的端表面可以与源极/漏极接触部或其它导电结构接触或以其它方式连接。在一些示例中，这些结构可以是“自对准”的(降低了在其它情况下成功图案化过孔所需的精度)。这降低了由于未对准而造成的不良电连接(以及因电迁移导致的不良的长期可靠性)的风险。
将理解的是，在结合图7a和图7b的上下文所更详细描述的图7a和图7b中示出的示例被示出为已经从器件的“背面”进行了处理。即，源极/漏极区(以及其它结构)生长或形成在衬底上，然后被去除。应当理解，下面描述的架构和方法可以适用于“正面”处理。
首先转向图7a，示出了示例性器件700。该示例性器件包括隔离壁703、包括在绝缘体层707a内的内部导体707b的隔离壁707、在隔离壁703和隔离壁707之间的源极/漏极区701、在源极/漏极区701上的源极/漏极接触部705、蚀刻停止层(ESL)711、713、绝缘体层715和导电部分717，并且散布在电介质材料719内。上文在前面的描述中已经描述了许多这些特征，它们同样适用于示例性器件700。此外，以下在示出了示例性制造方法的图8a-图8k的上下文中给出了对许多这些元件的附加描述。
从图7a中可以看出，拼合过孔结构709的外围表面与金属结构717的面对的外围表面相邻并且电接触。该“并排”配置可以提高在小型互连特征(例如，直径或特性特征尺寸小于10nm)、紧密间隔的特征(例如，中心到中心间距为10nm或更小)之间建立电连接、和/或在IC的密集填充的区域中对准结构的能力，所有这些可能难以进行光刻图案化。
图7b示出了包括拼合过孔的半导体器件702的替代实施例。器件702包括在隔离壁结构707内的导体707b与拼合过孔结构721之间的电连接。如图7a所示，在外围表面相邻、但不是同轴或同心对准的结构之间进行电连接。
图8a-8k示出了示例性器件700的制造方法的各个阶段。首先转向图8a，在衬底(未示出)上形成外延源极/漏极701。外延源极/漏极701的形成可以包括上述任何技术(例如，“替换”源极/漏极层的外延生长，蚀刻/掺杂以产生“原生”源极/漏极)。外延源极/漏极701设置在第一隔离壁703与第二隔离壁结构707之间，第二隔离壁结构707形成为包括绝缘体层707a内的金属层707b。可以使用上述的光刻图案化技术和沉积技术来形成这些结构。如上所述，源极/漏极接触部705形成在外延源极/漏极701之上。同样如上所述，源极/漏极接触部705可以由导电金属、锗化物、硅化物、其组合制成，并且可以包括一层或多层。然后蚀刻停止层711形成在源极/漏极接触部705上。该蚀刻停止层711可以由氮化物、碳化物或其它抵抗减法制造工艺(例如湿法或干法蚀刻)的材料形成。
图8b示出了在图8a所示的架构之上的几个附加层的形成。这些附加层包括在暴露的蚀刻停止层711之上、以及在隔离壁703和隔离壁707的暴露表面(包括绝缘体层707a和导体707b的暴露表面)之上形成另一蚀刻停止层713。然后可以在蚀刻停止层713上形成绝缘体层715。绝缘体层715可以由氮化物、硅化物或氧化物以及本文所述的其它许多绝缘体层形成。“硬掩模”823形成在绝缘体715上。通常由氧化物或氮化物成分形成的该硬掩模823在诸如干法蚀刻的减法制造工艺期间为下面的层(在该情况下例如绝缘体层715)提供附加的保护。
图8c示出了在硬掩模上形成图案化的“支柱”825。可以通过在硬掩模823上沉积一层非晶硅(例如，通过气相沉积、溅射、eBeam或其它沉积技术)并图案化该层以产生如图所示的支柱825的结构，来形成该支柱825。将理解，支柱825是因其相对于相邻材料的蚀刻选择性而被挑选的材料，其可以用于增强具有期望间距的结构的制造。
图8d示出了在支柱825之上施加一层光致抗蚀剂806。应当理解，光致抗蚀剂806可以包括一层光敏材料，在一些示例中，光敏材料在暴露于选定波长的辐射时聚合或解聚。光致抗蚀剂的成分为响应于暴露于辐射而聚合还是解聚取决于光致抗蚀剂旨在形成通过经由居间光刻掩模(或“标线”)暴露于辐射而形成的图案的“负”图像还是“正”图像。在该情况下，在与对应的标线配对时，任一类型的成分都是适当的。
如图8e所示，在该情况下，对光致抗蚀剂806进行图案化，以暴露硬掩模823的一部分和支柱825的一个部件的一部分。硬掩模823、绝缘体715、蚀刻停止层713和蚀刻停止层711都被部分蚀刻(硬掩模823防止或最小化对这些层的剩余部分的去除)，以暴露源极/漏极接触部705的一部分。该构造如图8f所示。应当理解，在某些情况下，可以使用定向蚀刻(例如，包括离子或其它加速粒子的聚焦束的“干法”蚀刻)来促进仅去除这些层的与图8e中所示的光致抗蚀剂806中的间隙对准的部分。注意，所使用的蚀刻对于支柱是选择性的，因此优选地去除光致抗蚀剂806比去除支柱结构825中的材料更快。
如图8g所示，形成与源极/漏极接触部705电接触的一个或多个材料层，从而形成拼合过孔结构709的第一部分。在一些示例中，可以在图8f的暴露表面上形成均厚材料层，然后选择性地蚀刻该均厚材料层以产生如图8g所示的拼合过孔结构709。如将理解的，拼合过孔结构709的形成具有“自对准”方面，因为周围的层自然地形成用于所沉积的材料的容器。拼合过孔结构709的成分可以包括上述用于接触层中的任何材料和层(例如，诸如氮化物、碳化物和碳氮化物的导电阻挡层、诸如钛、铝、铜的导电金属以及导电金属间化合物，例如氮化钽和氮化钛)。可以使用包括溅射、化学气相沉积等在内的上述任何技术来形成拼合过孔结构709。
现在转到图8h，去除光致抗蚀剂806的层的剩余部分，并且使用上面描述的用于形成绝缘体层的任何材料和技术在拼合过孔结构709之上形成绝缘体层829(例如，氧化铝)。可以选择对非晶硅具有蚀刻选择性的绝缘体层829。如图8i中所示，可以使用对多晶硅(或用于形成支柱825的材料)具有选择性的蚀刻来去除支柱825的剩余部分，从而暴露绝缘体715的对应部分。此外，去除硬掩模823的一部分以暴露绝缘体715的与拼合过孔结构709接触的一部分。如果去除了任何的绝缘体715，则在暴露拼合过孔结构709之前停止去除。
图8j示出了光刻掩模831的形成，该光刻掩模覆盖绝缘体829的暴露部分、绝缘体715的一些部分、以及层823的暴露的外围表面。至于光刻掩模的以上描述，掩模831可以例如是可以通过优选地去除掩模材料的蚀刻成分来去除的光敏材料或“硬掩模”材料。
如图8k所示，可以去除绝缘体715的暴露部分以暴露拼合过孔结构709。然后可以去除掩模831。然后可以在如图8j的上下文中所描述的去除层时留下的空白区域中形成导电材料层717。这完成了拼合过孔结构709的形成，其中，拼合过孔709的外围表面与金属层717的外围表面(直接或间接)接触，拼合过孔709在该位置可以被认为是互连，无论是过孔还是金属线。注意，如上所述，这些结构不是同轴、共线或同心对准的。可以在图8k所示的器件的一侧或两侧上(例如，在源极/漏极701和/或金属层717的暴露表面中的一个或两个上)形成与半导体器件相关联的附加层(例如，“后段制程”互连层、堆叠的半导体器件)。可选地，可以通过蚀刻来选择性地去除绝缘体829，并用电介质材料(例如，低k电介质)代替。
尽管未示出，但是应当理解，与拼合过孔结构709接触的金属层717的互连部分可以连接至其它互连结构。此外，将理解的是，拼合过孔结构709和与其接触的金属层717可以用作导管以向具有源极/漏极701作为部件的半导体器件供电。在其它示例中，这些结构可以用作信号的通路。尽管未示出，但是应当理解，拼合过孔结构不限于所示的示例，而是可以适于建立与“后段制程”互连(例如，金属线和过孔)、栅极电极结构、以及IC器件内的其它导电结构的电连接。
示例性系统
图9是根据本公开的一些实施例的用本文所公开的一个或多个集成电路结构实施的示例性计算系统。可以看出，计算系统900容纳母板902。母板902可以包括多个部件，包括但不限于处理器904和至少一个通信芯片906，处理器904和至少一个通信芯片906中的每者可以物理和电气耦合到母板902或以其它方式集成在母板902中。应当理解，母板902可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统900的唯一板等。
取决于其应用，计算系统900可以包括一个或多个其它部件，该一个或多个其它部件可以或可以不物理和电耦合到母板902。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)器件、罗盘、加速计、陀螺仪、扬声器、照相机和大容量存储器件(例如硬盘驱动器、光盘(CD)、数字多功磁盘(DVD)，等等)。计算系统900中包括的任何部件可以包括根据示例性实施例配置的一个或多个集成电路结构或器件(例如，以包括如本文中以各种方式提供的倾斜的局部互连部分和/或拼合过孔)。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片906可以是处理器904的部分或以其它方式集成到处理器904中)。
通信芯片906实现了用于向和从计算系统900传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传送数据的电路、器件、系统、方法、技术、通信信道等。该术语并不暗示相关联的器件不包含任何电线，尽管在一些实施例中它们可能不包含。通信芯片906可以实施多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生词、以及指定为3G、4G、5G及更高版本的任何其它无线协议。计算系统900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片906可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。在一些实施例中，通信芯片906可以包括一个或多个晶体管结构，该晶体管结构具有如本文中以各种方式描述的栅极堆叠体和接入区极化层。
计算系统900的处理器904包括封装在处理器904内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用如本文中以各种方式描述的一个或多个集成电路结构或器件实施的机载电路。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
通信芯片906还可以包括封装在通信芯片906内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括如本文中以各种方式描述的一个或多个集成电路结构或器件。如根据本公开将理解的，注意，多标准无线能力可以直接集成到处理器904中(例如，其中任何芯片906的功能集成到处理器904中，而不是具有单独的通信芯片)。进一步注意，处理器904可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器904和/或通信芯片906。同样，任一个芯片或芯片组都可以具有集成在其中的多种功能。
在各种实施方式中，计算系统900可以是膝上型电脑、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频录像机、或处理数据或采用如本文中以各种方式描述的使用所公开的技术形成的一个或多个集成电路结构或器件的任何其它电子器件。
其它示例性实施例
以下示例涉及另外的实施例，由此许多置换和配置将显而易见。
示例1是一种集成电路结构，包括：源极区和漏极区；源极区之上的第一导电结构和漏极区之上的第二导电结构，第一导电结构和第二导电结构包括第一导电材料；第三导电结构，其包括第二导电材料；以及电介质结构，其包括在横向上处于第三导电结构与第一导电结构或第二导电结构中的一个之间的电介质材料，其中第一导电结构或第二导电结构中的一个的一部分横向延伸穿过电介质结构并且接触第三导电结构的侧壁，所述部分的长度为1nm或更长，并且具有相对于垂直平面测量的角度在15°至75°之间的表面。
示例2包括示例1的主题，其中，第一导电结构、第二导电结构和第三导电结构在集成电路结构的器件层内。
示例3包括示例1或2的主题，其中，所述部分在电介质结构的第一部分上方并且在电介质结构的第二部分下方。
示例4包括前述示例中任一个的主题，其中，第一导电结构或第二导电结构中的一个是包括金属的插塞。
示例5包括前述示例中任一个的主题，其中，第一导电结构或第二导电结构中的一个包括第一部分和第二部分，第一部分包括第一金属并且第二部分包括与第一金属不同的第二金属。
示例6包括前述示例中任一个的主题，其中，第三导电结构是至少部分在隔离壁结构内的导体。
示例7包括示例1-5中任一个的主题，其中，第三导电结构是栅极电极。
示例8包括示例1-5中任一个的主题，其中，第三导电结构是栅极电极之上的栅极接触部。
示例9包括前述示例中任一个的主题，其中，所述部分具有从1nm至10nm的长度。
示例10包括前述示例中任一个的主题，其中，电介质结构包括栅极电介质层和栅极间隔体中的一个或两个。
示例11包括示例1-9中任一个的主题，其中，电介质结构包括至少一层隔离壁结构。
示例12包括前述示例中任一个的主题，还包括在源极区和漏极区之间的半导体主体，所述半导体主体在第三导电结构的至少一部分下方。
示例13包括前述示例中任一个的主题，其中，半导体主体是鳍状物。
示例14包括示例1-12中任一个的主题，其中，半导体主体是一个或多个纳米线和/或纳米带。
示例15包括前述示例中任一个的主题，其中，第一导电材料和第二导电材料是相同的材料。
示例16是一种集成电路器件，包括前述示例中任一个的集成电路结构。
示例17是一种印刷电路板，包括前述示例中任一个的集成电路结构。
示例18是一种电子系统，包括前述示例中任一个的集成电路结构。
示例19是一种集成电路结构，包括：源极或漏极区；栅极结构，其包括栅极电介质、栅极间隔体和一种或多种金属；以及在源极或漏极区之上的接触结构，其中，所述栅极结构的一部分横向延伸穿过栅极电介质和栅极间隔体中的一个或两个，并且接触所述接触结构的侧壁，所述部分的长度为1nm或更长，并且具有相对于垂直平面测量的角度在15°和75°之间的表面。
示例20包括示例19的主题，其中，接触结构和栅极结构在集成电路结构的器件层内。
示例21包括示例19或20中任一个的主题，其中，所述部分在包括栅极电介质和栅极间隔体中的一个或两个的第一部分上方，并且在包括栅极电介质和栅极间隔体中的一个或两个的第二部分下方。
示例22包括示例19-21中任一个的主题，其中，接触结构是包括金属的插塞。
示例23包括示例19-22中任一个的主题，其中，接触结构包括第一部分和第二部分，第一部分包括第一金属并且第二部分包括与第一金属不同的第二金属。
示例24包括示例19-23中任一个的主题，其中，栅极结构的横向延伸的部分是栅极电极。
示例25包括示例19-23中任一个的主题，其中，栅极结构的横向延伸的部分是栅极电极之上的栅极接触部。
示例26包括示例19-25中任一个的主题，其中，所述部分具有从1nm至10nm的长度。
示例27包括示例19-26中任一个的主题，其中，栅极结构的所述部分横向延伸穿过栅极电介质和栅极间隔体两者。
示例28包括示例19-27中任一个的主题，还包括与源极或漏极区相邻的半导体主体，该半导体主体在栅极结构的至少一部分之下。
示例29包括示例19-28中任一个的主题，其中，半导体主体是鳍状物。
示例30包括示例19-28中任一个的主题，其中，半导体主体是一个或多个纳米线和/或纳米带。
示例31包括示例19-30中任一个的主题，其中，接触结构和栅极结构的横向延伸的部分是相同的材料。
示例32是一种集成电路器件，包括示例19-31中任一个的集成电路结构。
示例33是一种印刷电路板，包括示例19-32中任一个的集成电路结构。
示例34是一种电子系统，包括示例19-33中的任一个的集成电路结构。
示例35是一种集成电路器件结构，包括：源极区和漏极区；源极区之上的第一接触结构和漏极区之上的第二接触结构；具有与第一接触结构或第二接触结构中的一个接触的第一表面的拼合过孔结构，该拼合过孔具有相对于第一表面成45°至90°的角度的第二表面；以及具有与拼合过孔结构的第二表面接触的外围表面的导体。
示例36包括示例35的主题，其中，导体不与拼合过孔结构同心地对准。
示例37包括示例35或36中任一个的主题，还包括连接到导体的电源电路。
示例38包括示例35或36中任一个的主题，还包括连接到导体的信号电路。
示例39包括示例35-38中任一个的主题，其中，拼合过孔结构的第一表面是拼合过孔结构的顶表面或底表面，并且拼合过孔结构的第二表面是拼合过孔结构的侧壁表面。
示例40包括示例35-39中任一个的主题，其中，拼合过孔结构位于器件层的背面，器件层包括源极区和漏极区，集成电路器件结构还包括器件层上方的一个或多个互连层。
示例41是一种集成电路器件，包括：栅极结构；具有与栅极结构接触的第一表面的拼合过孔结构，该拼合过孔具有相对于第一表面成45°至90°的角度的第二表面；以及具有与拼合过孔结构的第二表面接触的外围表面的导体。
示例42包括示例41的主题，其中，导体不与拼合过孔结构同心地对准。
示例43包括示例41或42中任一个的主题，还包括连接至导体的电源电路。
示例44包括示例41或42的主题，还包括连接至导体的信号电路。
示例45包括示例41-44中任一个的主题，其中，拼合过孔结构的第一表面是拼合过孔结构的顶表面或底表面，并且拼合过孔结构的第二表面是拼合过孔结构的侧壁表面。
示例46包括示例41-45中任一个的主题，其中，拼合过孔结构在器件层的背面，所述器件层包括源极区和漏极区，所述集成电路结构还包括器件层上方的一个或多个互连层。
示例47是一种用于制造集成电路结构的方法，该方法包括：形成源极区和漏极区；形成与源极区或漏极区横向相邻的导电结构；形成在横向上处于导电结构与源极区和漏极区中的一个之间的电介质结构；使电介质结构的处于源极区或漏极区中的一个上方的一部分暴露；去除所暴露的电介质结构的至少一些，所述去除暴露了导电结构的侧壁部分；以及在源极区或漏极区中的所述一个之上沉积导电材料，该导电材料将导电结构的暴露的侧壁部分连接到源极区或漏极区中的所述一个。
示例48包括示例47的主题，其中，去除所暴露的电介质结构的至少一些包括使所暴露的电介质结构的至少一些暴露于高能粒子束。
示例49包括示例48的主题，其中，以相对于垂直平面成15°至75°之间的角度提供高能粒子束。
示例50包括示例48的主题，其中，束直径小于电介质结构的所暴露部分的高度，因此去除留下了剩余部分。
示例51是一种用于制造集成电路结构的方法，该方法包括：形成源极区和漏极区；在源极区或漏极区之上形成接触结构；形成与源极区和漏极区横向相邻的电介质结构；暴露电介质结构的处于沟道区上方的一部分，沟道区在源极区和漏极区之间；去除所暴露的电介质结构的至少一些，该去除暴露了接触结构的侧壁部分；以及在沟道区之上沉积导电材料，该导电材料连接触结构的所暴露的侧壁部分。
示例52包括示例51的主题，其中，去除所暴露的电介质结构的至少一些包括使所暴露的电介质结构的至少一些暴露于高能粒子束。
示例53包括示例52的主题，其中，以相对于垂直平面成15°至75°之间的角度提供高能粒子束。
示例54包括示例52的主题，其中，束直径小于电介质结构的所暴露部分的高度，因此去除留下了剩余部分。
示例55是一种用于制造集成电路结构的方法，该方法包括：形成第一导电结构；形成具有第一表面和第二表面的拼合过孔结构，所述第一表面在第一导电结构的至少一部分上，第一表面和第二表面彼此成45度至90度的角度；以及形成与拼合过孔结构的第二表面电接触的第二导电结构。
示例56包括示例55的主题，其中，拼合过孔结构和第二导电结构不共线或同心对准。
示例57包括示例55或56中任一个的主题，其中，第一导电结构是源极或漏极中的一个。
示例58包括示例55或56中任一个的主题，其中，第一导电结构是栅极电极结构。
示例59包括示例55-58中任一个的主题，其中，第二导电结构是金属线或导体中的一个。
示例60包括示例55-59中任一个的主题，还包括第一导电结构和拼合过孔结构之间的接触部。

Claims (25)

1.一种集成电路结构，包括：
源极区和漏极区；
所述源极区之上的第一导电结构和所述漏极区之上的第二导电结构，所述第一导电结构和所述第二导电结构包括第一导电材料；
第三导电结构，其包括第二导电材料；以及
包括电介质材料的电介质结构，所述电介质结构在横向上处于所述第三导电结构与所述第一导电结构或所述第二导电结构中的一个之间，
其中，所述第一导电结构或所述第二导电结构中的所述一个的一部分横向延伸穿过所述电介质结构并接触所述第三导电结构的侧壁，所述部分为1nm或更长，并且具有相对于垂直平面测量的角度在15°至75°之间的表面。
2.根据权利要求1所述的集成电路结构，其中，所述第一导电结构、所述第二导电结构和所述第三导电结构在所述集成电路结构的器件层内。
3.根据权利要求1所述的集成电路结构，其中，所述部分在所述电介质结构的第一部分上方并且在所述电介质结构的第二部分下方。
4.根据权利要求1所述的集成电路结构，其中，所述第一导电结构或所述第二导电结构中的所述一个是包括金属的插塞。
5.根据权利要求1所述的集成电路结构，其中，所述第一导电结构或所述第二导电结构中的所述一个包括第一部分和第二部分，所述第一部分包括第一金属并且所述第二部分包括与所述第一金属不同的第二金属。
6.根据权利要求1所述的集成电路结构，其中，所述第三导电结构是至少部分在隔离壁结构内的导体。
7.根据权利要求1所述的集成电路结构，其中，所述第三导电结构是栅极电极。
8.根据权利要求1所述的集成电路结构，其中，所述第三导电结构是栅极电极之上的栅极接触部。
9.根据权利要求1所述的集成电路结构，其中，所述部分具有从1nm到10nm的长度。
10.根据权利要求1-9中任一项所述的集成电路结构，其中，所述电介质结构包括栅极电介质层和栅极间隔体中的一个或两个。
11.根据权利要求1-9中任一项所述的集成电路结构，其中，所述电介质结构包括至少一层隔离壁结构。
12.根据权利要求1-9中任一项所述的集成电路结构，还包括在所述源极区和所述漏极区之间的半导体主体，所述半导体主体在所述第三导电结构的至少一部分之下。
13.根据权利要求12所述的集成电路结构，其中，所述半导体主体是鳍状物。
14.根据权利要求12所述的集成电路结构，其中，所述半导体主体是一个或多个纳米线和/或纳米带。
15.根据权利要求1-9中任一项所述的集成电路结构，其中，所述第一导电材料和所述第二导电材料是相同的材料。
16.一种集成电路器件结构，包括：
源极区和漏极区；
所述源极区之上的第一接触结构和所述漏极区之上的第二接触结构；
拼合过孔结构，其具有与所述第一接触结构或所述第二接触结构中的一个接触的第一表面，所述拼合过孔具有相对于所述第一表面成45°至90°的角度的第二表面；以及
导体，其具有与所述拼合过孔结构的所述第二表面接触的外围表面。
17.根据权利要求16所述的集成电路器件结构，其中，所述导体不与所述拼合过孔结构同心地对准。
18.根据权利要求16所述的集成电路器件结构，还包括连接到所述导体的电源电路。
19.根据权利要求16所述的集成电路器件结构，其中，所述拼合过孔结构的所述第一表面是所述拼合过孔结构的顶表面或底表面，并且所述拼合过孔结构的所述第二表面是所述拼合过孔结构的侧壁表面。
20.根据权利要求16-19中任一项所述的集成电路器件结构，其中，所述拼合过孔结构在器件层的背面，所述器件层包括所述源极区和所述漏极区，所述集成电路器件结构还包括所述器件层上方的一个或多个互连层。
21.一种集成电路器件结构，包括：
栅极结构；
拼合过孔结构，其具有与所述栅极结构接触的第一表面，所述拼合过孔具有相对于所述第一表面成45°至90°的角度的第二表面；以及
导体，其具有与所述拼合过孔结构的所述第二表面接触的外围表面。
22.根据权利要求21所述的集成电路器件结构，其中，所述导体不与所述拼合过孔结构同心地对准。
23.根据权利要求21所述的集成电路器件结构，还包括连接到所述导体的电源电路。
24.根据权利要求21所述的集成电路器件结构，其中，所述拼合过孔结构的所述第一表面是所述拼合过孔结构的顶表面或底表面，并且所述拼合过孔结构的所述第二表面是所述拼合过孔结构的侧壁表面。
25.根据权利要求21-24中任一项所述的集成电路器件结构，其中，所述拼合过孔结构在器件层的背面，所述器件层包括源极区和漏极区，所述集成电路结构还包括所述器件层上方的一个或多个互连层。
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