[go: up one dir, main page]

TWI839462B - 半導體裝置的背面接點 - Google Patents

半導體裝置的背面接點 Download PDF

Info

Publication number
TWI839462B
TWI839462B TW109103840A TW109103840A TWI839462B TW I839462 B TWI839462 B TW I839462B TW 109103840 A TW109103840 A TW 109103840A TW 109103840 A TW109103840 A TW 109103840A TW I839462 B TWI839462 B TW I839462B
Authority
TW
Taiwan
Prior art keywords
transistor
region
dielectric material
source
integrated circuit
Prior art date
Application number
TW109103840A
Other languages
English (en)
Other versions
TW202101705A (zh
Inventor
艾倫 理萊克
艾倫 曼尼貝克
安 潘
理查 史肯克
史帝芬尼 伯傑斯基
威利 瑞奇曼第
派翠克 摩洛
傑福瑞 畢勒佛
吉伯特 狄威
柳惠宰
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW202101705A publication Critical patent/TW202101705A/zh
Application granted granted Critical
Publication of TWI839462B publication Critical patent/TWI839462B/zh

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10W20/023—
    • H10W20/0234—
    • H10W20/0242—
    • H10W20/0245—
    • H10W20/069—
    • H10W20/0696—
    • H10W20/20—
    • H10W20/47—
    • H10W72/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

背面接點結構包括蝕刻選擇性材料以促進背面接點的形成。一種積體電路結構，包括正面接點區域，正面接點區域下方的裝置區域，裝置區域下方的背面接點區域。裝置區域包括電晶體。背面接點區域包括在電晶體的源極或汲極區域下方的第一介電材料，橫向地相鄰於該第一介電材料和電晶體的閘極結構下方的第二介電材料。非導電間隔物是在第一和第二介電材料之間。第一和第二介電材料是相對於彼此和該間隔物選擇性的可蝕刻。背面接點區域可以包括互連部件，其，例如，通過第一介電材料和接觸源極/汲極區域的底側，及/或通過第二介電材料，並接觸閘極結構。

Description

半導體裝置的背面接點
本發明關於一種積體電路結構，特別是關於一種堆疊配置的積體電路結構。
積體電路繼續縮小到較小的特徵尺寸和較高的電晶體密度。通過利用Z-維度三維(3D)整合增加電晶體密度，向上建立以及在X和Y維度向外橫向建立。可以用於越來越密集地封裝的半導體裝置的另一發展是在使用正面和背面兩者互連的半導體裝置之間建立電連接。不論積體電路是包含一個裝置層(或等效的“裝置區域”)還是多個這樣的層，使用背面互連可以改善半導體裝置各個方面的配置和性能，特別是在密度限制方面。然而，仍然存在與這種背面連接相關的許多複雜的問題。
101:正面
102:背面
103:背面接點
104:下部裝置區域
105:正面接點區域
106:隔離
108:上部裝置區域
112:基板
116:奈米線
116A:奈米線
116B:奈米線
120:閘極電極
120A:閘極電極
120B:閘極電極
122:閘極介電結構
122A:閘極介電質
122B:閘極介電質
123A:閘極間隔物
123B:閘極間隔物
124:源極/汲極區域
124A:源極/汲極區域
124B:源極/汲極區域
125:正面接點
126:間隔物
127A:絕緣體
127B:絕緣體
128:互連部件
136:蝕刻選擇性材料
138:源極/汲極接點
140:蝕刻選擇性材料
144:重疊區域
315:奈米線
324:隔離壁結構
328:導體
332:絕緣
340:淺溝槽隔離
344:子通道區域
356:蝕刻選擇性材料
368A:背面互連
451:溝槽
612:導體
641:蝕刻選擇性材料
761:溝槽
862:金屬層
863:層
929:互連
966:ILD
968A:互連
968B:互連
969:互連
1000:計算系統
1002:主板
1004:處理器
1006:通信晶片
W2:寬度
[圖1A]是根據本公開的實施例，具有堆疊的 電晶體配置且包括多個蝕刻選擇性材料(etch selective material)和背面互連結構的積體電路結構的剖面圖。剖面採取垂直於所述閘極結構和通過通道區域。
[圖1B]是根據本公開的實施例，具有非堆疊的電晶體配置且包括多個蝕刻選擇性材料和背面互連結構的積體電路結構的剖面圖。垂直於所述閘極結構和通過通道區域截取剖面。
[圖2A至圖2F]示出根據本公開的各種實施例，可以在堆疊的電晶體配置中使用的示例鰭狀結構的剖面，其中相同鰭狀結構的上部和下部區域同時用於分離的電晶體裝置。根據本公開將進一步理解的是，根據其他實施例，僅包括這種示例鰭狀結構的上部或下部的鰭狀結構可以用於非堆疊電晶體配置中。垂直於鰭狀結構截取剖面。
[圖3A至圖9D]是根據本公開的一些實施例，各種剖面視圖示出用於積體電路的結構中背面接點的製造的各個階段。截取剖面的位置變化以便牢固地描繪示例結構特徵，且包括：平行於閘極結構並通過通道區域截取的垂直剖面；平行於閘極結構並通過源極或汲極區域截取的垂直剖面；垂直於該閘極結構和通過所述通道區截取的垂直剖面；以及通過背面接點區域截取的水平剖面。
[圖10]示出利用根據本公開的實施例配置的一或多個積體電路結構實現的計算系統。
這些附圖僅出於說明的目的描繪本公開的各 種實施例。通過下面的詳細討論，許多變體，配置和其他實施例將是顯而易見的。此外，將理解到，附圖不一定按比例繪製或意圖將所描述的實施例限制為所示的特定配置。例如，雖然一些附圖通常表示直線，直角和光滑的表面，但是所公開技術的實際實現可能具有較不完美的直線和直角，且某些特徵可能具有表面形狀或其他方式不平滑，給定製造製程的實際限制。簡而言之，提供附圖僅是為示出示例結構。
【發明內容】及【實施方式】
描述背面接點形成技術和結構。該技術使用兩或多種蝕刻選擇性材料來促進背面接點的形成。如將在本公開內容將理解的，蝕刻選擇性允許相對於標準的微影蝕刻技術更寬容的製程，諸如極紫外(EUV)，氬氟化物浸沒(ARFI,Argon-Fluoride immersion)微影蝕刻，或其他依賴在背面側的緊密微影蝕刻圖案這樣的技術。在這種方式中，多個蝕刻選擇性材料，其中至少一個是介電質，通過其背面接點到源極/汲極區域及/或閘極結構促進相對方便和更容易處理(相比於現有方法)，且還可以幫助防止相鄰的導電結構由於微影蝕刻及/或圖案化製程的可變性而彼此短路。所述技術特別適合於堆疊電晶體配置，其具有沿著鰭狀結構高度的多個裝置層地層(strata)，但也可以使用在具有背面接點的非堆疊配置。同樣地，該技術可以適用於平面和非平面電晶體架構，包括鰭場效應電晶體 (FinFET)(例如，雙閘極和三閘極電晶體)，和奈米線(nanowire)或奈米帶(nanoribbon)或奈米片(nanosheet)電晶體(例如，環繞式閘極(gate-all-around)電晶體)。在更一般的意義上，如根據本公開將進一步理解的，本文提供的技術可以用於包括背面接點的任何積體電路結構中。
總體概述
如上所述，仍然存在許多與形成背面連接有關的複雜問題。更詳細地，背面接點的形成是一種技術，其中半導體基板是重新導向，以使得能夠在基板的背面上及/或通過基板的背面進行處理，該背面相對於已經在其上製造一個或多個裝置層的那一側(即“正面”)。這個處理包括使用微影蝕刻和圖案化技術來曝光源極區域，汲極區域及/或閘極電極中的一或多個的背面。一旦曝光，則可以製造互連結構(例如，接點，通孔，共形(conformal)導電層，金屬線)以建立與源極區域，汲極區域及/或閘極電極的曝光的背面的電接點。使用背面互連對於半導體裝置的製造會有所幫助，特別是隨著裝置密度的增加以及連接密集封裝和緊密間隔的裝置的能力變得更具挑戰性。然而，用於移除基板的背面部分以曝光半導體裝置選擇的背面部分的標準圖案化技術(例如，平版印刷，蝕刻)可能缺乏必要的精度及/或準確性，特別是隨著縮放的進行。例如，給定的單個裝置內的相鄰的半導體裝置和所述結構之間越來越緊的間距(例如，源極區域，汲極區域，以及通 道區之間)，即使是EUV微影蝕刻技術，也容易出現對準誤差以及形成不希望的電連接，從而使積體電路中的裝置或結構短路。由此產生的製造延遲和良率損失降低使用背面互連方案的吸引力。
因此，根據一些實施例，本公開提供積體電路結構，該積體電路結構包括背面接點和有助於減輕這種問題的相應的形成技術。本文描述的結構和技術使用彼此具有不同蝕刻選擇性的不同材料。使用不同的蝕刻選擇性的材料(響應於不同的蝕刻化學)允許一個相對寬鬆的對準(registration)/對齊(alignment)制度。因此，例如，且根據一示例實施例，第一類型的蝕刻選擇性材料用作光罩以保護第一組特徵(例如，源極區域和汲極區域)，且第二類型的蝕刻選擇性材料用作光罩以保護第二組特徵(例如，閘極結構)。在這種示例情況下，雖然使用第一蝕刻方案去除第一蝕刻選擇性材料以曝光要接觸的第一組一或多個特徵，但是保護第二組特徵的第二類型蝕刻選擇性材料仍保持完整(大部分)。同樣地，雖然使用不同於第一蝕刻方案的第二蝕刻方案來去除第二蝕刻選擇性材料以曝光要接觸的一或多個第二組特徵，但是保護第一組特徵的第一類型蝕刻選擇性材料仍保持完整(大部分)。如果給定的蝕刻方案對某種材料具有選擇性，則，該蝕刻方案傾向於以低得多的速率去除該材料(例如，低2倍，或低3倍，或低10倍，或低20倍，或更高，或可能不會)，相對不同在實施該蝕刻方案時該蝕刻方案除去一或多種也曝光的其他材 料。在一些實施例中，一或多種蝕刻選擇性材料是介電材料，其還用於提供電絕緣(除蝕刻選擇性之外)。
在一些示例實施例中，在第一蝕刻選擇性材料和第二蝕刻選擇性材料之間的非導電間隔物進一步幫助選擇性蝕刻製程和背面接點的提供。應當理解，當使用介電或其他方式不導電的蝕刻選擇性材料時，圖案化導電結構的錯誤不一定導致與相鄰的導電特徵或結構的電短路。也就是說，即使連接到源極區域，汲極區域，閘極電極或半導體裝置的其他組件的通孔足夠大，可以向相鄰的導電結構延伸，中間蝕刻選擇性介電質或其他非導電材料將防止兩個結構之間的短路。根據本公開，將理解許多變體和其他實施例。
示例架構
圖1A和圖1B各自示出根據本公開的一些實施例的包括多種蝕刻選擇性材料和背面互連結構的積體電路結構的剖面圖。兩個示例實施例均配置有非平面架構，該非平面架構在通道區域包括鰭狀結構及/或奈米線，儘管該技術也可以與平面架構一起使用。可以看出，所描繪的剖面是垂直於閘極結構並通過通道區域截取的。圖1A示出堆疊的電晶體架構，其包括在通道區域的奈米線，圖1B示出非堆疊或單裝置層架構，其包括在圖1B左側的通道區的奈米線，在圖1B的右側的通道區域的鰭。包括背面接點的兩種架構之間的相似之處將顯而易見。
如參照圖1A可以看出，示例積體電路包括堆疊的電晶體配置，該堆疊的電晶體配置包括由隔離區域106分隔的上部和下部，且其中鰭狀結構的通道區域已經被處理成奈米線。特別地，該鰭狀結構的上部作為上部裝置區域108的一部分，且鰭狀結構的下部是下部裝置區域104的一部分。下部裝置區域104的下部閘極結構環繞奈米線116A和包括閘極介電122A和閘極電極120A，且上部裝置區域108的上部閘極結構環繞奈米線116B和包括閘極介電122B和閘極電極120B。同樣地，下部裝置區域104包括相鄰奈米線116A的源極和汲極區域124A，而上部裝置區域108包括相鄰奈米線116B的源極和汲極區域124B。正面接點125設置在源極/汲極區域124B上，且該示例實施例進一步包括與源極/汲極區域127B相鄰的絕緣體材料。可以進一步看到的，背面接點區域103被施加到結構的背面101，其在該示例實施例中包括源極/汲極接點138，第一蝕刻選擇性材料138，第二蝕刻選擇性材料140，間隔物(spacer)126和互連部件(interconnect feature)128。同樣地，正面接點區域105可以被施加到結構的正面101，其可包括本地接點及/或互連件，與一或多個互連或金屬化層(例如，金屬層M1-MN，在圖1A-B虛線示出)和中介鈍化(intervening passivation)或蝕刻停止層，如果需要的話。
圖1B的積體電路包括非堆疊的電晶體配置，該非堆疊的電晶體配置類似於例如圖1A的下部裝置區域104。相關的討論將同樣適用於這兩種結構。
儘管在圖1A-B中的每一個中僅示出單個鰭狀結構和兩個閘極結構，但是，可以使用任何數量的鰭狀結構和閘極結構。圖1A-B中所示的鰭狀結構包括兩個奈米帶，但是，在每個鰭狀結構中可以使用任何數量的奈米帶或不同的通道區域。另外，其他實施例可以在通道區域中具有鰭而不是奈米線，或者鰭，奈米線及/或奈米帶及/或奈米片的一些其他組合，如將進一步理解的。注意，互補電路在層疊架構可以包括，例如，在上部鰭狀部分的p型裝置和在下部鰭狀部分的n型裝置，或者反之亦然，但是其他實施例可以包括不同的佈置(例如，上部和下部部分皆是n型或p型，或交替的鰭狀結構具有交替的極性)。同樣地，非堆疊架構中的互補電路可以包括交替圖案的p型鰭和n型鰭，儘管其他實施例可以包括不同的排列(例如，所有n型或p型鰭，或p型或n型鰭或鰭對的組等)。任何數量的其他配置將是顯而易見的，且可以從本文提供的背面技術中受益。
該基板112可以具有任何數量的標準配置，如本體基板，絕緣覆半導體基板，或者多層基板。在一些示例性實施例中，基板112可以是，例如，基體矽(bulk silicon)或鍺，或砷化鎵基板。在其他實施例中，基板112可以是多層基板配置，例如絕緣體覆矽(SOI,silicon-on-insulator)基板。在其他實施例中，基板112是可選的，或者在該製程中的某個時候被去除。例如，在一些實施例中，在形成下部和上部裝置區域之後去除基板112，以允 許在下部裝置區域之下進行進一步期望的處理，例如形成本文中不同描述的背面接點區域103。在其他實施例中，如果沒有完全去除，則背面接點區域103可以形成在基板112內。
堆疊或非堆疊架構中的鰭狀結構可以以多種方式配置，包括基板112固有的鰭，替換鰭或鰭狀結構及/或適於形成奈米線(或奈米帶或奈米片(視情況而定)；為便於討論，所有這些都可以蓋括為奈米線)的多層結構。例如，在堆疊架構中，上部鰭狀部分可以包括例如第一半導體材料，而下部鰭狀部分可以包括在成分上與第一半導體材料不同的第二半導體材料。在另一示例性堆疊架構中，上部鰭狀部分可以由具有一個晶體取向的半導體材料組成，而下部鰭狀部分可以由具有不同晶體取向的相同半導體組成。示例性半導體材料包括，例如，矽、鍺、矽鍺(SiGe)、半導體氧化物，例如銦鎵鋅氧化物(IGZO)、砷化銦鎵(InGaAs)、砷化銦(InAs)、銻化鎵(GaSb)、或其他合適的半導體材料。替代地，上部鰭狀部分和下部鰭狀部分可以包括相同的半導體材料和配置。圖2A-F示出可以在堆疊架構中使用的各種示例鰭狀結構，且將依次進行討論。圖2A-F中所示的任何這樣的結構都可以替換至圖1A。相對於非堆疊式架構將進一步了解，圖2A-F中所示的此類結構的任何上半部或下半部可以替換至圖1B。
隔離106電隔離上部和下部裝置區域108和104，且例如可以利用絕緣體層(例如，氧化物或氮化物) 或通過摻雜(doping)或固定電荷隔離來實現。絕緣體127A-B相鄰的隔離106可以是任何合適的絕緣體材料，例如二氧化矽、氮化矽、碳化矽、氮氧化矽、聚合物，這些材料中的任何一種的多孔形式或這些材料的任何組合(例如，上部氧化矽和下部氮化矽，或者反之亦然)。在一些實施例中，隔離106和絕緣體127A-B是相同的材料，而在其他實施例中，它們在成分上是不同的，以利於形成上部及下部裝置區域特徵(例如，以便在兩種材料之間提供蝕刻選擇性，例如用於去除絕緣體127A-B但不去除隔離區106的蝕刻，反之亦然)。根據本公開，許多這樣的配置和變化將是顯而易見的。
在所示的示例實施例中，上部閘極電極和下部閘極電極通過隔離區域106彼此電隔離。在其他實施例中，至少一組上部閘極電極和下部閘極電極可以通過隔離區域106彼此電連接。除閘極介電質122A-B和閘極電極120A-B之外，上部和下部閘極結構進一步包括：閘極間隔物123A-B。可以使用任何數量的閘極結構配置。閘極間隔物123A-B可以是，例如，氮化矽或二氧化矽或摻碳氧化物或氧氮化物或碳摻雜的氮氧化物。閘極介電質122A-B可以是例如任何合適的閘極介電材料，諸如二氧化矽或高k閘極介電材料。高k閘極介電材料的示例包括，例如，氧化鉿(hafnium)，氧化鉿矽，氧化鑭，氧化鋁鑭，氧化鋯(zirconium oxide)，氧化矽鋯，氧化鉭，氧化鈦，鋇鍶鈦氧化物，氧化鈦鋇，氧化鈦鍶，氧化釔，氧化鋁，氧化鉭 鈧鉛(lead scandium tantalum oxide)和鈮酸鉛鋅(lead zinc niobate)。在一些實施例中，當使用高k材料時，可以執行退火製程以改善閘極介電品質。此外，閘極電極120A-B可以包括多種合適的金屬或金屬合金，例如鋁，鎢，鈦，鉭，銅，氮化鈦，釕或氮化鉭。
在一些實施例中，閘極介電質122A-B及/或閘極電極120A-B可以包括兩或更多個材料層或組件的多層結構。例如，在一個這樣的實施例中，閘極介電結構122A或B(或兩者)是雙層結構，其具有與對應的通道區接觸的第一介電材料(例如二氧化矽)和與第一介電材料接觸的第二介電材料(例如氧化鉿)，第一介電材料的介電常數低於第二介電材料的介電常數。同樣，閘極電極結構120A或B(或兩者)可包括具有一或多個外部功函數層(outer work function layer)及/或勢壘層(barrier layer)(例如，鉭，氮化鉭，含鋁合金)及/或降低電阻的覆蓋層(例如，銅，金，鈷，鎢)的中央金屬栓塞(plug)部分(例如，鎢)。在一些實施例中，閘極介電質122A-B及/或閘極電極120A-B可以包括其中一或多種材料的濃度的梯度(視情況增加或減少)。
還要注意，上部裝置區域108的閘極結構可以與下部裝置區域104的閘極結構相同或不同。在一些示例實施例中，例如，上部閘極結構的閘極電極120B包括適用於PMOS裝置的p型功函數金屬，而下部閘極結構的閘極電極120B包括適用於NMOS裝置的n型功函數金屬。同樣地，上部閘極結構的閘極介電質122B可以包括第一閘極介 電材料，而下部閘極結構的閘極介電質122A包括在組成上與第一閘極介電質不同的第二閘極介電材料。在任何這樣的情況下，可以針對不同類型的電晶體裝置針對性調整不同的厚度來使用上部和下部閘極介電結構122A-B。例如，相對較厚的閘極介電質可以用於高壓電晶體裝置，而相對較薄的閘極介電質可以用於邏輯電晶體裝置。
源極和汲極區域124A-B可以用任何數量的標準製程和配置來實現。如在該示例實施例中可以看到的，源極/汲極區域是在鰭或鰭狀結構的相關部分被隔離且被蝕刻掉或以其他方式去除之後提供的磊晶(epitaxial)源極/汲極區域。因此，源極/汲極材料在成分上可以與下面的鰭狀結構或基板112材料及/或通道材料不同。除標準的源極/汲極形成製程之外，請注意，可以為源極/汲極區域124A在所需的源極/汲極材料之前在源極/汲極溝槽中沉積蝕刻選擇性材料356(將依次參照圖3B-C進行描述)。蝕刻選擇性材料356的深度可以通過回蝕製程來設置，或者以期望的水平沉積。源極/汲極區域的形狀可以根據所採用的製程而有很大變化。
例如，在一些實施例中，用於形成源極/汲極區域124A的源極/汲極區域溝槽底部被刻面(facet)，這繼而使得蝕刻選擇性材料356呈現刻面形狀，其繼而被賦予源極/汲極區域124A的底部。在另一示例中，蝕刻選擇材料356可以採取矩形形狀，但是由於在某些晶體取向上磊晶材料的優先生長速率，源極/汲極區域124B可以採取 多面形狀。在一些這樣的示例情況下，由於源極/汲極材料124B的這種刻面，氣隙或空隙(void)區域可以被結合在蝕刻選擇性材料356和源極/汲極材料124B之間的某些區域中。在另一示例情況下，源極/汲極區域124B可以從它們各自的溝槽過度生長且在頂部刻面，且相應的源極或汲極接點結構125落在該刻面的多餘部分上。替代地，在其他實施例中，可以去除磊晶源極/汲極區域124A及/或124B的任何頂部刻面多餘部分(例如，經由化學機械平坦化或CMP)。如將進一步理解的，在一些實施例中，原始源極/汲極區域的去除和磊晶源極/汲極材料的替換可導致源極/汲極區域的上部(磊晶沉積的過度生長部分)為比下面的鰭狀結構寬度更寬(例如1-10nm)。可能會產生這些特徵的任何組合。
源極/汲極區域124A及/或124B可以是任何合適的半導體材料。例如，PMOS源極/汲極區域可以包括例如IV族半導體材料，諸如矽，鍺，SiGe，鍺錫(GeSn)，與碳合金化的SiGe(SiGe：C)。矽，SiGe或鍺中的示例性p型摻雜劑包括硼、鎵、銦和鋁。NMOS源極/汲極區域可包括，例如，III-V族半導體材料，例如銦、鋁、砷、磷、鎵和銻的兩或更多種，用一些例子化合物，包括但不限於銦鋁砷(InAlAs)、磷化砷化銦(InAsP)，InGaAs，磷化砷化銦鎵(InGaAsP)、GaSb、銻化鎵鋁(GaAlSb)，銻化銦鎵(InGaSb)或磷化銦鎵銻(InGaPSb)。示例性的N型摻雜劑包括矽，鍺或SiGe中的磷，砷和銻。在更一般的意義上，源 極/汲極區域可以是適合給定應用的任何半導體材料。在一些特定的示例實施例中，例如，源極/汲極區域124A及/或124B包括SiGe(例如，Si1-xGex其中0.20
Figure 109103840-A0305-02-0018-2
x
Figure 109103840-A0305-02-0018-3
0.99；或SixGey：Cz其中8
Figure 109103840-A0305-02-0018-6
x
Figure 109103840-A0305-02-0018-5
16；80
Figure 109103840-A0305-02-0018-9
y
Figure 109103840-A0305-02-0018-10
90；1
Figure 109103840-A0305-02-0018-11
z
Figure 109103840-A0305-02-0018-12
4；x+y+z=100)。在另一個實施例中，源極/汲極區域124A包括含銦化合物(例如，InyAl1-yAs其中0.60
Figure 109103840-A0305-02-0018-13
y
Figure 109103840-A0305-02-0018-14
1.00；或InAsyP1-y其中0.10
Figure 109103840-A0305-02-0018-15
y
Figure 109103840-A0305-02-0018-16
1.00；InyGa1-yAszP1-z其中0.25
Figure 109103840-A0305-02-0018-17
y
Figure 109103840-A0305-02-0018-18
1.00及0.50
Figure 109103840-A0305-02-0018-19
z
Figure 109103840-A0305-02-0018-21
1.00；InxGa1-xSb其中0.25
Figure 109103840-A0305-02-0018-22
x
Figure 109103840-A0305-02-0018-24
1.00，或InxGa1-xPySb1-y其中0.25
Figure 109103840-A0305-02-0018-25
x
Figure 109103840-A0305-02-0018-27
1.00；0.00
Figure 109103840-A0305-02-0018-32
y
Figure 109103840-A0305-02-0018-36
0.10)。
在一些實施例中，源極/汲極區域124A及/或124B可以包括多層結構，諸如在SiGe主體上的鍺覆蓋，或鍺主體及在對應的通道區之間的含碳的SiGe間隔物或襯墊(liner)及鍺主體。在任何這樣的情況下，源極/汲極區域124A及/或124B的一部分可以具有濃度分級的組分，例如分級的鍺濃度以促進晶格匹配，或分級的摻雜劑濃度以促進低接點電阻。如將了解的，可以使用任何數量的源極/汲極配置，且本公開不旨在限於任何特定的此類配置。
如將進一步顯而易見的，源極和汲極接點結構125也可以包括在最終結構中。需要注意的是，即使底部接點供應用於源極/汲極區域124A，那些源極/汲極區域124A也可具有類似於接點125正面接點。源極/汲極接點結構125可以具有任何數目的標準配置。在一些示例實施例中，接點結構125包括接點金屬和導電襯墊或阻隔層(barrier layer)，沉積在形成於在所述源極和汲極區域124B 上方的絕緣體層的接點溝槽。襯墊可以是例如鉭或氮化鉭，金屬可以是任何合適的栓塞/核心(core)材料，例如鎢、鋁、釕、鈷、銅或它們的合金。在一些情況下，接點結構125可以被最佳化為類似於p型和n型閘極電極結構的p型和n型接點結構。舉例來說，根據一些此類實施例，該襯墊可以是用於NMOS源極/汲極接點結構的鈦，或用於PMOS源極/汲極接點結構的鎳或鉑。在其他實施例中，接點結構125可以包括降低電阻的材料(例如，鎳、鉑、鎳鉑、鈷、鈦、鍺、鎳、金或其合金，例如鍺-金合金，或鈦和氮化鈦的多層結構，都具有良好的接點電阻)，除接點金屬和任何襯墊外。其他實施例可以被不同地配置。在更一般的意義上，根據本公開的實施例，可以使用任何數量的合適的源極/汲極接點結構，且本公開不旨在限於任何特定的這種接點結構配置。
在圖1A-B可以進一步看出，示出正面101和背面102，在下面的描述中對其進行參考可以有助於說明。應當理解，正面101和背面102總體上可以指整合裝置結構的相應表面，整合裝置結構內的各個結構的相應表面(例如，源極區域，汲極區域，閘極結構)，基底及其組合。將進一步理解到，本文描述的技術適用於半導體裝置的任何配置，無論是單個裝置層(例如，僅下部裝置區域104，如圖1B所示)還是兩或更多個裝置層(例如，在圖1A中示出裝置層104，108的兩者)。在其中存在兩或更多個裝置層的示例中，可以使用任意數量的整合方案來製造堆 疊配置。在一些示例中，可以通過包括單個鰭狀結構的製造來形成堆疊的裝置層，該單個鰭狀結構包括在上部裝置區域108和下部裝置區域104之間的隔離區域106(例如圖2A-F所示的示例)。在其他示例中，可以通過裝置層的單獨製造來形成堆疊的裝置層，該裝置層被堆疊且使用結合材料結合在一起以提供整體(monolithic)結構。在這種情況下，請注意，結合材料(例如氮化矽，氧化矽SiOx)可以進一步充當隔離區域106。
如可以進一步看到的，接點138被形成在源極/汲極區域124A的背面，隨後形成蝕刻選擇性材料140。蝕刻選擇性材料140在一些示例中可以是介電材料，但這不是必需根據以下描述將是顯而易見的。從該特定示例實施例中還可以看出，形成背面互連128，以通過相應的接點138接觸中間源極/汲極124A的背面。注意，背面互連128可以重疊相鄰區域，例如圖1A-B指示的重疊區域144。為此，寬度W2足以使互連128的導電材料與間隔物126和蝕刻選擇性材料136接觸。然而，因為間隔物126和蝕刻選擇性材料136是介電材料，所以互連128不與這些相鄰結構或由間隔物126和蝕刻選擇性材料136覆蓋的其他相鄰導電結構短路。因此，儘管背面互連128由將與相鄰導電材料形成電短路的導電材料(例如，源極區域，汲極區域，互連/接點或其他導電結構)形成，但是根據一些實施例，使用本文描述的技術避免這種短路。此外，對於給定的刻蝕劑，蝕刻選擇性材料136相對於蝕刻選擇性材料140是蝕刻 選擇性，且間隔物126對於各自的蝕刻劑，相對材料136和140兩者為蝕刻選擇性的，將參照圖3A至9D描繪的各種示例實施例依次進一步解釋。
將理解到的，如圖1A-B所示的積體電路包括其他特徵。例如，該結構還可以包括互連部件和層。例如，在諸如圖1A所示的堆疊配置中，可以設置第一垂直互連部件，其將給定的上部源極或汲極區域124B連接到對應的下部源極或汲極區域124A。同樣，如前所述，正面接點區域105可以包括，諸如局部接點和互連，以及在局部接點/互連上形成的一或多個金屬化層。這樣的金屬化層，在正面101上以虛線大致示出，有時稱為該線的後端或所謂的BEOL(不要與背面接點和互連結構混淆)。BEOL結構可以不同於或包括局部接點和直接位於正面101上方的互連，且可以包括任意數量的不同互連/金屬化層(例如，M0至MN)，但在某些此類實施例中，包括：例如，九至十二個不同的此類層。可以例如使用標準的微影蝕刻和光罩操作以及標準的沉積(例如，CVD，ALD等)來提供這種互連部件和層。可以包括的另一個特徵是設置在兩個鰭狀結構之間的隔離壁結構，以幫助電隔離那兩個鰭片。在一些這樣的情況下，隔離壁可以包括覆蓋在絕緣材料的內部導體，其中，例如，所述內部導體可用於路由電力和信號。進一步注意，雖然鰭狀結構以理想狀態示出(例如，完美的垂直側壁以及完美的水平頂部和底部)，但是所有這樣的幾何形狀可以是圓形的或錐形的，或者否則是不理想 的。例如，由於形成製程，鰭狀結構可以是梯形的形狀，或沙漏形的或其他形狀。
如將理解的，在本文中使用諸如“通道區域”或“通道結構”或“主動半導體通道結構”或“源極區域”或“源極結構”或“汲極區域”或“汲極結構”之類的表述僅指如將清楚地看到的，是指電晶體結構的特定位置，且無意於暗示電晶體本身當前被電偏置或以其他方式處於導電狀態，其中載子在通道區域內移動。例如，給定的電晶體不需要(直接或間接地)連接到任何具有通道區或通道結構，或源極和汲極區域或結構的電源。進一步注意，構成鰭，奈米線，奈米帶，奈米片，通道區或結構，源極區域或結構，或汲極區域或結構的半導體材料在本文中可以稱為一或多種半導體材料的主體或包括其的主體。同樣，構成絕緣結構或區域(例如淺溝槽隔離(STI)層或結構，介電質層或結構，層間介電質(ILD)結構，閘極介電質，閘極隔離層或介電質覆蓋層)的絕緣材料在本文中可被稱為一或多種絕緣材料的主體。同樣，構成導電結構或區域的導電材料，例如通孔結構，導線，導電層或結構，導電栓塞或導電特徵，在本文中可被稱為由一或多種導電材料構成的主體或包括一或多種導電材料的主體。
注意，本文中“源極/汲極”的使用僅旨在指源極區域或汲極區域或源極區域和汲極區域兩者。為此，除非另有說明，否則本文中使用的正斜杠(“/”)表示“及/或”，且無意暗示對源極和汲極區域或此處結合正斜杠列 出的任何其他材料或特徵的任何特定結構限制或安排。
如本文所用，“在組成上不同”或“組成地不同”的材料是指具有不同化學組成的兩種材料。這種成分差異可以是，例如，由於一種元素在一種材料中而不是另一種(例如，SiGe在成分上不同於矽)，或者通過具有與第二種材料相同的元素的一種材料，但是故意在一種材料中相對於另一種材料以不同的濃度提供這些元素中的至少一種(例如，具有70原子百分比的鍺的SiGe在成分上不同於具有25原子百分比的鍺的SiGe)。除這種化學組成多樣性之外，材料還可以具有不同的摻雜劑(例如，鎵和鎂)或相同的摻雜劑，但是濃度不同。在其他實施例中，組成上不同的材料還可指具有不同晶體取向的兩種材料。例如，(110)矽在成分上與(100)矽不同或不同。
此處提供的技術和結構的使用可以使用工具進行檢測，例如電子顯微鏡，包括掃描/透射電子顯微鏡(SEM/TEM,scanning/transmission electron microscopy)，掃描透射電子顯微鏡(STEM,scanning transmission electron microscopy)，奈米束電子衍射(NBD或NBED,nano-beam electron diffraction)和反射電子顯微鏡(REM,reflection electron microscopy)；成分映射；X光晶體學或衍射(XRD,x-ray crystallography or diffraction)；能量色散X光光譜儀(EDX,energy-dispersive x-ray spectroscopy)；二次離子質譜(SIMS,secondary ion mass spectrometry)；飛行時間SIMS(ToF-SIMS,time-of-flight SIMS)；原子探針成像或斷 層掃描(tomography)；局部電極原子探針(LEAP,local electrode atom probe)技術；3D斷層掃描；或高解析度物理或化學分析，僅舉幾個合適的示例分析工具。特別地，在一些實施例中，這樣的工具可指示存在背面互連結構，其利用蝕刻選擇性的材料和間隔物，如各種本文所述。例如，SEM/TEM成像可用於示出垂直於閘極結構的剖面，該剖面示出在裝置的閘極及/或源極/汲極區域下方的背面互連部件，如本文不同地描述的。例如，根據一些實施例，這樣的剖面影像可以揭示在閘極和源極/汲極背面互連部件之間的間隔物材料的存在/形狀(這些特徵是否包括金屬或絕緣體或兩者)。在一些實施例中，這樣的剖面影像可以揭示在源極，汲極，和通道的區域下方不同材料的存在(例如，根據一些實施例，一些位置將具有蝕刻選擇性材料的殘餘和一些具有金屬和一些具有兩者)。在一些實施例中，剖面影像可以進一步揭示與刻面磊晶源極及/或汲極區域共形的底側金屬接點。根據本公開，許多其他配置和變化將是顯而易見的。
值得注意的是，指定這樣的“上方”或“下方”或“上部”或“下部”或“頂側”或“底側”或“頂部”或“底部”或“正面”或“背面”或“上表面”或“頂表面”或“最頂表面”或“最底表面”並非意圖暗示本文提供的積體電路結構的固定取向或限制本公開。而是，僅在相對意義上使用這樣的用語以一致地描述如本文所描繪或說明的結構。如將理解的，本文提供的結構可以旋轉或以任何方式定向，使得頂側或 表面成為例如面向左的側壁或底側或表面，且底側或表面成為例如面向右的側壁或頂面或表面。相對於本文所描繪的具有替代取向的任何這樣的結構仍然是本公開的實施例。
堆疊的源極和汲極區域
圖2A至圖2F示出可以在諸如圖1A所示的示例的堆疊電晶體配置中使用的示例鰭狀結構的剖面，根據本公開的實施例，其中相同鰭狀結構的上部和下部區域同時用於分離的電晶體裝置。同樣，如前所述，在圖2A-F中所示的這種結構的任何上半部或下半部都可以用於圖1B所示的鰭狀結構。垂直於鰭狀結構截取剖面。注意，提供特徵/層的交叉陰影線(cross-hatching)僅僅是為幫助視覺上區分特徵/層。為此，還要注意，在圖2A-F中用交叉陰影線描繪的材料是與圖1A-B和3A-9D中用交叉陰影線描繪的材料相同。
可以看出，每個鰭狀結構通常包括上部鰭狀區域和下部鰭狀區域。可以進一步看出，這些上部鰭狀區域和下部鰭狀區域中的每一個可以包括鰭片，或一或多個奈米線(由犧牲材料分隔)，或一或多個奈米帶或奈米片(由犧牲材料分隔)。在上部鰭狀區域和下部鰭狀區域之間是通常用虛線指示的隔離區域(例如，隔離區域106)。鰭狀結構可以具有任何數量的幾何形狀，但是在一些示例情況下，其高度為50nm至250nm(例如55nm至100nm)，且寬度 為5nm至25nm(例如10nm至15nm)。上部鰭狀區域和下部鰭狀區域之間的隔離區域可以例如通過在虛線區域附近的上部鰭狀區域或下部鰭狀區域中的一或兩個中整合有中間絕緣層或摻雜來實現。可以使用標準製程來形成鰭狀結構，例如，對構成結構的各個層進行覆蓋式沉積(blanket deposition)，然後將其圖案化並蝕刻成單個鰭狀結構。
圖2A示出鰭狀結構，具有包括第一半導體材料的上部鰭狀區域(斜交叉影線)，和包括與第一半導體材料組成不同的第二半導體材料。圖2B示出鰭狀結構，具有包括四個奈米線(包括第一半導體材料)的上部鰭狀區域(斜交叉影線)，和包含與第一半導體材料組成不同的第二半導體材料的下部鰭狀區域(垂直交叉影線)。注意，奈米線位於鰭狀結構中，以便封閉到上部鰭狀區域的頂部。圖2C示出鰭狀結構，具有包括第一半導體材料的上部鰭狀區域，且包括四個奈米線(包括與第一半導體材料組成不同的第二半導體材料)(斜交叉影線)的下部鰭狀區域。在此示例情況下，請注意，奈米線位於鰭狀結構中，以便封閉在下部鰭狀區域的頂部。
圖2D示出鰭狀結構，具有上部鰭狀區域和下部鰭狀區域，該上部鰭狀區域包括三個奈米帶(包括第一半導體材料)(斜交叉影線)，下部鰭狀區域包括兩個奈米線(包括與第一半導體材料不同的第二半導體材料)(垂直剖面線)。在此示例情況下，請注意，奈米帶位於鰭狀結構中以封閉在上部鰭狀區域的頂部，奈米線位於鰭狀結構中以 封閉在下部鰭狀區域的頂部。圖2E示出鰭狀結構，該鰭狀結構具有包括第一半導體材料的上部鰭狀區域和包括四個奈米帶或奈米片的下部鰭狀區域(包括與第一半導體材料不同的第二半導體材料)(斜交叉影線)。在此示例情況下，請注意，奈米帶或奈米片位於鰭狀結構中，以便封閉在下部鰭狀區域的底部。另一示例實施例可以是其中上部鰭狀區域和下部鰭狀區域是相同材料(相同半導體材料的一個連續鰭)或以類似方式構造的，例如在一個這樣的示例性情況下，圖2A的下部區域和圖2E的上部區域。在另一示例性情況下，圖2B的上部區域和圖2C的下部區域。
圖2F示出鰭對，其包括兩個鰭狀結構。每個鰭狀結構可以以多種方式配置，如圖2A-2E的示例所示。在該示例情況下，每個鰭狀結構被類似地配置，且具有包括第一半導體材料的上部區域和包括兩個奈米線(包括與第一半導體材料不同的第二半導體材料)的下部區域(斜交叉影線)。請注意，鰭片逐漸變細。還要注意，鰭片之間的彎曲槽底以及鰭狀結構的圓形頂部。這種變細和變圓可能是由鰭片的形成製程產生的，且可能在一個鰭片和另一個鰭片之間變化。例如，在一些實施例中，兩個鰭片的鰭形狀可以由於處理和佈局圖案化效果而不同，使得左鰭的外側的斜度與右鰭的外側的斜度不同。
還要注意，所示的示例鰭結構均包括具有相對側壁的上部鰭狀部分和具有相對側壁的下部鰭狀部分，並且上部鰭狀部分的側壁與下部鰭狀部分的側壁共線 (collinear)。根據本文提供的一些實施例，這是一示例符號，其指示用於以堆疊配置佈置的頂部和底部電晶體裝置的共同或單鰭狀結構。如將理解到的，其他鰭狀結構配置可以具有彎曲的或沙漏形的輪廓，但是通常仍在上部鰭狀部分和下部鰭狀部分之間提供一定程度的共線性或自對準。在其他實施例中，例如，通過裝置層的單獨製造形成堆疊的裝置層，然後使用黏合材料將其堆疊並黏合在一起，請注意，在上側壁和下側壁之間可能不存在這種共線性。
應當理解，這些技術在此描述可應用於多個不同的電晶體裝置，其包括，但是不限於，各種場效應電晶體(FET,field-effect transistor)，如金屬氧化物半導體場效應電晶體(MOSFET,metal-oxide-semiconductor FET)，隧道FET(TFET,tunnel FET)和費米濾波器FET(FFFET,Fermi filter FET)(也稱為隧道源MOSFET)，此僅舉幾個例子。根據一些實施例，例如，該技術可以用於使n通道MOSFET(NMOS)裝置受益，該裝置可以包括n-p-n或n-i-n的源極-通道-汲極方案，其中‘n’表示n型摻雜的半導體材料，‘p’表示p型摻雜的半導體材料，‘i’表示本徵/未摻雜的半導體材料(例如，也可包括名義上未摻雜的半導體材料，包括每立方厘米(cm)小於1E16原子的摻雜劑濃度)。在另一示例中，根據一些實施例，該技術可以用於使p通道MOSFET(PMOS)裝置受益，該裝置可以包括p-n-p或p-i-p的源極-通道-汲極方案。在又一示例中，根據一些實施 例，該技術可以用於使TFET裝置受益，該TFET裝置可以包括p-i-n或n-i-p的源極-通道-汲極方案。在再一示例中，根據一些實施例，該技術可以用於使FFFET裝置受益，該裝置可以包括np-i-p(或np-n-p)或pn-i-n(或pn-p-n)的源極-通道-汲極方案。
另外，在一些實施例中，該技術可以用於使包括平面及/或非平面配置的電晶體受益，其中非平面配置可以包括鰭式或FinFET配置(例如，雙閘極或三閘極)，閘極環繞式配置(例如，奈米線)或其某種組合(例如，串珠鰭狀(beaded-fin)配置)，以提供一些示例。此外，該技術可用於有益於互補電晶體電路，例如互補MOS(CMOS)電路，其中該技術可用於有益於構成CMOS電路的所包括的n通道及/或p通道電晶體中的一或多個。如本文所述，一些示例包括堆疊的CMOS電路，其中n通道和p通道裝置沿著鰭狀結構的高度位於單獨的層中，而其他一些示例包括其中的n通道和p通道位於單個裝置層的單獨區域中的非堆疊CMOS電路。
方法論與架構
圖3A-9D示出根據本公開的一些實施例被選擇以示出積體電路裝置的逐步製造的各種剖面。如將顯而易見的，所示的示例結構是相對於非堆疊電晶體配置，但如先前所解釋，該方法同樣應用到堆疊結構。假設底側接點形成通常不影響堆疊配置的頂部，則本文對非堆疊電晶 體配置的關注也將清楚地指示堆疊配置。
轉至圖3A，示出根據一實施例的部分製造的示例積體電路結構的剖面圖。垂直於鰭狀結構並通過閘極結構截取剖面，以示出通道區域。如將理解的，該裝置結構包括一個裝置區域104，其可以是在堆疊結構中的唯一裝置層，或下部裝置層。在此製造階段中，該裝置結構包括，基板112，奈米線116，閘極介電結構122，以及閘極電極120。相對於每個這些特徵的先前有關討論同樣適用於此處。此外，積體電路結構進一步包括一隔離壁結構324，其分離兩鰭狀結構，及淺溝槽隔離(STI,shallow trench isolation)340和子通道區域344。
描繪兩個鰭狀結構，一個在左，一個在右。鰭狀結構已經被處理為在通道區域中包括奈米線116。此外，在隔離壁結構324是在兩個鰭狀結構之間。隔離壁結構324，如果存在的話，可以實現與標準的處理和具有任意數量的標準或專有配置。在一些這樣的示例實施例中，例如，隔離壁結構324包括導體328(例如，鎢，銅，銀，鋁等)，該導體328被一層或多層絕緣材料332包圍(例如，氮化矽，或雙層結構，其包括在導體328上的二氧化矽第一層和在第一層上的氮化矽第二層)。隔離壁結構324的底部是在基板112內被淺溝槽隔離層340(例如，二氧化矽)至少部分地包圍。如將理解到的，多種絕緣材料和結構可以用於STI 340和絕緣332。
取決於給定的應用，子通道(或子鰭)區域 344可以在配置上變化。在一些情況下，子通道區域344是基板112的一部分，諸如鰭短柱(stub)剛好低於最低奈米線116(例如，從基板向上延伸的矽鰭短柱)，而在其它情況下子通道區域344是絕緣體區域(例如，沒有二氧化矽或沒有氮化矽襯墊)被佈置或以其他方式形成在基板112內且被配置為減小截止狀態電流洩漏。如將依次討論的，通過不去除(或以顯著的更慢速率刪除，例如，由因子2x，3x，5x，10x，或更大)在去除子通道區域344的去除過程中曝光的蝕刻選擇性材料356和其他材料，可以去除用於子通道區域344的材料。
轉到圖3B，描繪的剖面垂直於鰭狀結構並通過源極/汲極區域截取。源極/汲極區域124可使用標準技術例如那些先前在圖1A-B上下文中描述，諸如蝕刻和替換製程，其中提供磊晶源極/汲極區域，以形成。然而，根據本公開的實施例，蝕刻源極/汲極凹部(recess)以便更深地向下延伸到基板中，使得可以在沉積源極/汲極材料之前將蝕刻選擇性材料356沉積到該溝槽中。可以使用標準的源極/汲極凹部蝕刻方案(例如，濕蝕刻及/或乾蝕刻)。源極/汲極溝槽的深度可以比正常情況更深，以容納蝕刻選擇性材料356的添加。例如，在該示例情況下，源極/汲極溝槽延伸超過隔離壁結構324的底部，但是在其他實施例中，其延伸到與隔離壁結構324相同的深度，或者恰好在隔離壁結構324的深度之上。在任何這種情況下，根據本公開內容，將理解的是，基板112的背面或結構隨後可以 進行拋光或以其他方式平坦化(在背面接點形成期間)以曝光蝕刻選擇性材料356的背面。還要注意，雖然源極/汲極區域124被示出為具有矩形剖面，但是其他剖面形狀是可能的，例如刻面頂部及/或底部表面，如先前所解釋。奈米線116以虛線示出，以指示其橫向相鄰的位置，從該角度看，該位置被源極/汲極區域124遮蓋。
需要注意的是，儘管未示出，可在源極/汲極區域124上形成正面接點，如果需要的話，即使這樣也將提供背面接觸。在這種情況下，正面接點形成可包括例如在源極/汲極區域124上方沉積介電層，隨後形成接點溝槽並將接點材料沉積到那些溝槽中。這樣的正面接點可用於促進期望的正面連接或簡單地不連接。在一些實施例中，正面接點可以以一或多個互連層(有時稱為金屬化層或BEOL)的形式連接到沉積在源極/汲極區域124上方的另外的金屬和介電層。首先可以提供這樣的正面接點和互連/金屬化層，然後可以翻轉所得結構，從而可以進行背面接點處理。在這種情況下，請注意，在翻轉之前，可以對正面進行鈍化或其他保護(例如，通過可以稍後去除的接合氧化物將其接合到臨時基板上)。
可以使用多種蝕刻選擇性材料。通常，氧化物和氮化物傾向於相對於彼此具有選擇性蝕刻(例如，蝕刻氮化物的第一蝕刻劑不會蝕刻氧化物，而蝕刻氧化物的第二蝕刻劑不會蝕刻氮化物)。在一些示例中，蝕刻選擇性材料356可以由氮化鈦(TiN)組成，但是可以使用提供期 望的蝕刻選擇性的其他材料，如根據本公開將理解的。示例蝕刻劑可用於去除蝕刻選擇性材料356(TiN)包括但不限於熱(例如，40℃或更高)的硫酸(H2SO4)和過氧化物(H2O2)的混合物。更一般地，將理解的是，蝕刻選擇性材料356可以被構成為可以通過相應的蝕刻去除，該蝕刻不會去除下面將更詳細描述的不同組成的蝕刻選擇性材料。可以使用化學機械拋光(CMP)將任何多餘的蝕刻選擇性材料356拋光或以其他方式平坦化至基板112的表面。
圖3C示出圖3A-B所示的示例結構的另一剖視圖。剖面是垂直於閘極結構和通過鰭狀結構之一的通道區(從在圖3A-B中示出的視圖旋轉90度)截取。如該特定示例實施例中所示，蝕刻選擇性材料356在基板112內且在源極/汲極區域124下方。注意，蝕刻選擇性材料356有效地自對準到構成通道區的奈米線315下方的子通道區域344。這是因為蝕刻選擇性材料356被設置在在源極/汲極形成製程期間相鄰通道區(和子通道區域344)向下蝕刻的延伸的源極/汲極溝槽中。
現在轉到圖4A，可以繼續處理以去除子通道區域344(例如，矽或SiOx)和任何相關的襯墊(例如，氮化矽)，從而形成先前被這些元件佔據的空腔(cavity)或溝槽451。所描繪的剖面是垂直於鰭狀結構並通過通道區域截取的。在這種情況下，形成的空腔在閘極結構下方的基板112中以及在蝕刻選擇性材料356的相鄰部分或區塊之間。因此，用於去除子通道區域344的蝕刻劑可以對蝕刻選擇 性材料356具有選擇性(即，去除子通道區域344的材料，但非蝕刻選擇性材料356)。在一些示例情況下，可用於去除氧化矽基的子通道區域344的材料的蝕刻包括例如CF4/CH2F2電漿或C4F6/氬(Ar)電漿。蝕刻去除氮化矽基結構(例如，子通道區域344襯墊)，如果存在，包括，例如，CH3F/He/O2電漿。圖4B描繪垂直於鰭狀結構並通過源極/汲極區域截取的剖面，且示出使用選擇性蝕刻來去除子通道區域344在很大程度上留下蝕刻選擇性材料356(在該示例中，由TiN組成)在源極/汲極區域124下方的適當位置。圖4C示出圖4A-B的積體電路結構，但是旋轉90度，示出的剖面垂直於閘極結構並通過通道區域截取。
如圖5A所示，在溝槽451的側壁上處理繼續形成共形介電質間隔物126。所描繪的剖面是垂直於鰭狀結構並通過通道區域截取的。如根據本公開內容將理解到的，介電質間隔物126可在相鄰的導電結構之間提供電絕緣。在一些示例中，共形介電間隔物126可以由也用於閘極間隔物123A-B的材料形成。示例材料包括例如碳摻雜的氮氧化矽以及其他矽基介電材料(例如，SiN，SiOx)。這些材料可以由任何共形沉積製程形成，包括但不限於原子層沉積(ALD)，化學氣相沉積(CVD)等。如圖所示，定向蝕刻(例如，異向性(anisotropic)乾電漿蝕刻)可以用於去除形成在各種曝光的水平表面(例如，閘極電極120的底部)上的共形沉積的間隔物126，同時保留垂直側壁間隔物126。圖5B所示的剖面是垂直於鰭狀結構並通過源極/汲極區域 截取的，並示出在源極/汲極區域124下方處該間隔物126的形成留下蝕刻選擇性材料356(在這個例子中，由TiN組成)。圖5C示出圖5A-B的積體電路結構，但旋轉90度，示出的剖面垂直於閘極結構並通過通道區域截取。
圖6A示出在間隔溝槽451中填充有蝕刻選擇性材料136之後的所得結構。所描繪的剖面是垂直於鰭狀結構並通過通道區域截取的。如前所述，可以相對於蝕刻選擇性材料356選擇性地蝕刻蝕刻選擇性材料136，反之亦然。在一些具體實例中，該蝕刻選擇性材料356是氮化鈦且蝕刻選擇性材料136是介電材料如SiOx，氮化矽，碳化矽，金屬氧化物，和氮氧化矽。用於蝕刻選擇性材料136的示例蝕刻包括，例如，用於氧化矽基材料的CF4/CH2F2電漿或C4F6/氬電漿，及用於氮化矽基的CH3F/He/O2電漿。注意，任何過量的蝕刻選擇性材料136可以被平坦化至結構的底表面(例如，以便與蝕刻選擇性材料356的表面共面)。可以使用任何合適的沉積技術(例如，ALD及/或電漿輔助CVD)。圖6B所示的剖面是垂直於鰭狀結構並通過源極/汲極區域截取的，並示出在源極/汲極區域124下方處形成蝕刻選擇性材料136留下蝕刻選擇性材料356(在這個例子中，由TiN組成)。圖6C示出圖6A-B的積體電路結構，但旋轉90度，示出的剖面垂直於閘極結構並通過通道區域截取。
圖6E和圖6F示出根據其他實施例的可選製程的兩個視圖，其中可以利用隔離壁結構中的埋藏導體來形 成背面接點。首先轉至圖6E，隔離壁結構324被示出在鰭狀結構之間並平行於鰭狀結構(和奈米線116)運行。將會注意到，所描繪的剖面是垂直於鰭狀結構並通過通道區域截取的。在該示例情況下，可以對基板112的背面進行圖案化和蝕刻，以曝光埋藏在絕緣332內的導體328(例如，以用於形成溝槽451的類似製程)。然後可以用蝕刻選擇性材料641填充形成的所得溝槽，該蝕刻選擇性材料641可以例如與蝕刻選擇性材料136相同。如根據下面的描述將理解，隨後可以使用相同的技術來處理蝕刻選擇性材料641，以用於處理包括蝕刻選擇性材料136(或641)的其他背面區域，從而在埋藏導體612和互連(例如圖9B所示)之間形成電接觸。根據一些這樣的實施例，圖6F描繪沿圖6E中虛線6F-6F所指的軸線截取的水平剖面。各種蝕刻選擇性材料有益於後續的背面接點形成製程。變化將是顯而易見的。
現在轉至圖7A和圖7B，蝕刻選擇性材料356使用，例如，先前所描述的蝕刻化學中的一個，從而形成溝槽761並曝光出源極/汲極區域124的底表面被除去。回想，底表面可以刻面，但在所有實施例中並非是需要的。應當理解，圖7A所示的剖面是垂直於鰭狀結構並通過源極/汲極區域124截取的。如將進一步理解到，使用相應的蝕刻化學物質去除蝕刻選擇性材料356將使蝕刻選擇性材料136以及間隔物126保持完整，如圖7B進一步所示，其示出圖7A的積體電路結構的圖，但旋轉90度，其中所描繪的剖 面垂直於閘極結構並通過通道區域截取。
繼續參考圖8A-B(分別具有圖7A-B相同的剖面)，然後可以在源極/汲極區域124的底表面上的溝槽761形成源極/汲極接點。例如，共形的S/D接點層138被沉積到溝槽761中，且任何多餘的沉積都可以被回蝕。共形S/D接點層138的示例包括但不限於鎢、鈦、鈷、金、鋁、銀、銅等。可以使用許多技術來完成接點層138的共形沉積，包括但不限於ALD、CVD、電漿輔助CVD等。如先前所解釋的，在S/D的區域124不必具有矩形的剖面，且可以有刻面的，例如那些圖8A-1的示例。在這種情況下，源極/汲極接點層138符合源極/汲極區域124的曝光表面的輪廓(profile)。在圖8A-2進一步示出一這樣的實施例的示例。在一些情況下，該接點層138可以是多部件結構。例如，矽化物及/或鍺化物層(示出為在圖8A-2中層863)可在共形S/D金屬層862之間和對應的源極/汲極區域124形成。在金屬/半導體介面任何數目的層，將被理解，取決於源極/汲極區域124和接點138的組合物。例如，在一個特定示例子的情況下，如果源極/汲極區域124的主要成分是矽和接點層138包括鈦，則層863可以包括矽化鈦。
共形S/D接點層138形成之後，蝕刻選擇性材料140被沉積以填充溝槽761的剩餘部分，如進一步在圖8A-8B中所示。應當理解，蝕刻選擇性材料140是可以抵抗可以去除蝕刻選擇性材料136的蝕刻化學的介電材料。在一些情況下，用於蝕刻選擇性材料140的示例材料包括但 不限於SiOx、氮化矽、碳化矽、金屬氧化物和氮氧化矽。因此，在一示例實施例中，蝕刻選擇性材料136是通過CF4/CH2F2電漿或C4F6/氬(Ar)電漿蝕刻的氧化矽基材料，且蝕刻選擇性材料140是通過CH3F/He/O2電漿蝕刻的氮化矽基材料，並且間隔物126是碳摻雜的氧氮化物。考慮到氮化物，氧化物和碳化物傾向於相對於彼此具有蝕刻選擇性，其他變化將是顯而易見的。
圖9A-D共同地示出根據本公開的實施例的互連968A和968B(例如，通孔和金屬線)的形成，從而形成背面接點區域103。如將理解的，且如上面所指出，在該示例實施例中，這是因為蝕刻選擇性材料136，641，和蝕刻選擇性材料140是介電材料，互連968A-B可以具有通常會形成與相鄰區域的電短路的寬度，但不是由於蝕刻選擇性材料136及/或140及/或641所提供的電絕緣。
首先轉至圖9A，根據一示例實施例，在結構的背面上形成層間介電(ILD)層966，然後進行圖形化。第一蝕刻方案即是對於蝕刻選擇性材料140和間隔物126選擇性的(這意味著蝕刻選擇性材料136以比蝕刻選擇性材料140和間隔物126快得多的速率被蝕刻)被用於形成第一組互連溝槽。互連968A(例如，通孔)然後使用任何合適的沉積技術(例如，CVD，等)沉積到所得的溝槽。應當理解，圖9A中所示的剖面是垂直於鰭狀結構並通過通道區域截取的。在圖9A的示例中，背面互連368A使得能夠與裝置區域104中的閘極電極120及隔離壁結構324內的導體328電連 通。注意，在該示例情況下，僅去除每個蝕刻選擇層136的一部分(例如通過利用微影蝕刻在背面上進行圖案化以曝光該部分而不是蝕刻選擇層136的整個區域)。在這樣的示例情況下，一個優點是微影蝕刻可以相對寬鬆地對準且不需要定義單個特徵，如使用標準背面製程時所需要的。因此，如在該示例情況下所看到的，所得結構包括蝕刻選擇性材料136被金屬代替的一些區域(互連968A)，以及蝕刻選擇性材料136保留在最終結構中且在那些區域沒有形成背面接點的一些區域。
然後轉至圖9B，使用對於蝕刻選擇性材料136和間隔物126具有選擇性(意味著以比蝕刻選擇性材料136和間隔物126快得多的速率蝕刻蝕刻選擇性材料140)的第二蝕刻方案以形成第二組互連溝槽。然後，使用任何合適的沉積技術(例如，CVD等)將互連件968B(例如，通孔)沉積到所得的溝槽中。應當理解，圖9B所示的剖面是垂直於鰭狀結構並通過源極/汲極區域截取的。在圖9B的示例中，背面互連件368B實現與裝置區域104中的源極/汲極區域124電連通。再次，請注意，所得結構包括其中蝕刻選擇性材料140被金屬代替的一些區域(互連968B)，以及其中蝕刻選擇性材料140保留在最終結構中並且在那些區域中沒有形成背面接點的一些區域。
圖9C和9D進一步示出在圖9A-B中所示的結構。如將注意的，根據一些這樣的實施例，圖9C中所示的剖面是垂直於閘極結構並通過通道區域截取的，及圖9D示 出以沿圖9A-C中的每一個的虛線9D-9D表示的軸截取的水平剖面。如圖9C所示，互連929可以具有寬度大於對應特徵其所連接的寬度(在該示例的情況下，閘極電極)。在該示例情況下，注意，在所描繪的剖面中示出的蝕刻選擇性材料136的整個寬度被金屬(互連969)代替，而不留下任何蝕刻選擇性材料136直接與金屬相鄰。還要注意，蝕刻選擇性材料136，蝕刻選擇性材料140和間隔物126各自如何都存在於相同的水平面中，例如在沿著虛線9D-9D所指的軸截取的水平剖面處截取。互連部件968A-B和929可以是任何合適的導電材料，例如銅，鋁，銀，金，鎢等。它們還可以包括襯墊或阻隔層，例如氮化鉭，可以幫助防止導電材料電遷移到相鄰的介電材料中。
示例系統
圖10是根據本公開的一些實施例用本文所公開的一或多個積體電路結構實現的示例計算系統。如可以看到，計算系統1000容納主板1002。主板1002可包括多個組件，包括，但不限於，處理器1004和至少一個通信晶片1006，其中的每一個可以實體地和電氣地耦合到主板1002，或者以其他方式整合在主板1002中。如將理解到的，主板1002可以是例如任何印刷電路板，無論是主板，安裝在主板上的子板還是系統1000的唯一板等。
取決於其應用，計算系統1000可以包括一或多個其他組件，其可以或不可以實體或電耦合到主板 1002。這些其他組件可以包括但不限於揮發性記憶體(例如，DRAM))，非揮發性記憶體(例如ROM)，圖形處理器，數位信號處理器，加密處理器，晶片組，天線，顯示器，觸控螢幕顯示器，觸控螢幕控制器，電池，音訊編解碼器，視訊編解碼器，功率放大器，全球定位系統(GPS)裝置，指南針，加速計，陀螺儀，揚聲器，相機和大容量儲存裝置(例如硬碟驅動器，光碟(CD)，數位通用磁碟(DVD)等)。計算系統1000中包括的任何組件都可以包括根據示例實施例配置的一或多個積體電路結構或裝置(例如，如各種本文中提供的包括正面和背面接點以及一或多個蝕刻選擇性材料的堆疊或未堆疊的CMOS裝置)。在一些實施例中，可以將多個功能整合到一或多個晶片中(例如，注意，通信晶片1006可以是處理器1004的一部分或以其他方式整合到處理器1004中)。
通信晶片1006使得能夠進行無線通信以用於與計算系統1000之間的資料傳輸。用語“無線”及其衍生可用於描述電路，裝置，系統，方法，技術，通信通道等，可以通過非固態媒體通過使用調變電磁輻射來傳遞資料。該用語並不意味著關聯的裝置不包含任何電線，儘管在某些實施例中它們可能沒有。通信晶片1006可以實現多種無線標準或協議中的任何一種，包括但不限於Wi-Fi(IEEE802.11系列)，WiMAX(IEEE802.16系列)，IEEE802.20，長期演進(LTE)，Ev-DO，HSPA+，HSDPA+，HSUPA+，EDGE，GSM，GPRS，CDMA， TDMA，DECT，藍牙，其衍生以及指定為3G，4G，5G及更高版本的任何其他無線協議。計算系統1000可以包括多個通信晶片1006。例如，第一通信晶片1006可以被專用於較短距離無線通信，例如Wi-Fi和藍牙，及第二通信晶片1006可專用於更長距離的無線通信，例如GPS，EDGE，GPRS，CDMA，WiMAX，LTE，Ev-DO等。在一些實施例中，通信晶片1006可以包括如本文中不同描述的背面接點。
計算系統1000的處理器1004包括封裝在處理器1004內的積體電路晶粒。在一些實施例中，如本文中的各種描述，處理器的積體電路晶粒包括板載(onboard)電路，該板載電路由配置有背面接點的一或多個積體電路結構或裝置實現。用語“處理器”可以指處理例如來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可以儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置的一部分。
通信晶片1006還可以包括封裝在通信晶片1006內的積體電路晶粒。如本文中的各種描述，根據一些這樣的示例實施例，通信晶片的積體電路晶粒包括一或多個積體電路結構或裝置，該積體電路結構或裝置被配置為具有背面接點。如根據本公開將理解的，注意，多標準無線能力可以直接整合到處理器1004中(例如，其中任何晶片1006的功能整合到處理器1004中，而不是具有單獨的通信晶片)。還要注意，處理器1004可以是具有這種無線能 力的晶片組。簡而言之，可以使用任何數量的處理器1004及/或通信晶片1006。同樣，任何一個晶片或晶片組都可以在其中整合多種功能。
在各種實施方式中，如本文中的各種描述使用公開的技術形成的，計算系統1000可以是膝上型電腦、連網小筆電、筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)，超移動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、便攜式音樂播放器、數位錄影機或任何其他處理資料或採用一或多個積體電路結構或裝置的電子裝置。
進一步的示例實施例
以下示例涉及另外的實施例，從中將顯而易見許多排列和配置。
示例1是一種積體電路結構，其包括：包括電晶體的裝置區域，該電晶體包括源極或汲極區域以及閘極結構；裝置區域上方的正面接點區域；和裝置區域下方的背面接點區域，背面接點區域包括在電晶體的源極或汲極區域下的第一介電材料，橫向地相鄰於所述第一介電材料和所述電晶體的閘極結構下的第二介電材料，及橫向地在第一介電材料和第二介電材料之間的非導電間隔物，其中第一介電材料和第二介電材料相對於彼此及非導電間隔物可選擇性地蝕刻。
示例2包括示例1的標的，其中，背面接點區域進一步包括互連部件，該互連部件通過第一電介質材料並接觸源極或汲極區域的底側。
示例3包括示例2的標的，且進一步包括在源極區域或汲極區域的底側上的接點結構，該接點結構包括金屬，其中互連部件直接接觸該接觸結構。
示例4包括示例3的標的，其中，接點結構與源極區域或汲極區域的底面共形。
示例5包括根據前述任一示例的標的，其中，背面接點區域進一步包括互連部件，該互連部件通過第二電介質材料並接觸閘極結構。
示例6包括示例5的標的，其中閘極結構包括高k介電質和閘極電極，且互連部件與閘極電極接觸。
示例7包括根據前述任一示例的標的，其中，裝置區域進一步包括隔離壁結構，該隔離壁結構包括絕緣材料和在該絕緣材料內的導體。
示例8包括示例7的標的，其中第一介電材料或第二介電材料之一也在隔離壁結構之下。
示例9包括示例8的標的，其中，背面接點區域進一步包括互連部件，該互連部件通過隔離壁結構下方的第一或第二介電材料並與導體接觸。
示例10包括前述示例中任一示例的標的，其中第一介電材料包括氮化物，第二介電材料包括氧化物，且非導電間隔物包括氧氮化物。
示例11包括前述示例中任一示例的標的，其中，該電晶體進一步包括一或多個奈米線或奈米帶或奈米片，且閘極結構環繞那些一或多個奈米線或奈米帶或奈米片。
示例12包括前述示例中任一示例的標的，其中，電晶體進一步包括鰭狀結構，且閘極結構在鰭狀結構的頂壁和側壁上。
示例13包括前述示例中任一示例的標的，其中，所述電晶體是第一電晶體，所述裝置區域進一步包括第二電晶體，且所述第一電晶體和第二電晶體相對於彼此佈置為堆疊配置，使得第一電晶體是底部電晶體，第二電晶體在第一電晶體上方。
示例14包括示例13的標的，其中第二電晶體直接連接到正面接點區域。
示例15包括前述示例中任一示例的標的，其中，所述電晶體是第一電晶體，且所述導電間隔物是橫向位於所述第一介電質和第二介電質的第一部分之間的第一導電間隔物，所述裝置區域進一步包括第二電晶體，其包括源極或汲極區域和閘極結構，其中第一介電材料的第二部分在第二電晶體的源極或汲極區域下方，第二介電材料的第二部分在橫向上與第一介電材料的第二部分相鄰且在第二電晶體的閘集結構的下方，且第二非導電間隔物橫向位於第一和第二介電材料的第二部分之間。
示例16是包括前述示例中任一示例的積體電 路結構的印刷電路板。
示例17是一種電子系統，其包括示例1到15中任一示例的積體電路或示例16的印刷電路板。
示例18是一種積體電路結構，其包括：包括第一電晶體和第二電晶體的裝置區域，第一電晶體和第二電晶體中的每一個均包括源極或汲極區域以及閘極結構；以及裝置區域上方的正面接點區域；和裝置區域下方的背面接點區域，背面接點區域包括第一和第二電晶體二者的源極或汲極區域下的第一介電材料，第一和第二電晶體二者的閘極結構下的第二介電材料，和橫向地在第一和第二介電材料之間的不導電間隔物，其中所述第一介電材料，所述第二介電材料，不導電間隔物的每一個存在同一水平面上，第一互連部件，通過所述第一介電材料且接觸第一電晶體的源極或汲極區域，及第二互連部件，通過第二介電材料且接觸第二電晶體的閘極結構。
示例19包括示例18的標的，且進一步包括在第一電晶體的源極區域或汲極區域的底側上的接點結構，該接點結構包括金屬，其中第一互連部件直接接觸該接點結構。
示例20包括示例19的標的，其中，接點結構與第一電晶體的源極區域或汲極區域的底面共形。
示例21包括示例18至示例20中任一示例的標的，其中第二電晶體的閘極結構包括高k介電質和閘極電極，且第二互連部件與閘極電極接觸。
示例22包括示例18至21中任一示例的標的，其中，裝置區域進一步包括隔離壁結構，該隔離壁結構包括絕緣材料和在該絕緣材料內的導體。
示例23包括示例22的標的，其中第一或第二介電材料之一也在隔離壁結構之下。
示例24包括示例23的標的，其中，背面接點區域進一步包括第三互連部件，該第三互連部件通過隔離壁結構下方的第一或第二介電材料並與導體接觸。
示例25包括示例18至24中任一示例的標的，其中第一介電材料包括氮化物，第二介電材料包括氧化物，且非導電間隔物包括氧氮化物。
示例26包括示例18至25中任一示例的標的，其中第一和第二電晶體中的一個或兩個進一步包含一或多個奈米線或奈米帶或奈米片，且相應的閘極結構環繞那些一或多個奈米線或奈米帶或奈米片。
示例27包括示例18至26中任一示例的標的，其中第一電晶體和第二電晶體中的一個或兩個進一步包括鰭狀結構，且相應的閘極結構在鰭狀結構的頂壁和側壁上。
示例28包括示例18至27中任一示例的標的，其中，裝置區域包括下部裝置區域和上部裝置區域，且第一電晶體和第二電晶體是下部裝置區域的一部分。
示例29是包括示例18至示例28中任一示例的積體電路結構的印刷電路板。
示例30是一種電子系統，其包括示例18至示例28的積體電路或示例29的印刷電路板。
示例31是一種積體電路結構，其包括：包括第一電晶體，第二電晶體和第三電晶體的裝置區域，第一，第二和第三電晶體中的每一個均包括源極或汲極區域以及閘極結構；裝置區域上方的正面接點區域，該正面接點區域包括正面互連部件，該正面互連部件直接連接至第三電晶體的源極或汲極區域或閘極結構中的至少一個；和裝置區域下方的背面接點區域，背面接點區域包括第一和第二電晶體二者的源極或汲極區域下的第一介電材料，第一和第二電晶體二者的閘極結構下的第二介電材料，和橫向在第一介電材料和第二介電材料之間的非導電間隔物，其中第一介電材料，第二介電材料和非導電間隔物之一者是氮化物，第一介電材料，第二介電材料和非導電間隔物之一者是氧化物，且第一介電材料，第二介電材料和非導電間隔物之一者是氧氮化物，使得第一介電材料和第二介電材料可相對於彼此和非導電間隔物選擇性蝕刻。
示例32包括示例31的標的，且進一步包括第一底側互連部件，該第一底側互連部件通過第一介電材料並接觸第一電晶體的源極或汲極區域的底側；及/或第二底側互連部件，通過所述第二介電材料，並接觸第二電晶體的閘極結構。
示例33包括示例32的標的，且進一步包括第一電晶體的源極區域或汲極區域的底側上的接點結構，接 點結構包括金屬，其中，所述第一底側互連部件直接接觸接點結構，其中接結構與第一電晶體的源極區域或汲極區域的底面共形。
示例34包括示例32或33的標的，且進一步包括，其中第二電晶體的閘極結構包括高k介電質和閘極電極，且第二底側互連部件與閘極電極接觸。
示例35包括示例31至34的任一示例的標的，其中，所述裝置區域進一步包括隔離壁結構，該隔離壁結構包括絕緣材料和絕緣材料內的導體。
示例36包括示例35的標的，其中第一介電材料或第二介電材料之一也在隔離壁結構之下。
示例37包括示例36的標的，其中，所述背面接點區域進一步包括第三底側互連特徵，該第三底側互連特徵通過隔離壁結構下方的第一或第二介電材料並接觸導體。
示例38包括示例31至37中任一示例的標的，其中第一介電材料包括氮化物，第二介電材料包括氧化物，且非導電間隔物包括氮氧化物。
示例39包括示例31至38中任一示例的標的，其中第一和第二電晶體中的一個或兩個進一步包含一或多個奈米線或奈米帶或奈米片，且相應的閘極結構環繞那些一或多個奈米線或奈米帶或奈米片。
示例40包括示例31至示例39中任一示例的標的，其中，第一電晶體和第二電晶體中的一個或兩個進一 步包括鰭狀結構，且相應的閘極結構在鰭狀結構的頂壁和側壁上。
示例41包括示例31至示例40中任一示例的標的，其中，裝置區域包括下部裝置區域和上部裝置區域，且第一電晶體和第二電晶體是下部裝置區域的一部分。
示例42是包括示例31至示例41中任一示例的積體電路結構的印刷電路板。
示例43是一電子系統，包括示例31至示例41中任一示例的積體電路，或示例42的印刷電路板。
101:正面
102:背面
103:背面接點
104:下部裝置區域
105:正面接點區域
106:隔離
108:上部裝置區域
112:基板
116A:奈米線
116B:奈米線
120A:閘極電極
120B:閘極電極
122A:閘極介電質
122B:閘極介電質
123A:閘極間隔物
123B:閘極間隔物
124A:源極/汲極區域
124B:源極/汲極區域
125:正面接點
126:間隔物
127A:絕緣體
127B:絕緣體
128:互連部件
136:蝕刻選擇性材料
138:源極/汲極接點
140:蝕刻選擇性材料
144:重疊區域

Claims (25)

  1. 一種積體電路結構，包括： 裝置區域，包括電晶體，該電晶體包括源極或汲極區域和閘極結構； 正面接點區域，位於該裝置區域上方；及 背面接點區域，位於該裝置區域下方，該背面接點區域包括在該電晶體的該源極或汲極區域下方的第一介電材料，橫向相鄰於該第一介電材料和在該電晶體的該閘極結構下方的第二介電質材料，和橫向在該第一和第二介電材料之間的非導電間隔物，其中該第一介電材料和第二介電材料相對於彼此和該非導電間隔物選擇性地可蝕刻。
  2. 如請求項1所述的積體電路結構，其中，該背面接點區域進一步包括通過該第一介電材料和接觸該源極或汲極區域的底側的互連部件。
  3. 如請求項2所述的積體電路結構，進一步包括該源極或汲極區域的底側上的接點結構，該接點結構包括金屬，其中，該互連部件直接接觸該接點結構，其中該接點結構對於該源極區域或汲極區域的該底側是共形的。
  4. 如請求項1所述的積體電路結構，其中該背面接點區域進一步包括通過該第二介電材料，並接觸該閘極結構的互連部件，且其中該閘極結構包括高k介電質和閘極電極，且該互連部件與該閘極電極接觸。
  5. 如請求項1所述的積體電路結構，其中，該裝置區域進一步包括隔離壁結構，該隔離壁結構包括絕緣材料和該絕緣材料內的導體。
  6. 如請求項5所述的積體電路結構，其中，該第一或第二介電材料中的一種也是在該隔離壁結構下，且其中該背面接點區域進一步包括通過該隔離壁結構下方的該第一或第二介電材料且接觸該導體的互連部件。
  7. 根據請求項1所述的積體電路結構，其中，該第一介電材料包括氮化物，該第二介電材料包括氧化物，且該非導電間隔物包括氮氧化物。
  8. 根據請求項1至7中任一項所述的積體電路結構，其中，該電晶體進一步包括一或多個奈米線或奈米帶或奈米片，且該閘極結構環繞該一或多個奈米線或奈米帶或奈米片。
  9. 根據請求項1至7中任一項所述的積體電路結構，其中，該電晶體進一步包括鰭狀結構，且該閘極結構在該鰭狀結構的頂部和側壁上。
  10. 根據請求項1至7中任一項所述的積體電路結構，其中，該電晶體是第一電晶體，該裝置區域進一步包括第二電晶體，且該第一和第二電晶體相對於彼此堆疊地配置，使得該第一電晶體是底部電晶體，且該第二電晶體在該第一電晶體上方，且其中該第二電晶體直接連接到該正面接點區域。
  11. 根據請求項1至7中任一項所述的積體電路結構，其中，該電晶體是第一電晶體，且該導電間隔物是橫向地位於該第一和第二介電質的第一部分之間的第一導電間隔物，該裝置區域進一步包括第二電晶體，該第二電晶體包括源極或汲極區域和閘極結構，其中該第一介電材料的第二部分在該第二電晶體的該源極或汲極區域下方，且該第二介電材料的第二部分橫向上與該第一介電材料的該第二部分相鄰且在該第二電晶體的該閘極結構下方，且第二非導電間隔物橫向地位在該第一和第二介電材料的該第二部分之間。
  12. 一種積體電路結構，包括： 裝置區域，包括第一電晶體和第二電晶體，該第一和第二電晶體各自包括源極或汲極區域和閘極結構； 正面接點區域，位於該裝置區域上方；及 背面接點區域，位於該裝置區域下方，該背面接點區域包括，在該第一和第二電晶體兩者的該源極或汲極區域下方的第一介電材料，在該第一和第二電晶體兩者的該閘極結構下方的第二介電材料，及橫向地在該第一和第二介電材料之間的非導電間隔物，其中該第一介電材料，該第二介電材料，及非導電間隔物之各者存在於相同水平面； 第一互連部件，通過該第一介電材料，且接觸該第一電晶體的該源極或汲極區域的底側；及 第二互連部件，通過該第二介電材料，且接觸該第二電晶體的該閘極結構。
  13. 如請求項12所述的積體電路結構，進一步包括該第一電晶體的該源極區域或汲極區域的底側上的接點結構，該接點結構包括金屬，其中，該第一互連部件直接接觸該接點結構，且其中該接點結構對於該第一電晶體的該源極區域或汲極區域的該底側是共形的。
  14. 根據請求項12所述的積體電路結構，其中，該第二電晶體的該閘極結構包括高k介電質和閘極電極，且該第二互連特徵與該閘極電極接觸。
  15. 如請求項12所述的積體電路結構，其中，該裝置區域進一步包括隔離壁結構，該隔離壁結構包括絕緣材料和該絕緣材料內的導體，其中該第一或第二介電材料其中之一，也在該隔離壁結構下。
  16. 如請求項15所述的積體電路結構，其中，該背面接點區域進一步包括通過在該隔離壁結構下方的該第一或第二介電材料且接觸該導體的第三互連部件。
  17. 如請求項12所述的積體電路結構，其中，該第一介電材料包括氮化物，該第二介電材料包括氧化物，以及該非導電隔離包括氮氧化物。
  18. 根據請求項12至17中任一項所述的積體電路結構，其中，該第一和第二電晶體中的一或兩者進一步包括一或多個奈米線或奈米帶或奈米片，且該相應的閘極結構環繞該一或多個奈米線或奈米帶或奈米片。
  19. 根據請求項12至17中任一項所述的積體電路結構，其中，該第一和第二電晶體中的一或兩者進一步包括鰭狀結構，且該對應的閘極結構在該鰭狀結構的頂部和側壁上。
  20. 根據請求項12至17中任一項所述的積體電路結構，其中，該裝置區域包括下部裝置區域和上部裝置區域，且該第一和第二電晶體是該下部裝置區域的一部分。
  21. 一種積體電路結構，包括： 裝置區域，包括第一電晶體，第二電晶體和第三電晶體，該第一，第二和第三電晶體之各者包括源極或汲極區域和閘極結構； 正面接點區域，位於該裝置區域上方，該正面接點區域包括正面互連部件，該正面互連部件直接連接至該第三電晶體的該源極或汲極區域或該閘極結構的至少一個；及 背面接點區域，位於該裝置區域下方，該背面接點區域包括，在該第一和第二電晶體兩者的該源極或汲極區域下方的第一介電材料，在該第一和第二電晶體兩者的該閘極結構下方的第二介電材料，及橫向地在該第一和第二介電材料之間的非導電間隔物，其中， 該第一介電材料，該第二介電材料和該非導電間隔物中之一者是氮化物， 該第一介電材料，該第二介電材料和該非導電間隔物中之一者是氧化物，且 該第一介電材料，該第二介電材料和該非導電間隔物中之一者是氮氧化物， 使該第一和第二介電材料相對於彼此和該非導電間隔物選擇性地可蝕刻。
  22. 根據請求項21所述的積體電路結構，進一步包括： 第一底側互連部件，通過該第一介電材料且接觸該第一電晶體的該源極或汲極區域的底側；及 第二底側互連部件，通過該第二介電材料，且接觸該第二電晶體的該閘極結構。
  23. 如請求項22所述的積體電路結構，進一步包括該第一電晶體的該源極區域或汲極區域的底側的接點結構，該接點結構包括金屬，其中，該第一底側互連部件直接接觸該接點結構，其中該接點結構對於該第一電晶體的該源極區域或汲極區域的該底側是共形的。
  24. 根據請求項22或23所述的積體電路結構，其中，該第二電晶體的該閘極結構包括高k介電質和閘極電極，且該第二底側互連部件接觸該閘極電極。
  25. 如請求項22或23所述的積體電路結構，其中該裝置區域進一步包括隔離壁結構，該隔離壁結構包括絕緣材料和該絕緣材料內的導體，其中該第一或第二介電材料之一者也在該隔離壁結構下方，且其中，該背面接點區域進一步包括通過該隔離壁結構下方的該第一或第二介電材料且接觸該導體的第三底側互連部件。
TW109103840A 2019-03-15 2020-02-07 半導體裝置的背面接點 TWI839462B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/355,195 US11437283B2 (en) 2019-03-15 2019-03-15 Backside contacts for semiconductor devices
US16/355,195 2019-03-15

Publications (2)

Publication Number Publication Date
TW202101705A TW202101705A (zh) 2021-01-01
TWI839462B true TWI839462B (zh) 2024-04-21

Family

ID=72289534

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109103840A TWI839462B (zh) 2019-03-15 2020-02-07 半導體裝置的背面接點

Country Status (4)

Country Link
US (3) US11437283B2 (zh)
CN (1) CN111696957A (zh)
DE (1) DE102020103710A1 (zh)
TW (1) TWI839462B (zh)

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210081679A (ko) 2019-12-24 2021-07-02 삼성전자주식회사 반도체 장치
US11362096B2 (en) * 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
DE102020110792B4 (de) 2019-12-27 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben
US11107886B2 (en) * 2020-01-10 2021-08-31 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of fabricating the memory device
US11081559B1 (en) * 2020-01-31 2021-08-03 Qualcomm Incorporated Backside contact of a semiconductor device
US11342326B2 (en) 2020-04-28 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned etch in semiconductor devices
US11349004B2 (en) * 2020-04-28 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Backside vias in semiconductor device
US11521676B2 (en) 2020-04-30 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with asymmetric interconnection
US11996409B2 (en) 2020-05-20 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking CMOS structure
TWI762196B (zh) * 2020-05-26 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置與其製造方法
US11637101B2 (en) * 2020-05-26 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11948987B2 (en) * 2020-05-28 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned backside source contact structure
US11222892B2 (en) * 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same
US11158634B1 (en) * 2020-06-15 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Backside PN junction diode
US11532714B2 (en) 2020-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof
US11335606B2 (en) * 2020-08-19 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Power rails for stacked semiconductor device
US11616143B2 (en) 2020-08-27 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and methods of fabrication thereof
US11588050B2 (en) * 2020-08-31 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Backside contact
US12165973B2 (en) * 2020-09-30 2024-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with backside power rail and method for forming the same
US12148751B2 (en) * 2020-10-30 2024-11-19 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements
US11437480B2 (en) 2020-11-13 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Forming a cavity with a wet etch for backside contact formation
US11735590B2 (en) * 2020-11-13 2023-08-22 International Business Machines Corporation Fin stack including tensile-strained and compressively strained fin portions
US11355640B1 (en) * 2020-11-16 2022-06-07 Samsung Electronics Co., Ltd. Hybrid multi-stack semiconductor device including self-aligned channel structure and method of manufacturing the same
US11398553B2 (en) * 2020-11-20 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain features
US11569364B2 (en) 2020-11-24 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide backside contact
US11430789B2 (en) * 2020-11-25 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside contacts and isolation
US11563003B2 (en) * 2021-01-20 2023-01-24 International Business Machines Corporation Fin top hard mask formation after wafer flipping process
US12464771B2 (en) 2021-01-22 2025-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US11444162B2 (en) * 2021-01-27 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact with air spacer
US11658226B2 (en) 2021-02-19 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside gate contact
US11688767B2 (en) * 2021-02-25 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US12087837B2 (en) * 2021-03-05 2024-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with backside contact and methods of forming such
JP7551542B2 (ja) * 2021-03-05 2024-09-17 キオクシア株式会社 半導体装置の製造方法
US12205997B2 (en) * 2021-03-12 2025-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit including backside conductive vias
US11776856B2 (en) * 2021-03-25 2023-10-03 Nxp B.V. Nanosheet transistors with different gate materials in same stack and method of making
US11925033B2 (en) * 2021-03-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded backside memory on a field effect transistor
US11482595B1 (en) * 2021-04-23 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dual side contact structures in semiconductor devices
US20220352256A1 (en) * 2021-04-28 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Backside memory integration
US12243823B2 (en) * 2021-04-29 2025-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside gate contact
US11990404B2 (en) 2021-05-05 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation for semiconductor devices and methods of manufacture
US12408422B2 (en) * 2021-06-07 2025-09-02 Intel Corporation Integrated circuit structures with backside gate cut or trench contact cut
US12364001B2 (en) 2021-06-14 2025-07-15 Intel Corporation Integrated circuit structures with backside gate partial cut or trench contact partial cut
US20220399451A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using backside removal approach
US20220399334A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Integrated circuit structures with backside self-aligned conductive via bar
US20220406909A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with dual silicide and method
US20220406773A1 (en) * 2021-06-21 2022-12-22 Intel Corporation Integrated circuit structures with backside self-aligned conductive pass-through contact
US20230013764A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices Including Backside Capacitors and Methods of Manufacture
US12349432B2 (en) * 2021-08-27 2025-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Enlarged backside contact
US12142647B2 (en) * 2021-08-30 2024-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligning backside contact process and devices thereof
US20230061857A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structures
US20230068312A1 (en) * 2021-09-02 2023-03-02 Applied Materials, Inc. Backside power rail to deep vias
US12356665B2 (en) 2021-09-23 2025-07-08 Samsung Electronics Co., Ltd. Stacked transistors having an isolation region therebetween and a common gate electrode, and related fabrication methods
US20230098467A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Thin film transistors having a spin-on 2d channel material
US20230145229A1 (en) * 2021-11-09 2023-05-11 Intel Corporation Layer transfer process to form backside contacts in semiconductor devices
EP4434092A4 (en) * 2021-11-16 2025-10-08 Hsu Fu Chang ADVANCED STRUCTURES WITH MOSFET TRANSISTORS AND METAL LAYERS
KR102876858B1 (ko) 2021-11-29 2025-10-28 삼성전자주식회사 3차원 반도체 소자 및 그의 제조 방법
US20230178435A1 (en) * 2021-12-07 2023-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Complementary fet (cfet) devices and methods
EP4195248A1 (en) * 2021-12-09 2023-06-14 INTEL Corporation Backside shunt contact for improved integrated circuit layout
US20230197728A1 (en) * 2021-12-17 2023-06-22 Intel Corporation Stacked transistor structures with diverse gate materials
US20230197714A1 (en) * 2021-12-20 2023-06-22 Intel Corporation Gate-all-around integrated circuit structures having backside contact self-aligned to epitaxial source
US20230197612A1 (en) * 2021-12-20 2023-06-22 Intel Corporation Backside power delivery network and signal routing
US20230197613A1 (en) * 2021-12-20 2023-06-22 Intel Corporation Replacement via and buried or backside power rail
US20230207651A1 (en) * 2021-12-23 2023-06-29 Mohammad Hasan Gate-all-around integrated circuit structures having source or drain structures with substrate connection portions
US12237267B2 (en) * 2022-01-27 2025-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of manufacturing thereof
US12495587B2 (en) 2022-03-10 2025-12-09 International Business Machines Corporation Self-aligned contact (SAC) in nanosheet transistors
US12142526B2 (en) * 2022-03-23 2024-11-12 International Business Machines Corporation Stacked device with buried interconnect
US20230317803A1 (en) * 2022-03-31 2023-10-05 Intel Corporation Transistor backside routing layers with contacts having varying depths
US20230402507A1 (en) * 2022-06-13 2023-12-14 Intel Corporation Dual metal silicide for stacked transistor devices
US20230411163A1 (en) * 2022-06-16 2023-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US20240006302A1 (en) * 2022-07-01 2024-01-04 Intel Corporation Gate-all-around transistor circuit modification using direct contact and/or access probe points
US12550381B2 (en) * 2022-07-01 2026-02-10 Intel Corporation Device, method and system to provide epitaxial structures opposite sides of a separation layer between channel stacks
US20240014041A1 (en) * 2022-07-05 2024-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure with gate stack and method for forming the same
US20240072048A1 (en) * 2022-08-30 2024-02-29 Samsung Electronics Co., Ltd. Integrated circuit device including integrated insulator and methods of fabrication the same
US12490480B2 (en) 2022-09-16 2025-12-02 International Business Machines Corporation Stacked FETS with contact placeholder structures
US20240105617A1 (en) 2022-09-23 2024-03-28 Apple Inc. Vertical Transistors With Backside Power Delivery
US20240105802A1 (en) * 2022-09-26 2024-03-28 Intel Corporation Integrated circuit structures having gate cut plugremoved from trench contact
US20240113213A1 (en) * 2022-09-30 2024-04-04 International Business Machines Corporation Hybrid inserted dielecric gate-all-around device
US12527032B2 (en) * 2022-09-30 2026-01-13 International Business Machines Corporation Backside contact with shallow placeholder and easy backside semiconductor removal
US20240145578A1 (en) * 2022-10-28 2024-05-02 International Business Machines Corporation Nanosheet with dual isolation regions separated by buried inner spacer
US12477819B2 (en) 2022-11-10 2025-11-18 International Business Machines Corporation Stacked FET with extremely small cell height
US12550705B2 (en) 2022-11-22 2026-02-10 International Business Machines Corporation Self-aligned backside gate contact
US12506049B2 (en) 2022-12-05 2025-12-23 International Business Machines Corporation Transistors with backside source/drain contact and spacer
US20240196586A1 (en) * 2022-12-09 2024-06-13 International Business Machines Corporation Stacked and non-stacked transistors with double-sided interconnects
US20240204100A1 (en) * 2022-12-20 2024-06-20 International Business Machines Corporation Vertical field effect transistor with self-aligned backside trench epitaxy
US12255248B2 (en) 2023-02-27 2025-03-18 Samsung Electronics Co., Ltd. Semiconductor device including backside contact structure having positive slope and method of forming thereof
US20240332077A1 (en) * 2023-03-27 2024-10-03 Intel Corporation Integrated circuit structure with backside gate connection
US20240332279A1 (en) * 2023-03-27 2024-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device having rp cell region including l-shape and resident regions and method of manufacturing same
US20240332175A1 (en) * 2023-03-31 2024-10-03 Intel Corporation Backside transistor contact surrounded by oxide
US20240332172A1 (en) * 2023-04-02 2024-10-03 Intel Corporation Integrated circuit structure with backside contact widening
US20240355915A1 (en) * 2023-04-21 2024-10-24 Intel Corporation Backside conductive structures extending through integrated circuit to meet frontside contacts
US20240395900A1 (en) * 2023-05-25 2024-11-28 Samsung Electronics Co., Ltd. Semiconductor device including backside source/drain contact structure with contact spacer and backside gate contact structure
US20250048688A1 (en) * 2023-07-31 2025-02-06 International Business Machines Corporation Stacked field effect transistors
US20250089336A1 (en) * 2023-09-11 2025-03-13 International Business Machines Corporation Dual sided circuit connections
US20250098217A1 (en) * 2023-09-18 2025-03-20 Qualcomm Incorporated Gate-all-around field effect transistor structures
US20250096130A1 (en) * 2023-09-18 2025-03-20 Qualcomm Incorporated Gate-all-around field effect transistor structures
US20250194161A1 (en) * 2023-12-06 2025-06-12 International Business Machines Corporation Backside signal contact and power formation for stacked transistors
US20250254972A1 (en) * 2024-02-05 2025-08-07 International Business Machines Corporation Logic cross-couple with backside interconnects
US20250311380A1 (en) * 2024-04-01 2025-10-02 Applied Materials, Inc. Sidewall doping for resistance reduction of gaa-like devices
KR20250170347A (ko) * 2024-05-28 2025-12-05 삼성전자주식회사 반도체 소자
US20250380494A1 (en) * 2024-06-07 2025-12-11 Intel Corporation Subfin engineering to improve semiconductor device performance

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090108248A1 (en) * 2007-10-31 2009-04-30 Qimonda Ag Integrated circuit including doped semiconductor line having conductive cladding
US20110147706A1 (en) * 2009-12-23 2011-06-23 Marko Radosavljevic Techniques and configurations to impart strain to integrated circuit devices
US20110248404A1 (en) * 2010-04-08 2011-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy Pattern in Wafer Backside Routing
US20140042510A1 (en) * 2012-08-07 2014-02-13 Globalfoundries Inc. Capacitors positioned at the device level in an integrated circuit product and methods of making such capacitors
TW201530784A (zh) * 2008-10-24 2015-08-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TW201547008A (zh) * 2014-03-14 2015-12-16 Taiwan Semiconductor Mfg Co Ltd 積體電路與其形成方法
US20160372471A1 (en) * 2015-06-22 2016-12-22 International Business Machines Corporation Integrated circuit having dual material cmos integration and method to fabricate same
TW201738978A (zh) * 2016-03-11 2017-11-01 半導體能源硏究所股份有限公司 半導體裝置、半導體晶圓、模組、電子裝置以及其製造方法
TW201817011A (zh) * 2016-07-01 2018-05-01 英特爾公司 用於帶有雙面金屬化之半導體裝置的背面接觸電阻降低之技術
TW201828473A (zh) * 2016-09-30 2018-08-01 美商英特爾股份有限公司 在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的系統、方法及設備

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8373228B2 (en) * 2010-01-14 2013-02-12 GlobalFoundries, Inc. Semiconductor transistor device structure with back side source/drain contact plugs, and related manufacturing method
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090108248A1 (en) * 2007-10-31 2009-04-30 Qimonda Ag Integrated circuit including doped semiconductor line having conductive cladding
TW201530784A (zh) * 2008-10-24 2015-08-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US20110147706A1 (en) * 2009-12-23 2011-06-23 Marko Radosavljevic Techniques and configurations to impart strain to integrated circuit devices
US20110248404A1 (en) * 2010-04-08 2011-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy Pattern in Wafer Backside Routing
US20140042510A1 (en) * 2012-08-07 2014-02-13 Globalfoundries Inc. Capacitors positioned at the device level in an integrated circuit product and methods of making such capacitors
TW201547008A (zh) * 2014-03-14 2015-12-16 Taiwan Semiconductor Mfg Co Ltd 積體電路與其形成方法
US20160372471A1 (en) * 2015-06-22 2016-12-22 International Business Machines Corporation Integrated circuit having dual material cmos integration and method to fabricate same
TW201738978A (zh) * 2016-03-11 2017-11-01 半導體能源硏究所股份有限公司 半導體裝置、半導體晶圓、模組、電子裝置以及其製造方法
TW201817011A (zh) * 2016-07-01 2018-05-01 英特爾公司 用於帶有雙面金屬化之半導體裝置的背面接觸電阻降低之技術
TW201828473A (zh) * 2016-09-30 2018-08-01 美商英特爾股份有限公司 在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的系統、方法及設備

Also Published As

Publication number Publication date
CN111696957A (zh) 2020-09-22
US11437283B2 (en) 2022-09-06
US20240371700A1 (en) 2024-11-07
TW202101705A (zh) 2021-01-01
US12080605B2 (en) 2024-09-03
DE102020103710A1 (de) 2020-09-17
US20220352032A1 (en) 2022-11-03
US20200294998A1 (en) 2020-09-17

Similar Documents

Publication Publication Date Title
TWI839462B (zh) 半導體裝置的背面接點
US12107085B2 (en) Interconnect techniques for electrically connecting source/drain regions of stacked transistors
US11581315B2 (en) Self-aligned gate edge trigate and finFET devices
TWI789352B (zh) 積體電路及形成其之方法
CN116314188A (zh) 用于堆叠晶体管的环绕式接触部
EP4177938A1 (en) Lattice stack for internal spacer fabrication
CN116110933A (zh) 用于产生固有压应变的富集半导体纳米带
US20230145229A1 (en) Layer transfer process to form backside contacts in semiconductor devices
TW202226598A (zh) 具有鍺擴散奈米帶通道結構的環繞式閘極積體電路結構
US20240204064A1 (en) Dielectric barrier for backside interconnect separation
US20230132749A1 (en) Stepwise internal spacers for stacked transistor structures
US20240321978A1 (en) Contact extended over an adjacent source or drain region
US12490462B2 (en) Angled gate or diffusion plugs
US20230420562A1 (en) Diffusion cut stressors for stacked transistors
KR20230075346A (ko) 에어갭 스파인을 갖는 포크시트 트랜지스터 디바이스
CN116264228A (zh) 具有电介质锚定物空隙的集成电路结构
US20240355891A1 (en) Conductive bridge through dielectric wall between source or drain contacts
US20250372384A1 (en) Self-aligned gate cut
US20240213324A1 (en) Elongated contact for source or drain region
US20250072069A1 (en) Recessed via with conductive link to adjacent contact
US20240213026A1 (en) Chemical mechanical polishing of metal gate cuts formed after source and drain contacts
US20240222447A1 (en) Gate cut, and source and drain contacts
US20240355915A1 (en) Backside conductive structures extending through integrated circuit to meet frontside contacts
US20250301708A1 (en) Forksheet transistors with self-aligned dielectric spine
US20250294866A1 (en) Gate cut confined within gate trench