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TW202008436A - 使用單元隔離柱對主動奈米結構間的ｎ－ｐ空間之功函數金屬圖案化 - Google Patents

使用單元隔離柱對主動奈米結構間的ｎ－ｐ空間之功函數金屬圖案化 Download PDF

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TW202008436A
TW202008436A TW108122168A TW108122168A TW202008436A TW 202008436 A TW202008436 A TW 202008436A TW 108122168 A TW108122168 A TW 108122168A TW 108122168 A TW108122168 A TW 108122168A TW 202008436 A TW202008436 A TW 202008436A
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metal
gate
nanostructure
isolation
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TWI710013B (zh
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丹尼爾 沙內穆芙根
謝瑞龍
燦魯 朴
喬拉姆 包榭
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美商格芯（美國）集成電路科技有限公司
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明揭露一種方法，包括在相鄰FET的第一和第二主動納米結構之間形成隔離柱。當圍繞第二主動納米結構的第一WFM被去除時，作為WFM圖案化製程的一部分，在第一金屬中產生不連續性。所述隔離柱或在部分的該柱上的第一金屬中的不連續性避免蝕刻達到並去除第一主動納米結構上的第一WFM。該隔離柱在一選定的閘極區域中產生閘極切割隔離，並且可縮短另一個閘極區域以允許相鄰FET之間的閘極共享。

Description

使用單元隔離柱對主動奈米結構間的N-P空間之功函數金屬圖案化 【交互參考相關申請】
本申請案係關於同時所申請且目前申請中的案號JALB282-US-NP(GFF-0195)的標題為「主動奈米結構間之N-P空間的功函數金屬圖案化」(WORK FUNCTION METAL PATTERNING FOR N-P SPACES BETWEEN ACTIVE NANOSTRUCTURES)的美國專利案第＿＿＿號。
本發明係關於積體電路(Integrated circuit，IC)，尤其係關於使用單元隔離柱以圖案化場效電晶體間具相對較小空間的主動奈米結構電晶體元件的功函數金屬。
場效電晶體(Field-effect transistor，FET)包括形成於一半導體中且由一通道區隔開的摻雜源極/汲極區。一閘極絕緣層定位於該通道區周圍，且一導電閘極電極定位於該閘極絕緣層上方或周圍。該閘極絕緣層和該閘極電極一起可稱為用於該元件的閘極堆疊。透過對該閘極電極施加適當電壓，該通道區變為導電並允許電流從該源極區流到該汲極區。
為改進該等FET之操作速度，並為提升積體電路(IC)上FET之密度，設計已在尺寸方面逐漸變小。縮減FET的尺寸和通道長度可改進該等FET之切換速度。隨著FET和IC之特徵尺寸變小，出現許多挑戰。舉例來說，將傳統FET顯著縮小可能產生靜電問題和遷移率降低。按比例縮小的FET可具有較短的閘極長度，使其更難以控制該通道。「環繞式閘極」(gate-all-around)主動奈米結構等新元件架構允許進一步縮放IC，部分原因在於該閘極構造成環繞該通道，從而建立更多表面積和更好的控制。此結構可提供更低的漏電流、更快速的操作、及更低的輸出電阻的更好的控制。用於形成該通道的主動奈米結構可包括一半導體奈米線，即一垂直或水平定向的細線，或複數個堆疊奈米片，即複數個垂直間隔的半導體片。
在非常小型電晶體(例如奈米結構FET)中，金屬閘極用於提供高性能。FET之臨界值電壓係在該源極和汲極間建立該導電路徑所需的最小電壓。金屬閘極在已知為高k值金屬閘極(High-k metal gate，HKMG)的組合中包括一具功函數金屬(Work function metal，WFM)的閘極金屬、及一具有高介電常數(高k值)的層。該功函數金屬通常位於該高k值層和該金屬閘極間，並用於調整該電晶體之臨界值電壓。該功函數係將電子從固體移除到緊接在該固體表面以外的點所需的最小能量(通常以電子伏特測量)(或將電子從該費米能階移動到真空中所需的能量)，即該最終電子位置在該原子尺度上遠離該表面但在該巨觀尺度上仍然接近該固體。不同的電晶體可能需要不同的臨界值電壓，因此不同的功函金屬。舉例來說，PFET(具內含電洞的通道的FET)可能需要與NFET(具內含電子的通道的FET)不同的功函數金屬。
已知為雙金屬積體電路的一些積體電路包括NFET和PFET兩者。這些雙金屬積體電路可能需要至少兩不同的功函數金屬，一功函數金屬用於PFET且一功函數金屬用於NFET。在一些情況下，積體電路設計可包括一直接相鄰於NFET的PFET。在此情境下，可能難以環繞該等相鄰 FET之主動奈米結構完全沉積和圖案化該等不同的功函數金屬，而不會造成其他問題。
本發明之第一態樣提供一種方法，其包含：在一基材上形成一第一主動奈米結構並在該基材上形成一第二主動奈米結構，該等第一和第二主動奈米結構彼此相鄰且由一第一空間隔開；在該等第一和第二主動奈米結構間形成一隔離柱，該隔離柱具有該第一空間之一部位中的一下部及延伸於該等第一和第二主動奈米結構之一上表面上方的一上部，該上部和該下部為單元；在該第一主動奈米結構、該隔離柱、及該第二主動奈米結構上方沉積一高介電常數(高K值)層和一第一金屬；從該隔離柱之一部分去除該第一金屬，從而在將該第一主動奈米結構上方的該第一金屬與該第二主動奈米結構上方的該第一金屬隔開的該第一金屬中建立一不連續性；及蝕刻以去除圍繞該第二主動奈米結構的該第一金屬，其中該隔離柱或該隔離柱之該部分上的該第一金屬中的該不連續性防止該蝕刻到達並去除該第一主動奈米結構上的該第一金屬；及沉積圍繞該第二主動奈米結構的一第二金屬。
一第二態樣包括一種方法包含：在一基材上形成一第一主動奈米結構並在該基材上形成一第二主動奈米結構，該等第一和第二主動奈米結構彼此相鄰且由一第一空間隔開；在該等第一和第二主動奈米結構間形成一隔離柱，該隔離柱具有該第一空間之一部位中的一下部及延伸於該等第一和第二主動奈米結構之一上表面上方的一上部，其中該上部和該下部是單元且該上部比該下部寬，且其中該上部在一第一閘極區中的該等第一和第二主動奈米結構之該上表面上方延伸至一第一高度；在其中該等第一和第二主動奈米結構將共用一閘極的一閘極區中，將該等第一和第二主動奈米結構之該上表面上方的該隔離柱之該上部蝕刻至小於該第一高度的 一第二高度；在該第一主動奈米結構、該隔離柱、及該第二主動奈米結構上方沉積一高介電常數(高K值)層和一第一金屬；從該隔離柱之一部分去除該第一金屬，從而在將該第一主動奈米結構上方的該第一金屬與該第二主動奈米結構上方的該第一金屬隔開的該第一金屬中建立一不連續性；蝕刻以去除圍繞該第二主動奈米結構的該第一金屬，其中該隔離柱或該隔離柱之一部分上的該第一金屬中的該不連續性防止該蝕刻到達並去除該第一主動奈米結構上的該第一金屬；及沉積圍繞該第二主動奈米結構的一第二金屬。
一第三態樣包括一場效電晶體(FET)結構，包含：一第一型場效電晶體(FET)，其具有：一在基材上的第一主動奈米結構、一具有高介電常數(高K值)層的閘極、及一圍繞該第一主動奈米結構的第一功函數金屬(WFM)、及該第一主動奈米結構之相對端部之每一者處的一源極/汲極(source/drain，S/D)區；一第二型場效電晶體(FET)，其具有：一相鄰該第一主動奈米結構且由一空間隔開的該基材上的第二主動奈米結構，該第二FET更包括一具有該第一WFM的閘極、及一圍繞該第二主動奈米結構的第二功函數金屬(WFM)；及一在該第二主動奈米結構之相對端部之每一者處的源極/汲極(S/D)區，該第二WFM與該第一WFM不同；及一隔離柱，其包括一下部，其定位於該空間中的該等第一和第二主動奈米結構間；及一單元較寬上部，其在該等第一和第二主動奈米結構之一上表面上方延伸，其中該等第一和第二WFM之一者沿著該隔離柱之一側壁延伸但未在該隔離柱之一部分上方。
10‧‧‧積體電路(IC)佈局
11-11、A-A、B-B‧‧‧視圖線
30‧‧‧閘極切斷著陸區域
31‧‧‧閘極切斷隔離
32‧‧‧N-P空間
34NN、36PP‧‧‧閘極切斷隔離
80‧‧‧第一閘極區
82‧‧‧第二閘極區
110‧‧‧前導物結構
112‧‧‧基材
114‧‧‧淺溝槽隔離(STI)
116‧‧‧第一空間
120N‧‧‧n型主動奈米結構
120P‧‧‧p型主動奈米結構
122‧‧‧奈米片堆疊第二奈米片堆疊
124‧‧‧犧牲層
126‧‧‧奈米片
128、154、170、200‧‧‧遮罩
130‧‧‧硬質遮罩
132‧‧‧襯墊氧化物
142‧‧‧覆蓋層
144‧‧‧部位
147‧‧‧N-N空間
149‧‧‧P-P空間
150‧‧‧犧牲柱
152‧‧‧第二空間
153‧‧‧源極/汲極(S/D)區域
154‧‧‧遮罩
155‧‧‧源極/汲極(S/D)區
155N、155P‧‧‧源極/汲極(S/D)區
158‧‧‧柱材料
160‧‧‧隔離柱
162‧‧‧下部
164‧‧‧上部
166、174、190‧‧‧上表面
172‧‧‧開口
180‧‧‧第一金屬
182‧‧‧高介電常數(高K值)層
184‧‧‧上端
186‧‧‧保護層
188L、188R‧‧‧側壁
202‧‧‧邊緣
210‧‧‧第二金屬
212‧‧‧閘極切斷隔離
222‧‧‧p型場效電晶體(PFET)
222C‧‧‧p型場效電晶體(PFET)
224‧‧‧n型場效電晶體(NFET)
224C‧‧‧n型場效電晶體(NFET)
230‧‧‧閘極金屬層
240‧‧‧場效電晶體(FET)結構
242‧‧‧n型場效電晶體(NFET)閘極
244‧‧‧空間
246‧‧‧p型場效電晶體(PFET)閘極
本發明之該等具體實施例將參考下列圖式詳細說明，其中相同編號表示類似元件，且其中：
圖1顯示根據本發明之具體實施例的IC佈局之平面圖。
圖2顯示根據本發明之具體實施例的主動奈米結構成形之透視剖面圖。
圖3顯示根據本發明之具體實施例的主動奈米結構成形之剖面圖。
圖4顯示根據本發明之具體實施例在主動奈米結構上方形成覆蓋層之剖面圖。
圖5顯示根據本發明之具體實施例在該覆蓋層上方形成犧牲柱之剖面圖。
圖6顯示根據本發明之具體實施例形成柱材料之剖面圖。
圖7顯示根據本發明之具體實施例為了形成隔離柱而形成遮罩之剖面圖。
圖8A至圖8B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在第一和第二閘極區中形成隔離柱之剖面圖。
圖9A至圖9B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中去除犧牲柱之剖面圖。
圖10A至圖10B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中去除覆蓋層及奈米片釋放製程之剖面圖。
圖11顯示根據本發明之具體實施例沿著圖1中的視圖線條11-11，在無隔離柱的源極/汲極區域中的源極/汲極區成形之剖面圖。
圖12A至圖12B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中的高介電常數(高K值)層和第一功函數金屬(WFM)成形之剖面圖。
圖13A至圖13B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中去除該第一WFM 以暴露該隔離柱之至少一部位之剖面圖。
圖14A至圖14B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中從該隔離柱之一部分去除該高K值層和第一WFM之剖面圖。
圖15A至圖15B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中為了從該隔離柱之該部分去除該第一WFM而去除該保護層之剖面圖。
圖16A至圖16B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中從主動奈米結構去除該第一WFM之前的剖面圖。
圖17A至圖17B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中從該主動奈米結構去除該第一WFM之剖面圖。
圖18A至圖18B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中為了去除該第一WFM而去除該遮罩之剖面圖。
圖19A至圖19B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中形成第二WFM和閘極金屬層之剖面圖。圖19A至圖19B亦顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B的FET結構之具體實施例。
圖20A至圖20B顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B，在該等第一和第二閘極區中選擇性形成閘極金屬層之剖面圖。圖20A至圖20B亦顯示根據本發明之具體實施例分別沿著圖1中的視圖線條A-A和B-B的FET結構之另一具體實施例。
應注意，本發明之該等附圖不必然按比例繪製。該等附圖旨在僅描繪出本發明之一般態樣，因此不應視為限制本發明之範疇。在該等 附圖中，不同附圖間的相同編號表示類似元件。
本發明之具體實施例提供用於針對可用於積體電路(IC)的主動奈米結構電晶體元件的功函數金屬(WFM)圖案化的方法。在一些具體實施例中，隔離柱可減少或消除在去除WFM期間所形成的過蝕刻，使得該過蝕刻不會暴露該相鄰主動奈米結構上的該WFM。該生成的IC可包括在相鄰主動奈米結構上的不同WFM，從而建立不同類型之FET。該隔離柱可具有相鄰FET之主動奈米結構間的下段及該等主動奈米結構之上表面上方的較寬單元上段。該隔離柱可具有在其中相鄰FET之該等閘極將電隔離的第一閘極區中的主動奈米結構之該上表面上方的第一高度，及在其中相鄰FET之該等閘極將電連接的第二閘極區中小於該第一高度的第二高度。
應可理解，當元件(例如層、區、或基材)稱為在另一元件「上」(on)或「上方」(over)時，其可能直接在其他元件上或介於其間的元件亦可能存在。相對而言，當元件稱為「直接」(directly)在另一元件「上」(on)或「上方」(over)時，不存在介於其間的元件。應亦可理解，當元件稱為「連接」(connected)或「耦合」(coupled)到另一元件時，其可能存在可直接連接或耦合到其他元件或介於其間的元件。相對而言，當元件稱為「直接連接」(directly connected)或「直接耦合」(directly coupled)到另一元件時，不存在介於其間的元件。
在本說明書中，參考本發明之「一具體實施例」(one embodiment)或「具體實施例」(an embodiment)、以及其他變化例，意指在本發明之至少一具體實施例中包括與該具體實施例有關所說明的特定特徵、結構、特性等。因此，該等用語「在一具體實施例中」(in one embodiment)或「在具體實施例中」(in an embodiment)、以及在整個本說明書中出現在各處的任何其他變化例，不必然全部稱同一具體實施例。應可瞭解，在「A/B」、 「A及/或B」、及「A和B之至少一者」之該等情況下，舉例來說，使用下列「/」、「及/或」、及「之至少一者」任一者係欲涵蓋僅選擇該第一所列出的選項(A)、或僅選擇該第二所列出的選項(B)、或選擇兩選項(A和B)。舉進一步範例來說，在「A、B、及/或C」和「A、B、及C之至少一者」之該等情況下，此措辭係欲涵蓋僅該第一所列出的選項(A)、或僅選擇該第二所列出的選項(B)、或僅選擇該第三所列出的選項(C)、或選擇該第一和該第二所列出的選項(A和B)、或僅選擇該等第一和第三所列出的選項(A和C)、或僅選擇該等第二和第三所列出的選項(B和C)、或選擇所有三個選項(A和B和C)。熟習該項技藝者應明白，這可能針對如所列出的許多項目延伸。
如前述，雙金屬IC包括NFET和PFET兩者。這些雙金屬IC可使用至少兩不同的WFM，一者用於PFET且一者用於NFET。在其中IC包括與一NFET直接相鄰的一PFET的情況下，可能難以環繞該等相鄰FET之主動奈米結構完全沉積和圖案化該等不同的WFM，而不會造成其他問題。舉例來說，在去除假性閘極所建立的開口內，第一WFM施加於兩FET。然而，該第一WFM必須從需要第二不同WFM的該主動奈米結構去除。慣用上，遮罩形成於第一主動奈米結構上方(而非必須從其中去除該第一WFM的所暴露出第二主動奈米結構上方)該假性閘極開口中。等向性濕式蝕刻用於從需要該第二WFM的該所暴露出第二主動奈米結構之主動奈米結構(如奈米片、鰭片、或奈米線)間去除該第一WFM。然而，由於該等主動奈米結構間的空間量很小，使得該濕式蝕刻將跟隨該第一WFM層到該所遮罩第一主動奈米結構。特別是，該濕式蝕刻可能建立到(或至少朝向)該相鄰所遮罩第一主動奈米結構的路徑，即該蝕刻過蝕刻或環繞該遮罩潛行(sneak)。該過蝕刻路徑可包括一在該遮罩層下方的底切、及/或一在該遮罩層周圍的垂直延伸路徑，其中其端部交切(meet)該假性閘極開口中的該第一WFM。
慣用上，相鄰奈米結構間的間隔足以防止該過蝕刻到達該所 遮罩第一主動奈米結構以及帶來問題。然而，隨著相鄰奈米結構間的距離已減小(如未包括功函數金屬層厚度小於45奈米(nm))，已查明該過蝕刻可能延伸足夠遠以暴露該所遮罩第一主動奈米結構之該第一WFM。在一些情況下，該過蝕刻可去除或損傷該所遮罩第一主動奈米結構周圍的該第一WFM(將其從其奈米線、鰭片、或奈米片之至少一側部位、及/或甚至從其中所提供奈米片間去除)。在任何情況下，該過蝕刻可能使得該元件無法操作。
該濕式蝕刻之必要持續時間亦可影響過蝕刻之程度。舉例來說，由於該濕式蝕刻必須允許作用充分時間量才能從不僅環繞該主動奈米結構而且該所暴露出第二主動奈米結構之該等奈米片間去除該第一WFM，因此該過蝕刻問題可能相對於奈米片堆疊應用擴大。相較於奈米線應用，此設定中較長的濕式蝕刻持續時間允許該濕式蝕刻更多時間環繞該遮罩作業，以從該所遮罩第一主動奈米結構去除該第一WFM。在一些情況下，該持續時間可能足以使該濕式蝕刻從該第一奈米片堆疊(即使其被該遮罩覆蓋)去除該第一WFM。在另一範例中，單一IC內的奈米結構之寬度可能針對不同的元件在大尺度範圍內變化。舉例來說，用於靜態隨機存取記憶體(Static random access memory，SRAM)的元件可具有寬度約為5至40nm的奈米結構，但用於同一IC上的邏輯元件的奈米結構可具有約20至80nm之寬度。即使存在具有無需這樣長持續時間的較小寬度奈米結構的元件，但該濕式蝕刻仍必須具有設法解決最高寬度主動奈米結構(如80nm)的持續時間。所以，該等較小寬度奈米結構元件很可能會經歷過蝕刻。如將說明，本發明之具體實施例採用隔離柱以防止該過蝕刻到達該所遮罩主動奈米結構。
WFM圖案化的另一挑戰在於設法解決遮罩邊緣置放誤差(Edge placement error，EPE)。更特定而言，用於WFM圖案化的該遮罩之邊緣在理想情況下置放於該等相鄰主動奈米結構間，從而在該蝕刻之後在 該所遮罩第一主動奈米結構上方留下該第一WFM。慣用上，由於該空間提供充分容差以在統計上調適一些未對準，因此此遮罩邊緣置放並非問題。然而，隨著相鄰主動奈米結構間的距離減小，將該遮罩之邊緣妥善置放於相鄰奈米片堆疊、鰭片、或奈米線間的能力顯著減弱。舉例來說，對下一代元件(如7nm)來說，考慮到兩主動奈米結構上的該高K值層和該第一WFM，主動奈米結構間的空間等於或小於45nm，留下以著陸(land)於該遮罩邊緣的空間變得過小而無法可靠確保該遮罩邊緣妥善著陸。由於目前的遮罩邊緣對準變化例，該遮罩邊緣可擇一過於接近一個或另一個奈米結構(即奈米片堆疊、鰭片、或奈米線)或在其上方。若該遮罩邊緣在該第一主動奈米結構上方，則該濕式蝕刻可能從該第一主動奈米結構之未遮罩部位去除該第一WFM之至少部分，從而使得該第一元件無法操作。若該遮罩邊緣在該第二主動奈米結構上方，則該濕式蝕刻無法從該第二主動奈米結構妥善去除該第一WFM，從而可能使得該第二裝置無法操作。若該遮罩過於接近任一奈米結構，則會提高遮罩底切之可能性，以及其所得到的結構問題。如將說明，根據本發明之具體實施例的隔離柱透過放寬將該遮罩邊緣著陸所需的精確度設法解決此挑戰。
參考該等附圖，將說明根據本發明之具體實施例的方法。
圖1顯示根據本發明之具體實施例的IC佈局10之平面圖。圖1顯示完成FET結構的IC佈局10，但亦將為了說明根據本發明之具體實施例的方法之該等步驟之目的而參考圖1。如圖1中所示，IC佈局10包括複數個p型主動奈米結構120P，其用於p型場效電晶體(PFET)222，即其中閘極246在主動奈米結構120P上方延伸。IC佈局10亦包括複數個n型主動奈米結構120N，其用於n型場效電晶體(NFET)224，即其中閘極242在主動奈米結構120N上方延伸。為了說明之目的，圖1亦顯示用於相鄰P和N型主動奈米結構120P和120N間的所預期閘極切斷隔離31(未實際構建，以虛線顯示)的閘極切斷著陸區域30。閘極切斷著陸區域30慣用上將 界定於兩者間的N-P空間32中相鄰PFET 222和NFET 224間。(閘極切斷隔離34NN和36PP分別隔離相鄰NFET(視圖之上端)和相鄰PFET(視圖之下端)(FET未顯示))。如熟習該項技藝者所理解，慣用閘極切斷隔離通常在形成假性閘極(未顯示)之後形成，如透過在主動奈米結構間的該假性閘極中形成到其下方的基材的開口，並用在假性閘極去除之後維持到位(in place)的絕緣體填充該開口。
IC佈局10具有第一閘極區80(在中心顯示一個)，其中相鄰NFET 224和PFET 222之閘極電隔離，及第二閘極區82(顯示兩者)，其中相鄰NFET 224和PFET 222之閘極電連接或共用。第一閘極區80通常在閘極切斷著陸區域30中將需要閘極切斷隔離31(虛線框)。然而，在PFET 222C和NFET 224C之某些部分間需求閘極切斷隔離31(虛線框)情況下，閘極切斷著陸區域30(即PFET 222C和NFET 224C間的空間)可能無法提供充分寬度以使用目前製程使閘極切斷隔離著陸。為了設法解決這種情況，如圖1之中間所示，目前做法是在必要情況下縮減主動奈米結構120P、120N之寬度及該各自NFET 224C和PFET 222C，以擴大兩者間的間隔並建立較大的閘極切斷隔離著陸區域30。可惜的是，如所示，此製程需要成形由於如奈米結構可變性、近接問題、微影、及圖案化限制等而難以製造的錐形NFET 224C和PFET 222C元件(如具差階(jogs)和轉角(corners))。此外，縮減該等奈米結構之寬度通常伴隨著該等FET之性能降低。本發明之具體實施例提供用於形成隔離柱160的製程，該隔離柱160包括一上部164，其用作第一閘極區80中的一閘極切斷隔離212(圖19A、圖20A)，而不必重新塑形主動奈米結構。此外，本發明之具體實施例縮減第二閘極區82中的上部164之至少部分(圖19B、圖20B)，從而允許相鄰NFET 224和PFET 222之閘極242、246在需求情況下電連接或共用。
如將說明，每個閘極區80、82中的處理可能變化。為了說明之目的，僅用數字標記的那些圖式顯示用於兩個閘極區80、82的共同結 構和處理；用數字和「A」標記的那些圖式顯示穿越第一閘極區80(閘極隔離)沿著圖1中的視圖線條A-A的剖面圖；及具對應數字和「B」的那些圖式顯示穿越第二閘極區82(閘極連接/共用)沿著視圖線B-B的剖面圖。
圖2顯示前導物結構110之透視剖面圖。前導物結構110可包括一基材112，其可包括但不限於矽、鍺、鍺化矽、碳化矽，以及基本上由具有該公式AlX1GaX2InX3AsY1PY2NY3SbY4所定義組成物的一或多個III-V族化合物半導體組成者，其中X1、X2、X3、Y1、Y2、Y3、及Y4表示相對比例，每個大於或等於零且X1+X2+X3+Y1+Y2+Y3+Y4=1(1係該總相對莫耳量)。其他合適基材包括II-VI族化合物半導體，其具有組成物ZnA1CdA2SeB1TeB2，其中A1、A2、B1、及B2係每個大於或等於零的相對比例，且A1+A2+B1+B2=1(1係總莫耳量)。再者，一部位或整個半導體基材可能應變(strained)。基材112亦可能採取矽覆絕緣體(Semiconductor-on-insulator，SOI)基材之形式，包括一SOI層，其在一塊體半導體層上方的一埋藏絕緣層(未顯示)上方。該埋藏絕緣層可包括例如氧化矽，且該等半導體層可包括文中所列出的任何半導體材料。
圖2亦顯示將主動奈米結構120N和120P隔開的複數個淺溝槽隔離(Shallow trench isolation，STI)114。每個STI 114可包括一溝槽，其蝕刻到用一絕緣體填充的基材112中；或一絕緣體，其沉積在基材112上方。STI 114將該基材之一個區與該基材之相鄰區隔離。如所理解，給定極性之一或多個電晶體可能配置於由STI 114隔離的區域內。每個STI 114可能由用於提供電絕緣的任何目前已知或以後所開發出物質形成，且作為範例可包括：氮化矽(Silicon nitride，Si3N4)、氧化矽(Silicon oxide，SiO2)、氟化SiO2(Fluorinated SiO2，FSG)、氫化碳氧化矽(Hydrogenated silicon oxycarbide，SiCOH)、多孔SiCOH、硼磷矽酸鹽玻璃(Boro-phospho-silicate glass，BPSG)、矽倍半氧烷(silsesquioxanes)、包括矽(Si)、碳(C)、氧(O)、及/或氫(H)之原子的碳(C)摻雜氧化物(即有機矽酸鹽)、熱固性聚亞芳基醚 (thermosetting polyarylene ethers)、一旋塗含矽碳聚合物材料、近無摩擦碳(Near frictionless carbon，NFC)、或其各層。
圖2亦顯示在基材112上形成第一主動奈米結構120P，以及在基材112上形成第二主動奈米結構120N。此步驟可在STI 114成形之前或之後發生。主動奈米結構120N、120P可使用任何現在已知或以後所開發出微影製程形成。在微影(或「光微影」(photolithography))中，輻射敏感的「光阻劑」(resist)塗層在將以一些方式(例如將選擇性摻雜及/或具有轉移到其上的圖案)處理的一或多個層上方形成。有時稱為光阻(photoresist)的光阻劑自身首先透過將其暴露於輻射圖案化，其中該輻射(選擇性)通過內含該圖案的介於其間的遮罩或模板。結果，依所使用的光阻之類型而定，該光阻劑塗層之該等所暴露出或未暴露出區域變得或多或少可溶。光阻顯影液隨後用於去除該光阻劑之該等更可溶區域，留下圖案化光阻劑。然後，該圖案化光阻劑可用作該等底層的遮罩，隨後可對其進行選擇性處理以例如接收摻雜物及/或經歷蝕刻。在本說明書，蝕刻該等奈米結構以形成其最終形狀。「蝕刻」(etching)通常指的是從基材(或形成於該基材上的結構)去除材料，且通常用到位的遮罩進行以使材料可能從該基材之某些區域選擇性去除，而讓該基材之其他區域中的材料未受到影響。一般來說有兩種蝕刻：(i)濕式蝕刻和(ii)乾式蝕刻。濕式蝕刻用溶劑(例如酸類)進行，可能針對該溶劑選擇性溶解給定材料(例如氧化物)而讓另一材料(例如多晶矽)相對較完整的能力進行選擇。這種選擇性蝕刻給定材料的能力係許多半導體製程的基礎。濕式蝕刻一般來說將等向性蝕刻均質材料(如氧化物)，但濕式蝕刻亦可能異向性蝕刻單晶材料(如矽晶圓)。乾式蝕刻可使用電漿進行。透過調整該電漿之該等參數，電漿系統可以幾種模式操作。一般電漿蝕刻會生成在該晶圓之表面反應的中性帶電高能自由基。由於中性粒子會從各個角度侵襲該晶圓，因此這種製程為等向性。離子銑削(milling)或濺射蝕刻用大致從一個方向接近該晶圓的惰性氣體之高能離子轟擊該晶圓，因此這種製程為高 度異向性。活性離子蝕刻(Reactive-ion etching，RIE)在濺射和電漿蝕刻間的條件下操作，並可用於生成深窄特徵，例如STI溝槽。
「沉積」(depositing)可包括針對將沉積的材料適當的任何現在已知或以後所開發出技術，包括但不限於，舉例來說：化學氣相沉積(Chemical vapor deposition，CVD)、低壓CVD(Low-pressure CVD，LPCVD)、電漿輔助CVD(Plasma-enhanced CVD，PECVD)、半大氣CVD(Semi-atmosphere CVD，SACVD)和高密度電漿CVD(High density plasma CVD，HDPCVD)、快速熱CVD(Rapid thermal CVD，RTCVD)、超高真空CVD(Ultra-high vacuum CVD，UHVCVD)、有限反應處理CVD(Limited reaction processing CVD，LRPCVD)、金屬有機CVD(Metalorganic CVD，MOCVD)、濺射沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗方法、物理氣相沉積(Physical vapor deposition，PVD)、原子層沉積(Atomic layer deposition，ALD)、化學氧化、分子束磊晶(Molecular beam epitaxy，MBE)、電鍍、蒸鍍。
在形成之後，第一和第二主動奈米結構120P、120N在基材112上彼此相鄰且由第一空間116隔開。第一空間116可小於45奈米(nm)。如本說明書中的使用，「主動奈米結構」(active nanostructure)可包括用於提供一電晶體元件之一通道(如能夠環繞式閘極設置者)的垂直定向半導體結構之任何形式。如所例示，主動奈米結構120N、120P可包括奈米片堆疊122。在本說明書，形成第一和第二主動奈米結構120P、120N可包括形成各自第一和第二奈米片堆疊122。每個奈米片堆疊122可包括奈米片126，其由犧牲層124(穿插)隔開。奈米片126可包括一半導體(如矽)，且犧牲層124可包括多種犧牲材料任一者，例如矽鍺。用於奈米片及/或犧牲層的其他材料為可能。奈米片堆疊122可包括至少一奈米片126。在一具體實施例中，每個奈米片堆疊122包括三個奈米片126，如圖2中所示。奈米片堆疊122可能透過穿插沉積犧牲層124和奈米片126層形成，接著係使用遮罩 128(包括如氮化矽之一硬質遮罩130及一襯墊氧化物132)的光微影圖案化。
請即重新參考圖2，遮罩128可塑形成在主動奈米結構120N、120P間形成第一空間116。第一空間116可在相鄰NFET和PFET對(N-P間隔)、相鄰NFET、及/或相鄰PFET間具有不同的寬度。舉例來說，該N-P間隔可能小於其他間隔，使得如將說明，僅一個隔離柱形成於N-P空間中，但兩隔離柱形成於N-N或P-P空間中(每個主動奈米結構上一個)。主動奈米結構120N、120P可使用任何適當蝕刻製程蝕刻成其所示形狀。一旦主動奈米結構120N、120P塑形，遮罩128就可去除，如使用任何適當灰化製程去除遮罩128。
圖3顯示在去除遮罩128及其他結構(例如非晶矽假性閘極(未顯示)和假性閘極氧化物(未顯示))之後，兩者間具第一空間116的第一和第二主動奈米結構120P、120N之剖面圖。應可理解，圖3顯示用於閘極區80、82(圖1)的閘極凹穴開口中的剖面。
儘管主動奈米結構120N、120P將於說明書中說明為奈米片堆疊122，但應可理解，其可採取多種替代性形式包括但不限於：半導體鰭片、半導體奈米線等。如熟習該項技藝者將顯而易見，本發明之該等教示適用於任何種類之奈米結構。應可理解，在假性閘極和源極與汲極區形成之後，主動奈米結構120N、120P一般來說稍後將在該製程序列中由層間介電體(Interlayer dielectric，ILD)圍繞。該ILD可包括但不限於：碳摻雜二氧化矽材料；氟化矽酸鹽玻璃(Fluorinated silicate glass，FSG)；有機聚合物熱固性材料；氧碳化矽；SiCOH介電體；氟摻雜氧化矽；旋塗玻璃；矽倍半氧烷，包括氫矽倍半氧烷(Hydrogen silsesquioxane，HSQ)、甲基矽倍半氧烷(Methyl silsesquioxane，MSQ)、及HSQ和MSQ之混合物或共聚物；基於苯並環丁烯(Benzocyclobutene，BCB)的聚合物介電體；及任何含矽低k值介電體。使用矽倍半氧烷化學具SiCOH型組成物的旋塗低k值膜之範例包括HOSPTM(可從Honeywell取得)、JSR 5109和5108(可從Japan Synthetic Rubber取得)、ZirkonTM(可從Rohm and Haas部門的Shipley Microelectronics取得)、及多孔低k值(ELk)材料(可從Applied Materials取得)。碳摻雜二氧化矽材料或有機矽烷之範例包括Black DiamondTM(可從Applied Materials取得)及CoralTM(可從Lam Research取得)。HSQ材料之範例係FOxTM(可從Dow Corning取得)。
圖4至圖10B顯示在第一和第二主動奈米結構120P、120N間形成隔離柱160(圖10A至圖10B)之製程之剖面圖。如圖10A至圖10B中所示，且如將說明，隔離柱160具有第一空間116之部位144中的下部162及延伸於第一和第二主動奈米結構120P、120N之上表面166上方的上部164。上部164和下部162單元，即該等部位間沒有接縫且形成為一個整體結構。本發明之教示將相對於用於NFET和PFET(即用於N-P空間)的第一和第二主動奈米結構120P、120N間的隔離柱160說明，但一或多個隔離柱160可形成於相同類型之FET間的空間中。亦即，隔離柱160可在N-N空間147和P-P空間149中(相鄰主動奈米結構為了清楚表示而去除)形成於該基材上的所有相鄰主動奈米結構間，如圖1、圖3、及圖4中所示。
如圖4之剖面圖中所示，該製程可包括在第一和第二主動奈米結構120P、120N上方形成一覆蓋層142使得第一空間116之一部位144其後維持打開。此步驟可包括從奈米片堆疊122之犧牲層124磊晶生長覆蓋層142。覆蓋層142可包括例如矽鍺，但或許包括該等奈米片堆疊上方其他選擇性所生長的材料，如金屬、介電體等。如將說明，覆蓋層142在主動奈米結構120N、120P上方之厚度決定在該等主動奈米結構上方之隔離柱160之下部162的高度。該等用語「磊晶生長」(epitaxial growth)和「磊晶所形成及/或所生長」(epitaxially formed and/or grown)意指在半導體材料之沉積表面上生長半導體材料，其中所生長的半導體材料可具有與該沉積表面之半導體材料相同的結晶特性。在磊晶生長製程中，該等源極氣體所提供的該等化學反應物受到控制，且該等系統參數設定以使該等沉積原子具 充分能量抵達該半導體基材之沉積表面，以在該表面上環繞移動並將其自身定向成該沉積表面之該等原子之結晶設置。
圖5顯示在第一和第二主動奈米結構120P、120N之每一者上方形成犧牲柱150、在犧牲柱150間建立第二空間152之剖面圖。第二空間152與第一空間116之部位144相連。為了於說明書中說明之目的，第二空間152比第一空間116之部位144寬。犧牲柱150可使用任何現在已知或以後所開發出技術形成。在一範例中，有機平坦化層(Organic planarization layer，OPL)等犧牲材料可使用遮罩154沉積和蝕刻以形成犧牲柱150。遮罩154可為負色調(negative tone)遮罩，即通常用於在閘極切斷著陸區域30(圖1)中形成閘極切斷開口的遮罩。遮罩154可包括任何適當硬質遮罩材料，如氮化矽。所使用的蝕刻可為針對所使用的OPL任何適當的蝕刻化學，如RIE。犧牲柱150著陸於第一和第二主動奈米結構120P、120N上方的覆蓋層142上方。與覆蓋層142及第一和第二主動奈米結構120P、120N的犧牲柱150對準無需精確，即覆蓋層142及第一和第二主動奈米結構120P、120N上方的犧牲柱150邊緣置放並非關鍵(如僅必須暴露N-P、N-N、及P-P空間)。一旦犧牲柱150形成，遮罩154就可能如使用適用於該遮罩材料的灰化製程去除。
圖6顯示在第一空間116之部位144中以及在第二空間152中形成柱材料158之剖面圖。此製程可包括如使用CVD沉積柱材料158。柱材料158可包括但不限於：氧碳化矽(Silicon oxycarbide，SiOC)、氧化矽、氧碳氮化矽(Silicon oxy-carbide nitride，SiOCN)、氮化矽(Silicon nitride，SiN)、或氮碳化矽硼(Silicon boron carbon nitride，SiBCN)。柱材料158填充寬度比第二空間152小的第一空間116之部位144，使得第二空間152中的柱材料158在第一和第二主動奈米結構120P、120N之上表面166上方延伸。亦應注意，柱材料158在主動奈米結構120N、120P間(在附圖之中間)，但亦環繞每個奈米片堆疊122延伸。
圖7、圖8A、圖8B、圖9A、圖9B、圖10A、及圖10B顯示去除犧牲柱150和覆蓋層142、從第一和第二主動奈米結構120P、120N間的第一空間116之部位144中的柱材料158(圖7)建立隔離柱160之下部162、及建立延伸於第一和第二主動奈米結構120P、120N之上表面166上方的隔離柱160之上部164之剖面圖。一旦完成，如圖9A和圖9B中所示，上部164就在上表面166上延伸，且上部164在第一和第二主動奈米結構120P、120N上方向上延伸。覆蓋層142(圖6)在主動奈米結構120N、120P上方之厚度決定隔離柱160之下部162在該等主動奈米結構120P、120N上方之高度。由於覆蓋層142(圖6)相對較薄，因此下部162相對較接近主動奈米結構120P、120N。由於第二空間152比第一空間116之部位144寬，因此上部164比下部162寬。由於柱材料158全部同時沉積，因此上部164和下部162單元，即該等部位間沒有接縫且形成為一個整體結構。
圖7顯示為了縮減第二閘極區82中的隔離柱160(圖8A至圖8B)之高度而形成遮罩170。遮罩170可為用於閘極切斷隔離31(在閘極切斷著陸區域30中以虛線顯示(圖1))的反向遮罩。該反向遮罩可用內含用於該等閘極切斷隔離的模式的相同介於其間的遮罩或模板，在該材料上使用負色調光阻(即其中暴露於光的部位變得對該光阻顯影液不可溶，且該未暴露出部位溶解於該光阻顯影液中的光阻)形成。因此，遮罩170以將係正色調(positive tone)遮罩上受保護(未蝕刻)區域的圖案(即其係針對閘極切斷隔離通常所採用的正色調遮罩之反向)建立用於在區域中蝕刻的開口。因此，遮罩170建立用於除了通常會建立閘極切斷隔離開口31(在圖1中以虛線顯示)處之外到處蝕刻的開口。以這種方式，在第二閘極區82上方，在閘極切斷隔離通常不會存在且閘極之隔離柱160隔開並非需求情況下，開口172形成於遮罩170中。開口172允許柱160之高度縮減以允許稍後的閘極連接。
對照下，遮罩170在想要閘極隔離情況下覆蓋第一閘極區 80，從而允許柱160提供稍後的閘極隔離。如熟習該項技藝者所理解，慣用閘極切斷隔離通常透過在主動奈米結構間的假性閘極中形成到該基材的開口建立，並用在假性閘極去除之後維持到位的絕緣體填充該開口。在PFET和NFET之某些部分間需求閘極切斷隔離情況下，閘極切斷著陸區域(即就像第一空間116的該PFET和NFET間的空間)可能無法提供充分寬度以使用目前製程使閘極切斷隔離著陸。為了設法解決這種情況，目前做法是在必要情況下縮減主動奈米結構之寬度及該各自NFET和PFET，以擴大兩者間的空間(就像第一空間116)並建立較大的閘極切斷隔離著陸區域。可惜的是，此製程需要成形由於如奈米結構可變性、近接問題、微影、及圖案化限制等而難以製造的錐形NFET和PFET元件(如具差階和轉角)。此外，縮減該等FET之尺寸通常伴隨著該等FET之性能降低。在閘極區80中成形隔離柱160，如所說明，消除建立較大閘極切斷隔離著陸區域的需要。
圖8A和圖8B顯示蝕刻其中需求閘極隔離的第一閘極區80(圖8A)及其中需求閘極連接的第二閘極區82(圖8B)中的柱材料158之剖面圖。該蝕刻可包括針對柱材料158任何適當的蝕刻化學，如RIE。在圖8B中，遮罩170中的開口172允許第二閘極區82中的上部164之柱材料158受到蝕刻。相對而言，如圖8A所示，遮罩170防止第一閘極區80中的上部164之柱材料158受到蝕刻。結果，第一閘極區80(圖8A)中的上部164具有第一高度H1，且第二閘極區82(圖8B)中的上部164具有小於第一高度H1的第二高度H2。在這兩區中，柱材料158選擇性受到蝕刻到犧牲柱150之上表面174。圖9A和圖9B顯示如透過針對遮罩170的慣用光阻劑條帶及針對犧牲柱150材料適當的灰化製程，在去除犧牲柱150(圖8A至圖8B)和遮罩170(圖8A至圖B)之後的結構。如圖9B中所示，第二閘極區82中的隔離柱160具有T形剖面，即一般來說為T形而在該「T」之頂部等一些位置上具圓形人造物(artifacts)的一些例外。
圖10A和圖10B顯示從第一和第二奈米片堆疊120去除犧 牲層124(圖4)之剖面圖，即在去除犧牲柱150(圖8A至圖8B)和覆蓋層142(圖8A至圖8B)之後。由於此製程形成用於該等FET的通道，因此有時將其稱為「通道釋放」(channel release)。該製程可包括去除覆蓋層142(圖9A至圖9B)和犧牲層124(圖9A至圖9B)且對奈米片126具有選擇性的任何現在已知或以後所開發出蝕刻製程。在此階段，亦可能提供建立奈米片126之最終尺寸和形狀所需的任何修整製程。應可理解，在未採用奈米片堆疊122情況下(如在使用鰭片或奈米線情況下)，此步驟可能略過。
如圖10A所示，在其中的第一和第二主動奈米結構120P、120N將具有分開閘極的第一閘極區80中，犧牲柱150(圖8A至圖8B)和覆蓋層142(圖8A至圖8B)去除使得隔離柱160之上部164在第一和第二主動奈米結構120P、120N之上表面166上方延伸至第一高度H1。此外，如圖10B中所示，在其中的第一和第二主動奈米結構120P、120N將共用閘極的第二閘極區82中，犧牲柱150(圖8A至圖8B)和覆蓋層142(圖8A至圖8B)去除使得上部164在第一和第二主動奈米結構120P、120N之上表面166上方延伸至小於第一高度H1的第二高度H2。
圖11顯示穿越源極/汲極(S/D)區域152之圖1中的視圖線條11-11的剖面圖，即其中主動奈米結構120N、120P由於在該等附圖之頁面中的另一剖面平面中而看不到。如所例示，隔離柱160(圖10A至圖10B)未存在於源極/汲極區155N、155P間。圖11中所示S/D區155可使用任何現在已知或以後所開發出製程形成，包括例如各自S/D區位置處摻雜半導體之磊晶生長，即具有所暴露出半導體材料。退火製程可能執行以將摻雜物驅動到S/D區155底層的半導體材料(未標記)中。如所理解，在使用假性閘極(未顯示)情況下，可在S/D區155之形成及大約同一時間發生的其他製程(如損傷主動奈米結構的退火及其他製程)期間(並非全部與目前本發明相關)，保護該結構之其他部分(如主動奈米結構120N、120P)。
圖12A至圖12B顯示在第一主動奈米結構120P、隔離柱 160、及第二主動奈米結構120N上方沉積高介電常數(高K值)層182和第一金屬180之剖面圖。應注意，隔離柱160在主動奈米結構120N、120P間(在圖式之中間)但亦在每個端部處，即隔離柱160環繞每個奈米片堆疊122形成。高K值層182用作用於該等FET之高K值金屬閘極(HKMG)的閘極介電體。高K值層182在沉積第一金屬180之前，形成於基材112及第一和第二主動奈米結構120P、120N上。高K值材料(具有高於氧化矽的K值)之範例包括但不限於：金屬氧化物，例如Ta2O5、BaTiO3、HfO2、ZrO2、Al2O3；或金屬矽酸鹽，例如HfSixOy或HfSixOyNz，其中x、y、及z表示相對比例，每個大於或等於零且x+y+z=1(1係該總相對莫耳量)。如此領域所理解，第一金屬180可包括一功函數金屬(WFM)，其用於一特定類型之FET(即n型或p型)。亦即，依正從第一主動奈米結構120P構建什麼類型之FET而定，第一金屬180可包括一PFET功函數金屬或一NFET功函數金屬。在所示範例中，主動奈米結構120P最終將變成PFET，因此第一金屬180將係PFET WFM例如但不限於：鋁(Al)、鋅(Zn)、銦(In)、銅(Cu)、銦銅(InCu)、錫(Sn)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鈦(Ti)、氮化鈦(TiN)、碳化鈦(TiC)、TiAlC、TiAl、鎢(W)、氮化鎢(WN)、碳化鎢(WC)、多晶矽(polycrystalline silicon，poly-Si)、及/或其組合。在主動奈米結構120P、120N包括奈米片126情況下，沉積第一金屬180包括沉積該第一金屬使得該第一金屬圍繞第一主動奈米結構120P之奈米片126之每一者，並使得該第一金屬圍繞第二主動奈米結構120N之奈米片126之每一者。該等沉積步驟可包括例如CVD、ALD、PECVD等。
圖13A至圖13B和14A至圖14B顯示從隔離柱160之一部分去除第一高K值層182和第一金屬180之剖面圖。此製程可包括用一保護層186(如氧化矽等一軟遮罩材料或一有機平坦化層(OPL))覆蓋該等第一和第二主動奈米結構120P、120N，以及回蝕保護層186使得其一上表面190在隔離柱160之上端184之頂部和奈米結構120N、120P之上表面166間。 如圖13B和圖14B中所示，在第二閘極區82中，隔離柱160之上端184充分在主動奈米結構120N、120P之上表面166上方，以允許從隔離柱160之部分去除第一金屬180和高K值層182。隔離柱160發生去除之該部分可包括在第一金屬180中分離或建立一間隙並在高K值層182中分離或建立一間隙的任何區段，即其可在隔離柱160之上端184之一上表面上、在上部164之該T形頂部之一或多個側壁188L、188R(在圖14B中顯示為兩者)之部分上、及/或亦許在下部162(若該下部162由保護層186暴露)上的一側壁188L、188R之部分上。此去除未延伸到主動奈米結構120N、120P。在本說明書，保護層186覆蓋主動奈米結構120N、120P使得隔離柱160(在其被高K值層182和第一金屬180覆蓋情況下)在保護層186之上表面190上方延伸。同樣地，如圖13A和圖14A所示，在第一閘極區80中，隔離柱160之上端184亦充分在主動奈米結構120N、120P之上表面166上方，以允許從其上部164中的側壁188L、188R等其各部分以及亦許下部162(若由保護層186暴露)之側壁188L、188R去除第一金屬180和高K值層182，而未從主動奈米結構120N、120P去除。
如圖14A至圖14B中所示，蝕刻隨後可能進行以從隔離柱160之一部分並從該閘極凹穴之頂部去除至少第一金屬180，如熟習該項技藝者所明白。視需要，該蝕刻亦可去除高K值層182。此製程有時稱為去角(chamfering)。該蝕刻可包括任何適當的蝕刻製程，例如針對高K值層182(選擇性)和第一金屬180的一RIE。如圖14A至圖14B中所示，第一金屬180(和選擇性高K值層182)包括一不連續性，其將第一主動奈米結構120P上方的第一金屬180與第二主動奈米結構120N上方的第一金屬180(和選擇性高K值層182)隔開。然而，高K值層182和第一金屬180可能維持在隔離柱160之相對側壁188L、188R上，即分別在第一和第二閘極區80(圖14A)、82(圖14B)之每個中的下部162中。亦即，在每個閘極區80、82中，第一金屬180和高K值層182若暴露出，則可選擇性從隔離柱160之下部 162之側壁188L、188R之一些部分去除。一旦完成，保護層186就可能如透過灰化製程去除，如圖15A至圖15B中所示。
圖16A至圖16B和17A至圖17B顯示去除圍繞第二主動奈米結構120N的第一金屬180之剖面圖。在本說明書，如圖16A至圖16B中所示，遮罩200可能定位成覆蓋第一主動奈米結構120P，並可著陸於隔離柱160上或甚至將其覆蓋。與慣用製程相比，由於隔離柱160(在第一閘極區80中)或隔離柱160(在第二閘極區82中)之上端184上第一金屬180中的不連續性防止(濕式)蝕刻到達並去除第一主動奈米結構120P上的第一金屬180，因此只要第一主動奈米結構120P被覆蓋，遮罩200之邊緣202即可以較不精確的方式著陸。特別是，在第二閘極區82(圖17B)中，隔離柱160之至少側壁188L(在所示範例中的左側)上的第一金屬180提供受控、有向(directed)、且有限的路徑，穿越該路徑濕式蝕刻可能嘗試沿著下部162之側壁188L到達第一主動奈米結構120P。然而，由於第一金屬180從至少側壁188L或188R(即在上端184下方及/或上方)去除，因此該濕式蝕刻無法到達第一主動奈米結構120P上的第一金屬180。即使該濕式蝕刻延伸到下部162中的隔離柱160之側壁188L之上方範圍，但遮罩200與隔離柱160之側壁188L上第一金屬180中該不連續性的交互作用仍防止該濕式蝕刻到達第一主動奈米結構120P上方的第一金屬180。所以，如圖17A至圖17B中所示，該濕式蝕刻可為侵蝕性且徹底。此外，從IC上不同尺寸的第二主動奈米結構120N去除第一金屬180所需的時間無關緊要，因為不論將其從第二主動奈米結構120N之最寬處去除的時間長度如何，所有其他第一主動奈米結構120P受到保護。該濕式蝕刻可包括去除第一金屬180任何適當的蝕刻製程，如RIE。如圖17A至圖17B中所示，在使用奈米片126情況下，高K值層182(選擇性)和第一金屬180從第二主動奈米結構120N之奈米片126間透過蝕刻去除。
圖18A至圖18B和19A至圖19B顯示沉積圍繞第二主動奈 米結構120N的第二金屬210之剖面圖。如圖19A至圖19B中亦顯示，第二金屬210可沉積於第一主動奈米結構120P和第二主動奈米結構120N(和隔離柱160)之每一者上方。圖18A至圖18B顯示去除遮罩200(圖16A至圖17B)，且圖19A至圖19B顯示如透過CVD或其他適當沉積技術沉積第二金屬210。第二金屬210包括該PFET功函數金屬和該NFET功函數金屬之另一者。在此範例中，第二金屬210可包括一NFET功函數金屬例如但不限於：鋁(Al)、鋅(Zn)、銦(In)、銅(Cu)、銦銅(InCu)、錫(Sn)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鈦(Ti)、氮化鈦(TiN)、碳化鈦(TiC)、TiAlC、TiAl、鎢(W)、氮化鎢(WN)、碳化鎢(WC)、多晶矽(poly-Si)、及/或其組合。在採用奈米片126情況下，如圖19A至圖19B中所示，第二金屬210可沉積使得其圍繞第二主動奈米結構120N之奈米片126之每一者，以及若需求則圍繞第一主動奈米結構120P。關於第一主動奈米結構120P，第二金屬210可填充奈米片126上的第一金屬180和下部162中隔離柱160之相鄰側壁188R上的第一金屬180間的任何孔隙，並亦可能覆蓋第一金屬180。第一主動奈米結構120P現在與PFET 222之閘極246(圖19A至圖19B)形成部分(即通道)，且第二主動奈米結構120N現在於NFET 224之閘極242(圖19A至圖19B)內形成部分(即通道)。如圖19B中所示，在第二閘極區82中，沉積第二金屬210包括沉積該第二金屬使得該第二金屬在隔離柱160之上部164之上端184上方延伸。(在其中中間平坦化步驟從上部164之上端184去除第二金屬210的第一閘極區80(如圖19A)中並非該情況。)亦即，在第二閘極區82中，第二金屬210在隔離柱160和主動奈米結構120N、120P上方延伸，以將用於PFET 222的閘極246與用於NFET 224的閘極242電連接在一起。亦即，NFET 224和PFET 222共用電連接的閘極242、246。因此，附加金屬沉積和圖案化可能並非將N和P閘極重新連接在一起所必須，這具優勢的原因在於由於間隔很小，鎢(W)或鈷(Co)等閘極金屬可能無法符合該空間。此設置亦具優勢可能減少閘極端部電容。
圖20B顯示選擇性具體實施例，其中閘極金屬層230形成於第二金屬210上方，即進一步電連接第二閘極區82中的NFET 224和PFET 222。圖20A顯示選擇性具體實施例，其中閘極金屬層230形成於第二金屬210上方，以對NFET 224和PFET 222(即在第一閘極區80中)之每個各自電隔離的閘極提供進一步導電性和接觸著陸區域。閘極金屬層230可包括任何現在已知或以後所開發出閘極金屬例如但不限於鎢(W)或鈷(Co)。閘極金屬層230可使用針對該金屬任何適當的沉積製程形成，亦許接著係平坦化步驟。如前述，在第二閘極區82(圖20B)中，即使在無法或未使用閘極金屬層230情況下，但NFET 224和PFET 222仍透過第二金屬210電連接。
參考圖19A至圖19B和20A至圖20B，根據本發明之具體實施例的場效電晶體(FET)結構240可包括：一第一型FET(如NFET 224)，其具有基材112上的主動奈米結構120N、具有高K值層182的一閘極242、及圍繞主動奈米結構120N和主動奈米結構120N之相對端部之每一者處的一源極/汲極(S/D)區155N(圖11)的第二金屬(WFM)210。FET結構240亦可包括一第二型FET(如PFET 222)，其具有與主動奈米結構120N相鄰且由空間244隔開的基材112上的主動奈米結構120P。PFET 222可包括一閘極246，其具有高K值層182；第一金屬180和第二金屬210，其圍繞主動奈米結構120P；及一源極/汲極(S/D)區155P(圖11)，其在主動奈米結構120P之相對端部之每一者處。第二金屬(WFM)210與第一金屬180不同，可為每個FET提供該所需求WFM。在FET結構240中，隔離柱160定位於空間244中的主動奈米結構120N、120P間。
隔離柱160包括下部162，其定位於空間244中的第一和第二主動奈米結構120P、120N間；及一單元較寬上部164，其在第一和第二主動奈米結構120P、120N之上表面166上方延伸。如圖19A至圖19B中所示，在一具體實施例中，WFM 180、210之一(即用於該第一所形成FET 的WFM)沿著隔離柱160之側壁(如所例示側壁188R上的第一金屬(WFM)180)延伸但未在其上端184上方。這種情況存在於第一和第二閘極區80、82兩者中。在所說明的範例中，用於PFET 222的第一金屬180(和高K值層182)僅沿著隔離柱160之側壁188R延伸且未在其(上部164之)上端184上方，即因為首先形成PFET 222。應可瞭解，若首先形成NFET 224，則WFM 210將沿著側壁188L延伸且未在隔離柱160之(上部164之)上端184上方。
FET結構240包括第二閘極區82(圖19B、圖20B)，其中FET 222、224之閘極242、246透過該等第一和第二WFM中至少另一者電連接，如至少第二金屬(WFM)210(圖19B)和選擇性閘極金屬層230(圖20A)。更特定而言，在其中閘極將共用的第二閘極區82中，WFM之另一者(第二WFM 210)在包括其上端184的隔離柱160上延伸，以將NFET 224和PFET 222之閘極242、246電連接一起。在本說明書，在第二閘極區82中，隔離柱160之單元較寬上部164在第一和第二主動奈米結構120P、120N之上表面166上方延伸至小於其在第一閘極區80(圖19A、圖20A)中的高度H1的高度H2(圖19B、圖20B)。如前述，第二閘極區82中的隔離柱160具有T形剖面，即一般來說為T形而在該「T」之頂部等一些位置上具圓形人造物的一些例外。
此外，如圖19A和圖20A所示，FET結構240包括第一閘極區80，其中FET 222、224之閘極242、246透過隔離柱160電隔離，即其並未電連接。更具體而言，在第一閘極區80中，隔離柱160在NFET 224和PFET 222間建立閘極切斷隔離212而無需擴大兩者間的間隔，從而消除由於該錐形NFET和PFET(圖1)的複雜度和性能影響。亦即，隔離柱160藉由其高度H1建立閘極切斷隔離212。由於隔離柱160/閘極切斷隔離212到位構建，因此無需較大閘極切斷著陸區域30(圖1)，且主動奈米結構120N、120P無需調整即可形成閘極切斷著陸區域30(圖1)──N-P空間32 (圖1)可沿著主動奈米結構120P、120N之整個長度為相同較窄寬度。此外，比隔離柱160之下部162寬的上部164允許採用慣用或甚至放寬閘極切斷隔離遮罩等。隔離柱160之上部164亦可在NFET 224及/或PFET 222上方延伸，因為上部164僅需要延伸到隔離柱160之下部162，而非該等FET間。因此，必須形成上部164的精確度放寬，因為下部162存在，即再次，閘極切斷著陸空間30(圖1)不必擴大來允許隔離柱160之下部162著陸於NFET 224和PFET 222間。應注意，本發明相對於隔離柱160之該等教示適用於在任兩個FET間(而非僅NFET和PFET間)形成閘極切斷隔離212。
如圖20A至圖20B中所示，FET結構240亦可選擇性包括閘極金屬層230(如W或Co)，其在WFM 180、210上方。如圖20A所示，閘極金屬層230在第一閘極區80中的第一主動奈米結構120P和第二主動奈米結構120N上方的最上方WFM(如WFM 210)上方延伸，但隔離柱160使閘極242、246保持電隔離。在第一閘極區80(圖20A)中，閘極金屬層230尤其為閘極242、246提供較大接觸著陸區域。相對而言，如圖20B中所示，在第二閘極區82中，閘極金屬層230在WFM 180、210上方延伸，以進一步將NFET 224和PFET 222之閘極242、246電連接在一起。
如前述，在一具體實施例中，主動奈米結構120N、120P之每個可包括一奈米片堆疊122使得每個WFM 180、210圍繞各自奈米片126。如熟習該項技藝者將可瞭解，本發明之該等教示同樣適用於其他形式之主動奈米結構，如鰭片、奈米線等。此外，儘管本發明之教示相對於NFET和PFET間(即用於N-P空間)的隔離柱160說明，但隔離柱160亦可能形成於相同類型之FET間的空間中(即N-N空間和P-P空間中)。
本發明之具體實施例實現在該稍後所形成第二閘極(如NFET閘極242)所需的按比例縮放N到P空間處(如在7nm技術節點處)，用於環繞式閘極主動奈米結構的穩健第一閘極(如PFET閘極246)成形。本發明之該等教示亦透過放寬對選定微影步驟(例如：用於第一金屬180的去 除遮罩200(圖17A至圖17B)之邊緣置放)的要求(如從極紫外光(Extreme ultraviolet，EUV)技術到非EUV技術)，改進整合穩健性。關於閘極切斷隔離212成形，本發明用該等以上所提及的放寬微影要求(用閘極或使用替換金屬閘極(Replacement metal gate，RMG)處理)實現閘極切斷隔離成形，並消除形成錐形元件(如在該等元件中具差階和轉角)的需要。該方法之具體實施例亦針對自對準結構提供，從而減少邊緣置放誤差之影響。此外，N和P閘極間到處的較寬頂部的T形柱即使在連接在一起情況下，仍提供較低N到P閘極寄生電容。具優勢地，本發明之具體實施例亦無需附加材料。
使用如以上所說明的方法製造積體電路晶片。該製造商可以原始晶圓形式(即作為具有多個未封裝晶片的單片晶圓)、作為裸晶粒、或以封裝形式分銷該等所得到的積體電路晶片。在後者情況下，以單晶片封裝(如塑料載體，具貼附於主機板或其他更高層級載體的引線)或以多晶片封裝(如具有表面內連線或埋藏內連線任一者或兩者的陶瓷載體)封固該晶片。在任何情況下，該晶片隨後與其他晶片、個別電路單元、及/或其他信號處理裝置整合作為(a)中間產品(如主機板)或(b)最終產品任一者之部分。該最終產品可以係包括積體電路晶片的任何產品，範圍從玩具及其他低階應用至具有顯示器、鍵盤、或其他輸入裝置、及中央處理器的高階電腦產品包括。
說明書中使用的用語僅為了說明特定具體實施例之目的，並不欲為本發明之限制。如本說明書中的使用，除非該上下文明顯另有所指，否則該等單數形「一」、及「該」意指亦包括該等複數個形式。將可進一步理解，在本說明書中使用該等用語「包含」及/或「含有」時，明確說明存在所述特徵、整數、步驟、操作、單元、及/或組件，但未排除存在或添加一或多個其他特徵、整數、步驟、操作、單元、組件、及/或其群組。「選擇性」或「選擇性地」意指該後續所說明的事件或情況可能發生或未發生，且該說明包括在該事件發生情況下的實例及在其未發生情況下的實例。
可能應用近似語言(如本說明書中在整個本說明書和諸申請 專利範圍中所使用)修飾或許容許變化而未導致與其相關的基本功能改變的任何定量表示。因此，由一或多個用語(例如「約」、「大致」、及「實質上」修飾的值不限於所明確說明的精確值。在至少一些實例中，該近似用語可對應於用於測量該值的儀器之精確度。在本說明書及在整個本說明書和申請專利範圍中，範圍限制可組合及/或互換，除非上下文或語言另有所指，否則此範圍係經識別並包括其中所內含的所有該等子範圍。如應用於範圍之特定值的「大致」應用於這兩個值，且除非另外依測量該值的儀器之精確度而定，可示該(等)所述值之+/-10%。
在以下申請專利範圍中，所有構件或步驟及功能元件之該等對應結構、材料、動作、及等同物係意欲包括用於進行該功能(結合如具體所主張的其他所主張單元)的任何結構、材料、或動作。本發明之說明已為了例示和說明之目的進行描述，但不意欲為全面性或限於所揭示形式的本發明。在不悖離本發明之範疇與精神下，熟習該項技藝者將明白許多修飾例和變化例。該具體實施例經過選擇和說明，以最佳解說本發明之該等原理及該實際應用，並使熟習該項技藝者能夠瞭解有關適於所設想特定用途的各種修飾例之各種具體實施例的揭露。
80‧‧‧第一閘極區
120N‧‧‧n型主動奈米結構
120P‧‧‧p型主動奈米結構
126‧‧‧奈米片
160‧‧‧隔離柱
162‧‧‧下部
164‧‧‧上部
166‧‧‧上表面
180‧‧‧第一金屬
182‧‧‧高介電常數(高K值)層
184‧‧‧上端
188L、188R‧‧‧側壁
210‧‧‧第二金屬
212‧‧‧閘極切斷隔離
222‧‧‧p型場效電晶體(PFET)
222C‧‧‧p型場效電晶體(PFET)
224‧‧‧n型場效電晶體(NFET)
224C‧‧‧n型場效電晶體(NFET)
230‧‧‧閘極金屬層
240‧‧‧場效電晶體(FET)結構
242‧‧‧n型場效電晶體(NFET)閘極
246‧‧‧p型場效電晶體(PFET)閘極

Claims (20)

  1. 一種方法包含：在一基材上形成一第一主動奈米結構並在該基材上形成一第二主動奈米結構，該等第一和第二主動奈米結構彼此相鄰且由一第一空間隔開；在該等第一和第二主動奈米結構間形成一隔離柱，該隔離柱具有該第一空間之一部位中的一下部及延伸於該等第一和第二主動奈米結構之一上表面上方的一上部，該上部和該下部為單元且該上部比該下部寬；在該第一主動奈米結構、該隔離柱、及該第二主動奈米結構上方沉積一高介電常數(高K值)層和一第一金屬；從該隔離柱之一部分去除該第一金屬，從而在將該第一主動奈米結構上方的該第一金屬與該第二主動奈米結構上方的該第一金屬隔開的該第一金屬中建立一不連續性；蝕刻以去除圍繞該第二主動奈米結構的該第一金屬，其中該隔離柱或該隔離柱之該部分上的該第一金屬中的該不連續性防止該蝕刻到達並去除該第一主動奈米結構上的該第一金屬；及沉積圍繞該第二主動奈米結構的一第二金屬。
  2. 如申請專利範圍第1項所述之方法，其中該形成該隔離柱包括：在該等第一和第二主動奈米結構上方形成一覆蓋層，其後維持該第一空間之一部位；在該等第一和第二主動奈米結構之每一者上方形成一犧牲柱，從而在與該第一空間之該部位相連的該等犧牲柱間建立一第二空間，該第二空間比該第一空間之該部位寬；在該第一空間之該部位中及該第二空間中填充一柱材料；及 去除該等犧牲柱和該覆蓋層，從而在該等第一和第二主動奈米結構間的該第一空間之該部位中從該柱材料建立該隔離柱之該下部，並建立延伸於該等第一和第二主動奈米結構之該上表面上方的該隔離柱之該上部，其中該上部比該下部寬。
  3. 如申請專利範圍第2項所述之方法，其中該去除該等犧牲柱和該覆蓋層更包括：在其中該等第一和第二主動奈米結構將具有分開閘極的一第一閘極區中，去除該等犧牲柱和該覆蓋層使得該隔離柱之該上部在該等第一和第二主動奈米結構之該上表面上方延伸至一第一高度；及在其中該等第一和第二主動奈米結構將共用一閘極的一第二閘極區中，去除該等犧牲柱和該覆蓋層使得該上部在該等第一和第二主動奈米結構之該上表面上方延伸至小於該第一高度的一第二高度。
  4. 如申請專利範圍第3項所述之方法，其中該第二閘極區中的該隔離柱具有一T形剖面。
  5. 如申請專利範圍第2項所述之方法，其中該形成該等第一和第二主動奈米結構包括形成各自第一和第二奈米片堆疊，每個奈米片堆疊包括由犧牲層隔開的奈米片，更包含：在該去除該等犧牲柱和該覆蓋層之後，從該等第一和第二奈米片堆疊去除該等犧牲層；其中該沉積該高K值層和該第一金屬包括沉積該高K值層和該第一金屬使得該高K值層和該第一金屬圍繞該第一主動奈米結構之該等 奈米片之每一者，並使得該高K值層和該第一金屬圍繞該第二主動奈米結構之該等奈米片之每一者；及其中該去除圍繞該第二主動奈米結構的該第一金屬包括從該第二主動奈米結構之該等奈米片間去除該第一金屬。
  6. 如申請專利範圍第5項所述之方法，其中該沉積該第二金屬包括沉積該第二金屬使得該第二金屬圍繞該第二主動奈米結構之該等奈米片之每一者及該第一主動奈米結構之該等奈米片之每一者。
  7. 如申請專利範圍第5項所述之方法，其中，在該第二閘極區中，該沉積該第二金屬包括沉積該第二金屬使得該第二金屬在該隔離柱之該上部之該部位上方延伸。
  8. 如申請專利範圍第5項所述之方法，其更包含在該第二金屬上方形成一閘極金屬層。
  9. 如申請專利範圍第1項所述之方法，其中該第一金屬包括一PFET功函數金屬和一NFET功函數金屬之一，且該第二金屬包括該PFET功函數金屬和該NFET功函數金屬之另一者。
  10. 如申請專利範圍第1項所述之方法，其中該沉積圍繞該第二主動奈米結構的該第二金屬亦包括沉積圍繞該第一主動奈米結構的該第二金屬。
  11. 如申請專利範圍第1項所述之方法，其中該第一主動奈米結構形成一PFET之部分，且該第二主動奈米結構形成一NFET之部分。
  12. 如申請專利範圍第11項所述之方法，其中該形成該隔離柱包括在該基材上的所有相鄰主動奈米結構間形成該隔離柱。
  13. 一種方法包含：在一基材上形成一第一主動奈米結構並在該基材上形成一第二主動奈米結構，該等第一和第二主動奈米結構彼此相鄰且由一第一空間隔開；在該等第一和第二主動奈米結構間形成一隔離柱，該隔離柱具有該第一空間之一部位中的一下部及延伸於該等第一和第二主動奈米結構之一上表面上方的一上部，其中該上部和該下部為單元且該上部比該下部寬，且其中該上部在一第一閘極區中的該等第一和第二主動奈米結構之該上表面上方延伸至一第一高度；在其中該等第一和第二主動奈米結構將共用一閘極的一閘極區中，將該等第一和第二主動奈米結構之該上表面上方的該隔離柱之該上部蝕刻至小於該第一高度的一第二高度；在該第一主動奈米結構、該隔離柱、及該第二主動奈米結構上方沉積一高介電常數(高K值)層和一第一金屬；從該隔離柱之一部分去除該第一金屬，從而在將該第一主動奈米結構上方的該第一金屬與該第二主動奈米結構上方的該第一金屬隔開的該第一金屬中建立一不連續性；蝕刻以去除圍繞該第二主動奈米結構的該第一金屬，其中該隔離柱或該隔離柱之該部分上的該第一金屬中的該不連續性防止該蝕刻到達並去除該第一主動奈米結構上的該第一金屬；及沉積圍繞該第二主動奈米結構的一第二金屬。
  14. 如申請專利範圍第13項所述之方法，其中該第二閘極區中的該隔離柱具有一T形剖面。
  15. 一種場效電晶體(Field effect transistor，FET)結構，包含：一第一型場效電晶體(FET)，其具有：一在基材上的第一主動奈米結構、一具有高介電常數(高K值)層的閘極、及一圍繞該第一主動奈米結構的第一功函數金屬(Work function metal，WFM)、及一在該第一主動奈米結構之相對端部之每一者處的源極/汲極(source/drain，S/D)區；一第二型場效電晶體(FET)，其具有：一在相鄰該第一主動奈米結構且由一空間隔開的該基材上的第二主動奈米結構，該第二FET更包括一具有該第一WFM的閘極、及一圍繞該第二主動奈米結構的第二功函數金屬(WFM)；及一在該第二主動奈米結構之相對端部之每一者處的源極/汲極(S/D)區，該第二WFM與該第一WFM不同；及一隔離柱，其包括一下部，其定位於該空間中的該等第一和第二主動奈米結構間；及一單元較寬上部，其在該等第一和第二主動奈米結構之一上表面上方延伸，其中該等第一和第二WFM之一者沿著該隔離柱之一側壁延伸但未在該隔離柱之一部分上方。
  16. 如申請專利範圍第15項所述之FET結構，其更包含一第一閘極區，其中該等第一和第二FET之該等閘極透過該隔離柱電隔離；及一第二閘極區，其中該等第一和第二FET之該等閘極透過該等第一和第二WFM中至少另一者電連接，其中該隔離柱之該單元較寬上部在該第一閘極區中在該等第一和第二主動奈米結構之該上表面上方延伸至一第一高度，並在該第二閘極區中延伸至低於該第一高度的一第二高度。
  17. 如申請專利範圍第16項所述之FET結構，其中該第二閘極區中的該隔離柱具有一T形剖面。
  18. 如申請專利範圍第16項所述之FET結構，其中該等第一和第二WFM之另一者在包括其一上端的該隔離柱上方延伸，以在該第二閘極區中將該第一FET和該第二FET之該等閘極電連接在一起。
  19. 如申請專利範圍第16項所述之FET結構，其更包含一在該等第一和第二WFM上方的閘極金屬層，以在該第二閘極區中將該第一FET和該第二FET之該等閘極電連接在一起。
  20. 如申請專利範圍第16項所述之FET結構，其更包含一閘極金屬層，其在該第一閘極區中的該第一主動奈米結構和該第二主動奈米結構上方的一最上方WFM上方。
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