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CN111466031B - 碳化硅半导体装置以及电力变换装置 - Google Patents

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CN111466031B CN201880078526.8A CN201880078526A CN111466031B CN 111466031 B CN111466031 B CN 111466031B CN 201880078526 A CN201880078526 A CN 201880078526A CN 111466031 B CN111466031 B CN 111466031B
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Abstract

在内置肖特基二极管的SiC‑MOSFET中，有时无法充分降低向终端区域的阱区域的双极电流通电，元件的可靠性降低。在内置肖特基二极管的SiC‑MOSFET中，在最接近终端区域的活性区域的第1阱区域与终端区域的第2阱区域之间的离开区域之上，隔着膜厚比活性区域的栅极绝缘膜大的第2绝缘膜设置栅极电极，第2阱区域未与源极电极欧姆连接，从而防止元件的可靠性降低。

Description

碳化硅半导体装置以及电力变换装置
技术领域
本发明涉及包含碳化硅的碳化硅半导体装置以及电力变换装置。
背景技术
已知在使用碳化硅(SiC)构成的pn二极管持续流过正向电流即双极电流时，在结晶中发生堆垛层错而正向电压偏移这样的可靠性上的问题。认为其原因为，由于经由pn二极管注入的少数载流子与多数载流子再结合时的再结合能量，作为面缺陷的堆垛层错以在碳化硅基板存在的基底面位错等为起点扩展。该堆垛层错阻碍电流的流动，所以由于堆垛层错的扩展，电流减少而正向电压增加，引起半导体装置的可靠性降低。
这样的正向电压的增加在使用碳化硅的纵型MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中也同样地发生。纵型MOSFET在源极漏极之间具备寄生pn二极管(体二极管)，在该体二极管流过正向电流时，在纵型MOSFET中也引起与pn二极管同样的可靠性降低。在将SiC-MOSFET的体二极管用作MOSFET的续流二极管的情况下，有时发生该MOSFET特性降低。
作为解决如上述那样的由于向寄生pn二极管的正向电流通电引起的可靠性上的问题的方法，如专利文献1所示，有如下的一个方法：进行在寄生pn二极管长时间流过正向电流的压力施加，测定压力施加前后的正向电压的变化，从产品排除(筛选)正向电压的变化大的元件。然而，在该方法中，存在通电时间变长，在使用缺陷多的晶片时发生大量不良品这样的缺点。
另外，作为另一方法，有如下的方法：在MOSFET等作为单极型的晶体管的半导体装置中，将单极型的二极管作为续流二极管内置而使用。例如，在专利文献2、专利文献3中记载作为单极型的二极管在MOSFET的组件单元内内置肖特基势垒二极管(SBD：SchottkyBarrier Diode)的方法。
在碳化硅半导体装置中应用在活性区域内置有单极型即仅通过多数载流子通电的二极管的这样的单极型晶体管的情况下，通过将单极型二极管的扩散电位即通电动作开始的电压设计得低于pn结的扩散电位，使得在续流动作时在体二极管不流过双极电流，能够抑制活性区域的单极型晶体管的特性劣化。
另外，例如如专利文献4那样，在形成活性区域的p型的阱区域上形成n型的沟道外延层，使该沟道外延层在阈值电压以下的栅极电压下作为单极型的二极管动作，并且将该单极型的二极管的上升电压设计得低于由p型的阱区域和n型的漂移层形成的pn二极管的动作电压的MOSFET中，也能够期待与内置有SBD的MOSFET同样的效果。该MOSFET也能够称为在活性区域内置有单极型的二极管的单极型的晶体管之一。
然而，即使在活性区域内置有单极型二极管的单极型晶体管中，在终端区域即活性区域以外的区域，在构造上难以配置单极型二极管的部位也有时产生形成寄生pn二极管的部位。
例如，在栅极焊盘附近、半导体装置终端部附近的区域，形成有向比源极电极更靠外周侧突出的终端阱区域，在终端阱区域与漂移层之间形成有寄生pn二极管。而且，在该部位，未形成肖特基电极，未形成单极型二极管。在终端阱区域无肖特基电极，所以对由终端阱区域和漂移层形成的pn二极管施加源极电极与漏极电极之间的电压，在该pn二极管流过双极电流。
在这样的部位存在基底面位错等的起点时，有时堆垛层错扩展而晶体管的耐压会降低。具体而言，在晶体管是截止状态时，发生泄漏电流，由于由泄漏电流引起的发热，元件、电路有时破坏。
为了避免该问题，使得在由终端阱区域和漂移层形成的pn二极管不流过双极电流即可，例如在半导体装置动作中将源极漏极之间的施加电压限制为一定值以下即可。为此，通过使芯片尺寸扩大而降低每1芯片的内置的SBD的微分电阻，降低在流过续流电流时发生的源极漏极间电压即可。由此，产生芯片尺寸变大，成本增大的缺点。
另外，作为不扩大芯片尺寸而抑制由终端阱区域和漂移层形成的pn二极管的正向动作的方法，有提高在终端阱区域的各部位与源极电极之间形成的通电路径的电阻的方法。在提高通电路径的电阻的方法中，有提高终端阱区域和源极电极的接触电阻的方法(例如专利文献5)等。在设为这样的结构时，在由终端阱区域和漂移层形成的pn二极管流过双极电流时，由于接触电阻的电阻分量而产生电压下降，所以终端阱区域的电位与源极电位背离，相应地，施加到pn二极管的正向电压降低。因此，能够抑制双极电流的通电。
进而，作为在以碳化硅为代表的宽带隙半导体装置中特别显著的现象，已知由于在开关时在阱区域流过的位移电流而元件有时被破坏。在具有MOS构造的碳化硅半导体装置开关时，在面积比较大的p型的阱区域内在元件的平面方向流过位移电流，由于该位移电流和阱区域的薄层电阻，在阱区域内发生高电压。而且，与在阱区域上隔着绝缘膜形成的电极之间引起绝缘膜的绝缘破坏，从而元件被破坏。例如，在阱区域的电位变动50V以上，在其之上隔着厚度50nm的氧化硅膜形成电位为大致0V的栅极电极的情况下，对氧化硅膜施加10MV/cm这样的高电场而氧化硅膜有时绝缘破坏。
该现象在以碳化硅为代表的宽带隙半导体装置中显著发生的理由在于以下的2个原因。
一个原因在于，在碳化硅等宽带隙半导体形成的p型阱区域的杂质能级比形成于硅的p型阱区域的杂质能级更深，所以宽带隙半导体的p型阱区域的薄层电阻比硅的薄层电阻格外高。
另一个原因在于，通过活用宽带隙半导体的绝缘破坏电场比硅半导体高，在宽带隙半导体中使用低电阻且杂质浓度高的n型漂移层，在n型漂移层与p型阱区域之间形成的pn结中形成的耗尽层的电容在宽带隙半导体中比硅非常大，其结果，在开关时流过大的位移电流。
开关速度变得越大，位移电流变得越大，在阱区域发生的电压也变得越高，但作为降低由于该位移电流发生的电压的方法，例如提出在p型阱区域的一部分形成低电阻的p型层的方法(例如专利文献6)。
现有技术文献
专利文献
专利文献1：日本特开2014-175412号公报
专利文献2：日本特开2003-017701号公报
专利文献3：WO2014/038110国际公开公报
专利文献4：WO2013/051170国际公开公报
专利文献5：WO2014/162969国际公开公报
专利文献6：WO2010/098294国际公开公报
发明内容
然而，在终端阱区域设置与源极电极欧姆连接的电极时，即使提高终端阱区域与源极电极之间的接触电阻，也有时无法充分提高在终端阱区域与源极电极之间形成的通电路径的电阻，无法充分降低向终端阱区域的双极电流通电。
另外，在想要提高终端阱区域与源极电极之间的接触电阻而设为与活性区域的p型的阱区域不同的电位的情况下，在跨越活性区域的阱区域(活性阱区域)和终端阱区域的区域上隔着栅极绝缘膜设置栅极电极时，在活性阱区域与终端阱区域之间的n型的离开区域和夹着它的活性阱区域及终端阱区域，形成寄生p-MOSFET，根据情况，该寄生p-MOSFET导通，活性阱区域和终端阱区域有时会成为相同电位。特别是，在将使MOSFET截止的电位例如如-5V那样相对源极电位转入负的情况下，寄生p-MOSFET导通而用低电阻连接活性阱区域和终端阱区域，易于在终端阱区域流过双极电流。
为了抑制寄生p-MOSFET的动作，例如使与相应的寄生p-MOSFET的栅极绝缘膜相当的绝缘膜变厚即可，但在使终端阱区域上的绝缘膜变厚时，终端阱区域电孤立。由此，通过由于在开关动作时发生的位移电流而在终端阱区域发生的高电压，通过终端阱区域与在其之上隔着绝缘膜形成的栅极电极之间的高电场，有时绝缘膜绝缘破坏，元件会被破坏。
这样，以往，不使寄生p-MOSFET导通而防止由于开关时的位移电流引起元件破坏的方法尚未知。
本发明是为了解决上述课题而完成的，其目的在于提供抑制寄生p-MOSFET的动作，并且抑制由于位移电流通电引起的元件破坏，提高可靠性的碳化硅半导体装置。
本发明所涉及的碳化硅半导体装置具备：第1导电类型的碳化硅的半导体基板；第1导电类型的漂移层，形成于半导体基板上；第2导电类型的第1阱区域，在漂移层的表层设置有多个；多个第1导电类型的第1离开区域，从漂移层的表面贯通第1阱区域而形成；多个第1肖特基电极，设置于第1离开区域上，与第1离开区域肖特基接合；欧姆电极，设置于第1阱区域上；第2导电类型的第2阱区域，与第1阱区域独立地设置于漂移层的表层；第1导电类型的源极区域，形成于第1阱区域的表层部；栅极绝缘膜，形成于第1阱区域上；第2绝缘膜，在最接近第1阱区域的第2阱区域的第1阱区域侧的端部之上形成，膜厚比栅极绝缘膜大；栅极电极，在第1阱区域上的栅极绝缘膜上及第2绝缘膜上形成；栅极焊盘，与栅极电极连接，形成于第2阱区域的上方；以及源极电极，与第1肖特基电极及欧姆电极电连接，与第2阱区域经由形成于第2阱区域上的第2接触孔进行非欧姆连接。
根据本发明所涉及的碳化硅半导体装置，能够抑制寄生p-MOSFET的动作，并且抑制由于位移电流通电引起的元件破坏，提高可靠性。
附图说明
图1是从顶面观察本发明的实施方式1所涉及的碳化硅半导体装置的俯视示意图。
图2是本发明的实施方式1所涉及的碳化硅半导体装置的剖面示意图。
图3是本发明的实施方式1所涉及的碳化硅半导体装置的俯视示意图。
图4是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的俯视示意图。
图5是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图6是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的俯视示意图。
图7是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图8是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图9是本发明的实施方式2所涉及的碳化硅半导体装置的剖面示意图。
图10是本发明的实施方式2所涉及的碳化硅半导体装置的俯视示意图。
图11是本发明的实施方式2所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图12是本发明的实施方式2所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图13是本发明的实施方式2所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图14是本发明的实施方式3所涉及的碳化硅半导体装置的剖面示意图。
图15是本发明的实施方式4所涉及的碳化硅半导体装置的剖面示意图。
图16是本发明的实施方式5所涉及的碳化硅半导体装置的剖面示意图。
图17是本发明的实施方式5所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图18是本发明的实施方式6所涉及的碳化硅半导体装置的剖面示意图。
图19是本发明的实施方式6所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图20是本发明的实施方式7所涉及的碳化硅半导体装置的剖面示意图。
图21是本发明的实施方式7所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图22是本发明的实施方式7所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图23是本发明的实施方式7所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图24是本发明的实施方式7所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图25是本发明的实施方式7所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图26是示出本发明的实施方式8所涉及的电力变换装置的结构的示意图。
(附图标记说明)
10：半导体基板；20：漂移层；21：第1离开区域；22：第2离开区域；23：第3离开区域；24：第4离开区域；30：第1阱区域；31：第2阱区域；32：接触区域；34：辅助连接区域；35：高浓度区域；36：第2阱接触区域；37：JTE区域；38：沟道形成抑制区域；39：保护高浓度区域；40：源极区域；45：碳化硅导电性层；50：栅极绝缘膜；51：场绝缘膜；52：第2绝缘膜；53：绝缘层；55：层间绝缘膜；60：栅极电极；70：欧姆电极；71：第1肖特基电极；76：第2肖特基电极；80：源极电极、源极焊盘；81：栅极焊盘；82：栅极布线；84：漏极电极；90：第1接触孔；91：第2接触孔；92：第2阱区域接触孔；95：栅极接触孔；100：电源；200；电力变换装置；201：主变换电路；202：驱动电路；203：控制电路；300：负载。
具体实施方式
以下，参照附图，说明实施方式。此外，附图是示意地示出的图，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必准确地记载，可适宜地变更。另外，在以下的说明中，对同样的构成要素附加相同的附图标记而图示，它们的名称以及功能也相同。因此，有时省略关于它们的详细的说明。
在本说明书记载的实施方式中，作为碳化硅(SiC)半导体装置的一个例子，以将第1导电类型设为n型、将第2导电类型设为p型的n沟道碳化硅MOSFET为例子进行说明。关于电位的高低的记述是针对将第1导电类型设为n型、将第2导电类型设为p型的情况下的记述，在将第1导电体设为p型、将第2导电类型设为n型的情况下，电位的高低的记述也相反。
进而，在本申请中，在碳化硅半导体装置整体中，将组件单元周期性地排列的区域称为活性区域，并且将活性区域以外的区域称为终端区域而进行说明。
实施方式1.
首先，说明本发明的实施方式1的碳化硅半导体装置的结构。
图1是从顶面观察作为实施方式1所涉及的碳化硅半导体装置的肖特基二极管(SBD)内置碳化硅MOSFET(SBD内置SiC-MOSFET)的俯视示意图。在图1中，在SiC-MOSFET的上表面的一部分形成有栅极焊盘81，与其邻接地形成有源极电极80。另外，以从栅极焊盘81延伸的方式形成有栅极布线82。
图2是示意地示出从图1的源极电极80到碳化硅半导体装置的外周部的栅极布线82的a-a’部分的剖面的剖面示意图。另外，图3是图1的顶面图的主要记载有碳化硅半导体部分的俯视示意图。
在图2中，在包含n型且低电阻的碳化硅的半导体基板10的表面上，形成有包含n型的碳化硅的漂移层20。在与设置有在图1中说明的栅极布线82的区域大致对应的位置的漂移层20的表层部，如图3所示，设置有包含p型的碳化硅的第2阱区域31。
在设置有图1中说明的源极电极80的区域的下部，在漂移层20的表层部，设置有包含p型的碳化硅的多个第1阱区域30。在第1阱区域30各自的表层部，在从第1阱区域30的外周向内部进入预定的间隔的位置，形成有包含n型的碳化硅的源极区域40。
在各第1阱区域30的表层部的源极区域40的更内侧的第1阱区域30的表层部，形成有包含低电阻p型的碳化硅的接触区域32，在其进一步内部，形成有从漂移层20的表面贯通第1阱区域30的、包含碳化硅的第1离开区域21。第1离开区域21是与漂移层20相同的n型、且具有与漂移层20相同的杂质浓度。
在该第1离开区域21的表面侧，形成有与第1离开区域21肖特基连接的第1肖特基电极71。在此，第1肖特基电极71最好形成为在从顶面观察时至少包括对应的第1离开区域21。
另外，在源极区域40的表面上形成有欧姆电极70，在欧姆电极70、第1肖特基电极71以及接触区域32之上，形成有与欧姆电极70、第1肖特基电极71以及接触区域32连接的源极电极80。第1阱区域30能够经由低电阻的接触区域32与欧姆电极70容易地交换电子和空穴。
邻接的第1阱区域30间的漂移层20的区域成为第2离开区域22，是与漂移层20相同的n型、且具有与漂移层20相同的杂质浓度。在邻接的第1阱区域30、其之间的第2离开区域22以及各个第1阱区域30内的源极区域40的表面上形成有栅极绝缘膜50，在该栅极绝缘膜50上的至少第1阱区域30的上部，形成有栅极电极60。将在形成有栅极电极60的部位的下部且隔着栅极绝缘膜50对置的第1阱区域30的表层部称为沟道区域。
碳化硅半导体装置的形成有第1阱区域30的、形成有图1的源极电极80的区域是活性区域，在该活性区域的外侧、即最外周的第1阱区域30的外侧形成有第2阱区域31。在第1阱区域30与第2阱区域31之间形成有第3离开区域23。第3离开区域23是与漂移层20相同的n型、且具有与漂移层20同样的杂质浓度。
比形成有第2阱区域31的区域更外侧成为终端区域。
在第2阱区域31与最外周的第1阱区域30之间的第3离开区域上，形成有比栅极绝缘膜50至少具有2倍以上的厚度的包含氧化硅或者氮化硅的第2绝缘膜52。另外，在第2阱区域31上形成有场绝缘膜51。
在第2绝缘膜52上以及场绝缘膜51的上部的一部分，形成有与栅极绝缘膜50上的栅极电极60连接的栅极电极60。另外，在栅极电极60与源极电极80之间形成有层间绝缘膜55。进而，第2阱区域31的上方的栅极电极60和栅极布线82经由形成于层间绝缘膜55的栅极接触孔95连接。另外，在第2阱区域31的外周侧、即与第1阱区域30相反的一侧形成有p型且碳化硅的JTE区域37。设为JTE区域37的杂质浓度低于第2阱区域31的杂质浓度。
另外，在第2阱区域31的表面上的场绝缘膜51的一部分形成有开口(第2接触孔91)，在该开口内形成有与欧姆电极70等连接的源极电极80。在此，第2阱区域31与源极电极80未直接欧姆连接、而是绝缘或者肖特基连接。
在活性区域，经由贯通层间绝缘膜55以及栅极绝缘膜50形成的第1接触孔90，欧姆电极70、第1肖特基电极71以及接触区域32上的源极电极80与层间绝缘膜55上的源极电极80连接。
在半导体基板10的背面侧形成有漏极电极84。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC-MOSFET的制造方法。
首先，在第1主面的面方位是具有偏离角的(0001)面、且具有4H的多型的、包含n型且低电阻的碳化硅的半导体基板10之上，通过化学气相沉积法(chemical VaporDeposition：CVD法)，使1×1015至1×1017cm-3的杂质浓度且n型、5至50μm的厚度的包含碳化硅的漂移层20外延生长。
接着，在漂移层20的表面的预定的区域，通过光致抗蚀剂等形成注入掩模，对作为p型的杂质的Al(铝)进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm程度。另外，离子注入的Al的杂质浓度是1×1017至1×1019cm-3的范围，高于漂移层20的杂质浓度。之后，去除注入掩模。通过本工序进行Al离子注入的区域成为第1阱区域30以及第2阱区域31。
接下来，在漂移层20的表面，通过光致抗蚀剂等形成注入掩模，对作为p型的杂质浓度的Al进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm程度。另外，离子注入的Al的杂质浓度是1×1016至1×1018cm-3的范围，高于漂移层20的杂质浓度并且低于第1阱区域30的杂质浓度。之后，去除注入掩模。通过本工序离子注入Al的区域成为JTE区域37。同样地，通过在预定的区域以比第1阱区域30的杂质浓度高的杂质浓度离子注入Al，形成接触区域32。
接着，以使漂移层20的表面的第1阱区域30的内侧的预定的部位开口的方式，通过光致抗蚀剂等形成注入掩模，对作为n型的杂质的N(氮)进行离子注入。设为N的离子注入深度比第1阱区域30的厚度浅。另外，设为离子注入的N的杂质浓度是1×1018至1×1021cm-3的范围，超过第1阱区域30的p型的杂质浓度。在本工序中注入N的区域中的呈现n型的区域成为源极区域40。
接下来，通过热处理装置，在氩(Ar)气等惰性气体气氛中，在1300至1900℃的温度下，进行30秒至1小时的退火。通过该退火，使离子注入的N以及Al电活性化。
接着，使用CVD法、光刻技术等，在与形成有第1阱区域30的区域大致对应的活性区域以外的区域的半导体层之上，形成膜厚为0.5至2μm的包含氧化硅的场绝缘膜51。
另外，在最外周的第1阱区域30与第2阱区域之间的第3离开区域23上，使用CVD法、光刻技术等，形成膜厚为0.1至0.5μm的包含氧化硅的第2绝缘膜52。
接下来，对未被场绝缘膜51和第2绝缘膜52覆盖的碳化硅表面进行热氧化，形成期望的厚度的作为栅极绝缘膜50的氧化硅膜。接着，在栅极绝缘膜50、第2绝缘膜52以及场绝缘膜51之上，通过减压CVD法形成具有导电性的多晶硅膜，并对其进行构图，从而形成栅极电极60。接下来，通过减压CVD法，形成包含氧化硅的层间绝缘膜55。接着，形成贯通层间绝缘膜55和栅极绝缘膜50、到达活性区域内的接触区域32和源极区域40的第1接触孔90，同时形成到达第2阱区域31的第2接触孔91。
接下来，在通过溅射法等形成以Ni为主成分的金属膜之后，进行600至1100℃的温度的热处理，使以Ni为主成分的金属膜和第1接触孔90内的碳化硅层反应，在碳化硅层与金属膜之间形成硅化物。接着，通过湿蚀刻去除反应而形成的硅化物以外的残留的金属膜。由此，形成欧姆电极70。
接着，在半导体基板10的背面(第2主面)形成以Ni为主成分的金属膜并热处理，从而在半导体基板10的背侧形成背面欧姆电极(未图示)。
接下来，使用利用光致抗蚀剂等的构图，去除第1离开区域21上的层间绝缘膜55和栅极绝缘膜50以及成为栅极接触孔95的位置的层间绝缘膜55。作为去除的方法，设为不对成为肖特基界面的碳化硅层的表面造成损害的湿蚀刻。
接着，通过溅射法等沉积成为肖特基电极的金属膜，使用利用光致抗蚀剂等的构图，在第1接触孔90内的第1离开区域21上，形成第1肖特基电极71。
接下来，在此前处理过的基板的表面，通过溅射法或者蒸镀法形成Al等的布线金属，通过光刻技术加工成预定的形状，从而形成与源极侧的欧姆电极70、第1肖特基电极71以及第2阱区域31接触的源极电极80以及与栅极电极60接触的栅极焊盘81和栅极布线82。
进而，如果在形成于基板的背面的背面欧姆电极(未图示)的表面上形成作为金属膜的漏极电极84，则图1～3所示的本实施方式的碳化硅半导体装置完成。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC-MOSFET的动作。在此，以半导体材料是4H型的碳化硅的碳化硅半导体装置为例子进行说明。在该情况下，pn结的扩散电位是大致2V。
以下，主要说明续流动作的情况。
在续流动作中，相对源极电压(源极电极80的电压)，漏极电压(漏极电极84的电压)变低，发生几V的电压。在活性区域形成有在比第1阱区域30低的电压下导通的、第1离开区域21和第1肖特基电极71间的SBD，所以原则上续流电流在SBD流过，在第1阱区域30不流过。在终端区域有经由欧姆电极70与第2阱区域31欧姆连接的源极电极80的情况下，对在第2阱区域31与漂移层20之间形成的pn结施加源极漏极之间的大部分电压，所以在由第2阱区域31和漂移层20形成的pn二极管流过双极电流。然而，在本发明的碳化硅半导体装置中，第2阱区域31未与源极电极80欧姆连接。另外，在第3离开区域23上部形成膜厚大到与栅极绝缘膜相比至少2倍以上的第2绝缘膜52，进而用比栅极绝缘膜50厚的绝缘膜(第2绝缘膜52、场绝缘膜51)覆盖第2阱区域31全域。
因此，在本实施方式的碳化硅半导体装置中，即使在续流动作时，第2阱区域31也不成为与源极电极80相同的电位，能够抑制第2阱区域31的双极动作。另外，能够降低由于在关断、接通动作时在第2阱区域31上发生的电压引起的施加到绝缘膜的电场，能够抑制第2阱区域31上的绝缘膜的绝缘破坏，能够提高可靠性。
接下来，说明开关动作时的本实施方式的碳化硅半导体装置的终端区域的动作。
首先，在关断动作时，漏极电压增大，在漂移层20中耗尽层急速扩展。与漂移层20中的耗尽层的扩展对应地，在第2阱区域31内耗尽层也扩展，与该耗尽层的扩展对应的位移电流从第2阱区域31流向源极电极80。此时，位移电流经由第2接触孔91从第2阱区域31流向源极电极80，但源极电极80和第2阱区域31绝缘或者肖特基连接。
在第2接触孔91内源极电极80和第2阱区域31被肖特基连接的情况下，正向电流从第2阱区域31流向源极电极80，从而不会发生破坏第2阱区域31上的绝缘膜那样的高电压。另外，在第2接触孔91内源极电极80与第2阱区域31之间绝缘的情况下，如果源极电极80与第2阱区域31之间的绝缘膜薄，则在一定值以上的电压的施加下击穿，也不发生破坏第2阱区域31上的绝缘膜那样的高电压。此时，源极电极80和第2阱区域31在空间上密接地邻接，所以接触部分的寄生电容变得非常大，能够经由该大的寄生电容从第2阱区域31向源极电极80以小的电压下降流过位移电流。
接着，说明接通动作时。在接通动作时，漏极电压急速降低。此时，在截止状态时在漂移层20与第2阱区域31之间形成的耗尽层急速缩小。因此，位移电流从源极电极80流入到第2阱区域31中。
在第2接触孔91内源极电极80和第2阱区域31被肖特基连接的情况下，在接通动作时流过的电流的朝向与在第2阱区域31与源极电极80之间形成的SBD的正向相反，但通过使该SBD在一定的反向电压下击穿，能够将在第2阱区域31上发生的电压抑制为破坏第2阱区域31上部的绝缘膜那样的电压以下。
在源极电极80与第2阱区域31之间被绝缘的情况下，也同样地通过设计成使发生绝缘破坏而通电的电压成为一定值以下，能够将在第2阱区域31上发生的电压抑制为破坏第2阱区域31上部的绝缘膜那样的电压以下。另外，源极电极80和第2阱区域31在空间上密接地邻接，所以接触部分的寄生电容非常大，能够从第2阱区域31向源极电极80通过经由寄生电容的过渡电流的通电以在小的电压下降流过位移电流。由此，能够充分抑制在第2阱区域31上发生破坏第2阱区域31上的绝缘膜那样的电压。
另外，图4是本实施方式的碳化硅半导体装置的其他方式的主要记载有碳化硅半导体部分的俯视示意图。在图4中，在第2阱区域31的一部分形成有对第2阱区域31和源极电极80进行欧姆连接的第2阱区域接触孔92。图5是示出包括形成有图4的第2阱区域接触孔92的部位的剖面的剖面示意图。在图5中，第2阱区域接触孔92贯通场绝缘膜51以及层间绝缘膜55而形成。另外，也可以在第2阱区域接触孔92的下部的第2阱区域31设置p型杂质浓度比第2阱区域31高且低电阻的第2阱接触区域36。
第2阱区域接触孔92在第2阱区域31内的最短路径上从第2接触孔91在剖面横向离开10μm以上地形成。在此，在第2阱区域31内从第2阱区域接触孔92离开10μm以上的部位实质上视为非欧姆连接。第2阱区域31内的最短路径上的第2接触孔91和第2阱区域接触孔92的距离更优选为50μm以上即可。
进而，此前说明为第1阱区域30和第2阱区域31基本上离开，但第1阱区域30和第2阱区域31也可以连接。另外，说明为有多个第1阱区域30，多个第1阱区域30相互离开，但多个第1阱区域30彼此也可以连接。图6示出第1阱区域30和第2阱区域31连接并且多个第1阱区域30彼此连接的情况下的俯视示意图。
在这样的情况下，关于第1阱区域30，从第1阱区域30内的源极区域40或者在第1阱区域30内的第1离开区域21上设置的第1肖特基电极71中的任意一方或双方的距离是50μm以内。
另外，在本实施方式中，说明在活性区域有SBD内置的MOSFET的例子，但也可以代替SBD内置MOSFET，而设为在p型的阱区域上形成n型的沟道外延层49，使该沟道外延层49在阈值电压以下的栅极电压下作为单极型的二极管动作，并且将该单极型的二极管的上升电压设计得低于由p型的阱区域和n型的漂移层形成的pn二极管的动作电压的MOSFET。图7示出将图2的SBD内置MOSFET置换为这样的MOSFET的MOSFET的剖面示意图。这样，在续流动作时对MOSFET的沟道区域反通电的情况下，也能够得到与SBD内置MOSFET同样的效果。
进而，第2阱区域31和源极电极80也可以在第2接触孔内经由第2肖特基电极76肖特基连接。图8是将第2阱区域31和源极电极80经由第2肖特基电极76连接的本实施方式的碳化硅半导体装置的剖面示意图。
通过第2阱区域31与源极电极80肖特基连接，在关断动作时，第2阱区域31的作为多数载流子的空穴作为肖特基二极管的正向电流流向源极电极80，所以即使在关断时在第2阱区域31和源极电极80的接触部分流过由高速开关引起的位移电流的情况下，也能够降低由于位移电流发生的电压，能够降低向第2阱区域31上的绝缘膜的施加电场。因此，能够提高元件的可靠性。
此外，本发明的效果在使截止时的栅极电压相比于源极电压更靠负侧而驱动的情况下变得更显著。
实施方式2.
本实施方式的碳化硅半导体装置是在实施方式1的碳化硅半导体装置的第2阱区域31在剖面横向设置有低电阻的层的结构。其他方面与实施方式1相同，所以省略详细的说明。
图9是示意地示出在实施方式1的说明中使用的从图1的源极电极80到碳化硅半导体装置的外周部的栅极布线82的a-a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。另外，图10是本实施方式的碳化硅半导体装置的俯视示意图。
在图9中示出剖面图的本实施方式的碳化硅半导体装置的终端区域，在第2导电类型的第2阱区域31上形成有未与第2阱区域31欧姆连接的、低电阻的导电性层47。例如，导电性层47与第2阱区域31肖特基连接。在实施方式1中形成于第2阱区域31上的第2接触孔91在本实施方式中形成于导电性层47上，在第2接触孔91内形成的源极电极80和导电性层47被欧姆连接。
另外，导电性层47如在图10中记载其俯视图那样，在第2阱区域31的平面上形成于大的比例的区域。导电性层47的形成区域是第2阱区域31的形成区域的50％以上等即可。
导电性层47是低电阻n型的多晶硅等即可，在形成场绝缘膜51以及第2绝缘膜52之前通过减压CVD法等形成。低电阻n型的多晶硅的导电性层47由于硅的价电子带以及传导带一般处于碳化硅的禁带宽，所以与p型碳化硅的第2阱区域31肖特基连接。这样，通过使第2阱区域31和导电性层47非欧姆连接，无法在续流动作时从源极电极80侧向第2阱区域31注入作为多数载流子的空穴。因此，能够抑制第2阱区域31与漂移层20之间的双极通电。
另外，在活性区域的最外周的第1阱区域30与终端区域的第2阱区域31之间的第3离开区域23上，形成有膜厚比栅极绝缘膜50大的第2绝缘膜52，所以防止第1阱区域30与终端区域的第2阱区域31之间的寄生p-MOSFET导通。
进而，通过形成于第2阱区域31的低电阻的导电性层47，能够降低第2阱区域31的剖面横向的电阻，能够降低在高速开关时由于在第2阱区域31的剖面横向流过的位移电流而在第2阱区域31发生的电压。因此，能够防止由于由位移电流发生的电压引起的元件破坏，能够提高碳化硅半导体装置的可靠性。另外，由位移电流发生的电压根据开关速度变大，所以相比于未形成低电阻的导电性层47，能够进一步增加开关速度。
另外，由于有在第2阱区域31与导电性层47之间形成的耗尽层电容，所以能够降低接通时等的由于充电引起的发生电压，能够进一步提高元件的可靠性。
在本实施方式的碳化硅半导体装置的第2阱区域31设置的剖面横向低电阻的层也可以不在第2阱区域31之上以直接相接的方式设置。也可以如图11的剖面示意图所示，在第2阱区域31上隔着绝缘层53设置导电性层47。导电性层47的平面布局与图10相同即可。通过将绝缘层53形成得薄，能够增大绝缘层53的上部和下部的电容耦合。
在与栅极绝缘膜50同时以相同的厚度形成绝缘层53的情况下，在用热氧化法形成第2阱区域31上的绝缘层53之后通过减压CVD法等形成导电性层47即可。
该电容器作为使在接通/关断时的dV/dt施加时在平面方向流过第2阱区域31的位移电流AC地流过的电流路径发挥作用。电容器在图9的构造的碳化硅半导体装置的第2阱区域31与导电性层47之间的肖特基结成为逆偏置时，在它们之间与耗尽层电容同样地发挥作用，所以同样地能够抑制在电压开关时由于位移电流发生的电压。另外，通过将在刚刚关断之后在第2阱区域31发生的正的电荷充电到第2阱区域31与导电性层47之间的电容器，能够将在第2阱区域31发生的电压抑制得低，防止在第2阱区域31上形成的绝缘膜的绝缘破坏。
将图9和图11的碳化硅半导体装置的导电性层47说明为多晶硅，但也可以是金属，还可以是碳化硅等半导体，还可以是如石墨那样的半金属。在导电性层47的材料是金属以外的情况下，针对第2阱区域31肖特基连接或者非线性接触，能够防止在续流动作时向第2阱区域31注入多数载流子即可。
此外，导电性层47也可以形成至处于第1阱区域30和第2阱区域31的边界的第3离开区域23上。图12示出将导电性层47形成至第3离开区域23上的结构的剖面示意图。在此，在导电性层47的上部形成有第2绝缘膜52。
在图12的构造的碳化硅半导体装置中，最好导电性层47与第1导电类型的第3离开区域23也进行非欧姆连接。
另外，本实施方式的碳化硅半导体装置的在第2阱区域31设置的剖面横向低电阻的层也可以是设置于第2阱区域31的上层部的碳化硅半导体层。
如图13的剖面示意图所示，也可以在第2阱区域31的上层部形成低电阻n型的碳化硅导电性层45。如果使碳化硅导电性层45的电阻率低于第2阱区域31的电阻率，则起到与图8的构造的碳化硅半导体装置同样的效果。在碳化硅导电性层45与第2阱区域31之间形成pn结，该pn结的耗尽层电容与图8的构造同样地发挥作用。
图13的构造的碳化硅半导体装置的碳化硅导电性层45通过注入氮等成为施主的离子来形成即可。碳化硅导电性层45也可以与源极区域40同时通过离子注入形成，而削减制造工序。
另外，碳化硅导电性层45也可以通过外延法形成。
本实施方式的碳化硅半导体装置在第2阱区域31的表层的一部分或者其上部形成有第1导电类型的碳化硅导电性层45或者导电性层47，所以除了实施方式1的构造的效果以外，能够降低第2阱区域31的平面横向的电阻，能够降低由于在碳化硅半导体装置导通/截止时在第2阱区域31流过的位移电流引起的发生电压。因此，能够进一步提高可靠性。
实施方式3.
在实施方式1中，在第3离开区域23上形成有第2绝缘膜，但在本实施方式的碳化硅半导体装置中，在第3离开区域23上形成有场绝缘膜51。其他方面与实施方式1、2相同，所以省略详细的说明。
图14是本实施方式的碳化硅半导体装置的剖面示意图。在图14所示的本实施方式的碳化硅半导体装置中，在最外周的第1阱区域30与第2阱区域31之间的第3离开区域23上，也形成有与第2阱区域31上相同的场绝缘膜51。因此，无需如实施方式1那样形成与场绝缘膜51、栅极绝缘膜50不同的第2绝缘膜，在第2阱区域31上形成场绝缘膜51时，能够同时形成第3离开区域23上的场绝缘膜51，能够简化制造工序。
在本实施方式的碳化硅半导体装置中，也能够与实施方式1的碳化硅半导体装置同样地，起到寄生p-MOSFET的动作抑制等效果。
实施方式4.
在本实施方式的碳化硅半导体装置中，在最外周的第1阱区域30与第2阱区域31之间的第3离开区域23，形成漂移层20的杂质浓度的5倍以上的杂质浓度的第1导电类型的接合注入区域43。其他方面与实施方式1～3相同，所以省略详细的说明。
图15是本实施方式的碳化硅半导体装置的剖面示意图。在图15所示的本实施方式的碳化硅半导体装置中，在最外周的第1阱区域30与第2阱区域31之间的第3离开区域23形成有杂质浓度高的接合注入区域43。接合注入区域43与源极区域40形成方法同样地通过离子注入法形成即可。
在本实施方式的碳化硅半导体装置中，在第3离开区域23形成有杂质浓度高的接合注入区域43，所以能够将在最外周的第1阱区域30与第2阱区域31之间形成的寄生p-MOSFET的阈值电压设为更负侧，能够使寄生p-MOSFET更难以导通。因此，能够进一步抑制第2阱区域31的续流动作时的双极通电。
实施方式5.
在本实施方式的碳化硅半导体装置中，在第2阱区域31的与活性区域邻接的区域的表层部，设置有第2导电类型的杂质浓度比第2阱区域31高的第2导电类型的高浓度区域35。其他方面与实施方式1～4相同，所以省略详细的说明。
图16示出本实施方式的碳化硅半导体装置的剖面示意图。高浓度区域35的第2导电类型的杂质浓度设为第2阱区域31的第2导电类型的杂质浓度的2倍以上。高浓度区域35与第2阱区域31同样地通过离子注入法形成即可。
如本发明的碳化硅半导体装置的第2阱区域31那样不与源极电极80欧姆连接而成为浮置时，存在在第2阱区域31和场绝缘膜51的界面、第2阱区域31和第2绝缘膜52的界面以及第1阱区域30和第2绝缘膜52的界面形成未意图的反转层的可能性。
因此，通过如本实施方式的碳化硅半导体装置那样，在第2阱区域31的活性区域侧的区域的表层部预先形成高浓度区域35，能够至少防止在形成有高浓度区域35的区域形成反转层，能够抑制第2阱区域31成为与源极电极80相同的电位。因此，能够进一步抑制续流动作时的第2阱区域31的双极通电。
此外，也可以在第2阱区域31的未形成第2接触孔91的其他区域的表层部也形成高浓度区域35，而降低第2阱区域31的剖面横向的电阻。图17是在第2阱区域31的其他区域的表层部也形成有高浓度区域35的结构的剖面示意图。根据这样的碳化硅半导体装置，能够降低第2阱区域31的剖面横向的电阻，与实施方式2的碳化硅半导体装置同样地能够降低由于在碳化硅半导体装置导通/截止时在第2阱区域31流过的位移电流引起的发生电压。因此，能够进一步提高可靠性。
进而，在上述实施方式中，分离制作源极侧的欧姆电极70和第1肖特基电极71，但也可以用同一材料连续地形成，还可以用不同材料连续地形成。
另外，在上述实施方式中，使用结晶构造、主面的面方位、偏离角以及各注入条件等具体的例子进行说明，但应用范围不限于这些数值范围。
实施方式6.
在本实施方式的碳化硅半导体装置中，在实施方式2记载的碳化硅半导体装置的终端区域，在第2阱区域31的内部的表层部的形成有导电性层47的区域的外侧且形成有JTE区域37的区域的内侧，形成有第2导电类型的杂质浓度比第2阱区域31高的保护高浓度区域39。其他方面与实施方式2相同，所以省略详细的说明。
图18是本实施方式的碳化硅半导体装置的剖面示意图。在图18所示的本实施方式的碳化硅半导体装置中，在第2阱区域31的内部的表层部的形成有导电性层47的区域的外侧且形成有JTE区域37的区域的内侧，形成有第2导电类型的杂质浓度比第2阱区域31高的保护高浓度区域39。保护高浓度区域39与接触区域32形成方法同样地通过离子注入法形成即可。
在此，说明本实施方式的碳化硅半导体装置的效果。
在碳化硅半导体装置中，掺杂p型杂质而形成的受主的能级深，受主为了生成载流子而具有比较长的时间常数，所以在使元件高速开关的情况下，特别是p型的载流子的生成有时赶不上开关速度。载流子的生成延迟的原因在于，受主的离子化延迟(不完全离子化)。
特别是，在使元件高速关断时，在如杂质浓度比第2阱区域31低的JTE区域37那样的区域，由于载流子的生成的延迟，有时相比于掺杂的受主浓度，载流子浓度过渡地变少。因此，在如实施方式2那样的终端构造的情况下，在从JTE区域37到第2阱区域31的区域中，耗尽层扩展到比静态截止时宽的范围，该耗尽层到达至栅极电极60下部、导电性层47，从而元件有时被破坏。
为了防止该现象，考虑提高第2阱区域31的杂质浓度的方法，但在本实施方式的碳化硅半导体装置中提高第2阱区域31的杂质浓度时，在第2阱区域31的与导电性层47的接触部分发生反向泄漏，在续流动作时双极通电。
因此，在本实施的碳化硅半导体装置中，在第2阱区域31的内部的表层部的形成有导电性层47的区域的外侧且形成有JTE区域37的区域的内侧，形成有第2导电类型的杂质浓度比第2阱区域31高的保护高浓度区域39。因此，能够抑制在高速开关时耗尽层扩展到第2阱区域31内部，防止流过包括导电性层47和第2阱区域31的二极管的反向泄漏电流，大幅抑制在续流动作时从源极电极80向漏极电极84的双极通电。
此外，在本实施方式中，说明与实施方式2的最初的方式同样地在第2阱区域31上有导电性层47的情况，但也可以与实施方式2同样地，在第2阱区域31的表层部形成导电性层47。
图19示出在第2阱区域31的表层部形成有导电性层47而导电性层47是碳化硅导电性层45的情况的剖面图。
实施方式7.
在本实施方式中，在实施方式1～6中说明的碳化硅半导体装置的活性区域的最外侧的第1阱区域30与终端区域的第2阱区域31之间的第3离开区域23附近的第1阱区域30侧，具备防止寄生p-MOSFET导通的特别的构造。
在最初说明的构造中，在与第3离开区域23邻接的第1阱区域30的接触区域32和第3离开区域23之间，形成有比其他活性区域的沟道长的沟道。
图20是本实施方式的碳化硅半导体装置的剖面示意图。在图20所示的本实施方式的碳化硅半导体装置中，使在活性区域的最外侧的第1阱区域30的源极区域40与第3离开区域23之间隔着栅极绝缘膜50或者第2绝缘膜52的栅极电极60的下部的区域，比在其他活性区域的第1阱区域30的源极区域40与第3离开区域23之间隔着栅极绝缘膜50的栅极电极60的下部的区域特别长。
在本实施方式的碳化硅半导体装置中，使在活性区域的最外侧的第1阱区域30的源极区域40与第3离开区域23之间隔着栅极绝缘膜50或者第2绝缘膜在栅极电极60的下部的区域形成的寄生n型(第1导电类型)沟道MOSFET的沟道长特别长，所以寄生n型沟道MOSFET不易导通。另外，在寄生n型沟道MOSFET的一部分的、形成有厚度比栅极绝缘膜50大的第2绝缘膜的区域由于用于设为截止状态的来自栅极电极60的电压发生的电场变弱，能够防止尽管寄生n型沟道MOSFET截止，仍引起瞬间的导通、泄漏电流的增大等未预期的动作。
另外，在本实施方式的碳化硅半导体装置中，即使不使在活性区域的最外侧的第1阱区域30的源极区域40与第3离开区域23之间经由栅极绝缘膜50或者第2绝缘膜52的栅极电极60的下部的区域特别长，也可以用其他方法防止寄生n型沟道MOSFET导通。
例如，如图21的剖面示意图所示，也可以在活性区域的最外侧的第1阱区域30不形成源极区域40。通过在活性区域的最外侧的第1阱区域30不形成源极区域40，不形成寄生n型沟道MOSFET，不会发生在上述中说明的未预期的动作。
另外，如图22的剖面示意图所示，也可以在活性区域的最外侧的第1阱区域30的源极区域40的第3离开区域23侧，形成第2导电类型的杂质浓度比第1阱区域30高的沟道形成抑制区域38。通过该构造，也能够抑制寄生n型沟道MOSFET导通，能够充分地抑制来自活性区域端部的耐压泄漏。
进而，如图23的剖面示意图所示，也可以将在图22的源极区域40的第3离开区域23侧设置的沟道形成抑制区域38和接触区域32集成(汇集为沟道形成抑制区域38)，而使得不制作设置于它们之间的源极区域40。通过设为如图23的构造，能够减小活性区域的最外侧的第1阱区域30的宽度，能够使终端区域的第2阱区域31接近活性区域最外周的内置肖特基二极管，所以能够进一步抑制第2阱区域31中的双极通电。
另外，如果采用图22、图23等的构造，抑制寄生n型沟道MOSFET的动作，则无需将活性区域的最外侧的第1阱区域30的上方的栅极电极60一定配置于栅极绝缘膜50上。
例如，如在图24中示出其剖面示意图，也可以将活性区域的最外侧的第1阱区域30的上方的栅极电极60形成于厚度比栅极绝缘膜50大且在第3离开区域23上也形成的第2绝缘膜52上。在图24中，在活性区域的最外侧的第1阱区域30仅形成有沟道形成抑制区域38。
同样地，也可以是在图25中示出其剖面示意图的构造。在图25中，在活性区域的最外侧的第1阱区域30，朝向第3离开区域23依次形成有接触区域32、源极区域40、沟道形成抑制区域38。
在图24、图25的构造中，在厚度比栅极绝缘膜50大的第2绝缘膜52上形成有活性区域的最外侧的第1阱区域30上的栅极电极60，栅极电极60的电场效果变得难以奏效，但通过形成沟道形成抑制区域38，能够抑制寄生n型MOSFET。
此外，在实施方式1～7中，将第1导电类型设为n型、将第2导电类型设为p型而进行说明，但不限于此，将第1导电类型设为p型、将第2导电类型设为n型，也起到同样的效果。另外，作为n型(第1导电类型)杂质使用N，但也可以是磷或者砷。作为p型(第2导电类型)杂质使用Al，但也可以是硼或者镓。
另外，在实施方式1～7中说明的MOSFET中，栅极绝缘膜50无需一定是氧化硅等的氧化膜，也可以是氧化膜以外的绝缘膜或者组合氧化膜以外的绝缘膜和氧化膜而得到的膜。另外，作为栅极绝缘膜50使用对碳化硅进行热氧化而得到的氧化硅，但也可以是利用CVD法的沉积膜的氧化硅。进而，本发明还能够使用于具有超级结构造的MOSFET。
另外，在上述实施方式中，说明具有栅极绝缘膜50的MOSFET，但只要是单极型器件，就能够应用本发明，例如，在不具有栅极绝缘膜50的JFET(Junction FET，结型场效应晶体管)、MESFET(Metal-Semiconductor Field Effect Transistor，金属半导体场效应晶体管)中也能够使用本发明。
实施方式8.
在本实施方式中，将上述实施方式1～7所涉及的碳化硅半导体装置应用于电力变换装置。本发明不限定于特定的电力变换装置，但以下，作为实施方式8，说明在三相的逆变器中应用本发明的情况。
图26是示出应用本实施方式所涉及的电力变换装置的电力变换系统的结构的框图。
图26所示的电力变换系统包括电源100、电力变换装置200、负载300。电源100是直流电源，对电力变换装置200供给直流电力。电源100能够由各种例子构成，例如既能够由直流系统、太阳能电池、蓄电池构成，也能够由与交流系统连接的整流电路、AC/DC转换器构成。另外，也可以通过将从直流体系输出的直流电力变换为预定的电力的DC/DC转换器构成电源100。
电力变换装置200是在电源100与负载300之间连接的三相的逆变器，将从电源100供给的直流电力变换为交流电力，对负载300供给交流电力。电力变换装置200如图26所示，具备：主变换电路201，将直流电力变换为交流电力而输出；驱动电路202，输出驱动主变换电路201的各开关元件的驱动信号；以及控制电路203，将控制驱动电路202的控制信号输出给驱动电路202。
负载300是通过从电力变换装置200供给的交流电力驱动的三相的电动机。此外，负载300不限于特定的用途，是搭载于各种电气设备的电动机，例如被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调设备的电动机。
以下，说明电力变换装置200的详细情况。主变换电路201具备开关元件和续流二极管(未图示)，通过开关元件开关，将从电源100供给的直流电力变换为交流电力，供给给负载300。在此，使开关元件截止的栅极电压既可以是与源极电压相同的电压，也可以设定为相比于源极电压更靠负侧。主变换电路201的具体的电路结构有各种例子，但本实施方式的主变换电路201是2电平的三相全桥电路，能够包括6个开关元件和与各个开关元件反并联的6个续流二极管。在主变换电路201的各开关元件中，应用上述实施方式1～7中的任意实施方式所涉及的碳化硅半导体装置。6个开关元件针对每2个开关元件串联连接而构成上下支路，各上下支路构成全桥电路的各相(U相、V相、W相)。而且，各上下支路的输出端子、即主变换电路201的3个输出端子与负载300连接。
驱动电路202生成驱动主变换电路201的开关元件的驱动信号，供给给主变换电路201的开关元件的控制电极。具体而言，依照来自后述控制电路203的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出给各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为截止状态的情况下，驱动信号成为开关元件的阈值电压以下的电压信号(截止信号)。
控制电路203以对负载300供给期望的电力的方式控制主变换电路201的开关元件。具体而言，根据应供给给负载300的电力，计算主变换电路201的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压对开关元件的导通时间进行调制的PWM控制，控制主变换电路201。而且，以在各时间点，向应成为导通状态的开关元件输出导通信号，向应成为截止状态的开关元件输出截止信号的方式，向驱动电路202输出控制指令(控制信号)。驱动电路202依照该控制信号，向各开关元件的控制电极输出导通信号或者截止信号，作为驱动信号。
在本实施方式所涉及的电力变换装置中，作为主变换电路201的开关元件，应用实施方式1～7所涉及的碳化硅半导体装置，所以能够实现低损耗并且提高高速开关的可靠性的电力变换装置。
在本实施方式中，说明在2电平的三相逆变器中应用本发明的例子，但本发明不限于此，能够应用于各种电力变换装置。在本实施方式中，设为2电平的电力变换装置，但也可以是3电平、多电平的电力变换装置，在对单相负载供给电力的情况下也可以在单相的逆变器中应用本发明。另外，在对直流负载等供给电力的情况下，还能够在DC/DC转换器、AC/DC转换器中应用本发明。
另外，应用本发明的电力变换装置不限定于上述负载是电动机的情况，例如还能够用作放电加工机、激光加工机或者感应加热烹调器、非接触供电系统的电源装置，进而还能够用作太阳能发电系统、蓄电系统等的功率调节器。

Claims (15)

1.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，在所述漂移层的表层设置有多个；
多个第1导电类型的第1离开区域，在多个所述第1阱区域之间形成；
第1肖特基电极，与所述第1离开区域相接而设置，与所述第1离开区域肖特基接合；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域独立地设置于所述漂移层的表层；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
栅极绝缘膜，形成于所述第1阱区域上；
第1导电类型的第3离开区域，在所述第2阱区域与最接近所述第2阱区域的所述第1阱区域之间形成；
第2绝缘膜，与所述第2阱区域的所述第1阱区域侧的端部及所述第3离开区域相接而形成，膜厚比所述栅极绝缘膜大；
栅极电极，在所述第1阱区域上的所述栅极绝缘膜上及与所述第3离开区域相接的所述第2绝缘膜上形成；
栅极焊盘，与所述栅极电极连接，形成于所述第2阱区域的上方；以及
源极电极，与所述第1肖特基电极及所述欧姆电极电连接，与所述第2阱区域经由形成于所述第2阱区域上的第2接触孔进行非欧姆连接，
所述第1阱区域和所述第2阱区域是离开的，所述第3离开区域相比于所述漂移层，第1导电类型杂质的浓度更高。
2.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，设置于所述漂移层的表层；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
第1导电类型的沟道外延层，在未形成所述源极区域的所述第1阱区域的表面上形成，第1导电类型的杂质浓度比所述源极区域低；
欧姆电极，设置于所述第1阱区域上，与所述第1阱区域欧姆连接；
第2导电类型的第2阱区域，与所述第1阱区域独立地设置于所述漂移层的表层；
栅极绝缘膜，形成于所述第1阱区域上；
第1导电类型的第3离开区域，在所述第2阱区域与最接近所述第2阱区域的所述第1阱区域之间形成；
第2绝缘膜，与所述第2阱区域的所述第1阱区域侧的端部及所述第3离开区域相接而形成，膜厚比所述栅极绝缘膜大；
栅极电极，在所述第1阱区域上的所述栅极绝缘膜上及与所述第3离开区域相接的所述第2绝缘膜上形成；
栅极焊盘，与所述栅极电极连接，形成于所述第2阱区域的上方；以及
源极电极，与所述欧姆电极电连接，与所述第2阱区域经由形成于所述第2阱区域上的第2接触孔进行非欧姆连接，
所述第1阱区域和所述第2阱区域是离开的，所述第3离开区域相比于所述漂移层，第1导电类型杂质的浓度更高。
3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
第1导电类型是n型，使截止时的栅极电压相比于源极电压更靠负侧而驱动。
4.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
在位于所述第3离开区域与所述第2接触孔之间的所述第2阱区域的表面中的至少一部分具备第2导电类型的区域。
5.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域的表层部或者所述第2阱区域上具备未与所述第2阱区域欧姆连接的、电阻率比所述第2阱区域低的导电性层，所述源极电极与所述导电性层欧姆连接。
6.根据权利要求5所述的碳化硅半导体装置，其特征在于，
所述导电性层是在所述第2阱区域的表层部形成的包含第1导电类型的碳化硅的碳化硅导电性层。
7.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述第2阱区域与所述源极电极进行肖特基连接。
8.根据权利要求1至或2所述的碳化硅半导体装置，其特征在于，
所述第2绝缘膜是与形成于所述第2阱区域上的场绝缘膜相同的材料。
9.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
在与所述第1阱区域邻接的所述第2阱区域的表层部，具备第2导电类型的杂质浓度比所述第2阱区域高的高浓度区域。
10.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述第1阱区域和所述第2阱区域是离开的，所述第3离开区域和在与所述第2阱区域邻接的所述第1阱区域的表层部形成的所述源极区域之间的距离大于在未与所述第2阱区域邻接的所述第1阱区域的表层部形成的所述源极区域和在所述第1阱区域间的第2离开区域之间的距离。
11.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述第1阱区域和所述第2阱区域是离开的，在与所述第2阱区域邻接的所述第1阱区域未形成所述源极区域。
12.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述第1阱区域和所述第2阱区域是离开的，在与所述第2阱区域邻接的所述第1阱区域形成有第2导电类型的杂质浓度比所述第1阱区域高的沟道形成抑制区域。
13.根据权利要求5所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域的表层部的比所述导电性层更外侧，形成有与所述导电性层离开地形成的、第2导电类型的杂质浓度比所述第2阱区域高的保护高浓度区域。
14.根据权利要求6所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域的表层部的比所述导电性层更外侧，形成有与所述导电性层离开地形成的、第2导电类型的杂质浓度比所述第2阱区域高的保护高浓度区域。
15.一种电力变换装置，具备：
主变换电路，具有权利要求1至14中的任意一项所述的碳化硅半导体装置，该主变换电路将输入的电力变换而输出；
驱动电路，将驱动所述碳化硅半导体装置的驱动信号输出给所述碳化硅半导体装置；以及
控制电路，将控制所述驱动电路的控制信号输出给所述驱动电路。
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