[go: up one dir, main page]

CN111341830A - 超结结构及其制造方法 - Google Patents

超结结构及其制造方法 Download PDF

Info

Publication number
CN111341830A
CN111341830A CN201811546267.5A CN201811546267A CN111341830A CN 111341830 A CN111341830 A CN 111341830A CN 201811546267 A CN201811546267 A CN 201811546267A CN 111341830 A CN111341830 A CN 111341830A
Authority
CN
China
Prior art keywords
sub
super
junction
type
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811546267.5A
Other languages
English (en)
Other versions
CN111341830B (zh
Inventor
肖胜安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Shangyangtong Technology Co ltd
Original Assignee
Shenzhen Sanrise Tech Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Sanrise Tech Co ltd filed Critical Shenzhen Sanrise Tech Co ltd
Priority to CN201811546267.5A priority Critical patent/CN111341830B/zh
Publication of CN111341830A publication Critical patent/CN111341830A/zh
Application granted granted Critical
Publication of CN111341830B publication Critical patent/CN111341830B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs

Landscapes

  • Thyristors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种超结结构，由两层超结子结构叠加而成，两层P型子柱都由填充于对应的子沟槽中的P型子外延层组成，子沟槽都为侧面倾斜且顶部宽度大于底部宽度的结构，位于底层的第一超结子结构的最佳电荷平衡加正负5％的变化范围对应的位置设置在纵向中心位置并使第一超结子结构的最大电场强度的位置趋于纵向中心位置处且具有第一值，第二超结子结构中的最大电场强度值为第二值，第一值大于第二值使整个超结单元结构的击穿位置趋于第一超结子结构的纵向中心位置处。本发明还公开了一种超结结构的制造方法。本发明能提高器件性能如击穿电压和雪崩耐量的一致性。

Description

超结结构及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)结构；本发明还涉及一种超结结构的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路，对于N型器件，只有N型柱提供通路，P型柱不提供；在截止状态下承受反偏电压，这时P型柱和N型柱互相横向耗尽而共同承受，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
通过在N型外延层中形成沟槽即超结沟槽，通过在沟槽中填充P型外延层，形成交替排列的PN型柱即P型柱和N型柱，是一种可以批量生产的超结的制造方法。
如果需要制造更高反偏击穿电压的器件或者更低比导通电阻(Rsp)的器件，都需要PN型柱的步进(pitch)更小，或者器件的PN型柱深度加大，在采用沟槽填充P型外延的工艺时，上述要求都会造成下面的问题，P型柱的沟槽的高宽比太高，使得沟槽的刻蚀成为问题，特别时刻蚀后，沟槽底部的刻蚀残留物不能被清洗干净，造成器件失效；二是P型柱的沟槽的高宽比太大，使得器件的外延填充变得更加困难，造成存在外延空洞或者外延填充的时间过长而增加了制造成本。因此在这些情况下，一种方法是将P型柱的形成分成多次或两次，降低每次P型柱的高宽比，使得沟槽的刻蚀，清洗和填充工艺变得可以实现，且有成本优势。当沟槽是完全垂直时，可以做到在沟槽的纵向上的各水平位置上都能实现P型柱和N型柱之间的很好的电荷平衡，因此PN型柱浓度的选择比较易于进行。但为了加快沟槽中外延的填充，会把沟槽做成一定的倾斜角，这时在PN型柱不同的水平位置，P柱宽度/N柱宽度的比都是变化的，因此如果假设N型外延层的浓度一致，则纵向上不同位置完全实现电荷平衡所需要的P型柱的掺杂浓度就不同，这时，P型柱浓度的选择的有关内容，还没有披露。
发明内容
本发明所要解决的技术问题是提供一种超结结构，能提高器件性能如击穿电压和雪崩耐量的一致性。为此，本发明还提供一种超结结构的制造方法。
为解决上述技术问题，本发明提供的超结结构包括：
第一N型子外延层，在所述第一N型子外延层中形成有由第一P型子柱和第一N型子柱交替排列形成第一超结子结构。
第二N型子外延层，形成于形成有所述第一超结子结构的所述第一N型子外延层的表面，在所述第二N型子外延层中形成有由第二P型子柱和第二N型子柱交替排列形成第二超结子结构。
所述第一P型子柱由填充于第一子沟槽中的第一P型子外延层组成，所述第一子沟槽形成在所述第一N型子外延层中，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上，由各所述第一P型子柱之间的所述第一N型子外延层组成对应的第一N型子柱。
所述第二P型子柱由填充于第二子沟槽中的第二P型子外延层组成，所述第二子沟槽形成在所述第二N型子外延层中，所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱。
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第一超结子结构中的最大电场强度的位置趋于纵向中心位置处且所述第一超结子结构中的最大电场强度具有第一值。
所述超结单元结构反偏时所述第二超结子结构中的最大电场强度值为第二值，所述第一值大于第二值使整个所述超结单元结构在反偏时的最大电场强度为第一值且位于所述第一超结子结构的趋于纵向中心位置处并使各所述超结单元结构的击穿位置趋于所述第一超结子结构的纵向中心位置处，使所述超结结构中各所述超结单元结构的击穿位置稳定并从而提高器件的一致性。
进一步的改进是，所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀。
所述第二超结子结构的所述第二P型子柱和相邻的所述第二N型子柱的整体电荷平衡，所述第二P型子柱的掺杂浓度均匀，所述第二N型子柱的掺杂浓度均匀；所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第二超结子结构中的最大电场强度的位置趋于纵向中心位置处。
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
进一步的改进是，所述第一子沟槽的侧面倾角等于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度等于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率等于所述第二超结子结构的电场强度的变化速率。
进一步的改进是，所述第一子沟槽的侧面倾角等于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度小于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率。
进一步的改进是，所述第一子沟槽的侧面倾角小于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度等于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率。
进一步的改进是，所述第一子沟槽的侧面倾角小于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度小于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率。
进一步的改进是，所述第一N型子柱的掺杂浓度比所述第二N型子柱的掺杂浓度至少高10％。
进一步的改进是，所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀。
在所述第二超结子结构的纵向上的各位置处，位于同一位置对应的水平线上的所述第二P型子柱在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，所述第二超结子结构的电场强度在所述第二超结子结构和所述第一超结子结构的接触区域之上的区域中保持稳定，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
进一步的改进是，所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱和所述第一N型子柱之间具有最佳电荷平衡。
为解决上述技术问题，本发明提供的超结结构的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一N型子外延层。
步骤二、在所述第一N型子外延层表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层。
步骤三、光刻定义出第一子沟槽的形成区域，依次对所述硬质掩模层和所述第一N型子外延层进行刻蚀形成所述第一子沟槽，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上。
步骤四、去除所述第三氧化层和所述第二氮化层并保留的全部或部分厚度的所述第一氧化层。
步骤五、采用外延生长工艺在所述第一子沟槽中填充第一P型子外延层，所述第一P型子外延层还延伸到所述第一子沟槽外。
步骤六、采用化学机械研磨工艺将所述第一子沟槽外的所述第一P型子外延层去除，之后再将所述第一氧化层去除。
由填充于第一子沟槽中的第一P型子外延层组成第一P型子柱，位于各所述第一子沟槽之间的第一N型子外延层组成第一N型子柱；由所述第一P型子柱和所述第一N型子柱交替排列形成第一超结子结构。
步骤七、在形成有所述第一超结子结构的所述第一N型子外延层的表面形成第二N型子外延层，之后重复步骤二至六的工艺在所述第二N型子外延层中形成第二子沟槽以及在所述第二子沟槽中填充第二P型子外延层形成第二P型子柱。
所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱；由第二P型子柱和第二N型子柱交替排列形成第二超结子结构。
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第一超结子结构中的最大电场强度的位置趋于纵向中心位置处且所述第一超结子结构中的最大电场强度具有第一值。
所述超结单元结构反偏时所述第二超结子结构中的最大电场强度值为第二值，所述第一值大于第二值使整个所述超结单元结构在反偏时的最大电场强度为第一值且位于所述第一超结子结构的趋于纵向中心位置处并使各所述超结单元结构的击穿位置趋于所述第一超结子结构的纵向中心位置处，使所述超结结构中各所述超结单元结构的击穿位置稳定并从而提高器件的一致性。
进一步的改进是，所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀。
所述第二超结子结构的所述第二P型子柱和相邻的所述第二N型子柱的整体电荷平衡，所述第二P型子柱的掺杂浓度均匀，所述第二N型子柱的掺杂浓度均匀；所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第二超结子结构中的最大电场强度的位置趋于纵向中心位置处。
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
进一步的改进是，所述第一子沟槽的侧面倾角小于等于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度小于等于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率。
进一步的改进是，当所述第二N型子柱的掺杂浓度小于所述第一N型子柱的掺杂浓度时，所述第一N型子柱的掺杂浓度比所述第二N型子柱的掺杂浓度至少高10％。
进一步的改进是，所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀。
在所述第二超结子结构的纵向上的各位置处，位于同一位置对应的水平线上的所述第二P型子柱在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，所述第二超结子结构的电场强度在所述第二超结子结构和所述第一超结子结构的接触区域之上的区域中保持稳定，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
进一步的改进是，所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱和所述第一N型子柱之间具有最佳电荷平衡。
本发明超结结构采用两层超结子结构即第一超结子结构和第二超结子结构的叠加结构，第一超结子结构和第二超结子结构的P型子柱都采用填充于对应的子沟槽中的P型子外延层组成，第一子沟槽和第二子沟槽都为侧面倾斜且顶部宽度大于底部宽度的结构，这有利于降低沟槽的刻蚀和填充的难度并加快沟槽中的外延填充速率；同时，本发明为了避免沟槽的侧面倾斜结构对器件的性能如击穿电压和雪崩耐量的均一性的不利影响，本发明结合两侧沟槽和沟槽的外延填充的特性并结合了整个叠加的P型柱和N型柱来对第一超结子结构和第二超结子结构的工艺结构进行设定，具体为，本发明将第一超结子结构的趋于纵向中心位置处的第一P型子柱的掺杂浓度设置在最佳电荷平衡对应的掺杂浓度的正负5％的范围内，在超结单元结构反偏时使第一超结子结构中的最大电场强度位置趋于纵向中心位置处且具有第一值；同时，将超结单元结构反偏时对应的第二超结子结构中的最大电场强度值设置为第二值且使第一值大于第二值，这样能实现超结单元结构在反偏时的最大电场强度为第一值且位于第一超结子结构的趋于纵向中心位置处，这样即使在工艺过程中出现偏差，如子沟槽的刻蚀工艺以及填充工艺出现偏差，超结单元结构在反偏时的最大电场强度对应的位置依然趋于第一P型子柱的纵向中心位置，第一P型子柱的纵向中心位置虽然会有一定的工艺波动，但是不会太大，击穿位置一般都保持在第一P型子柱的纵向中心位置附近，故能改善器件的击穿电压的一致性；而现有技术中，第一P型子柱和第二P型子柱分别有一个最佳电荷匹配位置，两个最佳电荷匹配位置本身会随工艺波动，而且击穿发生时也不能确定是哪一个P型子柱的最佳电荷匹配位置处先发生击穿，故器件的击穿电压的一致性较差；所以，本发明能改善器件的击穿电压的一致性。
另外，在击穿如雪崩击穿发生时，击穿所产生的电子空穴会分别向正负电压流动，对于空穴，空穴会从第一P型子柱的纵向中心位置向第一P型子柱的顶部流动，而第一超结子结构中，耗尽后的第一P型子柱的顶部区域的空穴都被耗尽，所以第一P型子柱的顶部区域的负电荷较低，这就和第一N型子柱的顶部区域的电荷平衡性较差，而雪崩击穿所产生的空穴注入到第一P型子柱的顶部区域后，第一P型子柱的顶部区域的电荷平衡性会得到改善；同样，电子会注入到第一N型子柱的底部区域中，也同样能使第一N型子柱的底部区域的电荷平衡性得到改善，这样能增加雪崩耐量且能增加雪崩耐量的一致性。所述本发明能提高器件性能如击穿电压和雪崩耐量的一致性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1C是本发明第一实施例超结结构的制造方法各步骤中的器件结构图；
图2是采用本发明第一实施例超结结构形成的超结器件的器件结构图；
图3A是图2所示的超结器件的超结结构在反偏时的电场强度分布图；
图3B是现有超结器件的超结结构在反偏时的电场强度分布图；
图4是采用本发明第二实施例超结结构形成的第一种超结器件的器件结构图；
图5是采用本发明第二实施例超结结构形成的第二种超结器件的器件结构图；
图6是本发明第三实施例超结结构在反偏时的电场强度分布图；
图7是本发明第四实施例超结结构在反偏时的电场强度分布图；
图8是本发明第五实施例超结结构在反偏时的电场强度分布图。
具体实施方式
本发明第一实施例超结结构：
如图1C所示，是本发明第一实施例超结结构的器件结构图；图2是采用本发明第一实施例超结结构形成的超结器件的器件结构图，本发明第一实施例超结结构包括：
第一N型子外延层2，在所述第一N型子外延层2中形成有由第一P型子柱31和第一N型子柱21交替排列形成第一超结子结构。
第二N型子外延层，形成于形成有所述第一超结子结构的所述第一N型子外延层2的表面，在所述第二N型子外延层中形成有由第二P型子柱32和第二N型子柱22交替排列形成第二超结子结构。
所述第一P型子柱31由填充于第一子沟槽102a中的第一P型子外延层组成，所述第一子沟槽102a形成在所述第一N型子外延层2中，所述第一子沟槽102a的底部表面位于所述第一N型子外延层2的底部表面之上，由各所述第一P型子柱31之间的所述第一N型子外延层2组成对应的第一N型子柱21。
所述第二P型子柱32由填充于第二子沟槽102b中的第二P型子外延层组成，所述第二子沟槽102b形成在所述第二N型子外延层中，所述第二子沟槽102b叠加在对应的所述第一子沟槽102a之上并保证将对应的所述第一P型子柱31的顶部表面暴露；由所述第二P型子柱32之间的所述第二N型子外延层组成第二N型子柱22。
所述第二P型子柱32和底部对应的所述第一P型子柱31相接触并纵向叠加形成P型柱；由所述第二N型子柱22和底部对应的所述第一N型子柱21纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
所述第一子沟槽102a为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b的底部表面位于所述第一子沟槽102a的顶部表面内。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第一超结子结构中的最大电场强度的位置趋于纵向中心位置处且所述第一超结子结构中的最大电场强度具有第一值。
所述超结单元结构反偏时所述第二超结子结构中的最大电场强度值为第二值，所述第一值大于第二值使整个所述超结单元结构在反偏时的最大电场强度为第一值且位于所述第一超结子结构的趋于纵向中心位置处并使各所述超结单元结构的击穿位置趋于所述第一超结子结构的纵向中心位置处，使所述超结结构中各所述超结单元结构的击穿位置稳定并从而提高器件的一致性。
所述第一超结子结构的所述第一P型子柱31和相邻的所述第一N型子柱21的整体电荷平衡，所述第一P型子柱31的掺杂浓度均匀，所述第一N型子柱21的掺杂浓度均匀。
所述第二超结子结构的所述第二P型子柱32和相邻的所述第二N型子柱22的整体电荷平衡，所述第二P型子柱32的掺杂浓度均匀，所述第二N型子柱22的掺杂浓度均匀；所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第二超结子结构中的最大电场强度位于趋于纵向中心位置处。
较佳选择为，所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱31和所述第一N型子柱21之间具有最佳电荷平衡。所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱32和所述第二N型子柱22之间具有最佳电荷平衡。
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
本发明第一实施例中，所述第一子沟槽102a的侧面倾角等于所述第二子沟槽102b的侧面倾角，所述第二N型子柱22的掺杂浓度等于所述第一N型子柱21的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率等于所述第二超结子结构的电场强度的变化速率。
如图2所示，将本发明第一实施例超结结构应用到超结器件中，图2所示的超结器件为N型超结MOSFET，N型超结MOSFET还包括：栅极结构，P型阱6，源区10，漏区1。所述半导体衬底1为硅衬底且为N型重掺杂，由所述半导体衬底1进行背面减薄后直接形成所述漏区1；在其他实施例中，所述漏区1也能在所述半导体衬底1减薄后再加上背面离子注入形成。
所述P型阱6形成在所述P型柱32的顶部并延伸到所述N型柱22的顶部，被所述栅极结构覆盖的所述P型阱6的表面用于形成沟道。
所述源区10形成于所述P型阱6中。
所述漏区1形成于所述超结结构的背面。
所述源区10和所述漏区1都为N+掺杂。
所述栅极结构为平面栅结构，包括依次形成在所述P型阱6表面的栅介质层8和多晶硅栅9，所述多晶硅栅9从所述P型阱6的顶部覆盖所述P型阱6。
相邻两个所述P型柱32顶部的所述P型阱6在同一个所述N型柱22的顶部具有间距，所述P型阱6通过光刻工艺定义，在两个相邻的所述P型阱6的间距中形成有JFET注入区7，所述JFET注入区7为N型掺杂。
另外，所述N型超结结构的正面结构还包括层间膜11、接触孔12和正面金属层14，所述正面金属层14图形化形成源极和栅极。所述源极通过底部对应的接触孔12连接所述源区10和所述P型阱6，通知在所述源区10顶部的接触孔12的底部还形成有P+掺杂的阱接触区13，用于实现所述P型阱6和接触孔12的良好接触。
在所述漏区1的背面形成有由背面金属层15组成的漏极。
在其他实施例中也能为：所述栅极结构为沟槽栅结构，包括依次形成在栅极沟槽中的栅介质层8和多晶硅栅9，所述多晶硅栅9从侧面覆盖所述P型阱6。所述P型阱6采用全面注入形成，所述多晶硅栅9在纵向上穿过所述P型阱6。
为了更清楚的说明图2所示的本发明第一实施例超结器件，下面将以具体的参数来说明本发明第一实施例器件结构：
本发明第一实施例器件为900V的N型超结MOSFET，所述半导体衬底1的电阻率为0.001欧姆·厘米～0.003欧姆·厘米，厚度约为725微米。
所述第一子沟槽102a的底部表面的位置如线A1A2所示，所述第一子沟槽102a的顶部表面的位置如线B1B2所示。
参考图1C所示，所述第一N型子外延层2的厚度为45微米～50微米，电阻率为1.57欧姆·厘米，掺杂浓度为3.0e15cm-3；所述第一子沟槽102a的侧面倾斜角是88.6度，所述第一子沟槽102a的侧面倾斜角对应于所述第一N型子柱21的侧面和底部表面的夹角，为一锐角。所述第一子沟槽102a的深度即线A1A2到B1B2之间的深度为40微米。
所述第二子沟槽102b的深度即线C1C2到B1B2之间的深度为24微米，比所述第一子沟槽102a的深度小16微米。
所述第一超结子结构中，在纵向的中心位置处为最佳电荷平衡，中心位置处标记了G、H和I，最佳电荷平衡满足宽度GH乘以所述第一P型子柱31的掺杂浓度等于宽度HI乘以所述第一N型子柱21的掺杂浓度，可以计算得到所述第一P型子柱31的掺杂浓度为5.94e15cm-3。
对于所述第二超结子结构，线C1C2表示去除了所述P型阱6之后的所述第二超结子结构的顶部表面也即所述P型阱6的底部表面。本发明第一实施例中，所述第二超结子结构中也在纵向的中心位置处为最佳电荷平衡，中心位置处标记了P、Q和S，最佳电荷平衡满足宽度PQ乘以所述第二P型子柱32的掺杂浓度等于宽度QS乘以所述第二N型子柱22的掺杂浓度，可以计算得到所述第二P型子柱32的掺杂浓度为5.01e15cm-3。
如图3A所示，是图2所示的超结器件的超结结构在反偏时的电场强度分布图，图3A中的电场强度是沿图2中的线O1O2分布；图3A中的Ec表示最大电场强度，曲线201a对应于本发明第一实施例的第一超结子结构内的电场分布曲线，可以看出Ec位于线A1A2和线B1B2的中心位置附近，即使工艺有偏移也是在标记203a和203b所示的虚线之间。
曲线201b对应于本发明第一实施例的第二超结子结构内的电场分布曲线，可以曲线201b中的最大电场强度都低于Ec，这也使得本发明第一实施例在反偏时的击穿位置是位于虚线203a和203b之间区域，即所述第一超结子结构的中心位置附近。
本发明第一实施例之所以实现了将整个超结单元结构的Ec设置在所述第一超结子结构的中心位置附近，是因为本发明第一实施例中对的所述第一超结子结构的厚度较大，在所述第一子沟槽102a和所述第二子沟槽102b的侧面倾角一致以及所述第一N型子柱和所述第二N型子柱的掺杂浓度一致的条件下，所述第一超结子结构的电场强度在纵向上的变化率和所述第一超结子结构的电场强度在纵向上的变化率相等，如图3A中的线段a1的斜率和线段a2的斜率相同，线段b1的斜率和线段b2的斜率相同，但是由于所述第一超结子结构的厚度较大，故最后能使所述第一超结子结构的最大电场强度对应的第一值大于所述第二超结子结构的最大电场强度对应的第二值，从而实现了将击穿位置设定在所述第一超结子结构的中心位置处。
而现有结构中则有：如图3B所示，是现有超结器件的超结结构在反偏时的电场强度分布图；图3B中的Ec表示最大电场强度，曲线202a对应于现有器件的第一超结子结构内的电场分布曲线，可以看出最大电场强度位于线A1A2和线B1B2的中心位置附近也就标记203a和203b所示的虚线之间；曲线202b对应于现有器件的第二超结子结构内的电场分布曲线，可以看出最大电场强度位于线C1C2和线B1B2的中心位置附近也就标记204a和204b所示的虚线之间。可以看出，整个超结单元结构的最大电场强度Ec即可能位于虚线203a和203b之间，也可能位于虚线204a和204b之间，这就会使得击穿位置不能确定，且会随着工艺的波动而产生变化。
从图3A可以看出，本发明第一实施例的击穿位置能限定在虚线203a和203b之间，而现有器件的击穿位置在即可能发生在虚线203a和203b，也可能发生在虚线204a和204b，而且随着工艺的波动，具体击穿位置的变化范围较大。击穿位置的不同，使得击穿电压不同，这使得现有结构的击穿电压的一致性较差。所以本发明第一实施例超结结构能提高击穿电压的一致性。
同时，本发明第一实施例超结结构的击穿都发生在虚线203a和203b之间，这使得击穿后形成的空穴能向线B1B2侧移动并从而提高第一超结子结构的顶部区域电荷平衡，以及电子能向线A1A2侧移动并从而能提高第一超结子结构的底部区域的电荷平衡，并最后能改善雪崩击穿耐量。
本发明第一实施例超结结构采用两层超结子结构即第一超结子结构和第二超结子结构的叠加结构，第一超结子结构和第二超结子结构的P型子柱都采用填充于对应的子沟槽中的P型子外延层组成，第一子沟槽102a和第二子沟槽102b都为侧面倾斜且顶部宽度大于底部宽度的结构，这有利于降低沟槽的刻蚀和填充的难度并加快沟槽中的外延填充速率；同时，本发明第一实施例为了避免沟槽的侧面倾斜结构对器件的性能如击穿电压和雪崩耐量的均一性的不利影响，本发明第一实施例结合两侧沟槽和沟槽的外延填充的特性并结合了整个叠加的P型柱和N型柱来对第一超结子结构和第二超结子结构的工艺结构进行设定，具体为，本发明第一实施例将第一超结子结构的趋于纵向中心位置处的第一P型子柱31的掺杂浓度设置在最佳电荷平衡对应的掺杂浓度的正负5％的范围内，在超结单元结构反偏时使第一超结子结构中的最大电场强度位于趋于纵向中心位置处且具有第一值；同时，将超结单元结构反偏时对应的第二超结子结构中的最大电场强度值设置为第二值且使第一值大于第二值，这样能实现超结单元结构在反偏时的最大电场强度为第一值且位于第一超结子结构的趋于纵向中心位置处，这样即使在工艺过程中出现偏差，如子沟槽的刻蚀工艺以及填充工艺出现偏差，超结单元结构在反偏时的最大电场强度对应的位置依然趋于第一P型子柱31的纵向中心位置，第一P型子柱31的纵向中心位置虽然会有一定的工艺波动，但是不会太大，击穿位置一般都保持在第一P型子柱31的纵向中心位置附近，故能改善器件的击穿电压的一致性；而现有技术中，第一P型子柱31和第二P型子柱32分别有一个最佳电荷匹配位置，两个最佳电荷匹配位置本身会随工艺波动，而且击穿发生时也不能确定是哪一个P型子柱的最佳电荷匹配位置处先发生击穿，故器件的击穿电压的一致性较差；所以，本发明第一实施例能改善器件的击穿电压的一致性。
另外，在击穿如雪崩击穿发生时，击穿所产生的电子空穴会分别向正负电压流动，对于空穴，空穴会从第一P型子柱31的纵向中心位置向第一P型子柱31的顶部流动，而第一超结子结构中，耗尽后的第一P型子柱31的顶部区域的空穴都被耗尽，所以第一P型子柱31的顶部区域的负电荷较低，这就和第一N型子柱21的顶部区域的电荷平衡性较差，而雪崩击穿所产生的空穴注入到第一P型子柱31的顶部区域后，第一P型子柱31的顶部区域的电荷平衡性会得到改善；同样，电子会注入到第一N型子柱21的底部区域中，也同样能使第一N型子柱21的底部区域的电荷平衡性得到改善，这样能增加雪崩耐量且能增加雪崩耐量的一致性。所述本发明第一实施例能提高器件性能如击穿电压和雪崩耐量的一致性。
本发明第二实施例超结结构：
如图4所示，是采用本发明第二实施例超结结构形成的第一种超结器件的器件结构图；本发明第二实施例超结结构和本发明第一实施例超结结构的区别之处为，本发明第二实施例超结结构包括如下特征：
所述第二子沟槽102b的底部穿入到所述第一P型子柱31的顶部区域中，这样能保证所述第二P型子柱32和所述第一P型子柱31实现良好的接触。
图4形成的超结器件的除所述超结结构之外的其他结构都和图2所示的超结器件的结构相同。
如图5所示，是采用本发明第二实施例超结结构形成的第二种超结器件的器件结构图；图5所示的超结器件和图4所示的超结器件之间的区别之处为，图5中的栅极结构为平面栅的分栅结构，也即在同一个N型柱顶部的多晶硅栅9的中间是分开的，有利于减少多晶硅栅9和底部的区域的交叠所产生的寄生电容即降低器件的栅漏电容即Cgd，从而能减少器件的开关损耗。
本发明第三实施例超结结构：
本发明第三实施例超结结构和本发明第一实施例超结结构的区别之处为，本发明第三实施例超结结构的电荷平衡设置不同，本发明第三实施例超结结构的电荷平衡设置如下：
如图6所示，是本发明第三实施例超结结构在反偏时的电场强度分布图；所述第一子沟槽102a的侧面倾角等于所述第二子沟槽102b的侧面倾角，所述第二N型子柱22的掺杂浓度小于所述第一N型子柱21的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率。较佳为，所述第一N型子柱21的掺杂浓度比所述第二N型子柱22的掺杂浓度至少高10％。
为了更清楚的说明本发明第三实施例超结结构，下面将以具体的参数来说明本发明第三实施例超结结构：
在前面所述第一实施例超结器件所采用的具体参数的基础上，本发明第三实施例超结结构中具有：
所述第一子沟槽102a和所述第二子沟槽102b的侧面倾斜角都为88.6度，顶部宽度都为4微米，所述第一N型子柱21的掺杂浓度为3.0e15cm-3；所述第二N型子柱22的掺杂浓度为2.5e15cm-3；所述第一超结子结构和所述第二超结子结构的最佳电荷平衡位置都设定在各自的中心线附近。所述第一子沟槽102a的深度为40微米。所述第二子沟槽102b的深度为24微米，所述第二子沟槽102b的顶部宽度为4微米。
由于所述第一超结子结构的最佳电荷平衡位置都设定在中心线附近，故能计算得到所述第一P型子柱31的掺杂浓度为5.94e15cm-3。
同样，由于所述第二超结子结构的最佳电荷平衡位置都设定在中心线附近，故能计算得到所述第二P型子柱32的掺杂浓度为4.18e15cm-3。
这样设定后，由于所述第一超结子结构中杂质浓度高，在距离纵向中心线相同距离的纵向位置对应的水平线上，所述第一超结子结构中的电场强度的变化斜度会大于所述第二超结子结构的变化斜度，也即相同的深度变化能在所述第一超结子结构中产生更大的电场强度的变化，如图6中的线段a1的斜率大于a2的斜率以及线段b1的斜率大于b2的斜率，在线B1B2附近为所述第二超结子结构和所述第一超结子结构的接触位置，在接触位置处的所述第二超结子结构中由一小段的变化速率即斜率和线段a2的斜率不同。而且，相比于本发明第一实施例超结结构，由于本发明第三实施例超结结构的所述第一超结子结构还具有电场强度的变化斜率大于所述第二超结子结构的电场强度的变化斜率的特征，故本发明第三实施例更加能提高所述第一超结子结构的最大电场强度和所述第二超结子结构的最大电场强度的差，使整个所述超结单元结构的最大电场强度即Ec位于所述第一超结子结构的中心位置区域。
本发明第四实施例超结结构：
本发明第四实施例超结结构和本发明第一实施例超结结构的区别之处为，本发明第四实施例超结结构的电荷平衡设置不同，本发明第四实施例超结结构的电荷平衡设置如下：
所述第一子沟槽102a的侧面倾角小于所述第二子沟槽102b的侧面倾角，也就所述第一N型子柱21的底部夹角比所述第二N型子柱22的底部夹角要小。所述第二N型子柱22的掺杂浓度等于所述第一N型子柱21的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率。也即本发明第四实施例中，由于电场强度的变化倾斜角即斜率是随着P型杂质和N型杂质的偏移量的增大的增加，当对应的子沟槽的侧面倾斜角越小时，在纵向上具有相对于中心水平线相同偏离的位置上，P型杂质和N型杂质的浓度差会更大，从会使电场强度的变化斜率增加，相比于本发明第一实施例超结结构，本发明第四实施例的超结结构中第一超结子结构的最大电场强度和第二超结子结构的最大电场强度的差值会更大，更有利于将整个所述超结单元结构的最大电场强度设置在所述第一超结子结构中。
为了更清楚的说明本发明第四实施例超结结构，下面将以具体的参数来说明本发明第四实施例超结结构：
在前面所述第一实施例超结器件所采用的具体参数的基础上，本发明第四实施例超结结构中具有：
所述第一子沟槽102a的深度40微米，顶部宽度4微米，倾斜角88度，所述第一N型子柱21的N型杂质浓度为3E15cm-3，所述第一P型子柱31的掺杂浓度根据在中心线处的最佳电荷平衡的设置得到，故能计算得到所述第一P型子柱31的掺杂浓度为7.38e15cm-3。最佳电荷平衡处的P型柱的宽度乘以掺杂浓度等于N型柱的宽度乘以掺杂浓度。
所述第二子沟槽102b的深度24微米，顶部宽度2微米，倾斜角88.6度,所述第二超结子结构的最佳电荷匹配位置也设置在所述P型阱6的底部表面之下的区域中的纵向中心线上，同样能计算得到：所述第二P型子柱32的掺杂浓度为5.018e15cm-3。
如图7所示，是本发明第四实施例超结结构在反偏时的电场强度分布图；同样，相对于本发明第一实施例超结结构，本发明第四实施例超结结构中，在距离纵向中心线相同距离的纵向位置对应的水平线上，所述第一超结子结构中的电场强度的变化斜度会大于所述第二超结子结构的变化斜度，也即相同的深度变化能在所述第一超结子结构中产生更大的电场强度的变化，如图6中的线段a1的斜率大于a2的斜率以及线段b1的斜率大于b2的斜率，在线B1B2附近为所述第二超结子结构和所述第一超结子结构的接触位置，在接触位置处的所述第二超结子结构中由一小段的变化速率即斜率和线段a2的斜率不同。而且，相比于本发明第一实施例超结结构，由于本发明第四实施例超结结构的所述第一超结子结构还具有电场强度的变化斜率大于所述第二超结子结构的电场强度的变化斜率的特征，故本发明第四实施例更加能提高所述第一超结子结构的最大电场强度和所述第二超结子结构的最大电场强度的差，使整个所述超结单元结构的最大电场强度即Ec位于所述第一超结子结构的中心位置区域。
本发明第五实施例超结结构：
本发明第五实施例超结结构和本发明第一实施例超结结构的区别之处为，本发明第五实施例超结结构的电荷平衡设置不同，本发明第五实施例超结结构的电荷平衡设置如下：
所述第一超结子结构的所述第一P型子柱31和相邻的所述第一N型子柱21的整体电荷平衡，所述第一P型子柱31的掺杂浓度均匀，所述第一N型子柱21的掺杂浓度均匀。
在所述第二超结子结构的纵向上的各位置处，位于同一位置对应的水平线上的所述第二P型子柱32在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，所述第二超结子结构的电场强度在所述第二超结子结构和所述第一超结子结构的接触区域之上的区域中保持稳定，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
本发明第五实施例超结结构中，能设置为：
所述第二子沟槽102b的侧面倾角和所述第一子沟槽102a的相同，所述第二P型子柱32的掺杂浓度也均匀，但是所述第二N型子柱22的掺杂浓度在纵向上会变化，用以和宽度的变化引起的各水平位置处的所述第二P型子柱32的掺杂总量的变化相抵消，使得各水平位置处的P型杂质和N型杂质的总量相同。例如所述第二N型子柱22的掺杂浓度在纵向上线性变化的，在顶部的浓度高，底部的浓度低。
为了更清楚的说明本发明第五实施例超结结构，下面将以具体的参数来说明本发明第五实施例超结结构：
在前面所述第一实施例超结器件所采用的具体参数的基础上，本发明第五实施例超结结构中具有：
所述第一子沟槽102a的深度40微米，顶部宽度4微米，间距为5微米，倾斜角88.6度，所述第一N型子柱21的N型杂质浓度为3E15cm-3，所述第一P型子柱31的掺杂浓度根据在中心线处的最佳电荷平衡的设置得到，故能计算得到所述第一P型子柱31的掺杂浓度为5.94e15cm-3。
所述第二子沟槽102b的深度24微米，顶部宽度4微米，倾斜角88.6度。所述第二N型子柱22的底部的掺杂浓度和所述第一N型子柱21的掺杂浓度相同，也为3E15cm-3；可以计算得到所述第二P型子柱32的底部掺杂浓度为6.54E15cm-3；整个所述第二P型子柱32的掺杂浓度不变，也为6.54E15cm-3。
从底部到顶部，所述第二N型子柱22N型杂质浓度线性增加，增加速率为0.091E15cm-3/微米，这样保持在每个水平线上，都实现最佳P型杂质和N型杂质的电荷平衡即PN平衡。如图8所示，是本发明第五实施例超结结构在反偏时的电场强度分布图，可以看出，线段b2对应于所述第二超结子结构中的各区域都具有PN平衡的条件下电场强度都保持为最大值，但是都小于所述第一超结子结构中的最大电场强度值。图8中线段a2对应于所述第二超结子结构中位于接触位置处的电场强度变化，电场强度稳定后将不再改变。
在其他实施例中也能同时结合，子沟槽的倾角以及两层N型子柱的掺杂浓度的设置，如：所述第一子沟槽102a的侧面倾角小于所述第二子沟槽102b的侧面倾角，所述第二N型子柱22的掺杂浓度小于所述第一N型子柱21的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率。
本发明第一实施例超结结构的制造方法：
如图1A至图1C所示，是本发明第一实施例超结结构的制造方法各步骤中的器件结构图；本发明第一实施例超结结构的制造方法包括如下步骤：
步骤一、如图1A所示，提供一半导体衬底1，在所述半导体衬底1表面形成第一N型子外延层2。
步骤二、如图1A所示，在所述第一N型子外延层2表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层101。
步骤三、如图1A所示，光刻定义出第一子沟槽102a的形成区域，依次对所述硬质掩模层101和所述第一N型子外延层2进行刻蚀形成所述第一子沟槽102a，所述第一子沟槽102a的底部表面位于所述第一N型子外延层2的底部表面之上。
步骤四、如图1A所示，去除所述第三氧化层和所述第二氮化层并保留的全部或部分厚度的所述第一氧化层。
步骤五、如图1B所示，采用外延生长工艺在所述第一子沟槽102a中填充第一P型子外延层，所述第一P型子外延层还延伸到所述第一子沟槽102a外。
步骤六、如图1B所示，采用化学机械研磨工艺将所述第一子沟槽102a外的所述第一P型子外延层去除，之后再将所述第一氧化层去除。
由填充于第一子沟槽102a中的第一P型子外延层组成第一P型子柱31，位于各所述第一子沟槽102a之间的第一N型子外延层2组成第一N型子柱21；由所述第一P型子柱31和所述第一N型子柱21交替排列形成第一超结子结构。
步骤七、如图1C所示，在形成有所述第一超结子结构的所述第一N型子外延层2的表面形成第二N型子外延层，之后重复步骤二至六的工艺在所述第二N型子外延层中形成第二子沟槽102b以及在所述第二子沟槽102b中填充第二P型子外延层形成第二P型子柱32。
所述第二子沟槽102b叠加在对应的所述第一子沟槽102a之上并保证将对应的所述第一P型子柱31的顶部表面暴露；由所述第二P型子柱32之间的所述第二N型子外延层组成第二N型子柱22；由第二P型子柱32和第二N型子柱22交替排列形成第二超结子结构。
所述第二P型子柱32和底部对应的所述第一P型子柱31相接触并纵向叠加形成P型柱；由所述第二N型子柱22和底部对应的所述第一N型子柱21纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
所述第一子沟槽102a为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b的底部表面位于所述第一子沟槽102a的顶部表面内。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第一超结子结构中的最大电场强度的位置趋于纵向中心位置处且所述第一超结子结构中的最大电场强度具有第一值。最佳选择为，所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱31和所述第一N型子柱21之间具有最佳电荷平衡。
所述超结单元结构反偏时所述第二超结子结构中的最大电场强度值为第二值，所述第一值大于第二值使整个所述超结单元结构在反偏时的最大电场强度为第一值且位于所述第一超结子结构的趋于纵向中心位置处并使各所述超结单元结构的击穿位置趋于所述第一超结子结构的纵向中心位置处，使所述超结结构中各所述超结单元结构的击穿位置稳定并从而提高器件的一致性。
通过对所述P型柱和所述N型柱之间的电荷平衡进行相应的设置能分别得到前面描述的本发明第一至第五实施例超结结构，分别包括如下情形：
所述第一超结子结构的所述第一P型子柱31和相邻的所述第一N型子柱21的整体电荷平衡，所述第一P型子柱31的掺杂浓度均匀，所述第一N型子柱21的掺杂浓度均匀；
所述第二超结子结构的所述第二P型子柱32和相邻的所述第二N型子柱22的整体电荷平衡，所述第二P型子柱32的掺杂浓度均匀，所述第二N型子柱22的掺杂浓度均匀；所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第二超结子结构中的最大电场强度位于趋于纵向中心位置处；
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
所述第一子沟槽102a的侧面倾角小于等于所述第二子沟槽102b的侧面倾角，所述第二N型子柱22的掺杂浓度小于等于所述第一N型子柱21的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率；当所述第二N型子柱22的掺杂浓度小于所述第一N型子柱21的掺杂浓度时，所述第一N型子柱21的掺杂浓度比所述第二N型子柱22的掺杂浓度至少高10％。
所述第一超结子结构的所述第一P型子柱31和相邻的所述第一N型子柱21的整体电荷平衡，所述第一P型子柱31的掺杂浓度均匀，所述第一N型子柱21的掺杂浓度均匀；在所述第二超结子结构的纵向上的各位置处，位于同一位置对应的水平线上的所述第二P型子柱32在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，所述第二超结子结构的电场强度在所述第二超结子结构和所述第一超结子结构的接触区域之上的区域中保持稳定，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
在形成所述超结结构之后，需要形成采用了所述超结结构的超结器件，如图2所示为所形成的超结器件为N型超结MOSFET，需要形成如下正面结构，包括：
形成P型阱6，形成栅极结构，源区10，层间膜11、接触孔12和正面金属层14，所述正面金属层14图形化形成源极和栅极。
所述源极通过底部对应的接触孔12连接所述源区10和所述P型阱6，通知在所述源区10顶部的接触孔12的底部还形成有P+掺杂的阱接触区13，用于实现所述P型阱6和接触孔12的良好接触。
所述P型阱6形成在所述P型柱32的顶部并延伸到所述N型柱22的顶部，被所述栅极结构覆盖的所述P型阱6的表面用于形成沟道。
所述源区10形成于所述P型阱6中。
所述栅极结构为平面栅结构，包括依次形成在所述P型阱6表面的栅介质层8和多晶硅栅9，所述多晶硅栅9从所述P型阱6的顶部覆盖所述P型阱6。
相邻两个所述P型柱32顶部的所述P型阱6在同一个所述N型柱22的顶部具有间距，所述P型阱6通过光刻工艺定义。还包括在两个相邻的所述P型阱6的间距中形成JFET注入区7的步骤，所述JFET注入区7为N型掺杂。
还包括如下背面工艺：
对所述半导体衬底1进行减薄并形成所述漏区1。所述半导体衬底1为硅衬底且为N型重掺杂，由所述半导体衬底1进行背面减薄后直接形成所述漏区1；在其他实施例中，所述漏区1也能在所述半导体衬底1减薄后再加上背面离子注入形成。所述源区10和所述漏区1都为N+掺杂。
在所述漏区1的背面形成有由背面金属层15组成的漏极。
在其他实施例中也能为：所述栅极结构为沟槽栅结构，包括依次形成在栅极沟槽中的栅介质层8和多晶硅栅9，所述多晶硅栅9从侧面覆盖所述P型阱6。所述P型阱6采用全面注入形成，所述多晶硅栅9在纵向上穿过所述P型阱6。
如果将所述漏区1的掺杂由N+掺杂改为P+掺杂，则能形成超结IGBT。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结结构，其特征在于，包括：
第一N型子外延层，在所述第一N型子外延层中形成有由第一P型子柱和第一N型子柱交替排列形成第一超结子结构；
第二N型子外延层，形成于形成有所述第一超结子结构的所述第一N型子外延层的表面，在所述第二N型子外延层中形成有由第二P型子柱和第二N型子柱交替排列形成第二超结子结构；
所述第一P型子柱由填充于第一子沟槽中的第一P型子外延层组成，所述第一子沟槽形成在所述第一N型子外延层中，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上，由各所述第一P型子柱之间的所述第一N型子外延层组成对应的第一N型子柱；
所述第二P型子柱由填充于第二子沟槽中的第二P型子外延层组成，所述第二子沟槽形成在所述第二N型子外延层中，所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱；
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构；
所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内；
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第一超结子结构中的最大电场强度的位置趋于纵向中心位置处且所述第一超结子结构中的最大电场强度具有第一值；
所述超结单元结构反偏时所述第二超结子结构中的最大电场强度值为第二值，所述第一值大于第二值使整个所述超结单元结构在反偏时的最大电场强度为第一值且位于所述第一超结子结构的趋于纵向中心位置处并使各所述超结单元结构的击穿位置趋于所述第一超结子结构的纵向中心位置处，使所述超结结构中各所述超结单元结构的击穿位置稳定并从而提高器件的一致性。
2.如权利要求1所述的超结结构，其特征在于：所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀；
所述第二超结子结构的所述第二P型子柱和相邻的所述第二N型子柱的整体电荷平衡，所述第二P型子柱的掺杂浓度均匀，所述第二N型子柱的掺杂浓度均匀；所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第二超结子结构中的最大电场强度的位置趋于纵向中心位置处；
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
3.如权利要求2所述的超结结构，其特征在于：所述第一子沟槽的侧面倾角等于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度等于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率等于所述第二超结子结构的电场强度的变化速率。
4.如权利要求2所述的超结结构，其特征在于：所述第一子沟槽的侧面倾角等于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度小于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率。
5.如权利要求2所述的超结结构，其特征在于：所述第一子沟槽的侧面倾角小于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度等于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率。
6.如权利要求2所述的超结结构，其特征在于：所述第一子沟槽的侧面倾角小于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度小于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率。
7.如权利要求4或6所述的超结结构，其特征在于：所述第一N型子柱的掺杂浓度比所述第二N型子柱的掺杂浓度至少高10％。
8.如权利要求1所述的超结结构，其特征在于：所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀；
在所述第二超结子结构的纵向上的各位置处，位于同一位置对应的水平线上的所述第二P型子柱在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化；
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，所述第二超结子结构的电场强度在所述第二超结子结构和所述第一超结子结构的接触区域之上的区域中保持稳定，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
9.如权利要求1所述的超结结构，其特征在于：所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱和所述第一N型子柱之间具有最佳电荷平衡。
10.一种超结结构的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一N型子外延层；
步骤二、在所述第一N型子外延层表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层；
步骤三、光刻定义出第一子沟槽的形成区域，依次对所述硬质掩模层和所述第一N型子外延层进行刻蚀形成所述第一子沟槽，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上；
步骤四、去除所述第三氧化层和所述第二氮化层并保留的全部或部分厚度的所述第一氧化层；
步骤五、采用外延生长工艺在所述第一子沟槽中填充第一P型子外延层，所述第一P型子外延层还延伸到所述第一子沟槽外；
步骤六、采用化学机械研磨工艺将所述第一子沟槽外的所述第一P型子外延层去除，之后再将所述第一氧化层去除；
由填充于第一子沟槽中的第一P型子外延层组成第一P型子柱，位于各所述第一子沟槽之间的第一N型子外延层组成第一N型子柱；由所述第一P型子柱和所述第一N型子柱交替排列形成第一超结子结构；
步骤七、在形成有所述第一超结子结构的所述第一N型子外延层的表面形成第二N型子外延层，之后重复步骤二至六的工艺在所述第二N型子外延层中形成第二子沟槽以及在所述第二子沟槽中填充第二P型子外延层形成第二P型子柱；
所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱；由第二P型子柱和第二N型子柱交替排列形成第二超结子结构；
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构；
所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内；
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第一超结子结构中的最大电场强度的位置趋于纵向中心位置处且所述第一超结子结构中的最大电场强度具有第一值；
所述超结单元结构反偏时所述第二超结子结构中的最大电场强度值为第二值，所述第一值大于第二值使整个所述超结单元结构在反偏时的最大电场强度为第一值且位于所述第一超结子结构的趋于纵向中心位置处并使各所述超结单元结构的击穿位置趋于所述第一超结子结构的纵向中心位置处，使所述超结结构中各所述超结单元结构的击穿位置稳定并从而提高器件的一致性。
11.如权利要求10所述的超结结构的制造方法，其特征在于：所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀；
所述第二超结子结构的所述第二P型子柱和相邻的所述第二N型子柱的整体电荷平衡，所述第二P型子柱的掺杂浓度均匀，所述第二N型子柱的掺杂浓度均匀；所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第二超结子结构中的最大电场强度的位置趋于纵向中心位置处；
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
12.如权利要求10所述的超结结构的制造方法，其特征在于：所述第一子沟槽的侧面倾角小于等于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度小于等于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率。
13.如权利要求12所述的超结结构的制造方法，其特征在于：当所述第二N型子柱的掺杂浓度小于所述第一N型子柱的掺杂浓度时，所述第一N型子柱的掺杂浓度比所述第二N型子柱的掺杂浓度至少高10％。
14.如权利要求10所述的超结结构的制造方法，其特征在于：所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀；
在所述第二超结子结构的纵向上的各位置处，位于同一位置对应的水平线上的所述第二P型子柱在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化；
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，所述第二超结子结构的电场强度在所述第二超结子结构和所述第一超结子结构的接触区域之上的区域中保持稳定，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
15.如权利要求10所述的超结结构的制造方法，其特征在于：所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱和所述第一N型子柱之间具有最佳电荷平衡。
CN201811546267.5A 2018-12-18 2018-12-18 超结结构及其制造方法 Active CN111341830B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811546267.5A CN111341830B (zh) 2018-12-18 2018-12-18 超结结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811546267.5A CN111341830B (zh) 2018-12-18 2018-12-18 超结结构及其制造方法

Publications (2)

Publication Number Publication Date
CN111341830A true CN111341830A (zh) 2020-06-26
CN111341830B CN111341830B (zh) 2022-08-30

Family

ID=71185104

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811546267.5A Active CN111341830B (zh) 2018-12-18 2018-12-18 超结结构及其制造方法

Country Status (1)

Country Link
CN (1) CN111341830B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488388A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅超结vdmosfet半导体器件及其制备方法
CN113488389A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法
US12136648B2 (en) * 2021-07-01 2024-11-05 Shenzhen Sanrise-Tech Co., LTD Super junction device and method for making the same
CN119562564A (zh) * 2025-01-24 2025-03-04 深圳天狼芯半导体有限公司 超结垂直双扩散金属氧化物半导体器件及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010052601A1 (en) * 2000-05-01 2001-12-20 Yasuhiko Onishi Semiconductor device
CN101465370A (zh) * 2007-12-17 2009-06-24 株式会社电装 具有超级结的半导体器件
US20130082323A1 (en) * 2011-09-30 2013-04-04 Shanghai Hua Hong Nec Electronics Co., Ltd. Superjunction structure, superjunction mos transistor and manufacturing method thereof
CN103413763A (zh) * 2013-08-22 2013-11-27 上海宏力半导体制造有限公司 超级结晶体管及其形成方法
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法
CN105428397A (zh) * 2015-11-17 2016-03-23 深圳尚阳通科技有限公司 超结器件及其制造方法
WO2018107429A1 (zh) * 2016-12-15 2018-06-21 深圳尚阳通科技有限公司 超结器件及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010052601A1 (en) * 2000-05-01 2001-12-20 Yasuhiko Onishi Semiconductor device
CN101465370A (zh) * 2007-12-17 2009-06-24 株式会社电装 具有超级结的半导体器件
US20130082323A1 (en) * 2011-09-30 2013-04-04 Shanghai Hua Hong Nec Electronics Co., Ltd. Superjunction structure, superjunction mos transistor and manufacturing method thereof
CN103413763A (zh) * 2013-08-22 2013-11-27 上海宏力半导体制造有限公司 超级结晶体管及其形成方法
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法
CN105428397A (zh) * 2015-11-17 2016-03-23 深圳尚阳通科技有限公司 超结器件及其制造方法
WO2018107429A1 (zh) * 2016-12-15 2018-06-21 深圳尚阳通科技有限公司 超结器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488388A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅超结vdmosfet半导体器件及其制备方法
CN113488389A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法
US12136648B2 (en) * 2021-07-01 2024-11-05 Shenzhen Sanrise-Tech Co., LTD Super junction device and method for making the same
CN119562564A (zh) * 2025-01-24 2025-03-04 深圳天狼芯半导体有限公司 超结垂直双扩散金属氧化物半导体器件及其制备方法

Also Published As

Publication number Publication date
CN111341830B (zh) 2022-08-30

Similar Documents

Publication Publication Date Title
US8395230B2 (en) Semiconductor device and method of manufacturing the same
US8390058B2 (en) Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions
DE112004003046B4 (de) Leistungshalbleitervorrichtungen
US8106447B2 (en) Semiconductor device and method of manufacturing the same
TWI469347B (zh) 帶有溝槽-氧化物-奈米管超級接面之元件結構及製備方法
US20140203356A1 (en) Semiconductor device including vertical semiconductor element
US20060214197A1 (en) Semiconductor device
CN111341829B (zh) 超结结构及其制造方法
KR20040062570A (ko) 낮은 순방향 전압 손실과 높은 차단 능력을 갖는 반도체구조물
CN111341830B (zh) 超结结构及其制造方法
US20160293751A1 (en) Semiconductor Device with Gate Fins
CN110212018B (zh) 超结结构及超结器件
WO2018107429A1 (zh) 超结器件及其制造方法
CN112864219B (zh) 超结器件及其制造方法
CN111341828B (zh) 超结结构及其制造方法
CN107482060A (zh) 超结器件及其制造方法
CN107342226B (zh) 超小单元尺寸纵向超结半导体器件的制造方法
US20200279911A1 (en) Super junction semiconductor device and method of manufacturing the same
CN112635559A (zh) 平面栅超结mosfet
CN111370494B (zh) 超结器件
CN106876439B (zh) 超结器件及其制造方法
CN108376713A (zh) 一种具有超结结构的半导体器件及其制作方法
CN117637837A (zh) 沟槽栅超结器件及其制造方法
CN111200007B (zh) 超结器件及其制造方法
CN109755315A (zh) 超结器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province

Patentee after: Shenzhen Shangyangtong Technology Co.,Ltd.

Address before: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province

Patentee before: SHENZHEN SANRISE-TECH Co.,Ltd.

CP01 Change in the name or title of a patent holder