CN111200007B

CN111200007B - 超结器件及其制造方法

Info

Publication number: CN111200007B
Application number: CN201811381169.0A
Authority: CN
Inventors: 姜峰; 肖胜安
Original assignee: Shenzhen Sanrise Tech Co ltd
Current assignee: Shenzhen Shangyangtong Technology Co ltd
Priority date: 2018-11-20
Filing date: 2018-11-20
Publication date: 2023-01-06
Anticipated expiration: 2038-11-20
Also published as: CN111200007A

Abstract

本发明公开了一种超结器件，超结结构采用多次沟槽刻蚀加填充工艺形成，对应沟槽在纵向上分成两个以上的子沟槽，各子沟槽中填充由第二导电类型子柱并叠加形成第二导电类型柱。在各子沟槽的叠加位置处的第一夹断电压会降低，调节叠加位置处底部对应的第二导电类型子柱的各纵向位置处对应的第二夹断电压到小于第一夹断电压，从而保证反偏时各叠加位置底部的第二导电类型子柱都先于叠加位置夹断。本发明还提供一种超结器件的制造方法。本发明能采用多次沟槽刻蚀加填充形成的超结结构从而降低工艺难度，同时能保证子沟槽的叠加位置底部的第二导电类型柱先夹断，能提高超结器件的击穿电压。

Description

超结器件及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。

背景技术

超结器件如超结MOSFET中采用了超结结构，超结结构由交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffusedMetal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结MOSFET。所以，超结MOSFET是在VDMOS基础上，在横向上加入具有纵向结构的P型柱。在很低的击穿电压情况下，P型柱跟由N型漂移区形成的N型柱进行横向耗尽，从而能在不降低击穿电压的情况下，大幅降低漂移区的导通电阻，从而可以实现更小的芯片面积和更快的开关速度。

超结MOSFET的超结结构中通常是在N型外延层中形成P型柱来实现，P型柱的形成有两种实现方式，一种是基于多次外延的工艺，另外一种是基于深沟槽即超结结构对应的沟槽的刻蚀的工艺。多次外延工艺具有实现方式简单，但是工艺步骤多，流程长。对于目前600V的超结MOSFET器件，采用多次外延技术，需要外延的层数通常超过7次，甚至达到13次。而基于深槽刻蚀和P型硅填入工艺形成P型柱，P型柱的形成仅仅是通过一次深槽刻蚀形成的，工艺步骤少。但是为了保证P型硅填入没有缺陷，其深槽刻蚀的角度通常不是垂直的，而是倾斜的，其角度通常在88度～89度之间。

如图1A至图1B所示，是现有第一种超结器件的制造方法形成超结结构的各步骤中的器件结构图；现有第一种超结器件的制造方法中，形成超结结构的步骤包括：

如图1A所示，提高一半导体衬底如硅衬底，通常所述半导体衬底为N+掺杂，掺杂杂质通常选用扩散速率较慢的As。所述半导体衬底的电阻率通常在1mΩ*cm～2mΩ*cm之间。在所述半导体衬底表面形成有N型外延层如N型硅外延层101，击穿电压越高，所需的所述N型外延层101的厚度越厚。对于目前常用的600V的超结MOSFET，其所述N型外延层101的厚度通常为50μm。

之后，采用光刻加刻蚀工艺在所述N型外延层101中形成沟槽102。通常，形成所述沟槽102的工艺中需要采用到硬质掩模层(Hard Mask)104。通常Hard Mask是由氧化层(Oxide)组成，也可以是氧化层加氮化层加氧化层的叠加层(Oxide+Nitride+Oxide，ONO)结构。

具体为：先在所述N型外延层101的表面形成所述硬质掩模层104，之后光刻定义出所述沟槽102的形成区域；之后，依次刻蚀所述硬质掩模层104和所述N型外延层101形成所述沟槽102。所述沟槽102刻蚀的角度通常是倾斜的，为88度～89度之间。这样会导致所述沟槽102上面的开口大，下面的开口小。以600V超结器件为例，所述沟槽102的开口为4μm，所述沟槽102刻蚀的深度为40μm,所述沟槽102刻蚀的倾斜角通常为88.5度，所述沟槽102底部的开口仅仅只有1.9μm，不到顶部开口的50％。

之后，如图1B所示，在所述沟槽102中填充P型外延层如P型硅外延层103。填充完成P型外延层103之后，通常还需要采用化学机械研磨(CMP)工艺进行平坦化，CMP以所述硬质掩模层104的剩余的膜层做停止层，CMP平坦化后去除剩余的所述硬质掩模层104。之后形成有填充于所述沟槽102中的P型外延层103组成的P型柱103，所述P型柱103之间的所述N型外延层101组成N型柱101，由所述P型柱103和所述N型柱101交替排列形成超结结构。由图1B所示可知，所述超结结构顶部区域中P型杂质总量多，N型杂质总量少；所述超结结构底部区域的P型杂质总量少，N型杂质总量多，这样导致PN平衡即P型柱和N型柱的杂质平衡匹配会偏离于理想状态，从而使PN平衡受到破坏。这样在超结结构的体内如P型柱的体内的纵向上形成一个电场强度的峰值，而理想情况超结结构如P型柱的体内在纵向上的电场强度的分布近似为平的。图4中的曲线401对应于现有第一种方法形成的超结器件的P型柱的电场强度的纵向分布曲线，可以看出，只有一个电场强度峰值。

为了降低上述PN平衡受到破坏并使电场强度分布会产生一个峰值对应的效应，采用两次沟槽来形成超结结构的工艺方法被提出来了。如图2所示，是现有第二种超结器件的制造方法形成超结结构的结构图；现有第二种方法主要是将现有第一种方法的沟槽在纵向上分成两个子沟槽，如将沟槽202在纵向上分成子沟槽202a和202b。形成子沟槽202a和202b的方法和现有第一种方法中形成沟槽的方法相同，也是采用光刻加刻蚀工艺形成；N型外延层201由N型子外延层201a和201b叠加而成。具体工艺顺序为：先提供N型外延层201中的底部的N型子外延层201a；之后，采用和现有第一种方法形成沟槽的相同的工艺即采用光刻加刻蚀工艺在N型子外延层201a中形成子沟槽202a；之后，采用第一种方法中填充沟槽的相同的工艺在子沟槽202a中填充P型子外延层并形成P型子柱203a，由P型子柱203a之间的N型子外延层201a组成N型子柱201a。

之后，形成N型子外延层201b，在N型子外延层201b中形成子沟槽202b，填充子沟槽202b并形成P型子柱203b，由P型子柱203b之间的N型子外延层201b组成N型子柱201b。

最后，形成有子沟槽202a和202b叠加而成的沟槽202，由P型子柱203a和203b叠加而成的P型柱203，由N型子柱201a和201b叠加而成的N型柱201，整个叠加形成的N型外延层也用标记201表示。由N型柱201和P型柱203交替排列形成超结结构。

在超结结构形成器件的正面结构和背面结构就形成对应的超结器件。以600V超结MOSFET为例，采用第二种方法形成的结构具有如下特点：

第一次沟槽刻蚀即子沟槽202a对应的刻蚀的顶部开口宽度即w201a还是4μm，顶部开口直接由光刻工艺定义；但是第一次沟槽刻蚀的深度只有20μm，这样会使第一次沟槽刻蚀的难度降低后续的沟槽填充工艺的难度也降低；而且子沟槽202a底部的开口宽度变为2.95μm，相对于第一种方法的1.9μm会增加；上述宽度的比较是假定第一沟槽刻蚀的倾斜角度和现有第一种方法的沟槽刻蚀相同不变。而实际上沟槽刻蚀的深度越浅，P型硅填入的工艺更容易实现，沟槽刻蚀的倾斜角可以更接近于垂直。因为子沟槽202a的底部的开口变宽了，P N平衡会更接近于理想情况。第二次沟槽刻蚀和第一次沟槽刻蚀相同，也使子沟槽202b具有和子沟槽202a相似的优点，并最后使顶部的P型子柱203b和N型子柱201b之间的PN平衡特性得到改善。对于，沟槽202的深度为20微米的情形，N型子外延层201b的厚度为20微米，第二次沟槽刻蚀的深度一般大于N型子外延层201b的厚度，这样能保证子沟槽202b和202a能连接起来。考虑到工艺的波动(Variation)，在实际情况下，通常将其子沟槽202b的刻蚀的深度取为N型子外延层201b厚度的1.1倍，例如取为22μm。图2中显示子沟槽202b和202a的深度是一样的，在实际过程中可以选择不一样。

相对于现有第一种方法，现有第二种方法的工艺步骤虽然会增加，但是每一步工艺的复杂度都降低了。如每次沟槽刻蚀的深度只有原来的一半，其深宽比降为原来的一半。由于沟槽刻蚀的深度降低，P型硅填入工艺的难度也降低了。更重要的是，现有第一种方法中，如果继续减小超结器件的步进(Pitch)即超结单元的宽度，包括了P型柱103的宽度和P型柱103的间距即N型柱101的宽度，则需要降低P型柱103的宽度。而降低P型柱103的宽度，会进一步增加沟槽刻蚀的深宽比，这给工艺上带来了极大的难度。而采用现有第二种方法，如果保证深宽比不变的情况下，P型柱203的宽度能降为原来的一半。从而能在不增加工艺复杂度情况下，降低超结器件的步进的方法。

采用现有第二种方法，由于PN平衡更好了，其电场强度在体内的分布变得更加均匀。图4中的曲线402对应于现有第二种方法形成的超结器件的P型柱的电场强度的纵向分布曲线，可以看出，P型柱内的电场强度具有两个峰值；比较曲线401和402所示可知，曲线402的电场强度的体内分布更加均匀，所覆盖的面积更大，器件的击穿电压会更高。通过流片验证能发现，在外延层即N型外延层和P型外延层的掺杂浓度都不变的情况下，跟采用一次沟槽刻蚀的现有第一种方法相比，采用两次沟槽刻蚀的现有第二种方法形成的超结MOSFET的击穿电压能提高150V以上。如图5所示，是现有第二种方法和现有第一种方法形成的超结器件的击穿电压曲线，曲线对应于漏极电流和漏极电压的曲线，漏极电流突然变大处的漏极电压对应于击穿电压，曲线403对应于现有第一种方法形成的超结器件的击穿电压曲线，曲线404对应于现有第二种方法形成的超结器件的击穿电压曲线，可以看出，现有第二种方法的击穿电压得到提高且能提高150V以上。而，如果保证器件击穿电压不变，两次沟槽工艺能采用更低电阻率的外延层，从而得到更低的比导通电阻。理论计算表明，如果在击穿电压保持不变的情况下，采用两次沟槽刻蚀，其可以实现的比导通电阻只有一次深槽刻蚀的一半。

发明内容

本发明所要解决的技术问题是提供一种超结器件，能采用多次沟槽刻蚀加填充形成的超结结构，同时能保证各子沟槽的叠加位置处的夹断电压(pinch off)大于叠加位置对应的底部各位置的夹断电压，从而能使超结结构的耐压能力得到保证并提高超结器件的击穿电压。为此，本发明还提供一种超结器件的制造方法。

为解决上述技术问题，本发明提供的超结器件包括由第一导电类型柱和第二导电类型柱交替排列形成的超结结构。

所述第二导电类型柱由填充于沟槽中的第二导电类型外延层组成，所述沟槽形成于第一导电类型外延层中，所述第一导电类型柱由所述沟槽之间的第一导电类型外延层组成。

超结器件的漂移区具有第一导电类型且包括所述第一导电类型柱以及所述超结结构底部的所述第一导电类型外延层。

所述沟槽在纵向上分成两个以上的子沟槽叠加而成，各所述子沟槽形成于对应的所述第一导电类型子外延层中，各所述子沟槽被单独外延形成的第二导电类型子外延层填充，由填充于对应的所述子沟槽中的所述第二导电类型子外延层组成第二导电类型子柱，由各所述第二导电类型子柱叠加形成第二导电类型柱；各所述子沟槽之间的所述第一导电类型子外延层组成第一导电类型子柱，由各所述第一导电类型子柱叠加形成所述第一导电类型柱；同一层的各所述第一导电类型子柱和对应的所述第二导电类型子柱交替排列形成对应层的超结子结构，由各层所述超结子结构叠加形成所述超结结构。

利用所述子沟槽的深宽比小于所述沟槽的深宽比的特征降低沟槽刻蚀和外延填充的工艺难度；各所述子沟槽具有倾斜的侧面，通过倾斜的侧面降低沟槽刻蚀和外延填充的工艺难度。

在各所述子沟槽的叠加位置处，所述叠加位置对应于所述叠加位置的顶部的所述第二导电类型子柱的底部以及对应于所述叠加位置的低部的所述第二导电类型子柱的顶部，所述叠加位置处的所述第二导电类型子柱具有被完全横向耗尽对应的第一夹断电压，所述第一夹断电压会随着所述叠加位置处顶部对应的所述子沟槽的底部宽度的缩小而减小，通过调节所述叠加位置处底部对应的所述第二导电类型子柱的各纵向位置处对应的第二夹断电压且使各纵向位置处的所述第二夹断电压都小于所述第一夹断电压，以保证在所述超结结构进行反偏时各所述叠加位置底部的所述第二导电类型子柱都先于所述叠加位置夹断并从而保证所述第二导电类型柱在纵向能完全被横向耗尽，从而提高所述超结结构的耐压。

进一步的改进是，所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度低于所述叠加位置处顶部对应的所述第二导电类型子柱的掺杂浓度；通过降低所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度来降低所述第二夹断电压。

进一步的改进是，所述叠加位置处底部对应的所述第一导电类型子柱的掺杂浓度也降低且所述叠加位置处底部对应的所述第一导电类型子柱的掺杂浓度低于所述叠加位置处顶部对应的所述第一导电类型子柱的掺杂浓度。

进一步的改进是，在所述叠加位置处底部对应的所述第二导电类型子柱的外延填充之前，在对应的所述子沟槽的底部表面和侧面形成有通过离子注入形成的第一导电类型注入杂质，所述第一导电类型注入杂质叠加到对应的所述第一导电类型子柱中，增加对所述第二导电类型子柱的横向耗尽并从而降低所述第二夹断电压。

进一步的改进是，所述第一导电类型注入杂质的离子注入的注入能量为50kev～200kev，注入剂量为3e11cm^-2～2e12cm^-2，注入角度为0度或采用带角度注入。

进一步的改进是，超结器件为超结MOSFET。

进一步的改进是，所述超结MOSFET的栅极结构为平面栅结构或者为沟槽栅结构。

进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。

为解决上述技术问题，本发明提供的超结器件的制造方法中的超结器件包括由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；所述超结结构的形成步骤包括：

步骤一、提供最底部的第一导电类型子外延层，采用光刻加刻蚀工艺在最底部的所述第一导电类型子外延层中形成最底部的子沟槽。

步骤二、在最底部的所述子沟槽中填充第二导电类型子外延层形成最底部的第二导电类型子柱，由最底部的所述第二导电类型子柱之间的所述第二导电类型子外延层组成最底部的第一导电类型子柱，由最底部的所述第一导电类型子柱和所述第二导电类型子柱交替排列形成最底部的超结子结构。

步骤三、在已形成的最顶部的所述超结子结构的表面形成下一层对应的第一导电类型外延子层，采用光刻加刻蚀工艺在下一层对应的所述第一导电类型子外延层中形成下一层对应的所述子沟槽。

步骤四、在下一层对应的所述子沟槽中填充第二导电类型子外延层形成下一层对应的第二导电类型子柱，由下一层对应的所述第二导电类型子柱之间的所述第二导电类型子外延层组成下一层对应的第一导电类型子柱，由下一层对应的所述第一导电类型子柱和所述第二导电类型子柱交替排列形成下一层对应的超结子结构。

步骤五、重复步骤三和四得到所需厚度的所述超结结构，所述超结结构由各层所述超结子结构叠加而成，由各层所述第一导电类型子外延层叠加形成第一导电类型外延层，由各所述子沟槽叠加形成沟槽，由各所述第二导电类型子柱叠加形成第二导电类型柱，由各所述第一导电类型子柱叠加形成第一导电类型柱，由各所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超结结构。

进一步的改进是，所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度低于所述叠加位置处顶部对应的所述第二导电类型子柱的掺杂浓度，对应的所述第二导电类型子柱的掺杂浓度通过在所述子沟槽中填充所述第二导电类型子外延层时调节，通过降低所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度来降低所述第二夹断电压。

进一步的改进是，超结器件为超结MOSFET。

本发明的超结结构的第二导电类型柱通过填充于沟槽中的第二导电类型外延层组成，本发明通过将沟槽分成多个纵向叠加的子沟槽，子沟槽分别通过对应的沟槽刻蚀工艺形成，这样能减少各子沟槽的深度，从而减少各子沟槽的沟槽刻蚀和外延填充工艺的难度。

同时，本发明针对本发明所提出的技术问题，根据各子沟槽的叠加位置处会出现子沟槽的宽度会突然缩小而使对应的夹断电压即第一夹断电压缩小的情形，本发明对叠加位置处底部的对应的第二导电类型子柱的各纵向位置处对应的第二夹断电压进行调节且将使各纵向位置处的第二夹断电压都降低到小于第一夹断电压，从而能保证在超结结构进行反偏时各叠加位置底部的述第二导电类型子柱都先于叠加位置夹断并从而保证第二导电类型柱在纵向能完全被横向耗尽，从而提高超结结构的耐压并提高超结器件的击穿电压。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1A-图1B是现有第一种超结器件的制造方法形成超结结构的各步骤中的器件结构图；

图2是现有第二种超结器件的制造方法形成超结结构的结构图；

图3是现有第二种方法形成的超结器件的仿真图；

图4是沿图3中的AA线对现有第二种方法和现有第一种方法形成的超结器件的P型柱的电场强度进行仿真得到的曲线；

图5是现有第二种方法和现有第一种方法形成的超结器件的击穿电压曲线；

图6是现有第二种方法形成的超结器件所具有的缺陷的仿真图；

图7是图3所对应的仿真器件和图6所对应的仿真器件的沿图3中AA线对应位置的P型柱的电场强度分布的仿真曲线；

图8是本发明第一实施例超结器件的超结结构的示意图。

具体实施方式

现有第二种方法的缺陷分析：

本发明各实施例超结器件的结构和相应的制造方法是在通过对现有第二种方法的缺陷进行分析的基础上得到的，通过对现有第二种方法的缺陷进行分析来提出本发明实施例所对应的需要解决的技术问题，最后得到本发明各实施例超结器件的结构和相应的制造方法。

现有第二种方法形成的超结器件的超结结构中，因为采用的各沟槽刻蚀的开口的宽度即各子沟槽的顶部开口宽度比较窄，子沟槽202a和202b的顶部开口宽度都为2μm，第一段沟槽即子沟槽202a的深度为20μm，第二段沟槽即子沟槽202b的深度为22μm。如图6的椭圆圈对应的区域405所示，区域405为P型子柱203a和203b的叠加位置处，由于子沟槽202b的顶部开口较窄，且由于子沟槽202b的侧面倾斜，这会使得子沟槽202b的底部开口即区域405处的开口宽度会变得很窄。由于，子沟槽202b的底部开口很窄，导致这个地方即区域405处的P型杂质在很低的电压下就容易被完全耗尽。如果区域405处的P型杂质的被完全耗尽了，区域405底部的沟槽内的P型柱203的电位不在跟源极即0电位相连，而是跟漏极高电位相连。这样位于区域405底部的第一段底部的沟槽即沟槽202a中的P型子柱203a和对应的横向的N型子柱201a之间不再发生耗尽，这是因为二者的电位都连接到漏极而相等，没有了用于耗尽的横向电位差，这会导致超结器件的有效P型柱203的深度仅仅为P型子柱203b的深度，器件的击穿电压会降低一半。这种，底部的P型子柱203a不会发生耗尽的情形比较容易发生在P型杂质填入的浓度比较淡的情况，这个情况下区域405处的P型杂质容易被完全耗尽，从而阻止了底部的P型子柱203a发生耗尽。

图7是图3所对应的仿真器件和图6所对应的仿真器件的沿图3中AA线对应位置的P型柱的电场强度分布的仿真曲线，这里对应的仿真为TCAD仿真，图7中的曲线402和图4中的曲线402相同，都是对应于P型柱203的填充是理想的情形下，在反向偏压时，两段P型子柱203a和203b都能被完全耗尽。而当P型柱203的浓度偏淡时，图7对应的仿真中为偏淡10％，区域405位置处的P型柱部分的杂质会被提前耗尽，即在底部的P型子柱203a还未耗尽的情形下，区域405处的P型杂质已经被完全耗尽，对应的P型柱的电场强度分布仿真曲线为曲线406，可以看出，在区域405以下，P型子柱203a将直接连接漏极，从而使得P型子柱203a的内部电场降低为0，无法实现耗尽。使P型柱203的深度仅等效于第二段即P型子柱203b的深度，这个时候器件的击穿电压会急剧降低，只有正常情况下击穿电压的46％。

本发明第一实施例超结器件：

如图8所示，是本发明第一实施例超结器件的超结结构的示意图；本发明第一实施例超结器件包括由第一导电类型柱301和第二导电类型柱303交替排列形成的超结结构。

所述第二导电类型柱303由填充于沟槽302中的第二导电类型外延层303组成，所述沟槽302形成于第一导电类型外延层301中，所述第一导电类型柱301由所述沟槽302之间的第一导电类型外延层301组成。这里，所述第二导电类型柱和所述第二导电类型外延层都采用标记303表示，所述第一导电类型柱和所述第一导电类型外延层都采用标记301表示。

超结器件的漂移区具有第一导电类型且包括所述第一导电类型柱301以及所述超结结构底部的所述第一导电类型外延层301。

所述沟槽302在纵向上分成两个以上的子沟槽叠加而成，图8中显示了两个所述子沟槽，分别用标记302a和302b表示。各所述子沟槽形成于对应的所述第一导电类型子外延层中，各所述子沟槽被单独外延形成的第二导电类型子外延层填充，由填充于对应的所述子沟槽中的所述第二导电类型子外延层组成第二导电类型子柱，图8中，子沟槽302a中的第二导电类型子柱用标记303a表示，子沟槽302b中的第二导电类型子柱用标记303b表示，由各所述第二导电类型子柱叠加形成第二导电类型柱303；各所述子沟槽之间的所述第一导电类型子外延层组成第一导电类型子柱，各所述子沟槽302a之间的所述第一导电类型子柱用标记301a表示，各所述子沟槽302b之间的所述第一导电类型子柱用标记301b表示，由各所述第一导电类型子柱叠加形成所述第一导电类型柱301；同一层的各所述第一导电类型子柱和对应的所述第二导电类型子柱交替排列形成对应层的超结子结构，由各层所述超结子结构叠加形成所述超结结构。

利用所述子沟槽的深宽比小于所述沟槽302的深宽比的特征降低沟槽302刻蚀和外延填充的工艺难度；各所述子沟槽具有倾斜的侧面，通过倾斜的侧面降低沟槽302刻蚀和外延填充的工艺难度。

在各所述子沟槽302的叠加位置处，所述叠加位置对应于所述叠加位置的顶部的所述第二导电类型子柱的底部以及对应于所述叠加位置的低部的所述第二导电类型子柱的顶部，所述叠加位置处的所述第二导电类型子柱具有被完全横向耗尽对应的第一夹断电压，所述第一夹断电压会随着所述叠加位置处顶部对应的所述子沟槽的底部宽度的缩小而减小，通过调节所述叠加位置处底部对应的所述第二导电类型子柱的各纵向位置处对应的第二夹断电压且使各纵向位置处的所述第二夹断电压都小于所述第一夹断电压，以保证在所述超结结构进行反偏时各所述叠加位置底部的所述第二导电类型子柱都先于所述叠加位置夹断并从而保证所述第二导电类型柱303在纵向能完全被横向耗尽，从而提高所述超结结构的耐压。

本发明第一实施例中，所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度低于所述叠加位置处顶部对应的所述第二导电类型子柱的掺杂浓度；通过降低所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度来降低所述第二夹断电压。本发明第一实施例中，所述沟槽302在纵向上由两个所述子沟槽叠加而成，两个所述子沟槽分布用标记302a和302b标示。图8中，所述第二导电类型子柱303a的掺杂浓度会低于所述第二导电类型子柱303b的掺杂浓度，这样就能降低底层的所述第二导电类型子柱303a对应的所述第二夹断电压，防止在所述第二导电类型子柱303a完全耗尽之前所述第二导电类型子柱303b的底部即所述叠加位置处先被耗尽。

所述叠加位置处底部对应的所述第一导电类型子柱301a的掺杂浓度也降低且所述叠加位置处底部对应的所述第一导电类型子柱301a的掺杂浓度低于所述叠加位置处顶部对应的所述第一导电类型子柱301b的掺杂浓度。这能通过降低所述第一导电类型子柱301a对应的第一导电类型子外延层的掺杂浓度实现。这样，底层的超结子结构的掺杂浓度整体降低且保持良好的PN平衡，由于超结子结构的P型柱和N型柱的掺杂浓度都降低，故能降低P型柱和N型柱的夹断电压，从而实现了本发明第一实施例的对第二夹断电压的调节。

本发明第一实施例中，超结器件为超结MOSFET。所述超结MOSFET的栅极结构为平面栅结构或者为沟槽302栅结构。第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：第一导电类型为P型，第二导电类型为N型。和图2所示的现有结构相比，本发明第一实施例的所述子沟槽302a和302b的工艺结构如深度，开口宽度，侧面倾角都能和图2所示的现有结构相同。图8中，所述子沟槽302a的顶部开口宽度w301a和所述子沟槽302b的顶部开口宽度w301b都通过光刻定义，顶部开口宽度w301a和w301b都能取为4微米。所述子沟槽302a的侧面倾角α301a和所述子沟槽302b的侧面倾角α301b一般都为88度～89度。

本发明第一实施例的超结结构的第二导电类型柱303通过填充于沟槽302中的第二导电类型外延层303组成，本发明第一实施例通过将沟槽302分成多个纵向叠加的子沟槽302，子沟槽302分别通过对应的沟槽302刻蚀工艺形成，这样能减少各子沟槽302的深度，从而减少各子沟槽302的沟槽302刻蚀和外延填充工艺的难度。

同时，本发明第一实施例针对本发明所提出的技术问题，根据各子沟槽302的叠加位置处会出现子沟槽302的宽度会突然缩小而使对应的夹断电压即第一夹断电压缩小的情形，本发明第一实施例对叠加位置处底部的对应的第二导电类型子柱的各纵向位置处对应的第二夹断电压进行调节且将使各纵向位置处的第二夹断电压都降低到小于第一夹断电压，从而能保证在超结结构进行反偏时各叠加位置底部的述第二导电类型子柱都先于叠加位置夹断并从而保证第二导电类型柱303在纵向能完全被横向耗尽，从而提高超结结构的耐压并提高超结器件的击穿电压。

本发明第二实施例超结器件：

本发明第二实施例超结器件和本发明第一实施例超结器件的区别之处为：

本发明第二实施例超结器件中，在所述叠加位置处底部对应的所述第二导电类型子柱303a的外延填充之前，在对应的所述子沟槽302a的底部表面和侧面形成有通过离子注入形成的第一导电类型注入杂质，所述第一导电类型注入杂质叠加到对应的所述第一导电类型子柱301a中，增加对所述第二导电类型子柱303a的横向耗尽并从而降低所述第二夹断电压。也即，对于底层的所述超结子层，由于所述第一导电类型子柱301a的第一导电类型杂质增加，从而能加快对所述第二导电类型子柱303a的耗尽并从而降低所述第二夹断电压。

所述第一导电类型注入杂质的离子注入的注入能量为50kev～200kev，注入剂量为3e11cm^-2～2e12cm^-2，注入角度为0度或采用带角度注入。由于本发明第二实施例中，第一导电类型为N型，第二导电类型为P型，所以，所述第一导电类型注入杂质为磷或砷。

其他实施例超结器件：

在其他实施例超结器件中，能结合本发明第一实施例超结器件的对所述第二导电类型子柱的掺杂浓度的调节以及本发明第二实施例超结器件中在对应的所述子沟槽中进行离子注入形成叠加到所述第一导电类型子柱中的所述第一导电类型注入杂质来一起调节所述第二夹断电压。

本发明第一实施例方法：

本发明第一实施例超结器件的制造方法中的超结器件包括由第一导电类型柱301和第二导电类型柱303交替排列形成的超结结构；所述超结结构的形成步骤包括：

步骤一、提供最底部的第一导电类型子外延层301a，采用光刻加刻蚀工艺在最底部的所述第一导电类型子外延层301a中形成最底部的子沟槽302a。

步骤二、在最底部的所述子沟槽302a中填充第二导电类型子外延层303a形成最底部的第二导电类型子柱303a，由最底部的所述第二导电类型子柱303a之间的所述第二导电类型子外延层301a组成最底部的第一导电类型子柱301a，由最底部的所述第一导电类型子柱301a和所述第二导电类型子柱303a交替排列形成最底部的超结子结构。

步骤三、在已形成的最顶部的所述超结子结构的表面形成下一层对应的第一导电类型外延子层301b，采用光刻加刻蚀工艺在下一层对应的所述第一导电类型子外延层301b中形成下一层对应的所述子沟槽302b。

步骤四、在下一层对应的所述子沟槽302b中填充第二导电类型子外延层303b形成下一层对应的第二导电类型子柱303b，由下一层对应的所述第二导电类型子柱303b之间的所述第二导电类型子外延层301b组成下一层对应的第一导电类型子柱301b，由下一层对应的所述第一导电类型子柱301b和所述第二导电类型子柱303b交替排列形成下一层对应的超结子结构。

步骤五、重复步骤三和四得到所需厚度的所述超结结构，所述超结结构由各层所述超结子结构叠加而成，由各层所述第一导电类型子外延层叠加形成第一导电类型外延层301，由各所述子沟槽叠加形成沟槽302，由各所述第二导电类型子柱叠加形成第二导电类型柱303，由各所述第一导电类型子柱叠加形成第一导电类型柱301，由各所述第一导电类型柱301和所述第二导电类型柱303交替排列形成所述超结结构。

本发明第一实施例方法中，所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度低于所述叠加位置处顶部对应的所述第二导电类型子柱的掺杂浓度；通过降低所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度来降低所述第二夹断电压。本发明第一实施例方法中，所述沟槽302在纵向上由两个所述子沟槽叠加而成，两个所述子沟槽分布用标记302a和302b标示。图8中，所述第二导电类型子柱303a的掺杂浓度会低于所述第二导电类型子柱303b的掺杂浓度，这样就能降低底层的所述第二导电类型子柱303a对应的所述第二夹断电压，防止在所述第二导电类型子柱303a完全耗尽之前所述第二导电类型子柱303b的底部即所述叠加位置处先被耗尽。

本发明第一实施例方法中，超结器件为超结MOSFET。所述超结MOSFET的栅极结构为平面栅结构或者为沟槽302栅结构。第一导电类型为N型，第二导电类型为P型。在其他实施例方法中也能为：第一导电类型为P型，第二导电类型为N型。和图2所示的现有结构相比，本发明第一实施例方法形成的所述子沟槽302a和302b的工艺结构如深度，开口宽度，侧面倾角都能和图2所示的现有结构相同。图8中，所述子沟槽302a的顶部开口宽度w301a和所述子沟槽302b的顶部开口宽度w301b都通过光刻定义，顶部开口宽度w301a和w301b都能取为4微米。所述子沟槽302a的侧面倾角α301a和所述子沟槽302b的侧面倾角α301b一般都为88度～89度。

本发明第二实施例方法：

本发明第二实施例超结器件的制造方法和本发明第一实施例超结器件的制造方法的区别之处为：

本发明第二实施例方法中，在所述叠加位置处底部对应的所述第二导电类型子柱303a的外延填充之前，在对应的所述子沟槽302a的底部表面和侧面形成有通过离子注入形成的第一导电类型注入杂质，所述第一导电类型注入杂质叠加到对应的所述第一导电类型子柱301a中，增加对所述第二导电类型子柱303a的横向耗尽并从而降低所述第二夹断电压。由于本发明第二实施例方法中仅有两层所述超结子结构，故在步骤一形成所述子沟槽302a之后，直接进行离子注入在所述子沟槽302a的侧面和底部表面形成所述第一导电类型注入杂质；之后再进行步骤二的外延填充形成所述第二导电类型子外延层303a的步骤。采用本发明第二实施例方法后，由于所述第一导电类型子柱301a的第一导电类型杂质增加，从而能加快对所述第二导电类型子柱303a的耗尽并从而降低所述第二夹断电压。

其他实施例超结器件的制造方法：

在其他实施例超结器件中，能结合本发明第一实施例超方法的对所述第二导电类型子柱的掺杂浓度的调节以及本发明第二实施例方法中在对应的所述子沟槽中进行离子注入形成叠加到所述第一导电类型子柱中的所述第一导电类型注入杂质来一起调节所述第二夹断电压。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims

1.一种超结器件，其特征在于，包括由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；

所述第二导电类型柱由填充于沟槽中的第二导电类型外延层组成，所述沟槽形成于第一导电类型外延层中，所述第一导电类型柱由所述沟槽之间的第一导电类型外延层组成；

超结器件的漂移区具有第一导电类型且包括所述第一导电类型柱以及所述超结结构底部的所述第一导电类型外延层；

所述沟槽在纵向上分成两个以上的子沟槽叠加而成，各所述子沟槽形成于对应的所述第一导电类型子外延层中，各所述子沟槽被单独外延形成的第二导电类型子外延层填充，由填充于对应的所述子沟槽中的所述第二导电类型子外延层组成第二导电类型子柱，由各所述第二导电类型子柱叠加形成第二导电类型柱；各所述子沟槽之间的所述第一导电类型子外延层组成第一导电类型子柱，由各所述第一导电类型子柱叠加形成所述第一导电类型柱；同一层的各所述第一导电类型子柱和对应的所述第二导电类型子柱交替排列形成对应层的超结子结构，由各层所述超结子结构叠加形成所述超结结构；

利用所述子沟槽的深宽比小于所述沟槽的深宽比的特征降低沟槽刻蚀和外延填充的工艺难度；各所述子沟槽具有倾斜的侧面，通过倾斜的侧面降低沟槽刻蚀和外延填充的工艺难度；

2.如权利要求1所述的超结器件，其特征在于：所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度低于所述叠加位置处顶部对应的所述第二导电类型子柱的掺杂浓度；通过降低所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度来降低所述第二夹断电压。

3.如权利要求2所述的超结器件，其特征在于：所述叠加位置处底部对应的所述第一导电类型子柱的掺杂浓度也降低且所述叠加位置处底部对应的所述第一导电类型子柱的掺杂浓度低于所述叠加位置处顶部对应的所述第一导电类型子柱的掺杂浓度。

4.如权利要求1所述的超结器件，其特征在于：在所述叠加位置处底部对应的所述第二导电类型子柱的外延填充之前，在对应的所述子沟槽的底部表面和侧面形成有通过离子注入形成的第一导电类型注入杂质，所述第一导电类型注入杂质叠加到对应的所述第一导电类型子柱中，增加对所述第二导电类型子柱的横向耗尽并从而降低所述第二夹断电压。

5.如权利要求4所述的超结器件，其特征在于：所述第一导电类型注入杂质的离子注入的注入能量为50kev～200kev，注入剂量为3e11cm^-2～2e12cm^-2，注入角度为0度或采用带角度注入。

6.如权利要求1所述的超结器件，其特征在于：超结器件为超结MOSFET。

7.如权利要求6所述的超结器件，其特征在于：所述超结MOSFET的栅极结构为平面栅结构或者为沟槽栅结构。

8.如权利要求1所述的超结器件，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。

9.一种超结器件的制造方法，其特征在于，超结器件包括由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；所述超结结构的形成步骤包括：

步骤一、提供最底部的第一导电类型子外延层，采用光刻加刻蚀工艺在最底部的所述第一导电类型子外延层中形成最底部的子沟槽；

步骤二、在最底部的所述子沟槽中填充第二导电类型子外延层形成最底部的第二导电类型子柱，由最底部的所述第二导电类型子柱之间的所述第二导电类型子外延层组成最底部的第一导电类型子柱，由最底部的所述第一导电类型子柱和所述第二导电类型子柱交替排列形成最底部的超结子结构；

步骤三、在已形成的最顶部的所述超结子结构的表面形成下一层对应的第一导电类型外延子层，采用光刻加刻蚀工艺在下一层对应的所述第一导电类型子外延层中形成下一层对应的所述子沟槽；

步骤四、在下一层对应的所述子沟槽中填充第二导电类型子外延层形成下一层对应的第二导电类型子柱，由下一层对应的所述第二导电类型子柱之间的所述第二导电类型子外延层组成下一层对应的第一导电类型子柱，由下一层对应的所述第一导电类型子柱和所述第二导电类型子柱交替排列形成下一层对应的超结子结构；

步骤五、重复步骤三和四得到所需厚度的所述超结结构，所述超结结构由各层所述超结子结构叠加而成，由各层所述第一导电类型子外延层叠加形成第一导电类型外延层，由各所述子沟槽叠加形成沟槽，由各所述第二导电类型子柱叠加形成第二导电类型柱，由各所述第一导电类型子柱叠加形成第一导电类型柱，由各所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超结结构；

10.如权利要求9所述的超结器件的制造方法，其特征在于：所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度低于所述叠加位置处顶部对应的所述第二导电类型子柱的掺杂浓度，对应的所述第二导电类型子柱的掺杂浓度通过在所述子沟槽中填充所述第二导电类型子外延层时调节，通过降低所述叠加位置处底部对应的所述第二导电类型子柱的掺杂浓度来降低所述第二夹断电压。

11.如权利要求10所述的超结器件的制造方法，其特征在于：所述叠加位置处底部对应的所述第一导电类型子柱的掺杂浓度也降低且所述叠加位置处底部对应的所述第一导电类型子柱的掺杂浓度低于所述叠加位置处顶部对应的所述第一导电类型子柱的掺杂浓度。

12.如权利要求9所述的超结器件的制造方法，其特征在于：在所述叠加位置处底部对应的所述第二导电类型子柱的外延填充之前，在对应的所述子沟槽的底部表面和侧面形成有通过离子注入形成的第一导电类型注入杂质，所述第一导电类型注入杂质叠加到对应的所述第一导电类型子柱中，增加对所述第二导电类型子柱的横向耗尽并从而降低所述第二夹断电压。

13.如权利要求12所述的超结器件的制造方法，其特征在于：所述第一导电类型注入杂质的离子注入的注入能量为50kev～200kev，注入剂量为3e11cm^-2～2e12cm^-2，注入角度为0度或采用带角度注入。

14.如权利要求9所述的超结器件的制造方法，其特征在于：超结器件为超结MOSFET。

15.如权利要求14所述的超结器件的制造方法，其特征在于：所述超结MOSFET的栅极结构为平面栅结构或者为沟槽栅结构。