CN111199964A - 封装模块 - Google Patents

Abstract

本公开提供一种封装模块，所述封装模块包括：芯结构，包括虚设构件、设置在所述虚设构件周围的一个或更多个电子组件以及覆盖所述虚设构件和所述电子组件中的每个的至少一部分的绝缘材料，所述芯结构包括穿过所述虚设构件和所述绝缘材料的第一贯穿孔；半导体芯片，设置在所述第一贯穿孔中，并且具有其上设置有连接垫的有效表面和无效表面；包封剂，覆盖所述芯结构和所述半导体芯片中的每个的至少一部分，并填充所述第一贯穿孔的至少一部分；以及连接结构，设置在所述芯结构和所述有效表面上，并且包括电连接到所述电子组件和所述连接垫的重新分布层。

Description

封装模块

本申请要求于2018年11月20日在韩国知识产权局提交的第10-2018-0143301号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容通过引用被包含于此。

技术领域

本公开涉及一种多个电子组件和半导体芯片嵌在单个封装件中的封装模块。

背景技术

为了应对对智能电话的纤薄化、多功能化和实现高性能的市场需求，半导体芯片和半导体封装件需要为轻量、纤薄且短缩的，同时具有精细的电路宽度、高密度等。为此，半导体封装件的制造技术正在迅速发展。例如，已经根据这样的市场需求开发了芯片级封装(CSP)，并且正在开发半导体封装相关的技术，诸如层叠封装(POP)、贯穿孔(TSV)、扇出型晶圆级封装(FO-WLP)等。其中，FO-WLP技术在按照原样使用现有的半导体工艺的同时具有增大半导体芯片与基板之间的连接的集成密度以及改善热特性和电特性的优点。

另一方面，半导体芯片的I/O数量已大大增大以应对智能电话的多功能化和高性能，并且正在开发可安装大量半导体芯片和/或无源组件以在一个封装件中执行多种功能的技术。然而，由于FO-WLP仅可封装一个半导体芯片，因此对需要封装大量半导体芯片的市场需求的满足存在限制。

发明内容

提供本发明内容以按照简化形式介绍选择的构思，以下在具体实施方式中进一步描述所述构思。本发明内容既不意在确定所要求保护的主题的关键特征或必要特征，也不意在用于帮助确定所要求保护的主题的范围。

本公开的一方面在于提供一种封装模块，在所述封装模块中，即使当包括大量芯片和电子组件时也可实现纤薄化和小型化，可提高集成度，并且可防止诸如起伏或树脂渗出的问题。

根据本公开的一方面，半导体芯片与一个或更多个电子组件一起安装并封装在封装件中，以模块化。在这种情况下，半导体芯片被设置为嵌在贯穿虚设构件的贯穿孔中。

根据本公开的一方面，一种封装模块包括：芯结构，包括虚设构件、设置在所述虚设构件周围的一个或更多个电子组件以及覆盖所述虚设构件和所述一个或更多个电子组件中的每个的至少一部分的绝缘材料，所述芯结构包括穿过所述虚设构件和所述绝缘材料的第一贯穿孔；半导体芯片，设置在所述第一贯穿孔中，并且具有其上设置有连接垫的有效表面和与所述有效表面背对的无效表面；包封剂，覆盖所述芯结构和所述半导体芯片中的每个的至少一部分，所述包封剂设置在所述第一贯穿孔的至少一部分中；以及连接结构，设置在所述芯结构和所述半导体芯片的所述有效表面上，并且包括电连接到所述一个或更多个电子组件和所述连接垫的重新分布层。

附图说明

通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：

图1是示出电子装置系统的示例的示意性框图；

图2是示出电子装置的示例的示意性透视图；

图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图；

图4是示出扇入型半导体封装件的封装工艺的示意性截面图；

图5是示出扇入型半导体封装件安装在印刷电路板上并最终安装在电子装置的主板上的情况的示意性截面图；

图6是示出扇入型半导体封装件嵌在印刷电路板中并最终安装在电子装置的主板上的情况的示意性截面图；

图7是示出扇出型半导体封装件的示意性截面图；

图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；

图9是示意性地示出封装模块的示例的截面图；

图10是沿着图9的线I-I’截取的封装模块的示意性剖切平面图；

图11至图14是示意性地示出制造图9的封装模块的示例的工艺图；

图15是示意性地示出封装模块的另一示例的截面图；

图16是示意性地示出封装模块的另一示例的截面图；以及

图17和图18示意性地示出了在省略虚设构件的情况下可能发生的诸如起伏和树脂流动的问题。

具体实施方式

在下文中，将参照附图描述本公开的示例。为了清楚起见，可夸大或缩小在附图中的组成元件的形状和尺寸。

电子装置

图1是示出电子装置系统的示例的示意性框图。

参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到下面将描述的其他组件。

芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图像处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如，模数转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。

网络相关组件1030可包括根据诸如以下协议操作的组件：无线保真(Wi-Fi)(电气与电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(EV-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任何其他无线和有线协议。然而，网络相关组件1030不限于此，而是还可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上面描述的芯片相关组件1020一起彼此组合。

其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他用途的无源组件等。此外，其他组件1040可与上面描述的芯片相关组件1020或网络相关组件1030一起彼此组合。

根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等包括用于各种用途的其他组件。

电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而是可以是处理数据的任何其他电子装置。

图2是示出电子装置的示例的示意性透视图。

参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种用途。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必限于智能电话1100，而是可以是如上所述的其他电子装置。

半导体封装件

通常，大量的微电子电路集成在半导体芯片中。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能由于外部物理或化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而是可被封装并以封装状态在电子装置等中使用。

在这种情况下，在电连接方面，由于半导体芯片与电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接垫(pad，也可被称为“焊盘”)的尺寸和半导体芯片的连接垫之间的间距非常精细，但在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著地大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片与主板之间的电路宽度的差异的封装技术。

通过封装技术制造的半导体封装件可根据其结构和用途而被分为扇入型半导体封装件和扇出型半导体封装件。

在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。

扇入型半导体封装件

图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图。

图4是示出扇入型半导体封装件的封装工艺的示意性截面图。

参照图3A、图3B和图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及钝化层2223(诸如，氧化物层、氮化物层等)，形成在主体2221的一个表面上，并且覆盖连接垫2222的至少部分。在这种情况下，由于连接垫2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。

因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接垫2222重新分布。连接构件2240可通过以下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接垫2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。例如，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。

如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片内部的封装形式，并且可具有优异的电特性并可以以低成本生产。因此，安装在智能电话中的许多元件已经以扇入型半导体封装件的形式制造。详细地，安装在智能电话中的许多元件已被开发为在具有紧凑的尺寸的同时实现快速信号传输。

然而，在扇入型半导体封装件中，由于需要将所有I/O端子设置在半导体芯片内部，因此扇入型半导体封装件具有显著的空间局限性。因此，难以将该结构应用于具有大量的I/O端子的半导体芯片或具有紧凑的尺寸的半导体芯片。此外，由于上述缺点，扇入型半导体封装件可能无法在电子装置的主板上直接安装并使用。原因在于：即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺而增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。

图5是示出扇入型半导体封装件安装在印刷电路板(PCB)上并最终安装在电子装置的主板上的情况的示意性截面图。

图6是示出扇入型半导体封装件嵌在印刷电路板(PCB)中并最终安装在电子装置的主板上的情况的示意性截面图。

参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(例如，I/O端子)可通过印刷电路板2301而重新分布，并且扇入型半导体封装件2200可在其安装在PCB 2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌在单独的PCB 2302中，半导体芯片2220的连接垫2222(例如，I/O端子)可在扇入型半导体封装件2200嵌在PCB 2302中的状态下通过PCB2302而重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。

如上所述，可能难以在电子装置的主板上直接安装并使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的PCB上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在PCB中的状态下在电子装置的主板上安装并使用扇入型半导体封装件。

扇出型半导体封装件

图7是示出扇出型半导体封装件的示意性截面图。

参照图7，在扇出型半导体封装件2100中，例如，可通过包封剂2130保护半导体芯片2120的外侧，并且半导体芯片2120的连接垫2122可通过连接构件2140而重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150可进一步形成在连接构件2140上，并且凸块下金属层2160可进一步形成在钝化层2150的开口中。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，将连接垫2122和重新分布层2142彼此电连接。

如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，需要将半导体芯片的所有I/O端子设置在半导体芯片内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和节距，使得可能无法在扇入型半导体封装件中使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，仍可在扇出型半导体封装件中按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的PCB的情况下安装在电子装置的主板上(如下所述)。

图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。

参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。例如，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并能够将连接垫2122重新分布到在半导体芯片2120的尺寸的外部的扇出区域，使得可按照原样在扇出型半导体封装件2100中使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的PCB等的情况下安装在电子装置的主板2500上。

如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化并纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适用于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于发生翘曲现象而导致的问题。

此外，扇出型半导体封装是指用于将半导体芯片安装在电子装置的主板等上(如上所述)并保护半导体芯片免受外部冲击的影响的封装技术，并且扇出型半导体封装是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。

在下文中，将参照附图描述这样的封装模块：在封装模块中，即使当包括大量的芯片和组件时也可实现纤薄化和小型化，可提高集成度，并且可防止诸如起伏(undulation)或树脂渗出的问题。

封装模块

图9是示意性地示出封装模块的示例的截面图。

图10是沿着图9的线I-I’截取的封装模块的示意性剖切平面图。

参照附图，根据示例的封装模块100A包括：芯结构150，包括虚设构件125、设置在虚设构件125周围的一个或更多个电子组件120以及覆盖虚设构件125和一个或更多个电子组件120中的每个的至少一部分的绝缘材料130，芯结构150包括至少贯穿虚设构件125和绝缘材料130的第一贯穿孔150H；半导体芯片160，设置在第一贯穿孔150H中，并具有其上设置有连接垫162的有效表面和与有效表面背对的无效表面；包封剂170，覆盖芯结构150和半导体芯片160中的每个的至少一部分，并且填充第一贯穿孔150H的至少一部分；以及连接结构180，设置在芯结构150和半导体芯片160的有效表面上，并且包括电连接到连接垫162的重新分布层182。

如上所述，在根据示例的封装模块100A的情况下，一个或更多个电子组件120嵌在芯结构150中并彼此分离，半导体芯片160设置在贯穿芯结构150的第一贯穿孔150H中。因此，由于形成各个块以区分不同类型的组件，因此实现紧凑的设计。因此，即使在包括相对大量的芯片和组件的情况下也可实现纤薄化和小型化。详细地，由于一个或更多个电子组件120和半导体芯片160设置在单个封装件中以模块化，因此可显著地减小芯片与组件之间的间距，并因此可显著地减小诸如主板的印刷电路板上的安装面积。此外，由于可显著地减小半导体芯片160与一个或更多个电子组件120之间的电路径，因此可减少噪声问题。此外，首先使用绝缘材料130包封一个或更多个电子组件120，然后用包封剂170包封半导体芯片160。如上所述，由于执行两个或更多个步骤的密封工艺，从而显著地减少由于电子组件120的不良安装而导致的半导体芯片160的与良率相关的问题，并且减小异物对半导体芯片160的影响。

另一方面，正如在根据示例的封装模块100A的情况下，在一个或更多个电子组件120和半导体芯片160在经历两个或更多个密封工艺时被密封的情况下，在绝缘材料130中可能发生起伏。在这种情况下，在设置半导体芯片160并用包封剂170包封半导体芯片160的工艺中，可能发生与树脂流动相关的问题：用于形成包封剂170的材料流入由起伏而形成的空间中。例如，如图17中所示，由于在其中设置有一个或更多个电子组件120的区域与其中未设置一个或更多个电子组件120的区域之间存在厚度差异，因此在使用绝缘材料130的密封工艺中，在其中未设置一个或更多个电子组件120的区域中可能发生起伏U'。在这种情况下，例如，当根据需要形成绝缘层141以进一步形成布线构件140时，可能由于起伏U'而难以获得平坦的表面，使得在形成布线层142和布线过孔143的工艺中可能发生镀覆缺陷。此外，如图18中所示，在形成第一贯穿孔150H之后设置半导体芯片160并使用包封剂170执行包封的工艺中，可能发生包封剂170的材料流向布线层142的树脂流动，并且在这种情况下，布线层142可能被树脂污染，例如，如图18的F所示的部分。

如图12中所示，在根据示例的封装模块100A的情况下，虚设构件125设置在芯结构150中的其中未设置一个或更多个电子组件120的区域中，然后用绝缘材料130密封，从而防止发生起伏。因此，如图13中所示，当根据需要形成布线构件140时，布线构件140可形成在平坦的表面上。结果，可防止布线层142和布线过孔143的镀覆缺陷。第一贯穿孔150H被形成为贯穿虚设构件125，并且半导体芯片160设置在第一贯穿孔150H中。在这种情况下，由于虚设构件125的内侧表面构成第一贯穿孔150H的内侧表面的一部分，因此虚设构件125的内侧表面连续地围绕半导体芯片160的侧表面。此外，如图13中所示，由于不发生起伏，因此当使用包封剂170执行包封时，可防止形成包封剂170的材料的树脂流动。如上所述，虚设构件125预先被引入到将要设置半导体芯片160的区域中，并且半导体芯片160设置并嵌在贯穿虚设构件125的第一贯穿孔150H中，从而防止发生上述绝缘材料130的起伏，结果防止包封剂170的流到布线层142等的树脂流动(稍后将描述)。

芯结构150还可包括框架110，框架110具有第二贯穿孔110H并且包括彼此电连接的多个导体图案层112a和112b。在这种情况下，虚设构件125和一个或更多个电子组件120可彼此平行地设置在第二贯穿孔110H中，绝缘材料130覆盖框架110的至少一部分并填充第二贯穿孔110H的至少一部分，并且第一贯穿孔150H可位于第二贯穿孔110H内侧。由于框架110包括多个导体图案层112a和112b，因此可减少连接结构180的重新分布层182的层数。此外，框架110包括用于将导体图案层112a和112b电连接的导体过孔113，因此还可用作用于竖直方向上的电连接的电连接构件。此外，可根据绝缘层111的具体材料而进一步改善封装模块100A的刚性，并且可确保绝缘材料130的厚度的均匀性。

芯结构150可包括布线构件140，布线构件140包括可将一个或更多个电子组件120首次重新分布的布线层142，此后，贯穿布线构件140的第一贯穿孔150H可被形成为将半导体芯片160容纳在其中。如上所述，当首先将布线构件140单独引入到芯结构150中时，可不考虑半导体芯片160而选择布线构件140的绝缘层141的材料。例如，除感光介电(PID)材料外的包括无机填料的非感光介电材料(诸如，ABF(Ajinomoto Build-up Film))可用作绝缘层141的材料。由于这样的膜型的非感光介电材料具有优异的平坦度，因此可减少由电子组件120的突出电极导致的起伏和裂纹问题。此外，在非感光介电材料的情况下，由于通过激光过孔工艺形成开口，因此即使在绝缘材料130的材料渗入到电子组件120的电极的情况下，电极也可通过由激光形成的过孔而有效地暴露。因此，可防止发生由电极暴露故障引起的问题。此外，布线构件140可在设置半导体芯片160之前形成，并因而具有可不影响半导体芯片160的良率的优点。在这种情况下，感光介电(PID)材料可用作连接结构180的绝缘层181的材料。在这种情况下，由于可通过光刻过孔工艺(photo via process)实现精细节距，因此半导体芯片160的数十到数百万个连接垫162可如正常情况一样有效地重新分布。例如，可选择性地控制其上形成有布线层142和布线过孔143的绝缘层141的材料以及其上形成有重新分布层182和连接过孔183的绝缘层181的材料，从而表现出优异的协同效应。

在形成其中设置有半导体芯片160的第一贯穿孔150H之前，可首先将布线构件140单独引入到芯结构150中，因此第二贯穿孔110H的底表面可相对于第一贯穿孔150H的底表面具有台阶。结果，一个或更多个电子组件120的与布线构件140接触的表面与虚设构件125的与布线构件140接触的表面共面，但是可相对于半导体芯片160的有效表面具有台阶。例如，相对于半导体芯片160的无效表面，半导体芯片160的有效表面可位于比一个或更多个电子组件120和虚设构件125中的每个的与布线构件140接触的表面低的高度上。例如，通过在形成其中设置有半导体芯片160的第一贯穿孔150H之前首先将布线构件140单独引入到芯结构150，可提供与现有技术的封装模块结构的结构特性不同的结构特性。

另一方面，第一金属层115和第二金属层155可分别设置在第二贯穿孔110H的内侧表面和第一贯穿孔150H的内侧表面上。在这种情况下，可有效地阻挡不同类型的块之间的电磁波的相互干扰，并且还可改善散热效果。第一金属层115和第二金属层155可分别从框架110的至少一个表面和绝缘材料130的至少一个表面延伸。背侧金属层172A可设置在包封剂170的其中设置有连接结构180的一侧的相对侧上，并且可通过贯穿包封剂170和绝缘材料130的第一金属过孔173Aa连接到第一金属层115，可通过贯穿包封剂170的第二金属过孔173Ab连接到第二金属层155。因此，可更容易地阻挡不同类型的块之间的电磁干扰，并且可以提供优异的散热效果。在这种情况下，第一金属过孔173Aa可被设置为在堆叠方向(竖直方向)上比第二金属过孔173Ab厚，并且第一金属过孔173Aa和第二金属过孔173Ab可在它们之间具有多级过孔关系。

背侧导体图案层172B还可设置在包封剂170的其中设置有连接结构180的一侧的相对侧上，并且可通过穿过包封剂170和绝缘材料130的背侧导体过孔173B电连接到多个导体图案层112a和112b。通过引入背侧导体图案层172B，可便于将封装模块100A应用于POP结构。在此使用的术语“背侧”是基于半导体芯片160确定的，例如，指的是无效表面侧的方向，这将在下面类似地应用。

另一方面，第一钝化层191还可设置在连接结构180上，并且第二钝化层192还可设置在芯结构上。此外，分别电连接到多个凸块下金属(未示出)的多个第一电连接金属194可设置在第一钝化层191上。分别电连接到背侧金属层172A和/或背侧导体图案层172B的多个第二电连接金属195可设置在第二钝化层192上。

在下文中，将参照附图详细描述根据示例的封装模块100A的组件。

由于框架110包括多个导体图案层112a和112b，因此可减少连接结构180的重新分布层182的层数。此外，框架110包括将导体图案层112a和112b电连接的导体过孔113，因此还可用作用于竖直方向上的电连接的电连接构件。在这种情况下，可根据按照需要而设置的绝缘层111的具体材料进一步改善封装模块100A的刚性，并且可确保绝缘材料130的厚度的均匀性。框架110包括第二贯穿孔110H。在第二贯穿孔110H中的每个中，一个或更多个电子组件120和虚设构件125被设置为与第二贯穿孔110H的内侧表面间隔开预定距离。第二贯穿孔110H可被形成为具有完全贯穿框架110的形式，并且第二贯穿孔110H的内侧表面可连续地被形成为围绕一个或更多个电子组件120和虚设构件125，这仅作为示例提供，并且框架110和第二贯穿孔110H的形状可被各种修改以具有不同的形式。

框架110包括：绝缘层111；第一导体图案层112a，设置在绝缘层111的下表面上；第二导体图案层112b，设置在绝缘层111的上表面上；以及导体过孔113，穿过绝缘层111并将第一导体图案层112a和第二导体图案层112b连接。框架110的第一导体图案层112a和第二导体图案层112b的厚度可比连接结构180的重新分布层182的厚度大。框架110的第一导体图案层112a和第二导体图案层112b可根据一个或更多个电子组件120的规格通过基板工艺而被形成为具有相对较大的尺寸。另一方面，连接结构180的重新分布层182可被形成为具有相对较小的尺寸，以用于精细设计和高密度设计。

绝缘层111的材料不受具体限制。例如，可使用绝缘材料。诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者通过将这些树脂与无机填料一起浸渍在芯材料(诸如，玻璃纤维、玻璃布、玻璃织物等)中而形成的树脂(例如，半固化片树脂、ABF(AjinomotoBuild-up Film)树脂、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等)等可用作绝缘材料。可根据需要使用感光介电(PID)树脂。

第一导体图案层112a和第二导体图案层112b可用于使半导体芯片160的连接垫162和一个或更多个电子组件120的电极重新分布，此外可提供封装模块100A的竖直电连接路径。诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料可用作第一导体图案层112a和第二导体图案层112b的材料。第一导体图案层112a和第二导体图案层112b可根据相关层的设计执行各种功能。例如，第一导体图案层112a和第二导体图案层112b可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。在这种情况下，信号(S)图案包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如可包括数据信号图案等。接地(GND)图案和电力(PWR)图案可被形成为具有相同的图案。此外，第一导体图案层112a和第二导体图案层112b可分别包括各种过孔垫等。

导体过孔113将形成在不同层上的第一导体图案层112a和第二导体图案层112b电连接，从而在框架110中形成电路径。导体过孔113也可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。导体过孔113可以是被金属材料完全填充的填充型过孔，或者可以是被形成为金属材料沿着通路孔的内侧表面形成的共形型过孔。导体过孔113可具有沙漏形状、圆柱形状等。导体过孔113可包括用于信号的过孔、用于接地和/或电力的过孔等。

一个或更多个电子组件120设置在相应的第二贯穿孔110H中。一个或更多个电子组件120与虚设构件125并排设置。一个或更多个电子组件120可分别为已知的无源组件(诸如，电容器、电感器等)，但其示例不限于此。例如，一个或更多个电子组件120可根据需要包括集成电路(IC)芯片。一个或更多个电子组件120可通过连接结构180的重新分布层182电连接到半导体芯片160的连接垫162。一个或更多个电子组件120的数量不受具体限制。

可引入虚设构件125，以用于起伏控制等。虚设构件125的材料不受具体限制，并且可包括与半导体芯片160的主体161的材料类似的材料，诸如硅等。虚设构件125的材料可包括与框架110的绝缘层的材料类似的材料，例如半固化片等。虚设构件125可与半导体芯片160的连接垫162和/或一个或更多个电子组件120等电绝缘。被第一贯穿孔150H贯穿的虚设构件125可具有四边形环形状。例如，虚设构件125的内侧表面可形成第一贯穿孔150H的内侧表面的至少一部分，以连续地围绕半导体芯片160的侧表面。

绝缘材料130被构造为保护框架110、一个或更多个电子组件120、虚设构件125等，并提供绝缘区域。其密封形式不受具体限制，并且可覆盖框架110、一个或更多个电子组件120和虚设构件125中的每个的至少一部分，并且可填充第二贯穿孔110H的至少一部分。绝缘材料130的具体材料不受特定限制。例如，可使用ABF或感光包封剂(PIE)。

布线构件140包括：绝缘层141，设置在框架110和电子组件120的面向连接结构180的侧面上；布线层142，设置在绝缘层141上；以及布线过孔143，将布线层142和电子组件120电连接，同时贯穿绝缘层141。布线构件140可包括比附图中示出的绝缘层141、布线层142和布线过孔143的数量大的数量的绝缘层141、布线层142和布线过孔143。

绝缘材料可用作绝缘层141的材料。在这种情况下，诸如ABF的非感光介电材料可用作绝缘材料。例如，绝缘层141可以是非感光介电层。在绝缘层141利用多个层形成的情况下，多个层可根据工艺而一体化，并且它们之间的边界可以是不清楚的。

布线层142可用于将电子组件120的电极初步重新分布。布线层142可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。布线层142可根据相关层的设计执行各种功能。例如，布线层142可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案。在这种情况下，信号(S)图案包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如可包括数据信号图案等。接地(GND)图案和电力(PWR)图案还可被形成为具有相同的图案。此外，布线层142可包括各种过孔垫等。

布线过孔143将形成在不同层上的布线层142、电子组件120、第一导体图案层112a等电连接，从而在芯结构150中形成电路径。可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料作为布线过孔143的材料。布线过孔143可以是被金属材料完全填充的填充型过孔，或者可以是被形成为金属材料沿着过孔的壁表面形成的共形型过孔。此外，布线过孔143可具有锥形形状。布线过孔143可包括用于信号的过孔、用于接地和/或电力的过孔等。

第一金属层115设置在第二贯穿孔110H的内侧表面上，以延伸到框架110的至少一个表面(例如，上表面和/或下表面)。第一金属层115可完全覆盖第二贯穿孔110H的内侧表面，并因而可完全围绕电子组件120中的每个的侧表面，因此可具有优异的电磁屏蔽和散热效果。第一金属层115可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的金属材料。第一金属层115可电连接到第一导体图案层112a和/或第二导体图案层112b的接地图案以及布线层142和/或重新分布层182的接地图案，以用作接地平面。

半导体芯片160可以是数百至数百万个器件集成在单个芯片中的裸集成电路(IC)，并且根据需要可以是封装的集成电路(IC)。集成电路(IC)可以是例如电源管理集成电路(PMIC)、射频集成电路(RFIC)等，但不限于此。例如，集成电路可以是诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片，或者可以是诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等的应用处理器芯片，或者可以是诸如模数转换器(ADC)、专用集成电路(ASIC)等的逻辑芯片。

半导体芯片160可包括其中形成有各种电路的主体161。连接垫162可形成在主体161的有效表面上。主体161可基于例如有效晶圆形成。在这种情况下，可使用硅(Si)、锗(Ge)、砷化镓(GaAs)等作为其基体材料。连接垫162被设置为将半导体芯片160电连接到其他组件。连接垫162可使用金属材料(详细地，铜(Cu)或铝(Al))形成，但是其材料不限于此。在半导体芯片160的情况下，其上设置有连接垫162的表面是有效表面，并且与其背对的表面是无效表面。包括氧化物膜和/或氮化物膜并具有凹槽的钝化膜163可形成在半导体芯片160的有效表面上，所述凹槽使连接垫162的至少一部分暴露。在这种情况下，基于钝化膜163确定有效表面的与其他组件的位置关系。

包封剂170保护芯结构150和半导体芯片160，并提供绝缘区域。其密封形式不受具体限制，并且可覆盖芯结构150和半导体芯片160的至少一部分，并且还可填充第二贯穿孔110H的至少一部分。包封剂170的具体材料不受特定限制。例如，可使用ABF或PIE，但是包封剂170的材料不限于此。

背侧金属层172A有效地阻挡到半导体芯片160和一个或更多个电子组件120的背侧的电磁波，结果可有效地隔离不同类型的块。此外，背侧金属层172A还可改善半导体芯片160和一个或更多个电子组件120向其背侧的散热效果。为此，背侧金属层172A可以以板的形式设置，以在包封剂170上覆盖半导体芯片160的无效表面并覆盖位于一个或更多个电子组件120中的每个的正上方的区域。例如，背侧金属层172A可被形成为具有单个板的形式，并且也可根据需要形成为多个板的形式。诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料可用作用于形成背侧金属层172A的材料。背侧金属层172A可电连接到第一导体图案层112a和/或第二导体图案层112b的接地图案以及布线层142和/或重新分布层182的接地图案，并因而也可用作接地平面。

第一金属过孔173Aa和第二金属过孔173Ab将背侧金属层172A分别连接到第一金属层115和第二金属层155，从而进一步改善到半导体芯片160和一个或更多个电子组件120的背侧的电磁波的屏蔽，结果，更有效地隔离不同类型的块。第一金属过孔173Aa和第二金属过孔173Ab也可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。第一金属过孔173Aa和第二金属过孔173Ab可分别为被金属材料完全填充的填充型过孔，或者也可以是被形成为金属材料仅沿着通路孔的壁形成的共形型过孔。此外，第一金属过孔173Aa和第二金属过孔173Ab可具有在与布线过孔143的锥形形状相反的方向上的锥形形状。第一金属过孔173Aa和第二金属过孔173Ab还可电连接到第一导体图案层112a和/或第二导体图案层112b的接地图案以及布线层142和/或重新分布层182的接地图案，以用作接地平面。第一金属过孔173Aa的在堆叠方向(竖直方向)上的厚度可比第二金属过孔173Ab的在堆叠方向(竖直方向)上的厚度大。

背侧导体图案层172B可电连接到框架110的第一导体图案层112a和第二导体图案层112b，并且还可提供用于电连接金属中的电连接的垫，并因而可在封装模块100A安装在主板等上时提供信号连接路径。背侧导体图案层172B还可使半导体芯片160的连接垫162和一个或更多个电子组件120的电极重新分布。诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料可用作背侧导体图案层172B的材料。背侧导体图案层172B可根据设计执行各种功能。例如，背侧导体图案层172B可包括信号图案等，并且还可包括过孔垫、电连接金属垫等。

背侧导体过孔173B将形成在不同层中的背侧导体图案层172B和第二导体图案层112b电连接。背侧导体过孔173B也可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。背侧导体过孔173B也可以是被金属材料完全填充的填充型过孔，或者可以是被形成为金属材料仅沿着通路孔的壁形成的共形型过孔。此外，背侧导体过孔173B可具有在与布线过孔143的锥形形状相反的方向上形成的锥形形状，并且还可用作用于信号连接的过孔。

连接结构180可使半导体芯片160的连接垫162重新分布。此外，连接结构180可将半导体芯片160的连接垫162电连接到一个或更多个电子组件120。半导体芯片160的具有各种功能的数十至数百万个连接垫162可分别通过连接结构180重新分布。连接结构180包括：绝缘层181，设置在芯结构150和半导体芯片160的有效表面上；重新分布层182，设置在绝缘层181上；以及连接过孔183，贯穿绝缘层181并连接到重新分布层182。连接结构180可设计成具有比附图中示出的层数相对多的层数或相对少的层数。

绝缘材料可用作绝缘层181的材料。除了上述绝缘材料之外，还可使用诸如PID树脂的感光介电材料作为绝缘材料。例如，绝缘层181可以是感光介电层。例如，当绝缘层181具有感光特性时，绝缘层181可被形成为具有相对减小的厚度，并且连接过孔183的精细节距可更容易地实现。绝缘层181可以是包含绝缘树脂和无机填料的感光介电层。例如，当绝缘层181包括多个层时，多个层的材料可以是相同材料，并且可根据需要为不同材料。在绝缘层181被设置为多个层的情况下，所述层可根据工艺而一体化，并且它们之间的边界可以是不清楚的。

重新分布层182可用于将半导体芯片160的连接垫162和一个或更多个电子组件120的电极基本上重新分布。诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料可用作重新分布层182的材料。重新分布层182可根据层的设计而执行各种功能。例如，重新分布层182可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。在这种情况下，信号(S)图案包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如可包括数据信号图案等。接地(GND)图案和电力(PWR)图案可被形成为具有相同的图案。此外，重新分布层182可包括各种过孔垫、连接端子垫等。

连接过孔183将形成在不同层中的重新分布层182、连接垫162和布线层142彼此电连接，并因而在封装模块100A中形成电路径。连接过孔183可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。连接过孔183可以是被金属材料完全填充的填充型过孔，或者可以是被形成为金属材料沿着通路孔的壁形成的共形型过孔。此外，连接过孔183可具有在与布线过孔143的锥形形状的方向相同的方向上形成的锥形形状。连接过孔183可包括用于信号的过孔、用于接地和/或电力的过孔等。

第一钝化层191可以保护连接结构180的重新分布层182免受外部的物理化学损坏等。第一钝化层191包括绝缘树脂和无机填料，但是可不包括玻璃纤维。例如，第一钝化层191可以是ABF，但不限于此，并且可以是PID、阻焊剂(SR)等。第一钝化层191可具有分别使连接结构180的重新分布层182的至少一部分暴露的多个开口。镍(Ni)镀层/金(Au)镀层等可涂覆到重新分布层182的暴露表面。

第二钝化层192可保护背侧金属层172A和背侧导体图案层172B免受外部的物理化学损坏等。第二钝化层192可包括但不限于绝缘树脂和无机填料，但不包括玻璃纤维，例如，第二钝化层192可利用ABF形成。第二钝化层192可具有分别使背侧金属层172A和背侧导体图案层172B中的每个的至少一部分暴露的多个开口。背侧金属层172A和背侧导体图案层172B的暴露表面可用镍(Ni)/金(Au)等镀覆。

第一电连接金属194和第二电连接金属195可将封装模块100A物理连接和/或电连接到外部。例如，封装模块100A可通过第一电连接金属194和第二电连接金属195连接到另一封装件或印刷电路板。印刷电路板可以是电子装置的主板。第一电连接金属194和第二电连接金属195可利用低熔点的金属(例如，包括锡(Sn)的材料，更详细地，以焊料等为例)形成，但是其材料不受具体限制。第一电连接金属194和第二电连接金属195可以是焊盘、焊球、引脚等。第一电连接金属194和第二电连接金属195可分别通过多层或单层形成。在多层的情况下，第一电连接金属194和第二电连接金属195可包括铜柱和焊料。在单层的情况下，第一电连接金属194和第二电连接金属195可包括焊料或铜，但是其示例不限于此。第一电连接金属194和第二电连接金属195的数量、间距、布局类型等不受具体限制，并且本领域技术人员可根据设计规范而进行充分修改。

在第一电连接金属194和第二电连接金属195中的每者情况下，其至少一个设置在扇出区域中。扇出区域是指位于其中设置有半导体芯片160的区域外部的区域。扇出型封装件比扇入型封装件更可靠，允许实现多个I/O端子，并便于3D互连。与球栅阵列(BGA)封装件和栅格阵列(LGA)封装件相比，扇出型封装件可使封装厚度相对更薄并具有优异的成本竞争力。例如，封装模块100A可以是扇出型封装模块。

图11至图14是示意性地示出制造图9的封装模块的示例的工艺图。

参照图11，首先，通过覆铜层压板(CCL)等制备绝缘层111。然后，使用激光钻孔等在绝缘层111中形成通孔113h和第二贯穿孔110H。接下来，使用已知的镀覆工艺(诸如，加成工艺(AP)、半加成工艺(SAP)、改进的半加成工艺(MSAP)或封孔工艺等)，在绝缘层111的上表面和下表面上以及在通孔113h的内侧表面上形成第一导体图案层112a和第二导体图案层112b以及导体过孔113，在绝缘层111的上表面和下表面以及第二贯穿孔110H的内侧表面上形成第一金属层115。通过一系列工艺，形成框架110。

参照图12，使用带(未示出)等将一个或更多个电子组件120和虚设构件125设置在第二贯穿孔110H中，并且利用使用ABF等的绝缘材料130密封框架110、一个或更多个电子组件120和虚设构件125。可通过虚设构件125防止如上所述的绝缘材料130的起伏问题。接下来，使用ABF等在几乎没有起伏的基本上平坦的表面上形成绝缘层141，并且使用激光钻孔等形成贯穿绝缘层141的通路孔143h和贯穿绝缘材料130、虚设构件125和绝缘层141中的全部的第一贯穿孔150H。

之后，参照图13，通过上述镀覆工艺(诸如，AP、SAP、MSAP、封孔等)在绝缘层141上、在通路孔143h的内侧表面和第一贯穿孔150H的内侧表面上分别形成布线层142、布线过孔143和第二金属层155。通过一系列工艺形成布线构件140，从而形成芯结构150。然后，使用带(未示出)等将半导体芯片160设置在第一贯穿孔150H中，并且利用包封剂170包封芯结构150和半导体芯片160。

参照图14，接下来，通过PID涂覆和固化在芯结构150和半导体芯片160的有效表面上形成绝缘层181，通过光刻工艺形成光刻通路孔，然后通过上述镀覆工艺(诸如，AP、SAP、MSAP、封孔等)在绝缘层181上形成重新分布层182并在通路孔中形成连接过孔183。根据需要重复一系列工艺以形成连接结构180。接下来，通过上述镀覆工艺等形成背侧金属层172A、背侧导体图案层172B、第一金属过孔173Aa和第二金属过孔173Ab以及背侧导体过孔173B，此外，通过ABF层压等形成第一钝化层191和第二钝化层192，并且通过焊料等形成第一电连接金属194和第二电连接金属195，从而形成根据示例的封装模块100A。

另一方面，可从大尺寸的覆铜层压板(CCL)等开始以面板级执行上述一系列工艺。在这种情况下，可使用分割工艺制造多个封装模块100A，从而提高生产率。例如，根据示例的封装模块100A可以是面板级封装(PLP)模块。

其他构造的详细描述与以上参照图9和图10的描述基本上相同，因此将省略其详细描述。

图15是示意性地示出封装模块的另一示例的截面图。

参照图15，在根据另一示例的封装模块100B的情况下，芯结构150的框架110包括：第一绝缘层111a；第一导体图案层112a，以第一导体图案层112a的一个表面暴露的方式嵌在第一绝缘层111a中；第二导体图案层112b，设置在第一绝缘层111a的其中嵌有第一导体图案层112a的一侧的相对侧上；第二绝缘层111b，设置在第一绝缘层111a的其中嵌有第一导体图案层112a的一侧的相对侧上，并覆盖第二导体图案层112b；以及第三导体图案层112c，设置在第二绝缘层111b的其中嵌有第二导体图案层112b的一侧的相对侧上。第一导体图案层112a、第二导体图案层112b和第三导体图案层112c可电连接到连接垫162和电子组件120。第一导体图案层112a和第二导体图案层112b通过贯穿第一绝缘层111a的第一导体过孔113a连接，第二导体图案层112b和第三导体图案层112c通过贯穿第二绝缘层111b的第二导体过孔113b连接。这样，在框架110包括相对更多数量的导体图案层112a、112b和112c的情况下，可以进一步简化连接结构180的设计，因此可减少在形成连接结构180的工艺中发生的半导体芯片160的与良率相关的问题。

第一绝缘层111a和第二绝缘层111b的材料不受具体限制。例如，可使用绝缘材料。诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者这些树脂与无机填料的混合物或者这些树脂浸渍有芯材料(诸如，玻璃纤维等)以及无机填料的树脂(例如，半固化片树脂、ABF(Ajinomoto Build-up Film)树脂、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等)可用作绝缘材料。

第一导体图案层112a、第二导体图案层112b和第三导体图案层112c可用于将半导体芯片160的连接垫162和电子组件120的电极重新分布，并且可使框架110执行电连接构件的功能。第一导体图案层112a、第二导体图案层112b和第三导体图案层112c可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。第一导体图案层112a、第二导体图案层112b和第三导体图案层112c可根据相关层的设计执行各种功能。例如，第一导体图案层112a、第二导体图案层112b和第三导体图案层112c可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。接地(GND)图案和电力(PWR)图案可被形成为具有相同的图案。信号(S)图案包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如可包括数据信号图案等，此外可包括信号过孔垫、接地过孔垫等。

在第一导体图案层112a嵌在第一绝缘层111a中的情况下，由第一导体图案层112a的厚度产生的台阶可显著地减小，因此，连接结构180的绝缘距离可以是恒定的。例如，从连接结构180的重新分布层182到第一绝缘层111a的一个表面的距离与从连接结构180的重新分布层182到连接垫162的一个表面的距离之间的差可比第一导体图案层112a的厚度小。因此，可便于连接结构180的高密度布线设计。

第一导体图案层112a可凹入到第一绝缘层111a中。如上所述，例如，当第一导体图案层112a凹入到第一绝缘层111a中并因此第一绝缘层111a的一个表面和第一导体图案层112a的一个表面具有台阶时，可防止包封剂170的材料渗出并污染第一导体图案层112a。框架110的第二导体图案层112b可位于半导体芯片160的有效表面与无效表面之间。框架110可被形成为具有相当大的厚度，使得形成在框架110内部的第二导体图案层112b可设置在半导体芯片160的有效表面与无效表面之间的高度上。

第一导体图案层112a、第二导体图案层112b和第三导体图案层112c中的每个的厚度可比重新分布层182的厚度大。由于框架110可具有相当大的厚度，因此第一导体图案层112a、第二导体图案层112b和第三导体图案层112c也可被形成为具有与规格对应的相对大的尺寸。另一方面，重新分布层182可被形成为具有相对小的尺寸，以用于微电路的设计。

第一导体过孔113a和第二导体过孔113b将形成在不同层上的第一导体图案层112a、第二导体图案层112b和第三导体图案层112c电连接，以在框架110中形成电路径。第一导体过孔113a和第二导体过孔113b也可使用金属材料形成。第一导体过孔113a和第二导体过孔113b可以是被金属材料完全填充的填充型过孔，或者可以是金属材料沿着通路孔的内侧表面形成的共形型过孔，此外可具有在同一方向上的锥形形状。此外，当形成用于第一导体过孔113a的孔时，第一导体图案层112a的垫的一部分可用作止挡件。因此，第一导体过孔113a可具有下表面的宽度比上表面的宽度小的锥形形状，这在工艺方面可以是有利的。在这种情况下，第一导体过孔113a与第二导体图案层112b的垫图案可以一体化。此外，当形成用于第二导体过孔113b的孔时，第二导体图案层112b的垫的一部分可用作止挡件，因此第二导体过孔113b可具有下表面的宽度比上表面的宽度小的锥形形状，这在工艺方面可以是有利的。在这种情况下，第二导体过孔113b与第三导体图案层112c的垫图案可以一体化。

其他细节与以上参照图9至图14描述的细节基本上相同，并且将省略其详细描述。

图16是示意性地示出封装模块的另一示例的截面图。

参照图16，在根据另一示例的封装模块100C的情况下，芯结构150的框架110包括：第一绝缘层111a；第一导体图案层112a和第二导体图案层112b，设置在第一绝缘层111a的两个表面上；第二绝缘层111b和第三绝缘层111c，分别设置在第一绝缘层111a的两个表面上，以分别覆盖第一导体图案层112a和第二导体图案层112b；第三导体图案层112c，设置在第二绝缘层111b的其中嵌有第一导体图案层112a的一侧的相对侧上；以及第四导体图案层112d，设置在第三绝缘层111c的其中嵌有第二导体图案层112b的一侧的相对侧上。第一导体图案层112a、第二导体图案层112b、第三导体图案层112c和第四导体图案层112d可电连接到连接垫162和电子组件120。由于框架110包括相对更多数量的导体图案层112a、112b、112c和112d，因此可进一步简化连接结构180。第一导体图案层112a、第二导体图案层112b、第三导体图案层112c和第四导体图案层112d可通过分别穿过第一绝缘层111a、第二绝缘层111b和第三绝缘层111c的第一导体过孔113a、第二导体过孔113b和第三导体过孔113c电连接。

第一绝缘层111a可具有比第二绝缘层111b的厚度和第三绝缘层111c的厚度大的厚度。第一绝缘层111a可相对厚，以保持刚性，并且第二绝缘层111b和第三绝缘层111c可用于形成相对更多数量的第三导体图案层112c和第四导体图案层112d。类似地，穿过第一绝缘层111a的第一导体过孔113a的平均直径可比穿过第二绝缘层111b的第二导体过孔113b的平均直径和穿过第三绝缘层111c的第三导体过孔113c的平均直径大。第一导体过孔113a可具有圆柱形状或沙漏形状。第二导体过孔113b和第三导体过孔113c可具有在彼此相反的方向上的锥形形状。第一导体图案层112a、第二导体图案层112b、第三导体图案层112c和第四导体图案层112d中的每个的厚度可比重新分布层182中的每个的厚度大。

其他细节与以上参照图9至图15描述的细节基本上相同，并且将省略其详细描述。

如上所述，根据本公开中的示例，可提供一种封装模块，在所述封装模块中，即使当包括多个芯片和电子组件时也可实现纤薄化和小型化，可提高集成度，并且可防止诸如起伏或树脂渗出的问题。

本公开中的表述“共面”或“在同一高度上”意味着不仅包括位于完全相同的高度，而且还包括位于由磨削工艺等导致的大致相同的高度，例如，包括在工艺过程中发生微小误差的情况。

本公开中使用的表述“示例”并不意味着相同的实施例，而是为了强调和解释不同的独特特征而提供的。然而，上述示例不排除与其他示例的特征组合实现。例如，尽管在另一示例中未描述具体示例中的描述，但是除非另外地描述或与所述另一示例矛盾，否则具体示例中的描述可被理解为与所述另一示例相关的说明。

在本公开中“连接”的含义不仅包括直接连接，而且还包括间接连接。另外，术语“电连接”意味着包括物理连接和非物理连接二者的概念。此外，“第一”和“第二”的表述用于将一个组件与另一组件区分开，而不限制组件的顺序和/或重要性等。在一些情况下，在不脱离权利的范围的情况下，第一组件可被称为第二组件，并且类似地，第二组件也可被称为第一组件。

在本公开中，基于附图确定上部、下部、上侧、下侧、上表面、下表面等。例如，布线构件位于重新分布层的上方。然而，权利要求不限于此。此外，竖直方向意味着上述上下方向，水平方向意味着与竖直方向垂直的方向。在这种情况下，竖直截面意味着在竖直方向上切割成平面的情况，并且附图中示出的截面图是示例。此外，水平截面意味着在水平方向上切割成平面的情况，例如，附图中示出的平面图。

Claims (18)

1.一种封装模块，所述封装模块包括：

芯结构，包括虚设构件、设置在所述虚设构件周围的一个或更多个电子组件以及覆盖所述虚设构件和所述一个或更多个电子组件中的每个的至少一部分的绝缘材料，所述芯结构包括穿过所述虚设构件和所述绝缘材料的第一贯穿孔；

半导体芯片，设置在所述第一贯穿孔中，并且具有有效表面和与所述有效表面背对的无效表面，在所述有效表面上设置有连接垫；

包封剂，覆盖所述芯结构和所述半导体芯片中的每个的至少一部分，所述包封剂设置在所述第一贯穿孔的至少一部分中；以及

连接结构，设置在所述芯结构和所述半导体芯片的所述有效表面上，并且包括电连接到所述一个或更多个电子组件和所述连接垫的重新分布层。

2.根据权利要求1所述的封装模块，其中，所述虚设构件分别与所述一个或更多个电子组件和所述连接垫电绝缘。

3.根据权利要求1所述的封装模块，其中，所述虚设构件的内侧表面包括所述第一贯穿孔的内侧表面的一部分，

其中，所述虚设构件的所述内侧表面连续地围绕所述半导体芯片的侧表面。

4.根据权利要求1所述的封装模块，其中，所述虚设构件的面向所述连接结构的一个表面与所述一个或更多个电子组件的面向所述连接结构的一个表面共面。

5.根据权利要求1所述的封装模块，其中，所述芯结构还包括具有第二贯穿孔的框架；并且

所述虚设构件和所述一个或更多个电子组件在所述第二贯穿孔中并排地布置，并且所述绝缘材料覆盖所述框架的至少一部分并设置在所述第二贯穿孔的至少一部分中。

6.根据权利要求5所述的封装模块，其中，所述第一贯穿孔位于所述第二贯穿孔内侧。

7.根据权利要求6所述的封装模块，其中，所述芯结构还包括：第一金属层，设置在所述第二贯穿孔的内侧表面上；以及第二金属层，设置在所述第一贯穿孔的内侧表面上。

8.根据权利要求7所述的封装模块，其中，所述第一金属层和所述第二金属层分别延伸到所述框架的至少一个表面和所述绝缘材料的至少一个表面上，

其中，背侧金属层设置在所述包封剂的与所述包封剂的其上设置有所述连接结构的表面相对的表面上，并且

其中，所述背侧金属层通过贯穿所述包封剂和所述绝缘材料的第一金属过孔连接到所述第一金属层，并且通过贯穿所述包封剂的第二金属过孔连接到所述第二金属层。

9.根据权利要求8所述的封装模块，其中，所述第一金属过孔在堆叠方向上的厚度比所述第二金属过孔在所述堆叠方向上的厚度大。

10.根据权利要求5所述的封装模块，其中，所述框架还包括彼此电连接的多个导体图案层，并且

其中，所述多个导体图案层电连接到所述重新分布层。

11.根据权利要求10所述的封装模块，其中，背侧导体图案层设置在所述包封剂的与所述包封剂的其上设置有所述连接结构的表面相对的表面上，并且所述背侧导体图案层通过穿过所述包封剂和所述绝缘材料的背侧导体过孔电连接到所述多个导体图案层。

12.根据权利要求10所述的封装模块，其中，所述框架包括：

第一绝缘层；

第一导体图案层，以所述第一导体图案层的一个表面暴露的方式嵌在所述第一绝缘层中；

第二导体图案层，设置在所述第一绝缘层的其中嵌有所述第一导体图案层的一侧的相对侧上；

第二绝缘层，设置在所述第一绝缘层的其中嵌有所述第一导体图案层的所述一侧的相对侧上，所述第二绝缘层覆盖所述第二导体图案层；以及

第三导体图案层，设置在所述第二绝缘层的其中嵌有所述第二导体图案层的一侧的相对侧上，并且

所述多个导体图案层包括所述第一导体图案层、所述第二导体图案层和所述第三导体图案层。

13.根据权利要求10所述的封装模块，其中，所述框架包括：

第一绝缘层；

第一导体图案层和第二导体图案层，分别设置在所述第一绝缘层的两个表面上；

第二绝缘层和第三绝缘层，分别设置在所述第一绝缘层的两个表面上，以分别覆盖所述第一导体图案层和所述第二导体图案层；

第三导体图案层，设置在所述第二绝缘层的其中嵌有所述第一导体图案层的一侧的相对侧上；以及

第四导体图案层，设置在所述第三绝缘层的其中嵌有所述第二导体图案层的一侧的相对侧上，并且

所述多个导体图案层包括所述第一导体图案层、所述第二导体图案层、所述第三导体图案层和所述第四导体图案层。

14.根据权利要求1所述的封装模块，其中，所述芯结构还包括布线构件，所述布线构件布置在所述一个或更多个电子组件与所述连接结构之间，并且包括电连接到所述一个或更多个电子组件的布线层。

15.根据权利要求14所述的封装模块，其中，所述半导体芯片的所述有效表面在堆叠方向上位于比所述一个或更多个电子组件的与所述布线构件接触的表面低的高度上，使得所述一个或更多个电子组件的与所述布线构件接触的所述表面比所述半导体芯片的所述有效表面更靠近所述半导体芯片的所述无效表面。

16.根据权利要求14所述的封装模块，其中，所述一个或更多个电子组件包括电容器和电感器中的至少一者。

17.根据权利要求1所述的封装模块，其中，所述虚设构件的更靠近所述连接结构的下表面和所述半导体芯片的所述有效表面在堆叠方向上位于不同的高度。

18.根据权利要求1所述的封装模块，其中，所述虚设构件和所述半导体芯片彼此间隔开，并且

所述包封剂的至少一部分设置在所述虚设构件与所述半导体芯片之间的空间中。

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