CN111149203A - 电荷捕获结构中的空隙形成 - Google Patents
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Abstract
电子设备及形成所述电子设备的方法可包含供在各种电子系统及装置中使用的一或多个电荷捕获结构，其中每一电荷捕获结构包含在所述电荷捕获结构的电荷捕获区上的栅极与阻隔电介质之间的介电屏障。在各种实施例中，空隙位于所述电荷捕获区与其上安置有所述电荷捕获结构的区之间。在各种实施例中，使电荷捕获区与电荷捕获结构的半导体柱分隔开的隧道区可经布置使得所述隧道区及所述半导体柱为空隙的边界。揭示了额外设备、系统及方法。
Description
优先权申请案
本申请案主张2017年8月11日申请的序列号为15/675,265的美国申请案的优先权益，所述美国申请案的全文以引用的方式并入本文中。
背景技术
电子工业处于减小组件大小以及电力要求两者的恒定压力下，且具有改进存储器装置的操作的市场驱动需求。一种减小组件大小的方法为以三维(3D)配置制造装置。举例来说，存储器装置可经布置为竖直地在衬底上的存储器单元的堆叠。此类存储器单元可被实施为电荷捕获单元。对基于电荷捕获的存储器装置及其操作的改进可由存储器装置的设计及处理的发展解决。
附图说明
图1A为根据各种实施例的实例电荷捕获结构的横截面表示。
图1B为根据各种实施例的图1A的实例电荷捕获结构的空隙结构的实例的表示。
图2A为根据各种实施例的实例电荷捕获结构的横截面表示。
图2B为根据各种实施例的图2A的实例电荷捕获结构的空隙结构的实例的表示。
图3为根据各种实施例的三维存储器装置的存储器阵列的块架构及页地址映射的实例的示意图。
图4为根据各种实施例的存储器装置的竖直串中的多个电荷捕获结构的实例的横截面表示。
图5为根据各种实施例的存储器装置的竖直串中的多个电荷捕获结构的实例的横截面表示。
图6为根据各种实施例的形成电荷捕获结构的实例方法的特征的流程图。
图7为根据各种实施例的在堆叠中形成多个电荷捕获结构的实例方法的特征的流程图。
图8为根据各种实施例的在堆叠中形成多个电荷捕获结构的实例方法的特征的流程图。
图9A至9R为根据各种实施例绘示形成电荷捕获结构的实例方法的阶段的横截面图。
图10A至10D为根据各种实施例绘示形成电荷捕获结构的实例方法的阶段的横截面图。
图11为根据各种实施例的具有多个裸片的实例晶片的表示。
图12为根据各种实施例的实例系统的框图，所述实例系统包含用电荷捕获结构的阵列结构化为存储器单元的存储器。
具体实施方式
以下详细描述是指借助于实例绘示展示本发明的各种实施例的随附图式。以充足细节描述这些实施例以使得所属领域的一般技术人员实践这些及其它实施例。可利用其它实施例，且可对这些实施例进行结构、逻辑及电学改变。各种实施例未必相互排斥，这是因为一些实施例可与一或多个其它实施例组合以形成新实施例。因此，不应在限制性意义上看待以下详细描述。
如本文档中所使用的术语“水平”被定义为平行于衬底的常规平面或表面，例如在晶片或裸片下方的平面或表面，而不管衬底在任何时间点的实际定向。术语“竖直”是指垂直于如上文所定义的水平的方向。术语“晶片”及“衬底”在本文中通常用于是指集成电路形成于其上的任何结构，且还是指在集成电路制造的不同阶段期间的此类结构。晶片可包含多个裸片，集成电路相对于裸片的相应衬底安置在所述多个裸片中。
图1A为实例电荷捕获(charge trap；CT)结构101的实施例的横截面表示，所述电荷捕获结构可包含于各种电子设备中。此类设备可包含存储器阵列、存储器装置、集成电路，或包含用以存储电荷的一或多个单元的其它设备。CT结构101可包含半导体柱103、电荷捕获区105、隧道区107、介电阻隔区109、介电屏障110及栅极115。介电屏障110安置在介电阻隔区109与栅极115之间且使所述介电阻隔区与所述栅极分隔开。介电屏障110可与介电阻隔区109及电荷捕获区105以竖直布置安置，使得空隙位于其上安置有CT结构101的表面与介电屏障110、介电阻隔区109或电荷捕获区105中的一或多者之间的区中。结构中的空隙为所述结构的不具有固体材料且不具有液体材料的区。空隙可呈抽空区、气隙、充气区或类似构造的形式。结构中或结构之间的气隙为用空气填充的间隙或区。本文中，术语气隙可包含例如在间隙的形成期间封闭在所述间隙中的环境气体。
介电屏障110可与介电阻隔区109及电荷捕获区105以竖直布置安置，其中电荷捕获区105相对于介电阻隔区109竖直地凹进空隙120中。举例来说，电荷捕获区与其上安置有电荷捕获结构的区之间的距离可大于介电阻隔区与其上安置有电荷捕获结构的区之间的距离。在各种实施例中，介电阻隔区109可相对于介电屏障110及/或栅极115竖直地凹进空隙120中。举例来说，介电阻隔区与其上安置有电荷捕获结构的所述区之间的距离可大于介电屏障与其上安置有所述电荷捕获结构的所述区之间的距离。空隙120、介电阻隔区109及电荷捕获区105可被结构化以使得电荷捕获区105的竖直厚度与介电阻隔区109的竖直厚度的比率及空隙120的大小可经选择以在指定范围内获得与栅极115相关联的电容。
在各种实施例中，CT结构101与导电区113的布置可具有多个不同结构布置。CT结构101可通过存取晶体管与导电区113分隔开，所述存取晶体管可为与CT不同的晶体管结构，所述存取晶体管可以可操作方式充当传输门以提供导电区113至CT结构101的操作性耦合。CT结构101可通过多个此类存取晶体管与导电区113分隔开。在一些结构中，CT 101的半导体柱103可耦合至一或多个存取晶体管且集成于所述一或多个存取晶体管中，使得半导体柱103与导电区113的耦合是通过半导体柱103所集成至的存取晶体管的沟道获得。
介电屏障110的部分可在栅极115的底部表面下方竖直延伸为突起110-1，其可被称为鳍片110-1。鳍片110-1为介电屏障110的组件，其提供用以形成空隙120的机构且可保持在完整的CT结构101中。替代地，在形成至空隙120的结构边界的开口之后，鳍片110-1可被移除或明显地减少，使介电屏障110受限于完全在栅极115与介电阻隔区109之间的区。
电荷捕获结构101安置于导电区域113上方，所述导电区域位于衬底102上。在图1A中，空间展示在电荷捕获结构101的底部与导电区域113之间以指示电荷捕获结构101与导电区域113之间可能存在额外材料及/或集成电路结构，如上文所提到。隔离区或其它集成电路结构可使电荷捕获结构101的组件与导电区113分隔开。替代地，CT结构101可安置在导电区113上而无间距或耦合区，其中栅极115通过密封电介质122与导电区113分隔开。如上所指出，CT结构101可安置于导电区113上方，其中栅极115通过密封电介质122与存取晶体管分隔开，所述存取晶体管将CT结构101耦合至导电区113。
密封电介质122为CT结构101的用于在其中集成有CT结构101的电子设备的不同区域的处理期间密封空隙120的区，其中密封电介质122的部分保持在完整的结构中，继续以密封空隙120。空隙120可容纳于以隧道区107、电荷捕获区105、介电屏障110、密封电介质122为界的区及其上安置有CT结构101的区及/或导电区113内，其中密封电介质122安置在栅极115的部分上。通过未布置有鳍片110-1的CT结构101，作为空隙120的边界的朝向隧道区107的密封电介质122的范围可通过形成密封电介质122的工艺受限。图式未按比例绘制。此外，栅极115、半导体柱103及导电区113至设备的其它组件的电连接并未展示以集中于CT结构101，所述CT结构101集成于设备的其它组件中。
半导体柱103可用于传导电流，且栅极115可用于控制电荷在电荷存储区105中的存储。栅极115可为金属栅极。栅极115可包含金属与金属化合物的组合。栅极115为导电性的且可包含但不限于导电氮化钛及/或钨。举例来说，栅极115包含其上安置有钨区115-2的导电氮化钛区115-1。栅极115可被称作控制栅极，且介电阻隔区109可被称作控制电介质。半导体柱103可包含半导体材料，例如但不限于多晶硅(polycrystalline silicon)(多晶硅(poly silicon))。半导体柱103的半导体材料可具有比导电区113的多数载流子浓度小的多数载流子浓度，其中导电区域113被结构化为半导体区。多数载流子浓度的差可为基数10的幂的数量级。图1A中所展示的结构101的区可经布置为围绕中心区104的材料环。中心区104可为电介质。中心区104可为介电材料(例如但不限于介电氧化物)的区。中心区104中的介电氧化物的实例可包含但不限于氧化硅。
电荷捕获区105通过隧道区107与半导体柱103分隔开。电荷捕获区105可为可存储来自半导体柱103的电荷的介电材料。电荷捕获区105可为介电氮化物区，例如包含介电氮化硅的区。电荷捕获区105的其它介电材料可用于捕获电荷。隧道区107可被构造为经改造区以满足选定准则，例如但不限于等效氧化物厚度(equivalent oxide thickness；EOT)。EOT量化隧道区107的电学性质，例如就代表性实体厚度来说为电介质的电容。举例来说，EOT可被定义为理论SiO2层的厚度，忽略漏电流及可靠性考虑因素，所述厚度应为具有与给定电介质(穿隧区107)相同的电容密度所需。隧道区107可包含氧化物及氮化物。隧道区可包含高κ电介质，其中κ为介电常数。高κ电介质为具有比二氧化硅的介电常数大的介电常数的电介质。
隧道区107可包含一组介电屏障。图1A中的实例展示隧道区107为三区隧道屏障。三区隧道屏障可经布置为介电氧化物区，继之以介电氮化物区，继之以另一介电氧化物区。替代地，隧道区107可为两区隧道屏障或一区隧道屏障。此外，隧道区107可具有四个或更多个区，其中材料的选择及厚度取决于具有给定厚度以作为至电荷捕获区105的穿隧区来执行的材料的能力。
介电阻隔区109邻近于电荷捕获区105且接触所述电荷捕获区而安置。介电阻隔区109提供用以阻挡电荷从电荷捕获区105流动至栅极115的机构。介电阻隔区109可为氧化物或例如在隧道区107中使用的其它电介质。栅极115安置在介电阻隔区109上，但通过在介电阻隔区109与栅极115之间的介电屏障110与介电阻隔区109分隔开，其中介电屏障110的材料与介电阻隔区109的材料不同。
在介电阻隔区109与栅极115之间结构化为薄区的介电屏障110实现增强的穿隧屏障，所述增强的穿隧屏障防止电子穿过介电阻隔区109从栅极115进入电荷捕获区105的反向穿隧，由此可将操作性擦除饱和限于小的正阈值电压(Vt)电平或小的负阈值电压电平。介电屏障110在介电阻隔区109与栅极115之间可具有在约15埃至约50埃的范围内的厚度。对介电屏障110的材料的选择可基于CT结构101的制造。举例来说，在通过材料从区域至将变成CT结构101的侧面的移除而形成包含空隙120的CT结构101的一种工艺中，介电屏障110的材料可经选择以使得介电屏障110的材料在从CT结构101的侧面移除材料中所使用的处理化学物质及温度下阻止移除。介电屏障110的材料可充当掩模以防止在形成类似于CT结构101的CT结构中的此类移除处理中移除介电阻隔区109。
介电屏障110可被实现为AlOx区或具有比AlOx更高的介电常数的介电区。(术语ABx的使用指示不限于AB化合物的特定化学计量的AB材料。)介电屏障110可具有低于所述氧化铝的电子亲和力。介电屏障110可包含以下中的一或多者：氧化铝；氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。可使用的膜的实例包含基于HfO2及/或ZrO2的材料，以及与例如AlOx、SiO2、TiO2、GaOx、NbOx及Ta2O5的其它材料的混合物。此类材料可能不受限于特定化学计量。其它高κ电介质可用于介电屏障110。
图1B为图1A的CT 101的绘示，其中密封电介质122在朝向隧道区107的方向上受到限制，从而定义空隙120的边界。密封电介质122可通过密封工艺形成，所述密封工艺可使用等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)或其它消耗工艺实施。在此类消耗工艺中，大部分密封电介质形成于通路的开口处，其中密封电介质的材料沿通路的表面在通路中减少。沿通路安置的范围取决于多个因素，包含通路的开口的区域。如图1B中所示，密封电介质122可在栅极115下方的区中终止，产生两个空隙。空隙120-1在栅极115下，且空隙120在介电阻隔区109及电荷捕获区105下。在介电屏障110的鳍片110-1被移除的CT结构110中，空隙120-1及120一起形成更大空隙。
图2A为实例CT结构201的实施例的横截面表示，所述CT结构201可包含于各种电子设备中。此类设备可包含存储器阵列、存储器装置、集成电路，或包含用以存储电荷的一或多个单元的其它设备。CT结构201可包含半导体柱203、电荷捕获区205、隧道区207、介电阻隔区209、介电屏障210及栅极215，其中空隙220位于其上安置有CT结构201的表面与介电屏障210、介电阻隔区209、电荷捕获区205或隧道区207中的一或多者之间的区中。CT结构201可用隧道区207及半导体柱203结构化，所述隧道区为空隙220的边界的部分，且所述半导体柱经布置为空隙220的边界的竖直边界。介电屏障210安置在介电阻隔区209与栅极215之间且使所述介电阻隔区与所述栅极分隔开，且可与介电阻隔区209、电荷捕获区205及隧道区207以竖直布置安置，其中与半导体柱203一起布置的介电阻隔区209、电荷捕获区205及隧道区207可经布置为空隙220的边界。介电屏障210以及介电阻隔区209及电荷捕获区205可经布置为空隙220的边界。
在各种实施例中，CT结构201与导电区213的布置可具有多个不同结构布置。CT结构201可通过存取晶体管与导电区113分隔开，所述存取晶体管可为与CT不同的晶体管结构，其可以可操作方式充当传输门以提供导电区213至CT结构201的操作性耦合。CT结构201可通过多个此类存取晶体管与导电区213分隔开。在一些结构中，CT 201的半导体柱203可耦合至一或多个存取晶体管且集成于所述一或多个存取晶体管中，使得半导体柱203与导电区213的耦合是通过半导体柱203所集成至的存取晶体管的沟道获得。
介电屏障210的部分可在栅极215的底部表面下方竖直延伸为鳍片210-1。鳍片210-1为介电屏障210的组件，其提供用以形成空隙220的机构且可保持在完整的CT结构201中。替代地，在形成至空隙220的结构边界的开口之后，鳍片210-1可被移除或明显地减少，使介电屏障210大致上受限于完全在栅极215与介电阻隔区209之间的区。
电荷捕获结构201安置于导电区域213上方，所述导电区域位于衬底202上。在图2A中，空间展示在电荷捕获结构201的底部与导电区域213之间以指示电荷捕获结构201与导电区域213之间可能存在额外材料及/或集成电路结构，如上文所提到。隔离区或其它集成电路结构可使电荷捕获结构201的组件与导电区213分隔开。替代地，CT结构201可安置在导电区213上而无间距或耦合区，其中栅极215通过密封电介质222与导电区213分隔开。如上所指出，CT结构201可安置于导电区213上方，其中栅极215通过密封电介质222与存取晶体管分隔开，所述存取晶体管将CT结构201耦合至导电区213。
密封电介质222为CT结构201的用于在其中集成有CT结构201的电子设备的不同区域的处理期间密封空隙220的区，其中密封电介质222的部分保持在完整的结构中，继续以密封空隙220。空隙220可容纳于以半导体柱203为界及以隧道区207、电荷捕获区205、介电屏障210、密封电介质222为界的区及其上安置有CT结构201的区及/或导电区213内，其中密封电介质222安置在栅极215的部分上。通过未布置有鳍片210-1的CT结构201，作为空隙220的边界的朝向半导体柱203的密封电介质222的范围可通过形成密封电介质222的工艺受限。此外，栅极215、半导体柱203及导电区213至设备的其它组件的电连接并未展示以集中于CT结构201，所述CT结构201集成于设备的其它组件中。
半导体柱203可用于传导电流，且栅极215可用于控制电荷在电荷存储区205中的存储。栅极215可为金属栅极。栅极215可包含金属与金属化合物的组合。栅极215为导电性的且可包含但不限于导电氮化钛及/或钨。举例来说，栅极215可包含其上安置有钨区215-2的导电氮化钛区215-1。半导体柱203可包含但不限于多晶硅(polycrystalline silicon)(多晶硅(poly silicon))。半导体柱203的半导体材料可具有比导电区213的多数载流子浓度小的多数载流子浓度，其中导电区域213被结构化为半导体区。多数载流子浓度的差可为基数10的幂的数量级。
与CT结构201相关联的半导体柱203可被视为具有两个区段。一个区段邻接于隧道区207且接触所述隧道区，且另一区段邻接于空隙220且为所述空隙的边界。半导体柱203可包含在以空隙220为界的半导体柱203的区223中比在以隧道区207为界的半导体柱203的区中更高的载流子掺杂水平。区223中的较高掺杂水平可相对于以隧道区207为界的半导体柱203的载流子浓度沿半导体柱203的竖直长度作为梯度分布。相对于沿以隧道区207为界的半导体柱203的掺杂，此梯度可通过过量多数载流子浓度实现，在利用隧道区207的半导体柱203的边界的开始处接近零。此掺杂剂梯度可增强对半导体柱203上的栅极215的控制。较高载流子掺杂水平可为n型掺杂。替代地，在CT结构201的不同部分中的半导体掺杂为p型的情况下，较高载流子掺杂水平可为p型掺杂。电荷捕获结构201可经布置为以竖直堆叠布置的多个大致上相同结构化的电荷捕获结构中的一者，使得通过相邻电荷捕获结构之间的半导体柱203的区中的较高载流子掺杂水平，一个电荷捕获结构的隧道区通过空隙与所述竖直堆叠中的相邻电荷捕获结构的隧道区分隔开。
图2A中所展示的结构201的区可经布置为围绕中心区204的材料环。中心区204可为电介质。中心区204可为介电材料(例如但不限于介电氧化物)的区。中心区204中的介电氧化物的实例可包含但不限于氧化硅。
电荷捕获区205通过隧道区207与半导体柱203分隔开。电荷捕获区205可为可存储来自半导体柱203的电荷的介电材料。电荷捕获区205可为介电氮化物区，例如包含介电氮化硅的区。电荷捕获区205的其它介电材料可用于捕获电荷。隧道区207可被构造为经改造区以满足选定准则，例如但不限于等效氧化物厚度(EOT)。隧道区207可包含氧化物及氮化物。隧道区207可包含一组介电屏障。图2A中的实例展示隧道区207为三区隧道屏障。三区隧道屏障可经布置为介电氧化物区，继之以介电氮化物区，继之以另一介电氧化物区。替代地，隧道区207可为两区隧道屏障或一区隧道屏障。此外，隧道区207可具有四个或更多个区，其中材料的选择及厚度取决于具有给定厚度以作为至电荷捕获区205的穿隧区来执行的材料的能力。
介电阻隔区209邻近于电荷捕获区205且接触所述电荷捕获区而安置。介电阻隔区209提供用以阻挡电荷从电荷捕获区205流动至栅极215的机构。介电阻隔区209可为氧化物或例如在隧道区207中使用的其它电介质。栅极215安置在介电阻隔区209上，但通过在介电阻隔区209与栅极215之间的介电屏障210与介电阻隔区209分隔开，其中介电屏障210的材料与介电阻隔区209的材料不同。
介电屏障210在介电阻隔区209与栅极215之间可具有在约15埃至约50埃的范围内的厚度。对介电屏障210的材料的选择可基于CT结构201的制造。举例来说，在通过材料从区域至将变成CT结构201的侧面的移除而形成包含空隙220的CT结构201的一种工艺中，介电屏障210的材料可经选择以使得介电屏障210的材料在从CT结构201的侧面移除材料中所使用的处理化学物质及温度下阻止移除。介电屏障210可包含与介电阻隔区209的材料不同的介电材料，使得介电屏障210的介电材料能够耐受用于形成栅极215及移除电荷捕获区205及介电阻隔区209的部分以形成空隙220的材料处理。介电屏障210的材料可充当掩模以防止在形成类似于CT结构201的CT结构中的此类移除处理中移除介电阻隔区209。
介电屏障210可被实现为AlOx区或具有比AlOx更高的介电常数κ的介电区。介电屏障210可具有低于所述氧化铝的电子亲和力。介电屏障210可包含以下中的一或多者：氧化铝；氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。可使用的膜的实例包含基于HfO2及/或ZrO2的材料，以及与例如AlOx、SiO2、TiO2、GaOx、NbOx及Ta2O5的其它材料的混合物。此类材料可能不受限于特定化学计量。其它高κ电介质可用于介电屏障210。
图2B为图2A中的CT 201的绘示，其中密封电介质222在朝向半导体柱203的方向上受到限制，从而定义空隙220的边界。密封电介质222可通过密封工艺形成，所述密封工艺可使用等离子体增强型化学气相沉积(PECVD)或其它消耗工艺实施。在此类消耗工艺中，大部分密封电介质形成于通路的开口处，其中密封电介质的材料沿通路的表面在通路中减少。沿通路安置的范围取决于多个因素，包含通路的开口的区域。如图2B中所示，密封电介质222可在栅极215下方的区中终止，产生两个空隙。空隙220-1在栅极215下，且空隙220在介电阻隔区209、电荷捕获区105及隧道区207下。在介电屏障210的鳍片210-1被移除的CT结构210中，空隙220-1及220一起形成更大空隙。
在各种实施例中，存储器装置可被结构化为存储器结构，其中用以存储电荷的存储器单元以不同阶层布置在3D结构中。举例来说，存储器装置可包含3D NAND堆叠，其中可布置类似于CT结构101或CT结构201的存储器单元。NAND阵列架构可经布置为存储器(例如存储器单元)的阵列，所述存储器阵列经布置使得所述阵列中的存储器以逻辑行耦合至存取线。存取线可为字线。阵列中的存储器可在例如源极线及数据线的共同区之间串联耦合至一起。数据线可为位线。
3D NAND堆叠可通过例如介电屏障110或介电屏障210的介电屏障使用所选介电屏障的材料实施，从而允许处理以3D NAND堆叠布置的CT结构之间的空隙。在3DNAND堆叠中的CT单元内，每一此类CT单元的栅极可在一种工艺中形成，所述栅极可耦合至例如字线的存取线或形成为所述存取线的部分，在所述工艺中，具有例如氮化硅的材料的最初形成的区被移除且由堆叠中的竖直串中的多个CT小区中的导电栅极替代。此类栅极可被称为替代栅极。
图3为3D存储器装置300的存储器阵列312的块架构及页地址映射的实例的实施例的示意图。存储器装置300可以3D NAND存储器装置300的形式实现。存储器装置300可包含电荷存储装置301的多个竖直串311。在图3中所示的Z方向上，电荷存储装置的每一串311可包括彼此堆叠的多个存储装置301，其中每一电荷存储装置301对应于多个阶层中的一者。举例来说，如图3中所示，三十二个电荷存储装置以串的形式彼此堆叠，其中每一电荷存储装置301对应于被展示为阶层0至阶层31的三十二个阶层中的一者。存储装置及在Z方向上的阶层的数目不限于三十二。相应串311中的电荷存储装置301可共享共同沟道区，例如形成于半导体材料(例如多晶硅)的相应柱中的沟道区，电荷存储装置的串在所述沟道区周围形成。所述柱可为多晶硅、单晶硅或晶体管可制造于其中的其它半导体结构。
在图3中所示的X方向上，十六组串可包括共享三十二个存取线CG的八个串。存取线CG中的每一者可耦合(例如电力地或另外以可操作方式连接)对应于所述八个串中的对应一者的每一串311中的相应阶层的电荷存储装置301。当每一电荷存储装置包括能够存储多位信息的多阶单元时，通过同一存取线CG耦合(且因此对应于同一阶层)的电荷存储装置301可逻辑上分组成例如两个页，例如P0/P32、P1/P33、P2/P34等等。存储器装置300可经布置以操作每一电荷存储装置作为四阶单元。页地址映射在同一阶层中水平向上计数。
在图3中所示的Y方向上，八组串可包括耦合至八个数据线(BL)中的对应一者的十六个串。在此实例中关于SGS的结构为一个板394，其将16个柱串连接在一起，且关于CG的结构为一个板393，其将16个柱串连接在一起。SGD由一个柱串分隔开。串、阶层、存取线、数据线、每一方向上的多组串及/或页的数目可大于或小于图3中所示的那些。
竖直串311可包含具有沿每一竖直串布置的多个电荷存储装置301的半导体材料的柱。每一电荷存储装置301可包含：电荷捕获区，其通过隧道区与相应竖直串的柱分隔开；介电阻隔区，其在所述电荷捕获区上；栅极，其在所述介电阻隔区上以控制电荷在电荷存储区域中的存储，所述栅极耦合至存取线；及介电屏障，其在所述介电阻隔区与所述栅极之间，所述介电屏障具有位于所述介电屏障、所述介电阻隔区、所述电荷捕获区或电荷存储装置301及相邻电荷存储装置301的隧道区中的一或多者之间的空隙。在一布置中，电荷存储装置301可用其电荷捕获区及其穿隧区结构化，所述电荷捕获区相对于其介电阻隔区竖直地凹进空隙中，所述穿隧区经布置为所述空隙的边界的竖直边界。在另一布置中，电荷存储装置301可用其隧道区及其沟道结构化，所述隧道区为空隙的上部边界的部分，所述沟道经布置为所述空隙的边界的竖直边界。电荷存储装置301的多个其它结构可通过经布置为与电荷存储装置301相关联的空隙的竖直边界的其介电屏障、介电阻隔区、电荷捕获区、隧道区及沟道中的不同者或组合来实现。
在被结构化为半导体材料的柱的沟道对于串311中的所有电荷存储装置301来说为共同的各种实施例中，共同沟道可包含在以空隙为界的相邻电荷存储装置301之间的沟道的区中比在以每一电荷存储装置301的隧道区为界的共同沟道的区中更高的载流子掺杂水平。较高载流子掺杂水平可作为相邻电荷存储装置301之间的掺杂梯度实现。掺杂梯度可包含沿相邻电荷存储装置301之间的共同沟道横跨所述共同沟道的梯度。每一电荷存储装置301的栅极可耦合至对应于相应电荷存储装置301的存储器阵列312中的位置的存取线CG或与所述存取线集成。电荷存储装置301可以类似于与图1A、1B、2A及2B相关联的CT结构的方式实现。
电荷存储装置301的组件可通过从多个不同参数选择性质而实施。电荷存储装置301的介电屏障可包含以下中的一或多者：氧化铝；氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。其它高κ电介质可用于介电屏障。介电屏障从介电阻隔区到电荷存储装置301的栅极可具有在约15埃至约50埃的范围内的厚度。
电荷存储装置301的隧道区可被实施为三区隧道屏障。此三区隧道屏障可被实施为介电氧化物区，继之以介电氮化物区，继之以另一介电氧化物区。电荷存储装置301的隧道区可被实施为除了三区以外的多区屏障。此多区屏障可经实施使得材料的选择及厚度取决于具有给定厚度以执行至电荷存储装置301的电荷捕获区的穿隧区的材料的能力。电荷存储装置301的栅极可被实施为金属栅极或包含金属及金属化合物的组合的栅极。串311中的电荷存储装置301的沟道可被实施为多晶硅沟道。
图4为存储器装置400的竖直串411中的多个CT结构(例如CT结构401-1、401-2及401-3)的实施例的横截面表示。竖直串411可为3D存储器的存储器阵列的多个串中的一者。图3中展示具有多个竖直串的3D存储器装置的实例。具有多个竖直串的其它3D存储器装置可用类似于图1A或1B的CT结构101的CT存储器单元结构化。3D存储器装置中的其它竖直串可类似于竖直串411结构化，通过不同组电连接布置。
竖直串411包含耦合至及CT结构401-1、401-2及401-3的部分的半导体材料的柱403。存储器装置400不限于竖直串中的三个CT结构。图4展示三个CT结构以集中于沿竖直串411或作为所述竖直串的部分以竖直堆叠406布置的CT结构的架构。竖直串411取决于存储器装置400的存储器大小或关于存储器装置400的架构的其它因素可包含多于三个CT结构，例如耦合至竖直串411的柱403的8个、16个、32个、64个或其它数目个CT结构。每一CT结构可经布置为一串存储器单元，其中每一CT结构处于与所述串中的另一CT结构不同的竖直水平面，每一竖直水平面为存储器装置的存储器阵列的阶层。
堆叠406可由底座416支撑。在图4中，空间展示在堆叠406的底部与底座416之间以指示底座416与堆叠406之间可能存在额外材料及/或集成电路结构。在不同应用中，此类额外集成材料可包含例如源极侧选择晶体管材料。底座416可包含衬底402上的导电区413。取决于存储器装置400的架构，导电区413可为源极区。导电区413可包含半导体材料。半导体材料可包含但不限于单晶硅或多晶硅。衬底402可为半导体衬底或具有半导体材料及绝缘材料的组合的衬底。
CT结构401-1沿竖直串411布置为第一电荷捕获结构，电荷捕获结构401-2及401-3以竖直堆叠406布置在所述CT结构401-1上方，其中电荷捕获结构401-2及401-3中的每一者安置于竖直堆叠406的另一CT结构上方。半导体材料的柱403分别布置为用于CT结构401-1、401-2及401-3的柱403-1、403-2及403-3。CT结构401-1、401-2及401-3中的每一者分别包含邻近且接触其相应沟道403-1、403-2及403-3的隧道区407-1、407-2及407-3。第一CT结构401-1的隧道区407-1可沿与串411相关联的半导体材料的柱403延伸且可延伸穿过其它CT结构401-2及401-3作为每一相应CT结构401-2及401-3的隧道区407-2及407-3。
隧道区407-1、407-2及407-3中的每一者可被实施为一组隧道屏障。举例来说，隧道区407-1、407-2及407-3中的每一者可被实施为三区隧道屏障。此三区隧道屏障可被实施为介电氧化物区，继之以介电氮化物区，继之以另一介电氧化物区。隧道区407-1、407-2及407-3中的每一者可被实施为两区隧道屏障。隧道区407-1、407-2及407-3中的每一者可被实施为一区隧道屏障。此外，隧道区407-1、407-2及407-3中的每一者可具有四个或更多个区，其中材料的选择及这些隧道区的厚度取决于具有给定厚度以作为穿隧区来执行的材料的能力。
CT结构401-1、401-2及401-3中的每一者分别包含邻近且接触其相应隧道区407-1、407-2及407-3的电荷捕获区405-1、405-2及405-3。电荷捕获区405-1、405-2及405-3中的每一者可为可分别存储来自沟道403-1、403-2及403-3的电荷的介电材料。电荷捕获区405-1、405-2及405-3可被实现为介电氮化物区，例如包含介电氮化硅的区。电荷捕获区405-1、405-2及405-3的其它介电材料可用于捕获电荷。CT结构401-1、401-2及401-3中的每一者分别包含邻近且接触其相应电荷捕获区405-1、405-2及405-3的介电阻隔区409-1、409-2及409-3。
CT结构401-1、401-2及401-3中的每一者分别包含介电屏障410-1、410-2及410-3以及栅极415-1、415-2及415-3，其中每一介电屏障410-1、410-2及410-3安置在其相应CT结构401-1、401-2及401-3的介电阻隔区409-1、409-2及409-3与栅极415-1、415-2及415-3之间。介电屏障410-1、410-2及410-3中的每一者可使用所选介电屏障的材料实施，从而允许处理以与串411相关联的3D堆叠406布置的CT结构401-1、401-2及401-3之间的空隙。3D堆叠406可被实现为3D NAND堆叠406。介电屏障410-1、410-2及410-3中的每一者可包含氧化铝或具有比氧化铝的介电常数大的介电常数的电介质。介电屏障410-1、410-2及410-3中的每一者可包含以下中的一或多者：氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。其它高κ电介质可用于介电屏障410-1、410-2及410-3中的每一者。
CT结构401-3、401-2及401-1可分别通过空隙420-3、420-2及420-1与相邻CT结构分隔开。CT结构的电荷捕获区及介电阻隔区可通过相关联空隙与竖直堆叠中的相邻CT结构的电荷捕获区及介电阻隔区分隔开。每一CT结构的介电屏障可经布置具有相应CT结构的电荷捕获区及介电阻隔区，使得相应CT结构的电荷捕获区相对于介电阻隔区竖直地凹进空隙中。相应CT结构的介电阻隔区可相对于相应CT结构的介电屏障及/或栅极竖直地凹进空隙中。
空隙420-3在CT结构401-3与401-2之间。空隙420-3可包含为空隙420-3的边界的CT结构401-3的介电屏障410-3、介电阻隔区409-3或电荷捕获区405-3中的一或多者及CT结构401-2的介电屏障410-2、介电阻隔区409-2或电荷捕获区405-2中的一或多者。CT结构401-3的隧道区420-3的材料延伸至CT结构401-2的隧道区420-2且为空隙420-3提供竖直边界。在各种实施例中，CT结构401-3及401-2的介电屏障410-3及410-2中的一者或两者可能分别靠近其相应栅极415-3及415-2的边缘终止，使得CT结构401-3及401-2不包含图4中展示的介电屏障410-3及410-2的鳍片结构。(参见关于图1A及1B的CT结构101的对鳍片结构的论述。)CT结构401-3的电荷捕获区405-3可通过空隙420-3与竖直堆叠406中的相邻CT结构401-2的电荷捕获区405-2分隔开。CT结构401-3的电荷捕获区405-3及介电阻隔区409-3可通过空隙420-3与竖直堆叠406中的相邻CT结构401-2的电荷捕获区405-2及介电阻隔区409-2分隔开。CT结构401-3的介电屏障410-3可经布置具有电荷捕获区405-3及介电阻隔区409-3，其中电荷捕获区405-3相对于介电阻隔区409-3竖直地凹进空隙420-3中。介电阻隔区409-3可相对于介电屏障410-3及/或栅极415-3竖直地凹进空隙420-3中。CT结构401-2的介电屏障410-2可经布置具有电荷捕获区405-2及介电阻隔区409-2，其中电荷捕获区405-2相对于介电阻隔区409-2竖直地凹进空隙420-3中。介电阻隔区409-2可相对于介电屏障410-2及/或栅极415-2竖直地凹进空隙420-3中。
空隙420-2在CT结构401-2与401-1之间。空隙420-2可包含为空隙420-2的边界的CT结构401-2的介电屏障410-2、介电阻隔区409-2或电荷捕获区405-2中的一或多者及CT结构401-2的介电屏障410-2、介电阻隔区409-2或电荷捕获区405-2中的一或多者。CT结构401-2的隧道区420-2的材料延伸至CT结构401-1的隧道区420-1且为空隙420-2提供竖直边界。在各种实施例中，CT结构401-2及401-1的介电屏障410-2及410-1中的一者或两者可能分别靠近其相应栅极415-2及415-1的边缘终止，使得CT结构401-2及401-1不包含图4中展示的介电屏障410-2及410-1的鳍片结构。(参见关于图1A及1B的CT结构101的对鳍片结构的论述。)CT结构401-2的电荷捕获区405-2可通过空隙420-2与竖直堆叠406中的相邻CT结构401-1的电荷捕获区405-1分隔开。CT结构401-2的电荷捕获区405-2及介电阻隔区409-2可通过空隙420-2与竖直堆叠406中的相邻CT结构401-1的电荷捕获区405-1及介电阻隔区409-1分隔开。CT结构401-2的介电屏障410-2可经布置具有电荷捕获区405-2及介电阻隔区409-2，使得电荷捕获区405-2相对于介电阻隔区409-2竖直地凹进空隙420-2中。介电阻隔区409-2可相对于介电屏障410-2及/或栅极415-2竖直地凹进空隙420-2中。CT结构401-1的介电屏障410-1可经布置具有电荷捕获区405-1及介电阻隔区409-1，使得电荷捕获区405-1相对于介电阻隔区409-1竖直地凹进空隙420-2中。介电阻隔区409-1可相对于介电屏障410-1及/或栅极415-1竖直地凹进空隙420-2中。
空隙420-1在CT结构401-1与其上安置有堆叠406的表面之间。空隙420-1可包含以下中的一或多者：介电屏障410-1、介电阻隔区409-1，或CT结构401-1的电荷捕获区405-1及其上安置有堆叠406作为空隙420-1的边界的表面。CT结构401-1的隧道区420-1的材料可延伸至其上安置有堆叠406的表面且可为空隙420-1提供竖直边界。在各种实施例中，介电屏障410-1CT结构401-1中的两者中的一者可靠近栅极415-1的边缘终止，使得CT结构401-1并不包含图4中展示的介电屏障410-1的鳍片结构。(参见关于图1A及1B的CT结构101的对鳍片结构的论述。)CT结构401-1的电荷捕获区405-1可通过空隙420-1与其上安置有堆叠406的表面分隔开。CT结构401-1的电荷捕获区405-1及介电阻隔区409-1可通过空隙420-1与其上安置有堆叠406的表面分隔开。CT结构401-1的介电屏障410-1可经布置具有电荷捕获区405-1及介电阻隔区409-1，使得电荷捕获区405-1相对于介电阻隔区409-1竖直地凹进空隙420-1中。介电阻隔区409-1可相对于介电屏障410-1及/或栅极415-1竖直地凹进空隙420-1中。
空隙420-1、420-2及420-3中的每一者可分别由介电区422-1、422-2及422-3密封。介电区422-1、422-2及422-3可分别为空隙420-1、420-2及420-3的边界的部分。介电区422-1可位于其上安置有堆叠406的表面上，所述表面可为导电区413，且所述介电区可延伸至CT结构401-1的栅极415-1的部分且可位于所述部分上。介电区422-2可位于CT结构401-2的栅极415-2的部分上且可延伸至CT结构401-1的栅极415-1的部分且位于所述部分上。介电区422-3可位于CT 401-3的栅极415-3的部分上且可延伸至CT结构401-2的栅极415-2的部分且位于所述部分上。在各种实施例中，介电区422-1、422-2及422-3中的一或多者可沿相邻CT结构的栅极且在所述栅极之间终止，其中在此类情况下，可布置实际上两个空隙。空隙420-1、420-2及420-3中的每一者分别为与此端子相关联的空隙中的一者，且与介电区422-3、422-2及422-1中的每一者相关联的另一有效空隙为相邻CT结构401-3、401-2、401-1的栅极与其上安置有堆叠406的表面之间的空隙。此类密封介电区422-1、422-2及422-3可类似于关于图1A及1B所论述的密封介电区实现。
存储器装置400的串411的柱403可被结构化为掺杂半导体中空沟道。中空沟道意指3-D沟道的中心中的区可由与所述沟道的材料不同的材料填充。柱403可包含多晶硅作为包围电介质404的中空沟道。图4中所展示的结构400的区可经布置为围绕中心区404的材料环。柱403可以可操作方式在导电区413与耦合至柱403的导电数据线之间传导电流。此类导电数据线可通过存取晶体管耦合至柱403。在各种3D存储器架构中，导电区413及耦合至柱403的导电数据线的此类布置可考虑到导电区413为源极区且导电数据线为数据线。电流可受沿串411存储在CT结构401-1、401-2及401-3中的电荷影响，其中存储电荷通过CT结构401-1、401-2及401-3的栅极415-1、415-2及415-3控制。栅极415-1、415-2及415-3可并入于存储器装置400的存储器阵列的存取线中。存取线可为字线。
空隙420-1、420-2及430-3提供用以解决电荷捕获区之间的耦合及与常规存储器阵列相关联的存取线至存取线RC(电阻与电容的乘积)问题的机构。如关于图4所论述，空隙420-1、420-2以及430-3及电荷捕获区405-1、405-2及405-3的间距提供隔离以限制此类耦合及RC问题。CT结构401-1、401-2及401-3之间的空隙布置允许例如3DNAND的3D存储器结构的阶层间距从65nm至60nm的当前值缩放至约30nm。类似于存储器装置400，结构设计及相关联处理使用替代栅极处理实现3D NAND的竖直缩放的工具容量的较少阶层沉积。类似于存储器装置400的存储器的相邻CT结构之间的电荷捕获区的间距通过相邻CT结构之间的连续电荷捕获区避免或最小化在小栅极至栅极间距的相邻CT结构之间发生的捕获电荷迁越。空隙可允许避免或最小化电荷捕获区之间的耦合。减少的耦合及电荷迁越使得存储器装置400及类似存储器的设计能够具有存储器单元的较薄堆叠。这些空隙的形成可提供待在检查中保持(即，受控制)的存取线(栅极)电容，且在通过相对于其相关联栅极将介电屏障限制于竖直部署的传导中还可允许减小存取线(栅极)电阻。
图5为存储器装置500的竖直串511中的多个CT结构(例如CT结构501-1、501-2及501-3)的实施例的横截面表示。竖直串511可为3D存储器的存储器阵列的多个串中的一者。图3中展示具有多个竖直串的3D存储器装置的实例。具有多个竖直串的其它3D存储器装置可用类似于图2A或2B的CT结构201的CT存储器单元结构化。3D存储器装置中的其它竖直串可类似于竖直串511结构化，通过不同组电连接布置。
竖直串511包含耦合至及CT结构501-1、501-2及501-3的部分的半导体材料的柱503。存储器装置500不限于竖直串中的三个CT结构。图5展示三个CT结构以集中于沿竖直串511或作为所述竖直串的部分以竖直堆叠506布置的CT结构的架构。竖直串511取决于存储器装置500的存储器大小或关于存储器装置500的架构的其它因素可包含多于三个CT结构，例如耦合至竖直串511的柱503的8个、16个、32个、64个或其它数目个CT结构。每一CT结构可经布置为一串存储器单元，其中每一CT结构处于与所述串中的另一CT结构不同的竖直水平面，每一竖直水平面为存储器装置的存储器阵列的阶层。
堆叠506可由底座516支撑。在图5中，空间展示在堆叠506的底部与底座516之间以指示底座516与堆叠506之间可能存在额外材料及/或集成电路结构。在不同应用中，此类额外集成材料可包含例如源极侧选择晶体管材料。底座516可包含衬底502上的导电区513。取决于存储器装置500的架构，导电区513可为源极区。导电区513可包含半导体材料。半导体材料可包含但不限于单晶硅或多晶硅。衬底502可为半导体衬底或具有半导体材料及绝缘材料的组合的衬底。
CT结构501-1沿竖直串511布置为第一电荷捕获结构，电荷捕获结构501-2及501-3以竖直堆叠506布置在所述CT结构501-1上方，其中电荷捕获结构501-2及501-3中的每一者安置于竖直堆叠506的另一CT结构上方。半导体材料的柱503布置为分别用于CT结构501-1、501-2及501-3的沟道503-1、503-2及503-3，使得柱503在CT结构501-1、501-2与501-3与之间延伸且穿过所述CT结构。CT结构501-1、501-2及501-3中的每一者包含分别邻近且接触其相应沟道503-1、503-2及503-3的隧道区507-1、507-2及507-3。
隧道区507-1、507-2及507-3中的每一者可被实施为一组屏障。举例来说，隧道区507-1、507-2及507-3中的每一者可被实施为三区隧道屏障。此三区隧道屏障可被实施为介电氧化物区，继之以介电氮化物区，继之以另一介电氧化物区。隧道区507-1、507-2及507-3中的每一者可被实施为两区隧道屏障。隧道区507-1、507-2及507-3中的每一者可被实施为一区隧道屏障。此外，隧道区507-1、507-2及507-3中的每一者可具有四个或更多个区，其中材料的选择及这些隧道区的厚度取决于具有给定厚度以作为穿隧区来执行的材料的能力。
CT结构501-1、501-2及501-3中的每一者包含分别邻近且接触其相应隧道区507-1、507-2及507-3的电荷捕获区505-1、505-2及505-3。电荷捕获区505-1、505-2及505-3中的每一者可为可分别存储来自沟道503-1、503-2及503-3的电荷的介电材料。电荷捕获区505-1、505-2及505-3可被实现为介电氮化物区，例如包含介电氮化硅的区。电荷捕获区505-1、505-2及505-3的其它介电材料可用于捕获电荷。CT结构501-1、501-2及501-3中的每一者包含分别邻近且接触其相应电荷捕获区505-1、505-2及505-3的介电阻隔区509-1、509-2及509-3。
CT结构501-1、501-2及501-3中的每一者分别包含介电屏障510-1、510-2及510-3以及栅极515-1、515-2及515-3，其中每一介电屏障510-1、510-2及510-3安置在其相应CT结构501-1、501-2及501-3的介电阻隔区509-1、509-2及509-3与栅极515-1、515-2及515-3之间。介电屏障510-1、510-2及510-3中的每一者可使用所选介电屏障的材料实施，从而允许处理以与串511相关联的3D堆叠506布置的CT结构501-1、501-2及501-3之间的空隙。3D堆叠506可被实现为3D NAND堆叠506。介电屏障510-1、510-2及510-3中的每一者可包含氧化铝或具有比氧化铝的介电常数大的介电常数的电介质。介电屏障510-1、510-2及510-3中的每一者可包含以下中的一或多者：氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。其它高κ电介质可用于介电屏障510-1、510-2及510-3中的每一者。
CT结构501-3、501-2及501-1可分别通过空隙520-3、520-2及520-1与相邻CT结构分隔开。CT结构的隧道区可通过相关联空隙与竖直堆叠中的相邻CT结构的隧道区分隔开。另外，相应CT结构的电荷捕获区及介电阻隔区可通过相关联空隙与竖直堆叠中的相邻CT结构的电荷捕获区及介电阻隔区分隔开。
空隙520-3在CT结构501-3与501-2之间。空隙520-3可包含作为空隙520-3的边界的CT结构501-3的介电屏障510-3、介电阻隔区509-3、电荷捕获区505-3或隧道区507-3中的一或多者及CT结构501-2的介电屏障510-2、介电阻隔区509-2、电荷捕获区505-2或隧道区507-2中的一或多者。CT结构501-3的沟道520-3的材料延伸至CT结构501-2的沟道520-2且为空隙520-3提供竖直边界。在各种实施例中，CT结构501-3及501-2的介电屏障510-3及510-2中的两者中的一者可能分别靠近其相应栅极515-3及515-2的边缘终止，使得CT结构501-3及501-2不包含图5中展示的介电屏障510-3及510-2的鳍片结构。(参见关于图2A及2B的CT结构201的对鳍片结构的论述。)CT结构501-3的隧道区507-3可通过空隙520-3与竖直堆叠506中的相邻CT结构501-2的隧道区507-2分隔开。CT结构501-3的电荷捕获区505-3及介电阻隔区509-3可通过空隙520-3与竖直堆叠506中的相邻CT结构501-2的电荷捕获区505-2及介电阻隔区509-2分隔开。在图5中所绘示的存储器装置500的结构的变体中，CT结构501-3的介电屏障510-3可经布置具有电荷捕获区505-3及介电阻隔区509-3，使得电荷捕获区505-3相对于介电阻隔区509-3竖直地凹进空隙520-3中。介电阻隔区509-3可相对于介电屏障510-3及/或栅极515-3竖直地凹进空隙520-3中。此类变体可包含CT结构501-2的介电屏障510-2，所述CT结构经布置具有电荷捕获区505-2及介电阻隔区509-2，使得电荷捕获区505-2相对于介电阻隔区509-2竖直地凹进空隙520-3中。另外，介电阻隔区509-2可相对于介电屏障510-2及/或栅极515-2竖直地凹进空隙520-3中。
空隙520-2在CT结构501-2与501-1之间。空隙520-2可包含作为空隙520-2的边界的CT结构501-2的介电屏障510-2、介电阻隔区509-2、电荷捕获区505-2或隧道区507-2中的一或多者及CT结构501-1的介电屏障510-1、介电阻隔区509-1、电荷捕获区505-1或隧道区507-1中的一或多者。CT结构501-2的沟道520-2的材料延伸至CT结构501-1的沟道520-1且为空隙520-2提供竖直边界。在各种实施例中，CT结构501-2及501-1的介电屏障510-2及510-1中的两者中的一者可能分别靠近其相应栅极515-1及515-1的边缘终止，使得CT结构501-2及501-1不包含图5中展示的介电屏障510-2及510-1的鳍片结构。(参见关于图2A及2B的CT结构201的对鳍片结构的论述。)CT结构501-2的隧道区507-2可通过空隙520-2与竖直堆叠506中的相邻CT结构501-2的隧道区507-2分隔开。CT结构501-2的电荷捕获区505-2及介电阻隔区509-2可通过空隙520-2与竖直堆叠506中的相邻CT结构501-1的电荷捕获区505-1及介电阻隔区509-1分隔开。在图5中所绘示的存储器装置500的结构的变体中，CT结构501-2的介电屏障510-2可经布置具有电荷捕获区505-2及介电阻隔区509-2，使得电荷捕获区505-2相对于介电阻隔区509-2竖直地凹进空隙520-2中。另外，介电阻隔区509-2可相对于介电屏障510-2及/或栅极515-2竖直地凹进空隙520-2中。此类变体可包含CT结构501-1的介电屏障510-1，所述CT结构经布置具有电荷捕获区505-1及介电阻隔区509-1，使得电荷捕获区505-1相对于介电阻隔区509-1竖直地凹进空隙520-2中。另外，介电阻隔区509-1可相对于介电屏障510-1及/或栅极515-1竖直地凹进空隙520-2中。
空隙520-1在CT结构501-1与其上安置有堆叠506的表面之间。空隙520-1可包含以下中的一或多者：介电屏障510-1、介电阻隔区509-1、电荷捕获区505-1，或CT结构501-1的隧道区507-1及其上安置有堆叠506作为空隙520-1的边界的表面。CT结构501-1的沟道520-1的材料延伸至其上安置有堆叠506的表面且为空隙520-1提供竖直边界。在各种实施例中，CT结构501-1的介电屏障510-1可靠近其相应栅极515-1的边缘终止，使得CT结构501-1并不包含图5中展示的介电屏障510-1的鳍片结构(参见关于图2A及2B的CT结构201的对鳍片结构的论述。)CT结构501-1的隧道区507-1可通过空隙520-1与其上安置有堆叠506的表面分隔开。CT结构501-1的电荷捕获区505-1及介电阻隔区509-1可通过空隙520-1与其上安置有堆叠506的表面分隔开。在图5中所绘示的存储器装置500的结构的变体中，CT结构501-1的介电屏障510-1可经布置具有电荷捕获区505-1及介电阻隔区509-1，使得电荷捕获区505-1相对于介电阻隔区509-1竖直地凹进空隙520-1中。另外，介电阻隔区509-1可相对于介电屏障510-1及/或栅极515-1竖直地凹进空隙520-1中。
空隙520-1、520-2及520-3中的每一者可分别通过介电区522-1、522-2及522-3密封。介电区522-1、522-2及522-3可分别为空隙520-1、520-2及520-3的边界的部分。介电区522-1可位于其上安置有堆叠506的表面上，所述表面可为导电区513，且所述介电区可延伸至CT结构501-1的栅极515-1的部分且可位于所述部分上。介电区522-2可位于CT结构501-2的栅极515-2的部分上且可延伸至CT结构501-1的栅极515-1的部分且位于所述部分上。介电区522-3可位于CT 501-3的栅极515-3的部分上且可延伸至CT结构501-2的栅极515-2的部分且位于所述部分上。在各种实施例中，介电区522-1、522-2或522-3中的一或多者可沿相邻CT结构的栅极且在所述栅极之间终止，其中在此类情况下，可布置实际上两个空隙。空隙520-1、520-2及520-3中的每一者分别为与此端子相关联的空隙中的一者，且与介电区522-3、522-2及522-1中的每一者相关联的另一有效空隙为相邻CT结构501-3、501-2、501-1的栅极与其上安置有堆叠506的表面之间的空隙。此类密封介电区522-1、522-2及522-3可类似于关于图2A及2B所论述的密封介电区实现。
存储器装置500的串511的柱503可被结构化为掺杂半导体中空沟道。柱503可包含多晶硅作为包围电介质504的中空沟道。图5中所展示的结构500的区可经布置为围绕中心区504的材料环。柱503可以可操作方式在导电区513与耦合至柱503的导电数据线之间传导电流。此类导电数据线可通过存取晶体管耦合至柱503。在各种3D存储器架构中，导电区513及耦合至柱503的导电数据线的此类布置可考虑到导电区513为源极区且导电数据线为数据线。电流可受沿串511存储在CT结构501-1、501-2及501-3中的电荷影响，其中存储电荷通过CT结构501-1、501-2及501-3的栅极515-1、515-2及515-3控制。栅极515-1、515-2及515-3可并入于存储器装置500的存储器阵列的存取线中。存取线可为字线。
半导体材料的柱503经布置为CT结构501-1、501-2及501-3的沟道503-1、503-2及503-3，所述沟道分别在CT结构501-1、501-2及501-3之间延伸且穿过所述CT结构。柱503可包含交替掺杂水平的区。举例来说，邻接于隧道区507-1、507-2及507-3且接触所述隧道区的沟道503-1、503-2及503-3可分别与邻接于空隙520-1、520-2及520-3且形成所述空隙的边界的柱503的区不同地掺杂。柱503可包含在分别以空隙520-1、520-2及520-3为界的柱503的区523-1、523-2及523-3中比在分别以隧道区507-1、507-2及507-3为界且接触所述隧道区的沟道503-1、503-2及503-3的区中更高的载流子掺杂水平。区523-1、523-2及523-3中的较高掺杂水平可相对于分别以隧道区507-1、507-2及507-3为界的沟道503-1、503-2及503-3中的载流子浓度沿柱503的竖直长度为不均匀的。区523-1、523-2及523-3中的较高掺杂水平可相对于分别以隧道区507-1、507-2及507-3为界的沟道503-1、503-2及503-3中的载流子浓度沿柱503的竖直长度作为梯度分布。相对于沿以隧道区507-1、507-2及507-3为界的柱503的掺杂，此梯度可通过过量多数载流子浓度实现，在利用隧道区507-1、507-2及507-3的柱503的边界的开始处接近零。区523-1、523-2及523-3中的较高掺杂水平可沿CT结构503-1、503-2及503-3在垂直于柱503的长度的x方向上横跨柱503作为梯度分布。此掺杂剂梯度可分别增强对沟道503-1、503-2及503-3上的栅极沟道515-1、515-2及515-3的控制。较高载流子掺杂水平可为n型掺杂。替代地，在CT结构501-1、501-2及501-3的各个部分中的半导体掺杂为p型的情况下，较高载流子掺杂水平可为p型掺杂。
空隙520-1、520-2及530-3提供用以解决电荷捕获区之间的耦合及与常规存储器阵列相关联的存取线至存取线RC(电阻与电容的乘积)问题的机构。如关于图5所论述的空隙520-1、520-2以及530-3及电荷捕获区505-1、505-2及505-3的间距提供隔离以限制此类耦合及RC问题。CT结构501-1、501-2及501-3之间的空隙布置允许例如3DNAND的3D存储器结构的阶层间距从65nm至60nm的当前值缩放至约30nm。类似于存储器装置500，结构设计及相关联处理使用替代栅极处理实现3D NAND的竖直缩放的工具容量的较少阶层沉积。类似于存储器装置500的存储器的相邻CT结构之间的电荷捕获区的间距通过相邻CT结构之间的连续电荷捕获区避免或最小化在小栅极至栅极间距的相邻CT结构之间发生的捕获电荷迁越。空隙可允许避免或最小化电荷捕获区之间的耦合。电荷捕获区之间的耦合的减少还可由相邻CT结构之间的掺杂剂梯度提供，所述掺杂剂梯度比邻近相邻CT结构的隧道区的沟道中的掺杂水平高。此类掺杂梯度可增强对个别栅极的控制，例如沟道上的栅极515-1、515-2及515-3，所述沟道是例如其相应CT结构的相应沟道503-1、503-2及503-3，所述相应CT结构是例如CT结构501-1、501-2及501-3。减少的耦合及电荷迁越使得存储器装置500及类似存储器的设计能够具有存储器单元的较薄堆叠。这些空隙的形成可提供待在检查中保持(即，受控制)的存取线(栅极)电容，且在通过相对于其相关联栅极将介电屏障限制于竖直部署的传导中还可允许减小存取线(栅极)电阻。
图6为形成电荷捕获结构的实例方法600的实施例的特征的流程图。在610处，在材料堆叠中的开口的壁上形成介电屏障。形成介电屏障可包含形成氧化铝或具有比氧化铝的介电常数大的介电常数的电介质。形成介电屏障可包含通过在处理电荷捕获结构中可耐受温度及蚀刻化学物质的材料形成介电屏障。形成介电屏障可包含形成以下中的一或多者：氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。其它高κ介电材料可用于介电屏障的材料。
在620处，邻接于介电屏障且接触介电屏障形成介电阻隔区。介电阻隔区的材料与介电屏障的材料不同。在630处，邻接于介电阻隔区且接触介电阻隔区形成电荷捕获区。形成电荷捕获区可包含将介电氮化物形成为电荷捕获区。可使用其它电荷捕获材料。在640处，邻接于电荷捕获区且接触电荷捕获区形成隧道区。隧道区可被形成为可提供电荷载流子至电荷捕获区的转移的一组区。在650处，邻接于隧道区且接触隧道区形成半导体柱，半导体柱通过隧道区与电荷捕获区分隔开。半导体柱可用于传导电流。形成半导体柱可包含形成多晶硅。
在660处，邻接于介电屏障且接触介电屏障形成栅极，栅极通过介电屏障与介电阻隔区分隔开。栅极可用于控制电荷在电荷捕获区中的存储。形成栅极可包含将钨形成为栅极。形成栅极可包含在介电屏障与钨之间形成氮化钛区。
在670处，修改介电屏障以允许选择性地移除介电阻隔区的部分及电荷捕获区的部分。在680处，移除介电阻隔区的部分及电荷捕获区的部分，使得空隙形成于电荷捕获区的剩余部分与其上安置有电荷捕获结构的区之间。
方法600或类似于方法600的方法的变体可包含取决于此类方法的应用及/或实施此类方法的系统的架构而可组合或可不组合的多个不同实施例。此类方法可包含形成相对于介电阻隔区竖直地凹进空隙中的电荷捕获区。举例来说，可形成电荷捕获区及介电阻隔区，使得电荷捕获区与其上安置有电荷捕获结构的区之间的距离大于介电阻隔区与其上安置有电荷捕获结构的区之间的距离。形成介电屏障可包含在完整的电荷捕获结构中的介电阻隔区与栅极之间形成具有在约15埃至约50埃的范围内的厚度的介电屏障。在各种实施例中，修改介电屏障可包括：相对于栅极及介电阻隔区选择性地对介电屏障进行原子层蚀刻(ALE或有时被称作ALEt)；沉积额外介电屏障材料以形成经修改介电屏障；及对经修改介电屏障进行原子层蚀刻以在介电阻隔区上形成掩模。方法600或类似于方法600的方法可包含在形成空隙时形成密封电介质。
除了原子层沉积(atomic layer deposition；ALD)为沉积工艺且ALE为移除工艺以外，ALE类似于ALD。ALD为允许以计量方式形成材料的逐单层(monolayer-by-monolayer)定序沉积工艺。ALE为基于依序、自限性表面反应的材料移除技术。ALE提供通过原子层控制移除膜从而允许纳米制造各种电子装置的能力。在周期中已使用依序、自限性热反应通过锡(II)乙酰基丙酮酸盐(Sn(acac)2)及HF作为反应物来报告Al2O3的ALE移除。据报告使用Sn(acac)2及HF来蚀刻Al2O3，取决于处理温度，在150℃至250℃的温度下以埃每周期的蚀刻速率提供Al2O3的线性移除。还已报告在依序自限性热反应中使用Sn(acac)2及HF作为反应物的HfO2的ALE，其中通过ALE工艺的HfO2的线性移除得以实现。可通过ALE蚀刻的其它材料包含其它金属氧化物、金属氮化物、金属磷化物、金属硫化物及金属砷化物。
在各种实施例中，包含形成具有相关联空隙的CT结构的方法可使用类似于方法600的方法的变体执行。应注意，这些特征可在多个不同定序步骤中执行且不限于如图6中所呈现的次序或特征。
在各种实施例中，设备可包括：半导体柱，其可用于传导电流；电荷捕获区，其通过隧道区与半导体柱分隔开；介电阻隔区，其邻接于电荷捕获区；栅极，其邻接于介电阻隔区且可用于控制电荷在电荷捕获区中的存储；及介电屏障，其在介电阻隔区与栅极之间且使所述介电阻隔区与所述栅极分隔开，其中所述半导体柱、所述隧道区、所述电荷捕获区、所述介电阻隔区、所述介电屏障及所述栅极为电荷捕获结构的部分，且所述电荷捕获区通过空隙与其上安置有电荷捕获结构的区分隔开。电荷捕获区可相对于介电阻隔区竖直地凹进空隙中。电荷捕获区与其上安置有电荷捕获结构的区之间的距离可大于介电阻隔区与其上安置有电荷捕获结构的区之间的距离。介电阻隔区可相对于介电屏障及/或栅极竖直地凹进空隙中。介电阻隔区与其上安置有电荷捕获结构的区之间的距离可大于介电屏障与其上安置有电荷捕获结构的区之间的距离。
空隙、介电阻隔区及电荷捕获区可被结构化以使得电荷捕获区的竖直厚度与介电阻隔区的竖直厚度的比率及空隙的大小可经选择以在指定范围内获得与栅极相关联的电容。介电屏障可包含氧化铝或具有比氧化铝的介电常数大的介电常数的电介质。介电屏障在介电阻隔区与栅极之间可具有在约15埃至约50埃的范围内的厚度。
图7为在材料堆叠中形成多个电荷捕获结构的实例方法700的实施例的特征的流程图。在710处，形成具有由材料包围的开口的材料堆叠以形成存储器单元串的多个电荷捕获结构。待形成的多个电荷捕获结构包含第一电荷捕获结构，其中除了所述第一电荷捕获结构以外，所述串中的每一电荷捕获结构安置于多个电荷捕获结构中的另一者上方。在720处，在移除材料堆叠的部分之后，通过使用原子层蚀刻从材料堆叠的背侧移除介电屏障材料的部分来图案化材料堆叠内的介电屏障材料。形成材料堆叠可包含通过氧化铝或具有比氧化铝的介电常数大的介电常数的电介质形成介电屏障材料。形成介电屏障材料可包含形成以下中的一或多者：氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。其它高κ介电材料可用于介电屏障的材料。
在730处，将经图案化介电屏障材料的部分用作掩模以移除对应于电荷捕获结构的介电阻隔区及电荷捕获区的堆叠材料的部分，使得空隙形成于相邻电荷捕获结构的电荷捕获区之间。介电屏障材料使介电阻隔区与每一完整电荷捕获结构中的栅极分隔开。介电屏障材料与介电阻隔区的材料不同。
方法700或类似于方法700的方法的变体可包含取决于此类方法的应用及/或实施此类方法的系统的架构而可组合或可不组合的多个不同实施例。此类方法可包含针对每一完整电荷捕获结构形成相对于介电阻隔区竖直地凹进空隙中的电荷捕获区。形成多个电荷捕获结构中的每一电荷捕获结构可包含在存储器装置的阶层中形成每一电荷捕获结构，使得阶层间距为约30纳米。在一实施例中，所形成的材料堆叠的部分可用作多个电荷捕获结构的隧道区及沟道，其中每一电荷捕获结构的隧道区为从第一电荷捕获结构穿过所有电荷捕获结构的堆叠中的材料的部分，且所述沟道为从第一电荷捕获结构穿过所有电荷捕获结构的堆叠中的材料的另一部分。
方法700或类似于方法700的方法可包含在形成空隙时在相邻电荷捕获结构的栅极之间形成密封电介质。此类方法可包含通过重复沉积及蚀刻额外介电屏障材料来图案化介电屏障材料，直到介电屏障材料中的开口达到用以处理对应于介电阻隔区的材料的大小。开口可用于执行氧化物蚀刻，继之以氮化物蚀刻，从而形成空隙。在形成空隙之后，可在开放区中形成电介质以密封所述开放区，其中开放区是通过移除材料堆叠的部分以图案化介电屏障材料而形成。在开放区中形成电介质可包含使用等离子体增强型化学气相沉积形成电介质。
在各种实施例中，包含形成具有相关联空隙的CT结构的方法可使用类似于方法700的方法的变体执行。应注意，这些特征可在多个不同定序步骤中执行且不限于如图7中所呈现的次序或特征。
在各种实施例中，存储器装置可包括：存储器单元的竖直串，其包含半导体材料的竖直柱；及沿竖直串布置的多个CT结构，其包含第一CT结构，所述多个CT结构以竖直堆叠布置，其中除了第一CT结构以外，每一CT结构安置于所述多个CT结构中的另一者上方。每一CT结构可包含：半导体材料，其可用作CT结构的沟道；隧道区，其邻近且接触所述半导体材料；电荷捕获区，其邻近且接触所述隧道区；介电阻隔区，其邻近且接触所述电荷捕获区，所述电荷捕获区通过空隙与竖直堆叠中的相邻CT结构的电荷捕获区分隔开；及介电屏障，其在CT结构的介电阻隔区与栅极之间且使所述介电阻隔区与所述栅极分隔开。
每一CT结构的介电屏障可经布置具有每一CT结构的电荷捕获区及介电阻隔区，使得电荷捕获区相对于介电阻隔区竖直地凹进空隙中。举例来说，电荷捕获区与其上安置有电荷捕获结构的区之间的距离可大于介电阻隔区与其上安置有电荷捕获结构的区之间的距离。介电阻隔区可相对于介电屏障及/或栅极竖直地凹进空隙中。举例来说，介电阻隔区与其上安置有电荷捕获结构的区之间的距离可大于介电屏障及/或栅极与其上安置有电荷捕获结构的区之间的距离。第一CT结构的隧道区可沿半导体材料的柱延伸且可延伸穿过其它CT结构作为每一CT结构的隧道区。密封电介质可安置在相邻CT结构的栅极之间以密封所述串中的相邻电荷捕获区之间的空隙。
介电屏障可包含氧化铝或具有比氧化铝的介电常数大的介电常数的电介质。电荷捕获区及介电阻隔区可由材料构成，使得在制造中当介电阻隔区大致上不受蚀刻剂材料影响时，电荷捕获区可通过蚀刻剂材料部分地移除。多个CT结构中的每一CT结构可布置于存储器装置的阶层中，使得阶层间距为约30纳米。
图8为在材料堆叠中形成多个电荷捕获结构的实例方法的实施例的特征的流程图。在810处，形成具有由材料包围的开口的材料堆叠以形成存储器单元串的多个电荷捕获结构的隧道区、电荷捕获区、介电阻隔区及介电屏障。所形成的多个电荷捕获结构包含第一电荷捕获结构，其中在第一电荷捕获结构之后，存储器单元串中的每一电荷捕获结构安置于所述串中的多个电荷捕获结构中的另一者上方。
在820处，接触介电屏障的材料形成多个栅极，且进行材料从材料堆叠的移除，使得每一栅极通过开放区域与多个栅极中的竖直相邻栅极分隔开，从而暴露介电屏障的材料的部分。形成接触介电屏障的材料的多个栅极且移除材料以使得每一栅极与多个栅极中的竖直相邻栅极分隔开可包含使用化学物质及工艺移除邻近介电屏障的材料的牺牲区，从而大致上移除牺牲区而不移除介电屏障的材料。栅极材料可形成于牺牲区被移除的每一区中。隔离电介质的材料可通过化学物质及工艺从每一栅极之间移除，从而移除先前形成于相邻牺牲区之间的隔离电介质。
在830处，处理每一开放区域中的介电屏障的材料，包含将原子层蚀刻应用于介电屏障的材料，以在介电屏障中形成将介电阻隔区的材料暴露于栅极之间的先前开放区域的开口。包含将原子层蚀刻应用于介电屏障的材料的处理每一开放区域中的介电屏障的材料可包含应用第一原子层蚀刻以使用化学物质选择性地移除介电屏障的材料的部分，从而大致上移除介电屏障的材料而不移除栅极的材料或介电阻隔区的材料。在移除介电屏障的材料的部分之后，介电屏障的额外材料可沉积在每一开放区域中的相邻栅极上及通过第一原子层蚀刻暴露的介电阻隔区的材料的表面上。原子层蚀刻可应用于介电屏障的额外材料，从而提供用于移除介电阻隔区的部分的开口。
在840处，使用介电屏障中的开口竖直地移除介电阻隔区的材料的部分，从而暴露电荷捕获区的材料。在850处，使用介电屏障中的开口竖直地移除电荷捕获区的材料的部分。在860处，在移除介电阻隔区及电荷捕获区的部分之后，密封栅极之间的开放区域以在相邻电荷捕获结构的电荷捕获区的剩余部分之间形成空隙。密封空隙可包含在相邻电荷捕获结构的栅极之间形成电介质。在相邻电荷捕获结构的栅极之间形成电介质可包含从入口至开放区域形成电介质且在到达介电屏障的材料之前终止电介质的形成，从而在相邻栅极之间留下空隙。
方法800或类似于方法800的方法的变体可包含取决于此类方法的应用及/或实施此类方法的系统的架构而可组合或可不组合的多个不同实施例。移除介电阻隔区的材料的部分及移除电荷捕获区的材料的部分可包含移除这些部分以使得每一完整电荷捕获结构的电荷捕获区相对于介电阻隔区竖直地凹进空隙中。举例来说，每一完整电荷捕获结构的电荷捕获区与其上安置有电荷捕获结构的区之间的距离可大于每一相应完整电荷捕获结构的介电阻隔区与其上安置有电荷捕获结构的区之间的距离。介电屏障材料使介电阻隔区与每一完整电荷捕获结构中的栅极分隔开。使用介电屏障中的开口竖直地移除介电阻隔区的材料的部分可包含进行蚀刻以移除介电阻隔区的材料的部分。使用介电屏障中的开口竖直地移除电荷捕获区的材料的部分可包含进行另一蚀刻以移除电荷捕获区的材料的部分，从而形成凹进的电荷捕获区而不大致上使栅极的材料凹进。在形成凹进的电荷捕获区之后，可对堆叠进行退火。
方法800或类似于方法800的方法的变体(其中每一完整电荷捕获结构的电荷捕获区相对于介电阻隔区竖直地凹进空隙中)可包含通过完整电荷捕获区的厚度与完整介电阻隔区的厚度的比率来平衡材料介电屏障中用于移除介电阻隔区的部分的开口的大小以获得所要栅极堆叠尺寸。
方法800或类似于方法800的方法的变体可包含将与每一电荷捕获结构相关联的空隙密封至相邻电荷捕获结构之间的区，其中每一空隙具有包含每一相邻电荷捕获结构的电荷捕获区的边界以及提供相邻电荷捕获结构的隧道区的材料堆叠的材料。
除了移除介电阻隔区的材料的部分及电荷捕获区的材料的部分以外，方法800或类似于方法800的方法的变体还可包含使用介电屏障的开口移除隧道区的部分，从而暴露半导体柱。此类方法可包含将蒸气应用于经暴露半导体柱以产生对半导体柱的掺杂，从而提高直接相邻的电荷捕获结构之间的半导体柱的区中的载流子掺杂水平。提高的载流子掺杂水平与以电荷捕获结构的隧道区为界的半导体柱的区中的掺杂的水平有关。应用蒸汽可包含应用膦以提高载流子掺杂水平。可在各向同性蒸汽退火中使用的另一蒸汽为胂。可使用提供掺杂的其它化学蒸汽。例如膦及胂的化学物质提供n型掺杂。对于p型沟道，为了提高载流子掺杂水平，可应用提供提高的p型掺杂的蒸汽。通过p型物质应用蒸汽退火可包含应用二硼烷气体以提供p型掺杂水平的提高。对于未掺杂半导体柱，为了提高以电荷捕获结构的隧道区为界的半导体柱的区中的载流子掺杂水平，可应用提供p型掺杂或n型掺杂的蒸汽。对以电荷捕获结构的隧道区为界的半导体柱的区中的掺杂类型的选择可取决于集成方案的其它特征，例如竖直地耦合至CT结构的堆叠的选择器装置的掺杂方案。各种方法可包含激活相邻电荷捕获结构之间的半导体柱的区中的掺杂剂而不将掺杂剂扩散至以每一电荷捕获结构的隧道区为界的半导体柱中。
在各种实施例中，电荷捕获区可为氮化物区，介电阻隔区可为氧化物区，且介电屏障的材料可包含氧化铝或具有比氧化铝的介电常数大的介电常数的电介质。具有比氧化铝的介电常数大的介电常数的电介质可包含以下中的一或多者：氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。其它高κ介电材料可用于介电屏障的材料。
在各种实施例中，设备可包括：半导体柱，其可用于传导电流；电荷捕获区，其通过隧道区与半导体柱分隔开；介电阻隔区，其邻接于电荷捕获区；栅极，其邻接于介电阻隔区且可用于控制电荷在电荷捕获区中的存储；及介电屏障，其在介电阻隔区与栅极之间，其中隧道区及半导体柱经布置为空隙的边界。介电屏障、介电阻隔区及电荷捕获区可经布置为空隙的边界。半导体柱可包含在以空隙为界的半导体柱的区中比在以隧道区为界的半导体柱的区中更高的载流子掺杂水平。较高载流子掺杂水平为n型掺杂。
设备可包含具有电荷捕获结构的裸片，半导体柱、隧道区、电荷捕获区、介电阻隔区、介电屏障及栅极经安置为所述电荷捕获结构的部分。
CT结构可为以竖直堆叠布置的多个大致上相同结构化的CT结构中的一者，使得CT结构的隧道区通过空隙与竖直堆叠中的相邻CT结构的隧道区分隔开。CT结构可以竖直堆叠布置，其中半导体柱为共同的，使得相邻电荷捕获结构之间的半导体柱的区具有比邻近且接触电荷捕获结构的隧道区的半导体柱的区更高的载流子掺杂水平。介电屏障可包含与介电阻隔区的材料不同的介电材料，使得介电屏障的介电材料能够耐受用于形成栅极及移除电荷捕获区及介电阻隔区的部分以形成空隙的材料处理。
在各种实施例中，存储器装置可包括：存储器单元的竖直串，其包含半导体材料的竖直柱；及沿竖直串布置的多个电荷捕获结构，其包含第一电荷捕获结构，所述多个电荷捕获结构以竖直堆叠布置，其中除了所述第一电荷捕获结构以外，每一电荷捕获结构安置于所述多个电荷捕获结构中的另一者上方。每一电荷捕获结构可包含：半导体材料，其可用作电荷捕获结构的沟道；隧道区，其邻近且接触所述半导体材料；电荷捕获区，其邻近且接触所述隧道区；介电阻隔区，其邻近且接触所述电荷捕获区；及介电屏障，其在电荷捕获结构的介电阻隔区与栅极之间且使所述介电阻隔区与所述栅极分隔开，其中所述隧道区通过空隙与竖直堆叠中的相邻电荷捕获结构的隧道区分隔开。半导体材料的竖直柱可包含在以空隙为界的相邻CT结构之间的区中比在以每一CT结构的隧道区为界的区中更高的载流子掺杂水平。介电屏障可包含以下中的一或多者：氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。密封电介质可安置在相邻CT结构的栅极之间以提供对相邻CT结构之间的空隙的密封。
图9A至9R为绘示在电子装置中形成多个CT结构的实施例的阶段的特征的横截面图。图9A展示在衬底902上的导电区913上方的材料堆叠921。材料堆叠921包含在导电区913上方的交替的隔离电介质918及牺牲区919。交替的隔离电介质918及牺牲区919的数目可取决于在竖直堆叠中形成的CT结构的数目。对于3D存储器装置，此数目可取决于存储器装置的存储器阵列中的阶层的数目，例如每一阶层一对隔离电介质918及牺牲区919。为了易于论述，图9A中展示了三个隔离电介质918及三个牺牲区919，其可对应于存储器装置的存储器阵列中的三个阶层。隔离电介质918可包含但不限于例如氧化硅的氧化物，且牺牲区919可包含但不限于例如氮化硅的氮化物。对隔离电介质918及牺牲区919的材料的抉择可取决于在制造多个CT结构中所使用的温度及化学物质。导电区913可为半导体区913。半导体区913可经形成为包含多晶硅。在图9A至9R中，空间从导电区913竖直地展示在衬底902上的导电区913与堆叠921中的最低隔离电介质918之间，以指示在此隔离电介质918与导电区域913之间可能存在额外材料及/或集成电路结构。
图9B展示在已经进行移除工艺以形成沟槽914之后的材料堆叠921，CT结构的串的柱形成于所述沟槽中。移除工艺可包含掩蔽区域且蚀刻沟槽914的位置中的材料堆叠921。沟槽914在材料堆叠921中可被称为开放柱914。每一开放柱914可变成存储器装置的存储器阵列中的CT结构的单独的个别串。每一开放柱914可为圆柱形形状或具有某一其它类似形状，其竖直地延伸穿过材料堆叠921(z方向)，但在y方向上在材料堆叠921中延伸相对较短距离。在图9B中，开放柱914在x方向上沿导电区913布置，其中多个CT结构将在每一开放柱914中在z方向上彼此堆叠。尽管为了易于论述而未展示，但开放柱914可在y方向上形成，其中在y方向上在每一开放柱914中多个CT结构在z方向上彼此堆叠。参见例如图2。
图9C展示与图9B相关联的开放柱914中的一者。在9C之后的图展示对此开放柱914的处理，其中此类处理在与图9B的材料堆叠921相关联的另一类似开放柱上进行。图9D展示形成于图9C的开放柱914的壁上的介电屏障910的材料。形成介电屏障910的材料可包含沉积以下中的一或多者：氧化铝；氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。形成介电屏障910的材料可包含沉积其它高κ电介质。可使用多种沉积工艺中的一或多者执行沉积。举例来说，沉积可使用化学气相沉积(CVD)、ALD或适用于形成3D存储器装置的其它工艺实施。这些沉积技术在形成与图9A至9R相关联的多个CT的不同阶段处可用于沉积材料。ALD允许形成区，这是由于具有所形成区的所述区的子区中的每一者中的多种不同化合物的纳米层合物在所述纳米区中具有总厚度。术语“纳米层合物”意指分层堆叠中的两种或多于两种材料的超薄层的复合膜。通常，纳米层合物中的每一层具有在纳米范围内的数量级的厚度。此外，纳米层合物的每一个别材料层可具有低至材料单层或高至5纳米的厚度。介电屏障910的材料可经形成具有距开放柱914的壁在20埃至50埃的范围内的厚度。
图9E展示在与开放柱914的壁相对的介电屏障910的材料的表面上形成介电阻隔区909的材料之后的图9D的结构。介电阻隔区909的材料可包含氧化硅或其它介电材料。介电阻隔区909的材料可被选择为与介电屏障910的材料不同。图9F展示在电荷捕获区905的材料形成于与介电屏障910的材料表面相对的介电阻隔区909的材料的表面上之后的图9E的结构。电荷捕获区905的材料可包含介电氮化物。举例来说，电荷捕获区905的介电氮化物可包含氮化硅。电荷捕获区905的材料可包含能够捕获电荷的其它介电材料。
图9G展示在电荷捕获区905的材料上形成隧道区907的材料之后的图9F的结构。隧道区907的材料可被实施为如图9E中所示的三区隧道屏障。此三区隧道屏障可被实施为介电氧化物区，继之以介电氮化物区，继之以另一介电氧化物区。替代地，隧道区907的材料可被实施为两区隧道屏障。此外，隧道区907的材料可被实施为一区隧道屏障。此外，隧道区907的材料可具有四个或更多个区，其中材料的选择及厚度取决于具有给定厚度以作为至电荷捕获区905的穿隧区来执行的材料的能力。隧道区907的材料可包含例如氧化硅的一或多种电介质或高κ电介质。
图9H展示在隧道区907的材料上形成半导体柱903的材料之后的图9G的结构。半导体柱903的材料可被形成为掺杂中空沟道。掺杂中空沟道可经由耦合于导电区913上且接触所述导电区的材料及/或集成电路结构耦合至导电区913。举例来说，半导体柱903的材料可为经沉积以延伸至导电区913且接触所述导电区的半导体材料。导电区913可被形成为半导体区913，所述半导体区在一定浓度级下具有比半导体柱903的多数载流子浓度高的多数载流子浓度。半导体区913可被形成为源极区。
从图9H中的经处理结构，可执行过程以产生用于完整装置的CT结构的栅极及空隙。图9H中展示的结构的区可经布置为围绕开放柱914的中心区的材料环。在隧道区907的材料上形成半导体柱903的材料之后的工艺中的某一时间，可用电介质填充开放柱914的中心区。在由图9H中展示的半导体柱903、隧道区907、介电阻隔区909及介电屏障910以及隔离电介质918及牺牲区919的部分的材料包围的开放柱914的结构的任一侧面上，可穿过隔离电介质918及牺牲区919的组产生竖直狭缝以允许处理邻近介电屏障910的材料的隔离电介质918及牺牲区919，从而形成适当栅极及空隙。举例来说，图9B中指示存在正处理的多个开放柱914。一旦开放柱已经处理以包含柱914中的CT结构的材料，则可移除图9B的柱914之间的区，从而形成狭缝。此类狭缝可能已在工艺中较早产生。这些狭缝提供存取以进一步处理图9H的结构，其可包含将处理化学化合物提供至柱914的所要区域及/或914周围的最接近区。
图9I展示在移除牺牲区919之后的图9H的结构，其中在移除之后空气可占据先前牺牲区919。移除牺牲区919可包含相对于隔离区918的材料及介电屏障910的材料选择性地蚀刻牺牲区919的材料。相对于蚀刻的选择性意指移除牺牲区919的蚀刻剂并不移除隔离区918的材料及介电屏障910的材料。在牺牲区919的材料为例如氮化硅的氮化物的情况下，隔离区918的材料为例如氧化硅的氧化物，且介电屏障的材料为例如AlOx的金属氧化物，牺牲区919的氮化物可使用热磷酸蚀刻剂移除。
图9J展示在将栅极915的材料沉积在为先前牺牲区919的区中之后的图9I的结构。沉积栅极915的材料的此技术通常被称作替代栅极沉积。栅极915的材料可包含金属。此类金属可包含但不限于钨。栅极915的材料可包含金属及非金属的化合物，其中化合物具有金属性质。栅极915的材料可包含但不限于导电氮化钛。栅极915的材料可包含材料的组合。举例来说，栅极915的材料可包含但不限于导电氮化钛及钨。在一些结构中，栅极915的导电氮化钛可使隔离区918的材料及介电屏障910的材料与栅极915的钨分隔开。
栅极915的材料的沉积可在一定温度下相对于隔离区918的材料及介电屏障910的材料使用选择性沉积技术通过材料进行。相对于隔离区918的材料及介电屏障910的材料选择性沉积意指用于沉积的所选材料沉积在所需位置处而大致上不与隔离区918的材料及介电屏障910的材料相互作用。在界面处可能发生与隔离区918的材料及介电屏障910的材料的相互作用，但使隔离区918的材料及介电屏障910的材料大致上如沉积之前那般。对于在存储器装置中形成存储器单元串，形成栅极915的材料可包含隔离耦合至存储器阵列的存取线或与所述存取线集成的栅极915的材料。这些存取线可为字线。
图9K展示在移除在栅极915的材料之间的隔离区918的材料之后的图9J的结构。隔离区918的阶层的移除可结合对栅极915的材料及介电屏障910的材料的选择使用所选化学物质执行。用于选择的准则可包含相对于栅极915的材料及介电屏障910的材料选择性地选择化学物质，以使得化学物质大致上并不影响栅极915的材料及介电屏障910的材料。介电屏障910的材料充当掩模，其允许移除隔离区918的阶层而不移除介电阻隔区909的材料。移除隔离区918的阶层可包含使用氟化氢(HF)、蒸汽蚀刻或介电屏障910的材料可耐受的其它化学物质，使得介电阻隔区909的下层材料并不随着隔离区918的阶层的移除而移除。
介电屏障910的材料(例如AlOx或其它高κ材料)待沉积以能够抵抗牺牲区919的热磷酸移除(例如氮化物移除)以及用于隔离区918的移除(例如氧化物阶层移除)的HF或其它化学物质两者。对于AlOx以及基于卤化物的ALD工艺，存在高温ALD工艺，所述高温ALD工艺可实施AlOx的沉积以耐受这些化学物质。对于沉积HfOx及其它高κ材料来说存在卤化物工艺，所述卤化物工艺可实施以使得这些沉积膜经受热磷酸以及HF及其它氧化物蚀刻化学物质。用于形成介电屏障910的HfOx及/或其它高κ材料以使得其经受移除工艺的其它工艺可包含使用标准金属有机ALD前体。用以使介电屏障910的材料经受移除工艺的其它工艺可包含在ALD沉积之后使用各种处理。这些其它工艺可包含退火(在惰性环境或反应环境中)、等离子体处理等等。
图9L展示在移除介电屏障910的材料的部分以准备处理柱914中的其它材料之后的图9K的结构。可相对于栅极915的材料及介电阻隔区909的材料使用ALE来选择性地进行介电屏障910的材料的部分的移除，使得并不移除栅极915的材料及介电阻隔区909的材料。ALE的计量移除机构允许从栅极915的材料之间移除介电屏障910的材料而不使介电屏障910的材料从栅极915的材料与介电阻隔区909的材料之间凹进过多。
图9M展示在介电阻隔区909的材料上及栅极915的材料上形成介电屏障910的额外材料之后的图9K的结构。此额外材料的沉积可包含填充在介电阻隔区909之间且在栅极915的材料上的区且可在栅极915的材料上提供具有较薄厚度的区。举例来说，栅极915的材料上的额外材料的厚度可为但不限于2nm。
图9N展示在移除介电屏障910的额外材料的部分之后的图9M的结构。可相对于栅极915的材料及介电阻隔区909的材料使用介电屏障910的额外材料的ALE来选择性地执行移除，使得并不移除栅极915的材料及介电阻隔区909的材料。ALE实现对精密蚀刻的控制，归因于其以计量方式通过每应用周期以埃计的蚀刻速率来移除材料的能力。重复对介电屏障910的额外材料的沉积及蚀刻可经执行以用于对介电阻隔区909的材料的更多掩蔽。
图9O展示在重复对介电屏障910的额外材料的沉积及蚀刻以形成开口从而提供用于处理介电阻隔区909的材料的掩模之后的图9N的结构。可相对于栅极915的材料及介电阻隔区909的材料使用介电屏障910的额外材料的ALE来选择性地执行移除，使得并不移除栅极915的材料及介电阻隔区909的材料。持续重复对介电屏障910的额外材料的沉积及蚀刻可执行，直到介电阻隔区909的材料中的开口满足用以处理介电阻隔区909的材料的掩模的所要大小。介电屏障910的具有其开口的所得材料可用作临界尺寸减小掩模以随后蚀刻掉介电阻隔区909的材料及电荷捕获区905的材料。在与图9E及9F相关联的实施例中，在开放柱914中形成介电阻隔区909的材料及电荷捕获区905的材料期间，介电屏障910的额外材料的多个沉积/蚀刻周期的数目可通过使用电荷捕获区905的材料与介电阻隔区909的材料的适当厚度比率而减少。介电屏障910的材料中的开口的所要大小可与完整CT结构中的介电阻隔区909及电荷捕获区905的结构的关系相关，所述所要大小为介电屏障910的额外材料的多个沉积/蚀刻周期的基础。电荷捕获区905的材料与介电阻隔区909的材料的厚度比率可足够高以允许控制相邻的完整CT结构中的电荷捕获区905之间的空隙的大小。
图9P展示在移除介电阻隔区909的材料的部分之后的图9O的结构。移除可相对于栅极915的材料及介电屏障910的材料选择性地执行，使得并不移除栅极915的材料及介电屏障910的材料。另外，可通过移除电荷捕获区905的材料来执行移除介电阻隔区909的材料的部分，其可通过对移除材料及例如移除时间长度的处理参数的选择实现。在介电阻隔区909的材料包含氧化物的情况下，介电阻隔区909的材料的部分的移除可包含氧化物蚀刻。
图9Q展示在移除电荷捕获区905的材料的部分之后的图9P的结构。可相对于栅极915的材料、介电屏障910的材料及介电阻隔区909的材料选择性地执行移除，使得并不移除栅极915的材料、介电屏障910的材料及介电阻隔区909的材料。在电荷捕获区905的材料包含氮化物的情况下，电荷捕获区905的材料的部分的移除可包含氮化物蚀刻。在介电阻隔区909的材料为氧化物且电荷捕获区905的材料包含氮化物的情况下，可执行氧化物蚀刻，继之以氮化物蚀刻、湿式蚀刻或蒸汽蚀刻，以移除介电阻隔区909的部分及电荷捕获区905的部分而不使栅极915的材料凹进。
可进行电荷捕获区905的材料的部分的移除以使得电荷捕获区905的材料从介电阻隔区909的材料竖直地凹进。另外，介电阻隔区909的材料可已经处理使得介电阻隔区909的材料从介电阻隔区909的材料及/或栅极915的材料竖直地凹进。在开放柱914中的这些区的形成阶段中控制电荷捕获区905的材料与介电阻隔区909的材料的厚度比率可在区域中的栅极915的材料下朝向隧道区907的材料补偿小临界尺寸。通过从图案化介电屏障910的材料形成的掩模及电荷捕获区905的材料与介电阻隔区909的材料的厚度比率来平衡介电阻隔区909的材料及电荷捕获区905的材料的各向同性蚀刻轮廓可提供最佳栅极及CT堆叠尺寸，从而允许其中形成有CT堆叠的存储器装置的存储器阵列中的30nm阶层间距。另外，可执行退火或其它处理以防止沿堆叠中的CT边缘的来自介电阻隔区909的材料及电荷捕获区905的材料的移除的蚀刻损伤。
图9R展示在相对于密封空隙920形成电介质922之后的图9Q的结构。可相对于栅极915的材料、介电屏障910的材料及介电阻隔区909的材料选择性地进行电介质922的形成，以使得电介质922并不相互作用以改变栅极915的材料、介电屏障910的材料及介电阻隔区909的材料。电介质922可在“夹断”密封工艺中相对于密封空隙920形成。可使用等离子体增强型化学气相沉积(PECVD)或其它消耗处理实施密封处理。使用PECVD或其它沉积工艺，在形成并不完全共形的密封件中可提供空隙。在此类情况下，密封膜通常在若干毫托至若干托的亚大气压下沉积。此压力在空隙被密封住之后保持在空隙内部。此空隙可被称为“气隙”，但当空隙被密封时气体的组成物应为工艺的空隙。
夹断密封还可夹断介电屏障910的材料中的开口，所述开口为介电屏障910的材料的部分之间的空间。在形成存储器装置的存储器阵列的CT存储器单元中的此密封工艺形成及定义空隙920的边界的部分。如图9R中所示，除了密封电介质922以外，空隙920还具有由所形成的相邻CT结构的电荷捕获区905的材料之间的隧道区907的材料定义的竖直边界。密封工艺可类似于与图1B相关联的工艺实施，使得密封电介质在到达介电屏障910的材料之前在栅极915的相邻材料之间的区中终止。
图9R中所绘示的结构可经处理以形成电连接且集成于结构被形成的电子装置中。在此进一步处理状态中，半导体柱903、隧道区907、电荷捕获区905、介电屏障910及栅极915的材料实际上可如图4中所绘示分段为个别CT结构，其中柱914的中心用电介质404填充。可对图9A至9R中所绘示的处理阶段进行变化以相对于堆叠中的相邻CT结构之间的空隙产生替代性结构。举例来说，在形成密封电介质之前，可使用ALE移除或明显地减少图9Q中展示的空隙区的区中的介电屏障910的材料的鳍片结构。可对图9A至9R中所绘示的处理阶段进行其它变化以产生定义竖直堆叠中的多个CT结构的空隙的边界。
图10A至10D为绘示在电子装置中形成多个CT结构的实施例的阶段的特征的横截面图。图10A绘示开始对图9A至9R的阶段进行变化的处理阶段。图10A展示具有以下各者的结构：半导体柱1003的材料、隧道区1007的材料、电荷捕获区1005的材料、介电阻隔区1009的材料及在连接至栅极1015的材料的柱1014中的介电屏障1010的材料，其中这些材料布置于衬底1002上的导电区1013上方。图10A中展示的结构可使用类似于或相同于图9A至9O中所绘示的处理阶段的处理阶段形成。
图10B展示在移除介电阻隔区1009的材料的部分、电荷捕获区1005的材料的部分及隧道区1007的材料的部分之后的图10A的结构，所述结构暴露半导体柱1003的材料。半导体柱1003的材料可被形成为掺杂中空沟道。掺杂中空沟道可经由耦合于导电区1013上且接触所述导电区的材料及/或集成电路结构耦合至导电区1013。举例来说，半导体柱1003的材料可为经沉积以延伸至导电区1013且接触所述导电区的半导体材料。导电区1013可被形成为半导体区1013，所述半导体区在一定浓度级下具有比半导体柱1003的多数载流子浓度高的多数载流子浓度。半导体区1013可被形成为源极区。在介电阻隔区1009的材料包含氧化物，电荷捕获区1005的材料包含氮化物，且隧道区1007的材料包含氧化物及氮化物中的一或多者的情况下，材料区的部分的移除可包含一组氧化物/氮化物堆叠蚀刻以暴露半导体柱1003的材料。
图10C展示在使半导体柱1003的经暴露材料经受掺杂蒸汽以增强半导体柱1003的经暴露材料的区1023处的半导体柱1003的掺杂之后的图10B的结构。提供半导体柱1003的经暴露材料可包含应用膦(PH3)以提高载流子掺杂水平。膦可在约700℃至约750℃温度范围内在退火中应用。可使用其它退火温度范围。掺杂工艺可提供区1023作为增强N+区。可在各向同性蒸汽退火中使用的另一蒸汽为胂(AsH3)。可使用其它n型掺杂剂。在CT结构的各种部分中的半导体掺杂为p型的情况下，可使用p型掺杂剂，从而提供区1023作为增强P+区。对于p型沟道，为了提高载流子掺杂水平，可应用提供提高的p型掺杂的蒸汽。通过p型物质应用蒸汽退火可包含应用二硼烷(B2H6)气体以提供p型掺杂水平的提高。对于未掺杂沟道，为了提高以电荷捕获结构的隧道区为界的沟道的区中的载流子掺杂水平，可应用提供p型掺杂或n型掺杂的蒸汽。对以电荷捕获结构的隧道区为界的沟道的区中的掺杂类型的选择可取决于集成方案的其它特征，例如竖直地耦合至CT结构的堆叠的选择器装置的掺杂方案。相邻电荷捕获结构之间的半导体柱1003的材料的区1023中的掺杂剂可经激活而不将掺杂剂扩散至以隧道区1007的材料为界的半导体柱1003的材料中。
区1023中的较高掺杂水平可相对于以隧道区1023的材料为界的半导体柱1003的材料中的载流子浓度沿半导体柱1003的材料的竖直长度为不均匀的。区1023中的较高掺杂水平可相对于以隧道区1007的材料为界的沟道1023的材料中的载流子浓度沿沟道1023的竖直长度作为梯度分布。相对于沿以隧道区1007的材料为界的半导体柱1003的材料的掺杂，此梯度可通过过量多数载流子浓度实现，在利用隧道区1007的材料的半导体柱1003的材料的边界的开始处接近零。区1023中的较高掺杂水平可在垂直于半导体柱1003的材料的长度的x方向上横跨半导体柱1003的材料作为梯度分布。
图10D展示在相对于密封空隙1020形成电介质1022之后的图10C的结构。可相对于栅极1015的材料、介电屏障1010的材料及介电阻隔区1009的材料选择性地进行电介质1022的形成，以使得电介质1022并不相互作用以改变栅极1015的材料、介电屏障1010的材料及介电阻隔区1009的材料。电介质1022可在“夹断”密封工艺中相对于密封空隙1020形成。密封工艺可使用等离子体增强型化学气相沉积(PECVD)或其它消耗工艺实施。夹断密封还可夹断介电屏障1010的材料中的开口，所述开口为介电屏障1010的材料的部分之间的空间。在形成存储器装置的存储器阵列的CT存储器单元中的此密封工艺形成及定义空隙1020的边界的部分。如图10C中所示，除了密封电介质1022以外，空隙1020还具有由所形成的相邻CT结构的隧道区1007的材料之间的半导体柱1003的材料定义的竖直边界。密封工艺可类似于与图2B相关联的工艺实施，使得密封电介质在到达介电屏障1010的材料之前在栅极1015的相邻材料之间的区中终止。
图10D中所绘示的结构可经处理以形成电连接且集成于结构被形成的电子装置中。在此进一步处理状态中，半导体柱1003、隧道区1007、电荷捕获区1005、介电屏障1010及栅极1015的材料实际上可如图5中所绘示分段为个别CT结构，其中柱1014的中心用电介质504填充。可对图10A至10D中所绘示的处理阶段进行变化以相对于堆叠中的相邻CT结构之间的空隙产生替代性结构。举例来说，在形成密封电介质之前，可使用ALE移除或明显地减少图10C中展示的空隙区的区中的介电屏障1010的材料的鳍片结构。可对图10A至10D中所绘示的处理阶段进行其它变化以产生定义竖直堆叠中的多个CT结构的空隙的边界。
图11绘示经布置以提供多个电子组件的晶片1100的实例的实施例。可将晶片1100提供为可制造多个裸片1105的晶片。替代地，可将晶片1100提供为裸片1105的数目已经处理以提供电子功能且等待从晶片1100单体化供用于封装的晶片。可将晶片1100提供为半导体晶片、绝缘体上半导体晶片或其它适当晶片，以供处理例如集成电路芯片的电子装置。可根据与关于图1至10的任何实施例或实施例的组合相关联的方法制造晶片1100。
使用各种掩蔽及处理技术，每一裸片1105可经处理以包含功能电路，以使得将每一裸片1105制造为具有与晶片1100上的另一裸片相同的功能及经封装结构的集成电路。替代地，使用各种掩蔽及处理技术，各组裸片1105可经处理以包含功能电路，以使得并非将全部裸片1105制造为具有与晶片1100上的另一裸片相同的功能及经封装结构的集成电路。具有提供电子能力的集成于其上的电路的经封装裸片在本文中被称为集成电路(integratedcircuit；IC)。
晶片1100可包括多个裸片1105。多个裸片中的每一裸片1105可包含CT结构。CT可具有空隙或相对于空隙结构化。CT及/或多个CT可类似于或相同于如本文中关于图1至10所教示的CT结构化。
在各种实施例中，每一裸片1105的CT结构可包含：半导体柱，其可用于传导电流；电荷捕获区，其通过隧道区与半导体柱分隔开；介电阻隔区，其在电荷捕获区上；栅极，其在介电阻隔区上以控制电荷在电荷捕获区中的存储；及介电屏障，其在介电阻隔区与栅极之间且使所述介电阻隔区与所述栅极分隔开，所述介电屏障与介电阻隔区及电荷捕获区以竖直布置安置，使得空隙位于电荷捕获区与其上安置有CT结构的区之间。介电屏障可与介电阻隔区及电荷捕获区以竖直布置安置，使得空隙位于介电阻隔区、电荷捕获区或隧道区中的一或多者与其上安置有CT结构的区之间。电荷捕获区可相对于介电阻隔区竖直地凹进空隙中。电荷捕获区可为介电氮化物区，介电阻隔区可为氧化物区，且隧道区可包含一组介电区。
每一裸片1105的CT结构可为沿多个竖直串中的竖直串布置的多个CT结构中的一者，所述多个CT结构包含第一CT结构，其中在第一CT结构之后，每一电荷捕获结构可安置于多个CT结构中的另一者上方。沿相应竖直串的每一CT结构可包含：CT结构的半导体柱，其为沿竖直串的沿所有CT结构的竖直串竖直地布置的半导体材料的部分；隧道区，其邻近且接触半导体柱；电荷捕获区，其邻近且接触隧道区，所述电荷捕获区通过空隙与竖直堆叠中的相邻CT结构的电荷捕获区分隔开；介电阻隔区，其邻近且接触电荷捕获区；及介电屏障，其在介电阻隔区与CT结构的栅极之间。每一CT结构的电荷捕获区可相对于每一CT结构的介电阻隔区竖直地凹进空隙中。第一CT结构的隧道区可沿半导体材料的柱延伸且可延伸穿过其它CT结构作为每一CT结构的隧道区。电介质可安置在相邻CT结构的栅极之间，其中相邻CT结构之间的空隙以与电介质相对的隧道区为界。多个CT结构中的每一CT结构的电荷捕获区可为介电氮化物区，介电阻隔区可为氧化物区，且隧道区可包含一组介电区。
在各种实施例中，每一裸片1105的CT结构可包含：半导体柱，其可用于传导电流；电荷捕获区，其通过隧道区与半导体柱分隔开；介电阻隔区，其在电荷捕获区上；栅极，其在介电阻隔区上以控制电荷在电荷捕获区中的存储；及介电屏障，其在介电阻隔区与栅极之间，其中隧道区及半导体柱经布置为空隙的边界。介电屏障、介电阻隔区及电荷捕获区可经布置为空隙的边界。半导体柱可包含在以空隙为界的半导体柱的区中比在以隧道区为界的半导体柱的区中更高的载流子掺杂水平。较高载流子掺杂水平为n型掺杂。介电屏障可包含与介电阻隔区的材料不同的介电材料，使得介电屏障的介电材料能够耐受用于形成栅极及移除电荷捕获区及介电阻隔区的部分以形成空隙的材料处理。
每一裸片1105的CT结构可为多个CT结构中的一者，所述多个CT结构大致上相同结构化且以竖直堆叠布置以使得CT结构的隧道区通过空隙与竖直堆叠中的相邻CT结构的隧道区分隔开。CT结构可通过共同半导体柱以竖直堆叠布置，以使得相邻电荷捕获结构之间的共同半导体柱的区具有比邻近且接触CT结构的隧道区的共同半导体柱的区更高的载流子掺杂水平。
在各种实施例中，每一裸片1105可包含存储器装置。存储器装置可包含多个竖直串，其中每一竖直串包含半导体材料的柱，且包含第一CT结构的多个CT结构沿每一竖直串布置。多个CT结构可以竖直堆叠布置，其中除了第一CT结构以外，每一CT结构安置于多个CT结构中的另一者上方。每一CT结构可包含：半导体材料，其经布置为CT结构的沟道；隧道区，其邻近且接触所述柱；电荷捕获区，其邻近且接触隧道区；介电阻隔区，其邻近且接触电荷捕获区；介电屏障，其在CT结构的介电阻隔区与栅极之间且使所述介电阻隔区与所述栅极分隔开，其中隧道区通过空隙与竖直堆叠中的相邻CT结构的隧道区分隔开。柱可包含在以空隙为界的相邻CT结构之间的沟道的区中比在以每一CT结构的隧道区为界的柱的区中更高的载流子掺杂水平。每一CT结构的介电屏障可包含氧化铝或以下中的一或多者：氧化铪；氧化锆；或氧化铪及/或氧化锆与氧化铝、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。密封电介质可安置在相邻CT结构的栅极之间以提供对相邻CT结构之间的空隙的密封。
图12展示实例系统1200的实施例的框图，所述实例系统包含用CT结构的阵列结构化为存储器单元的存储器1263。CT结构及存储器的架构可以类似于或相同于根据本文中论述的各种实施例的结构的方式实现为具有空隙。系统1200可包含以可操作方式耦合至存储器1263的控制器1262。系统1200还可包含电子设备1267及外围装置1269。控制器1262、存储器1263、电子设备1267或外围装置1269中的一或多者可呈一或多个IC的形式。
总线1266在系统1200的各种组件之间/或中提供电导性。在一实施例中，总线1266可包含地址总线、数据总线及控制总线，各自独立地被配置。在替代性实施例中，总线1266可将共同导电线用于提供地址、数据或控制中的一或多者，所述共同导电线的用途由控制器1262调节。控制器1262可呈一或多个处理器的形式。
电子设备1267可包含额外存储器。系统1200中的存储器可被构造为例如但不限于以下的一或多种类型的存储器：动态随机存取存储器(dynamic random access memory；DRAM)、静态随机存取存储器(static random access memory；SRAM)、同步动态随机存取存储器(synchronous dynamic random access memory；SDRAM)、同步图形随机存取存储器(synchronous graphics random access memory；SGRAM)、双数据速率动态RAM(doubledata rate dynamic ram；DDR)、双数据速率SDRAM及基于磁性的存储器。
外围装置1269可包含显示器、成像装置、打印装置、无线装置、额外存储存储器及可与控制器1262协同操作的控制装置。在各种实施例中，系统1200可包含但不限于：光缆系统或装置、电光系统或装置、光学系统或装置、成像系统或装置及信息处理系统或装置，所述信息处理系统或装置是例如无线系统或装置、电信系统或装置及计算机。
尽管本文中已绘示及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同目的的任何布置可取代所展示的特定实施例。各种实施例使用本文中所描述的实施例的排列及/或组合。应理解，上述描述意欲为说明性而非限制性的，且本文中所采用的措词或术语是出于描述的目的。另外，在前述具体实施方式中，可看到，出于精简本发明的目的而在单个实施例中将各种特征分组在一起。不应将此揭示方法解释为反映以下意图：所主张的实施例要求比每一权利要求中明确叙述更多的特征。因此，所附权利要求书特此并入具体实施方式中，其中每一权利要求就其自身来说作为单独实施例。
Claims (55)
1.一种设备，其包括：
半导体柱，其可用于传导电流；
电荷捕获区，其通过隧道区与所述半导体柱分隔开；
介电阻隔区，其邻接于所述电荷捕获区；
栅极，其邻接于所述介电阻隔区且可用于控制电荷在所述电荷捕获区中的存储；及
介电屏障，其在所述介电阻隔区与所述栅极之间且使所述介电阻隔区与所述栅极分隔开，其中所述半导体柱、所述隧道区、所述电荷捕获区、所述介电阻隔区、所述介电屏障及所述栅极为电荷捕获结构的部分，且所述电荷捕获区通过空隙与其上安置有所述电荷捕获结构的区分隔开。
2.根据权利要求1所述的设备，其中所述电荷捕获区与其上安置有所述电荷捕获结构的所述区之间的距离大于所述介电阻隔区与其上安置有所述电荷捕获结构的所述区之间的距离。
3.根据权利要求2所述的设备，其中所述介电阻隔区与其上安置有所述电荷捕获结构的所述区之间的所述距离大于所述介电屏障与其上安置有所述电荷捕获结构的所述区之间的距离。
4.根据权利要求1所述的设备，其中所述介电屏障包含氧化铝。
5.根据权利要求1所述的设备，其中所述介电屏障包含具有比氧化铝的介电常数大的介电常数的介电材料。
6.根据权利要求1所述的设备，其中所述介电屏障在所述介电阻隔区与所述栅极之间具有在约15埃至约50埃的范围内的厚度。
7.一种存储器装置，其包括：
存储器单元的竖直串，其包含半导体材料的竖直柱；及
沿所述竖直串布置的多个电荷捕获结构，其包含第一电荷捕获结构，所述多个电荷捕获结构以竖直堆叠布置，其中除了所述第一电荷捕获结构以外，每一电荷捕获结构安置于所述多个电荷捕获结构中的另一者上方，每一电荷捕获结构包含：
所述半导体材料，其可用作用于所述电荷捕获结构的沟道；
隧道区，其邻近且接触所述半导体材料；
电荷捕获区，其邻近且接触所述隧道区；
介电阻隔区，其邻近且接触所述电荷捕获区，所述电荷捕获区通过空隙与所述竖直堆叠中的邻近电荷捕获结构的所述电荷捕获区分隔开；及
介电屏障，其在所述电荷捕获结构的所述介电阻隔区与栅极之间且使所述介电阻隔区与所述栅极分隔开。
8.根据权利要求7所述的存储器装置，其中每一电荷捕获结构的所述介电屏障与每一电荷捕获结构的所述电荷捕获区及所述介电阻隔区一起布置，使得所述电荷捕获区与其上安置有所述电荷捕获结构的所述区之间的距离大于所述介电阻隔区与其上安置有所述电荷捕获结构的所述区之间的距离。
9.根据权利要求8所述的存储器装置，其中所述介电阻隔区与其上安置有所述电荷捕获结构的所述区之间的所述距离大于所述介电屏障及/或所述栅极与其上安置有所述电荷捕获结构的所述区之间的距离。
10.根据权利要求7所述的存储器装置，其中所述第一电荷捕获结构的所述隧道区沿半导体材料的所述竖直柱延伸且延伸通过其它电荷捕获结构作为所述串的每一电荷捕获结构的所述隧道区。
11.根据权利要求7所述的存储器装置，其中密封电介质安置在相邻电荷捕获结构的栅极之间以密封所述串的相邻电荷捕获区之间的所述空隙。
12.根据权利要求7所述的存储器装置，其中所述介电屏障包含氧化铝。
13.根据权利要求7所述的存储器装置，其中所述介电屏障包含具有比氧化铝的介电常数大的介电常数的介电材料。
14.根据权利要求7所述的存储器装置，其中所述电荷捕获区及所述介电阻隔区由材料构成，使得在制造中当所述介电阻隔区大致上不受蚀刻剂材料影响时，所述电荷捕获区能由所述蚀刻剂材料部分地移除。
15.根据权利要求7所述的存储器装置，其中所述多个电荷捕获结构中的每一电荷捕获结构布置于所述存储器装置的阶层中，使得阶层间距为约30纳米。
16.一种形成电荷捕获结构的方法，所述方法包括：
在材料堆叠中的开口的壁上形成介电屏障；
邻接于所述介电屏障且接触所述介电屏障形成介电阻隔区；
邻接于所述介电阻隔区且接触所述介电阻隔区形成电荷捕获区；
邻接于所述电荷捕获区且接触所述电荷捕获区形成隧道区；
邻接于所述隧道区且接触所述隧道区形成半导体柱，所述半导体柱通过所述隧道区与所述电荷捕获区分隔开，所述半导体柱可用于传导电流；
邻接于所述介电屏障且接触所述介电屏障形成栅极，所述栅极通过所述介电屏障与所述介电阻隔区分隔开，所述栅极可用于控制电荷在所述电荷捕获区中的存储；
修改所述介电屏障以允许选择性地移除所述介电阻隔区的部分及所述电荷捕获区的部分；及
移除所述介电阻隔区的所述部分及所述电荷捕获区的所述部分，使得空隙形成于所述电荷捕获区的剩余部分与其上安置有所述电荷捕获结构的区之间。
17.根据权利要求16所述的方法，其中所述方法包含形成所述电荷捕获区及所述介电阻隔区，使得所述电荷捕获区与其上安置有所述电荷捕获结构的所述区之间的距离大于所述介电阻隔区与其上安置有所述电荷捕获结构的所述区之间的距离。
18.根据权利要求16所述的方法，其中形成所述半导体柱包含形成多晶硅。
19.根据权利要求16所述的方法，其中形成所述介电屏障包含形成氧化铝。
20.根据权利要求16所述的方法，其中形成所述介电屏障包含形成具有比氧化铝的介电常数大的介电常数的介电材料。
21.根据权利要求16所述的方法，其中修改所述介电屏障包含：
相对于所述栅极及所述介电阻隔区选择性地对所述介电屏障进行原子层蚀刻；
沉积额外介电屏障材料以形成经修改介电屏障；及
对所述经修改介电屏障进行原子层蚀刻以在所述介电阻隔区上形成掩模。
22.一种方法，其包括：
形成具有由材料包围的开口的材料堆叠以形成存储器单元串的多个电荷捕获结构，所述多个电荷捕获结构包含第一电荷捕获结构，其中除了所述第一电荷捕获结构以外，所述串中的每一电荷捕获结构安置于所述串中的所述多个电荷捕获结构中的另一者上方；
在移除所述材料堆叠的部分之后，通过使用原子层蚀刻从所述材料堆叠的背侧移除所述介电屏障材料的部分来图案化所述材料堆叠内的介电屏障材料；及
使用所述经图案化介电屏障材料的部分作为掩模以移除对应于所述电荷捕获结构的介电阻隔区及电荷捕获区的所述堆叠的材料的部分，使得空隙形成于相邻电荷捕获结构的所述电荷捕获区之间，所述介电屏障材料使所述介电阻隔区与每一完整电荷捕获结构中的栅极分隔开。
23.根据权利要求22所述的方法，其中图案化所述介电屏障材料包含重复沉积及蚀刻额外介电屏障材料，直到所述介电屏障材料中的开口达到用以处理对应于介电阻隔区的所述材料的大小。
24.根据权利要求23所述的方法，其中所述方法包含使用所述开口来执行氧化物蚀刻，继之以氮化物蚀刻，从而形成所述空隙。
25.根据权利要求22所述的方法，其中所述方法包含在形成所述空隙之后，在开放区中形成电介质以密封所述开放区，所述开放区是通过移除所述材料堆叠的部分以图案化所述介电屏障材料而形成。
26.根据权利要求22所述的方法，其中在所述开放区中形成所述电介质包含使用等离子体增强型化学气相沉积形成所述电介质。
27.一种方法，其包括：
形成具有由材料包围的开口的材料堆叠以形成存储器单元串中的多个电荷捕获结构的隧道区、电荷捕获区、介电阻隔区及介电屏障，所述多个电荷捕获结构包含第一电荷捕获结构，其中在所述第一电荷捕获结构之后，所述存储器单元串中的每一电荷捕获结构安置于所述串中的所述多个电荷捕获结构中的另一者上方；
形成接触所述介电屏障的材料的多个栅极且从所述材料堆叠移除材料，使得每一栅极通过开放区域与所述多个栅极中的竖直相邻栅极分隔开，从而暴露所述介电屏障的所述材料的部分；
处理每一开放区域中的所述介电屏障的材料，包含将原子层蚀刻应用于所述介电屏障的所述材料，以在所述介电屏障中形成将所述介电阻隔区的材料暴露于所述栅极之间的所述先前开放区域的开口；
使用所述介电屏障中的所述开口竖直地移除所述介电阻隔区的所述材料的部分，从而暴露所述电荷捕获区的材料；及
使用所述介电屏障中的所述开口竖直地移除所述电荷捕获区的所述材料的部分；及
在移除所述介电阻隔区及电荷捕获区的部分之后，密封所述栅极之间的所述开放区域以在相邻电荷捕获结构的所述电荷捕获区的剩余部分之间形成空隙。
28.根据权利要求27所述的方法，其中形成接触所述介电屏障的材料的多个栅极且移除材料以使得每一栅极与所述多个栅极中的竖直相邻栅极分隔开包含：
使用化学物质及工艺来移除邻近所述介电屏障的所述材料的牺牲区，以大致上移除所述牺牲区而不移除所述介电屏障的材料；
在牺牲区被移除的每一区中形成栅极材料；及
通过化学物质及工艺从每一栅极之间移除隔离电介质的材料，从而移除先前形成于相邻牺牲区之间的所述隔离电介质。
29.根据权利要求27所述的方法，其中包含将原子层蚀刻应用于所述介电屏障的材料的处理每一开放区域中的所述介电屏障的所述材料包含：
应用第一原子层蚀刻以使用化学物质选择性地移除所述介电屏障的所述材料的部分，从而大致上移除所述介电屏障的材料而不移除所述栅极的材料或所述介电阻隔区的材料；
在移除所述介电屏障的所述材料的部分之后，将所述介电屏障的额外材料沉积于每一开放区域中的相邻栅极上及通过所述第一原子层蚀刻暴露的介电阻隔区的材料的表面上；及
将原子层蚀刻应用于所述介电屏障的额外材料，从而提供用于移除所述介电阻隔区的部分的所述开口。
30.根据权利要求27所述的方法，其中所述方法包含移除所述介电阻隔区的所述材料的所述部分且移除所述电荷捕获区的所述材料的所述部分，使得每一完整电荷捕获结构的所述电荷捕获区与其上安置有所述电荷捕获结构的所述区之间的距离大于每一相应完整电荷捕获结构的所述介电阻隔区与其上安置有所述电荷捕获结构的所述区之间的距离，所述介电屏障材料使所述介电阻隔区与每一完整电荷捕获结构中的栅极分隔开。
31.根据权利要求30所述的方法，其中使用所述介电屏障中的所述开口竖直地移除所述介电阻隔区的所述材料的部分包含进行蚀刻以移除介电阻隔区的所述材料的部分，且其中使用所述介电屏障中的所述开口竖直地移除所述电荷捕获区的所述材料的部分包含进行另一蚀刻以移除所述电荷捕获区的所述材料的部分。
32.根据权利要求30所述的方法，其中所述方法包含对所述堆叠进行退火。
33.根据权利要求30所述的方法，其中密封所述开放区域包含在所述相邻电荷捕获结构的所述栅极之间形成电介质。
34.根据权利要求33所述的方法，其中在所述相邻电荷捕获结构的所述栅极之间形成所述电介质包含从入口至所述开放区域形成所述电介质且在到达所述介电屏障的所述材料之前终止所述电介质的形成，从而在相邻栅极之间留下空隙。
35.根据权利要求27所述的方法，其中除了移除所述介电阻隔区的所述材料的所述部分及所述电荷捕获区的所述材料的所述部分以外，所述方法还包含使用所述介电屏障的所述开口移除所述隧道区的部分，从而暴露半导体柱。
36.根据权利要求35所述的方法，其中所述方法包含将蒸汽应用于所述经暴露半导体柱以产生对所述经暴露半导体柱的掺杂，从而提高直接相邻的电荷捕获结构之间的所述经暴露半导体柱的区中的载流子掺杂水平，所述提高载流子掺杂水平与以所述电荷捕获结构的所述隧道区为界的所述半导体柱的区中的掺杂的水平有关。
37.根据权利要求36所述的方法，其中应用所述蒸汽包含应用膦或胂以提高所述载流子掺杂水平。
38.根据权利要求36所述的方法，其中应用所述蒸汽包含应用二硼烷气体以提高所述载流子掺杂水平。
39.根据权利要求36所述的方法，其中对于未掺杂半导体柱，应用所述蒸汽包含应用提供p型掺杂或n型掺杂的蒸汽。
40.根据权利要求36所述的方法，其中所述方法包含激活相邻电荷捕获结构之间的所述半导体柱的所述区中的掺杂剂而不将掺杂剂扩散至以每一电荷捕获结构的所述隧道区为界的所述半导体柱中。
41.根据权利要求27所述的方法，其中所述电荷捕获区为氮化物区，所述介电阻隔区为氧化物区，且所述介电屏障的所述材料包含氧化铝或具有比氧化铝的介电常数大的介电常数的电介质。
42.一种设备，其包括：
半导体柱，其可用于传导电流；
电荷捕获区，其通过隧道区与所述半导体柱分隔开；
介电阻隔区，其邻接于所述电荷捕获区；
栅极，其邻接于所述介电阻隔区且可用于控制电荷在所述电荷捕获区中的存储；及
介电屏障，其在所述介电阻隔区与所述栅极之间，其中所述隧道区及所述半导体柱经布置为空隙的边界。
43.根据权利要求42所述的设备，其中所述介电屏障、所述介电阻隔区及所述电荷捕获区经布置为所述空隙的边界。
44.根据权利要求42所述的设备，其中所述半导体柱包含在以所述空隙为界的所述半导体柱的区中比在以所述隧道区为界的所述半导体柱的区中更高的载流子掺杂水平。
45.根据权利要求44所述的设备，其中所述较高载流子掺杂水平为n型掺杂。
46.根据权利要求44所述的设备，其中所述设备为具有电荷捕获结构的裸片，所述半导体柱、所述隧道区、所述电荷捕获区、所述介电阻隔区、所述介电屏障及所述栅极被安置为所述电荷捕获结构的部分。
47.根据权利要求46所述的设备，其中所述电荷捕获结构为以竖直堆叠布置的多个大致上相同结构化的电荷捕获结构中的一者，使得电荷捕获结构的所述隧道区通过空隙与所述竖直堆叠中的相邻电荷捕获结构的所述隧道区分隔开。
48.根据权利要求47所述的设备，其中所述电荷捕获结构以所述竖直堆叠布置，其中所述半导体柱为共同的，使得相邻电荷捕获结构之间的所述半导体柱的区具有比邻近且接触所述电荷捕获结构的所述隧道区的所述半导体柱的区更高的载流子掺杂水平。
49.根据权利要求42所述的设备，其中所述介电屏障包含与所述介电阻隔区的材料不同的介电材料，使得所述介电屏障的所述介电材料能够耐受用于形成所述栅极及移除所述电荷捕获区及所述介电阻隔区的部分以形成所述空隙的材料处理。
50.一种存储器装置，其包括：
存储器单元的竖直串，其包含半导体材料的竖直柱；及
沿所述竖直串布置的多个电荷捕获结构，其包含第一电荷捕获结构，所述多个电荷捕获结构以竖直堆叠布置，其中除了所述第一电荷捕获结构以外，每一电荷捕获结构安置于所述多个电荷捕获结构中的另一者上方，每一电荷捕获结构包含：
所述半导体材料，其可用作用于所述电荷捕获结构的沟道；
隧道区，其邻近且接触所述半导体材料；
电荷捕获区，其邻近且接触所述隧道区；
介电阻隔区，其邻近且接触所述电荷捕获区；
介电屏障，其在所述电荷捕获结构的所述介电阻隔区与栅极之间且使所述介电阻隔区与所述栅极分隔开，其中所述隧道区通过空隙与所述竖直堆叠中的相邻电荷捕获结构的所述隧道区分隔开。
51.根据权利要求50所述的存储器装置，其中半导体材料的所述柱包含在以所述空隙为界的相邻电荷捕获结构之间的区中比在以每一电荷捕获结构的所述隧道区为界的区中更高的载流子掺杂水平。
52.根据权利要求50所述的存储器装置，其中所述介电屏障包含氧化铝。
53.根据权利要求50所述的存储器装置，其中所述介电屏障包含群组中的一或多种材料，所述群组包含：氧化铪，及氧化铪与氧化铝、氧化锆、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。
54.根据权利要求50所述的存储器装置，其中所述介电屏障包含群组中的一或多种材料，所述群组包含：氧化锆，及氧化锆与氧化铝、氧化铪、氧化硅、氧化钛、氧化钆、氧化铌或氧化钽中的一或多者的混合物。
55.根据权利要求50所述的存储器装置，其中密封电介质安置在相邻电荷捕获结构的栅极之间以提供对相邻电荷捕获结构之间的所述空隙的密封。
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