TWI691091B - 電荷捕獲結構之孔隙形成 - Google Patents
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Abstract
電子設備及形成該電子設備之方法可包括供在各種電子系統及裝置中使用之一或多個電荷捕獲結構，其中每一電荷捕獲結構包括在該電荷捕獲結構之一電荷捕獲區上之一閘極與一阻隔介電質之間的一介電質屏障。在各種實施例中，一孔隙位於該電荷捕獲區與其上安置有該電荷捕獲結構之一區之間。在各種實施例中，使一電荷捕獲區與一電荷捕獲結構之一半導體柱分隔開的一隧道區可經配置使得該隧道區及該半導體柱為一孔隙之邊界。揭示了額外設備、系統及方法。
Description
本申請案係關於電荷捕獲結構。
電子工業處於減小組件大小以及電力要求兩者恆定壓力下，且具有改良記憶體裝置之操作的市場驅動需求。一種減小組件大小之方法為以三維(3D)組態製造裝置。舉例而言，記憶體裝置可經配置為豎直地在基板上之記憶體單元的堆疊。此類記憶體單元可實施為電荷捕獲單元。對基於電荷捕獲之記憶體裝置及其操作的改良可由記憶體裝置之設計及處理的發展解決。
本申請案揭示一種設備，其包含：一半導體柱，其可用於傳導一電流；一電荷捕獲區，其藉由一隧道區與該半導體柱分隔開；介電質阻隔區，其鄰接於該電荷捕獲區；一閘極，其鄰接於該介電質阻隔區且可用於控制電荷在該電荷捕獲區中之儲存；及一介電質屏障，其在該介電質阻隔區與該閘極之間且使該介電質阻隔區與該閘極分隔開，其中該半導體柱、該隧道區、該電荷捕獲區、該介電質阻隔區、該介電質屏障及該閘極為一電荷捕獲結構之部分，且該電荷捕獲區藉由一孔隙與其上安置有該電荷捕獲結構之一區分隔開。
本申請案亦揭示一種記憶體裝置，其包含：記憶體單元之一豎直串，其包括半導體材料之一豎直柱；及沿該豎直串配置之多個電荷捕獲結構，其包括一第一電荷捕獲結構，該等多個電荷捕獲結構以一豎直堆疊配置，其中除了該第一電荷捕獲結構以外，每一電荷捕獲結構安置於該多個電荷捕獲結構中之另一者上方，每一電荷捕獲結構包括：該半導體材料，其可操作為該電荷捕獲結構之一通道；一隧道區，其鄰近且接觸該半導體材料；一電荷捕獲區，其鄰近且接觸該隧道區；一介電質阻隔區，其鄰近且接觸該電荷捕獲區，該電荷捕獲區藉由一孔隙與該豎直堆疊中之一相鄰電荷捕獲結構的該電荷捕獲區分隔開；及一介電質屏障，其在該電荷捕獲結構之該介電質阻隔區與一閘極之間且使該介電質阻隔區與該閘極分隔開。
本申請案進一步揭示一種形成一電荷捕獲結構之方法，該方法包含：在一材料堆疊中之一開口的一壁上形成一介電質屏障；鄰接於該介電質屏障且接觸該介電質屏障形成一介電質阻隔區；鄰接於該介電質阻隔區且接觸該介電質阻隔區形成一電荷捕獲區；鄰接於該電荷捕獲區且接觸該電荷捕獲區形成一隧道區；鄰接於該隧道區且接觸該隧道區形成一半導體柱，該半導體柱藉由該隧道區與該電荷捕獲區分隔開，該半導體柱可用於傳導一電流；鄰接於該介電質屏障且接觸該介電質屏障形成一閘極，該閘極藉由該介電質屏障與該介電質阻隔區分隔開，該閘極可用於控制電荷在該電荷捕獲區中之儲存；修改該介電質屏障以允許選擇性移除該介電質阻隔區之一部分及該電荷捕獲區之一部分；及移除該介電質阻隔區之該部分及該電荷捕獲區之該部分，使得一孔隙形成於該電荷捕獲區之一剩餘部分與其上安置有該電荷捕獲結構之一區之間。
本申請案進一步揭示一種方法，其包含：形成具有由材料包圍之一開口的一材料堆疊以形成一記憶體單元串之多個電荷捕獲結構，該多個電荷捕獲結構包括一第一電荷捕獲結構，其中除了該第一電荷捕獲結構以外，該串中之每一捕獲結構安置於該串中之該多個電荷捕獲結構中之另一者上方；在移除該材料堆疊之部分之後，藉由使用原子層蝕刻自該材料堆疊的一背側移除該介電質屏障材料之部分來圖案化該材料堆疊內之介電質屏障材料；及使用該經圖案化介電質屏障材料之部分作為一遮罩以移除對應於該等電荷捕獲結構之介電質阻隔區及電荷捕獲區的該堆疊之材料的部分，使得一孔隙形成於相鄰電荷捕獲結構之該等電荷捕獲區之間，該介電質屏障材料使該介電質阻隔區與每一完整電荷捕獲結構中之一閘極分隔開。
本申請案進一步揭示一種方法，其包含：形成具有由材料包圍之一開口的一材料堆疊以形成一記憶體單元串之多個電荷捕獲結構的隧道區、電荷捕獲區、介電質阻隔區及介電質屏障，該多個電荷捕獲結構包括一第一電荷捕獲結構，其中在該第一電荷捕獲結構之後，該記憶體單元串中之每一捕獲結構安置於該串中之該多個電荷捕獲結構中之另一者上方；形成接觸該等介電質屏障之材料的多個閘極且自該材料堆疊移除材料，使得每一閘極藉由一開放區域與該多個閘極中之一豎直相鄰閘極分隔開，從而暴露該等介電質屏障之該材料的部分；處理每一開放區域中之該等介電質屏障之材料包括將原子層蝕刻應用於該等介電質屏障之該材料，以在該等介電質屏障中形成將該等介電質阻隔區之材料暴露於該等閘極之間的該等先前開放區域的開口；使用該等介電質屏障中之該等開口豎直地移除該等介電質阻隔區之該材料的部分，從而暴露該等電荷捕獲區之材料；及使用該等介電質屏障中之該等開口豎直地移除該等電荷捕獲區之該材料的部分；及在移除該等介電質阻隔區及電荷捕獲區之部分之後，密封該等閘極之間的該等開放區域以在相鄰電荷捕獲結構之該等電荷捕獲區的剩餘部分之間形成孔隙。
本申請案進一步揭示一種設備，其包含：一半導體柱，其可用於傳導一電流；一電荷捕獲區，其藉由一隧道區與該半導體柱分隔開；一介電質阻隔區，其鄰接於該電荷捕獲區；一閘極，其鄰接於該介電質阻隔區且可用於控制電荷在該電荷捕獲區中之儲存；及一介電質屏障，其在該介電質阻隔區與該閘極之間，其中該隧道區及該半導體柱經配置為一孔隙之邊界。
本申請案進一步揭示一種記憶體裝置，其包含：記憶體單元之一豎直串，其包括半導體材料之一豎直柱；及沿該豎直串配置之多個電荷捕獲結構，其包括一第一電荷捕獲結構，該等多個電荷捕獲結構以一豎直堆疊配置，其中除了該第一電荷捕獲結構以外，每一電荷捕獲結構安置於該多個電荷捕獲結構中之另一者上方，每一電荷捕獲結構包括：該半導體材料，其可操作為該電荷捕獲結構之一通道；一隧道區，其鄰近且接觸該半導體材料；一電荷捕獲區，其鄰近且接觸該隧道區；一介電質阻隔區，其鄰近且接觸該電荷捕獲區；一介電質屏障，其在該電荷捕獲結構之該介電質阻隔區與一閘極之間且使該介電質阻隔區與該閘極分隔開，其中該隧道區藉由一孔隙與該豎直堆疊中之一相鄰電荷捕獲結構的該隧道區分隔開。
以下詳細描述係指借助於實例說明展示本發明的各種實施例之隨附圖式。以充足細節描述此等實施例以使得一般熟習此項技術者實踐此等及其他實施例。可利用其他實施例，且可對此等實施例進行結構、邏輯及電學改變。各種實施例未必相互排斥，此係因為一些實施例可與一或多個其他實施例組合以形成新實施例。因此，不應在限制性意義上看待以下詳細描述。
如本文件中所使用術語之「水平」定義為平行於基板之習知平面或表面，例如在晶圓或晶粒下方的平面或表面，不管基板在任何時間點處的實際定向。術語「豎直」指代垂直於如上文所定義之水平的方向。術語「晶圓」及「基板」在本文中通常用於指代積體電路形成於其上之任何結構，且亦指代在積體電路製造之不同階段期間的此類結構。晶圓可包括多個晶粒，積體電路關於晶粒的各別基板安置在該多個晶粒中。
圖1A為一實例電荷捕獲(charge trap；CT)結構101之一實施例的橫截面表示，該電荷捕獲結構可包括於各種電子設備中。此類設備可包括記憶體陣列、記憶體裝置、積體電路或包括用以儲存電荷之一或多個單元的其他設備。CT結構101可包括半導體柱103、電荷捕獲區105、隧道區107、介電質阻隔區109、介電質屏障110及閘極115。介電質屏障110安置在介電質阻隔區109與閘極115之間且使該介電質阻隔區與該閘極分隔開。介電質屏障110可與介電質阻隔區109及電荷捕獲區105以豎直配置安置，使得孔隙位於其上安置有CT結構101之表面與介電質屏障110、介電質阻隔區109或電荷捕獲區105中之一或多者之間的區中。結構中之孔隙為該結構的不具有固體材料且不具有液體材料的區。孔隙可呈抽空區、氣隙、充氣區或類似構造之形式。結構中或結構之間的氣隙為用空氣填充的間隙或區。本文中，術語氣隙可包括例如在間隙的形成期間封閉在該間隙中的環境氣體。
介電質屏障110可與介電質阻隔區109及電荷捕獲區105以豎直配置安置，其中電荷捕獲區105關於介電質阻隔區109豎直地凹進孔隙120中。舉例而言，電荷捕獲區與其上安置有電荷捕獲結構之區之間的距離可大於介電質阻隔區與其上安置有電荷捕獲結構之區之間的距離。在各種實施例中，介電質阻隔區109可關於介電質屏障110及/或閘極115豎直地凹進孔隙120中。舉例而言，介電質阻隔區與其上安置有電荷捕獲結構之該區之間的距離可大於介電質屏障與其上安置有該電荷捕獲結構之該區之間的距離。孔隙120、介電質阻隔區109及電荷捕獲區105可結構化以使得電荷捕獲區105之豎直厚度與介電質阻隔區109之豎直厚度的比率及孔隙120的大小可經選擇以在指定範圍內獲得與閘極115相關聯之電容。
在各種實施例中，CT結構101與導電區113之配置可具有多個不同結構配置。CT結構101可藉由存取電晶體與導電區113分隔開，該存取電晶體可為與CT不同的電晶體結構，該存取電晶體可以可操作方式充當傳輸閘以提供導電區113至CT結構101之操作性耦接。CT結構101可藉由多個此類存取電晶體與導電區113分隔開。在一些結構中，CT 101之半導體柱103可耦接至一或多個存取電晶體且整合於該一或多個存取電晶體中，使得半導體柱103與導電區113之耦接藉由半導體柱103所整合至之存取電晶體的通道獲得。
介電質屏障110之一部分可在閘極115的底部表面下方豎直延伸為突起110-1，其可被稱為鰭片110-1。鰭片110-1為介電質屏障110的組件，其提供用以形成孔隙120之機構且可保持在完整的CT結構101中。替代地，在形成至孔隙120之結構邊界的開口之後，鰭片110-1可經移除或明顯地減少，使介電質屏障110受限於完全在閘極115與介電質阻隔區109之間的區。
電荷捕獲結構101安置於導電區域113上方，該導電區域位於基板102上。在圖1A中，空間展示在電荷捕獲結構101之底部與導電區域113之間以指示電荷捕獲結構101與導電區域113之間可能存在額外材料及/或積體電路結構，如上文所提到。隔離區或其他積體電路結構可使電荷捕獲結構101之組件與導電區113分隔開。替代地，CT結構101可安置在導電區113上而無間距或耦接區，其中閘極115藉由密封介電質122與導電區113分隔開。如上所指出，CT結構101可安置於導電區113上方，其中閘極115藉由密封介電質122與存取電晶體分隔開，該存取電晶體將CT結構101耦接至導電區113。
密封介電質122為CT結構101之用於在其中整合有CT結構101之電子設備的不同區域的處理期間密封孔隙120之區，其中密封介電質122之部分保持在完整的結構中，繼續以密封孔隙120。孔隙120可容納於以隧道區107、電荷捕獲區105、介電質屏障110、密封介電質122為界之區及其上安置有CT結構101之區及/或導電區113內，其中密封介電質122安置在閘極115之部分上。藉由未配置有鰭片110-1之CT結構101，作為孔隙120之邊界的朝向隧道區107之密封介電質122之範圍可藉由形成密封介電質122的製程受限。圖式未按比例繪製。此外，閘極115、半導體柱103及導電區113至設備之其他組件的電連接並未展示以集中於CT結構101，該CT結構101整合於設備之其他組件中。
半導體柱103可用於傳導電流，且閘極115可用於控制電荷在電荷儲存區105中之儲存。閘極115可為金屬閘極。閘極115可包括金屬與金屬化合物的組合。閘極115為導電性的且可包括但不限於導電氮化鈦及/或鎢。舉例而言，閘極115包括其上安置有鎢區115-2之導電氮化鈦區115-1。閘極115可被稱作控制閘極，且介電質阻隔區109可被稱作控制介電質。半導體柱103可包括半導體材料，諸如但不限於多晶矽(多晶矽(poly silicon))。半導體柱103之半導體材料可具有比導電區113之多數載流子濃度小的多數載流子濃度，其中導電區域113結構化為半導體區。多數載流子濃度中之差值可為基數10之冪的數量級。圖1A中所展示之結構101的區可經配置為圍繞中心區104的材料環。中心區104可為介電質。中心區104可為介電材料(諸如但不限於介電氧化物)之區。中心區104中之介電氧化物的實例可包括但不限於氧化矽。
電荷捕獲區105藉由隧道區107與半導體柱103分隔開。電荷捕獲區105可為可儲存來自半導體柱103的電荷之介電材料。電荷捕獲區105可為介電氮化物區，諸如包括介電氮化矽之區。電荷捕獲區105之其他介電材料可用於捕獲電荷。隧道區107可構造為經改造區以滿足選定準則，諸如但不限於等效氧化物厚度(equivalent oxide thickness；EOT)。EOT量化隧道區107之電學性質，諸如就代表性實體厚度而言介電質之電容。舉例而言，EOT可定義為理論SiO2
層之厚度，忽略漏電流及可靠性考慮因素，該厚度應為具有與給定介電質(穿隧區107)相同的電容密度所需。隧道區107可包括氧化物及氮化物。隧道區可包括高κ介電質，其中κ為介電常數。高κ介電質為具有比二氧化矽之介電常數大的介電常數的介電質。
隧道區107可包括一組介電質屏障。圖1A中之實例展示隧道區107為三區隧道屏障。三區隧道屏障可經配置為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。替代地，隧道區107可為兩區隧道屏障或一區隧道屏障。此外，隧道區107可具有四個或更多個區，其中材料的選擇及厚度取決於具有給定厚度以作為至電荷捕獲區105之穿隧區來執行的材料的能力。
介電質阻隔區109鄰近於電荷捕獲區105且接觸該電荷捕獲區而安置。介電質阻隔區109提供用以阻擋電荷自電荷捕獲區105流動至閘極115的機構。介電質阻隔區109可為氧化物或諸如在隧道區107中使用之其他介電質。閘極115安置在介電質阻隔區109上，但藉由在介電質阻隔區109與閘極115之間的介電質屏障110與介電質阻隔區109分隔開，其中介電質屏障110之材料與介電質阻隔區109之材料不同。
在介電質阻隔區109與閘極115之間結構化為薄區之介電質屏障110實現增強的穿隧屏障，該增強的穿隧屏障防止電子穿過介電質阻隔區109自閘極115進入電荷捕獲區105之反向穿隧，由此可將操作性擦除飽和限於小的正臨限電壓(Vt
)位準或小的負臨限電壓位準。介電質屏障110在介電質阻隔區109與閘極115之間可具有在約15埃至約50埃之範圍內的厚度。對介電質屏障110之材料的選擇可基於CT結構101的製造。舉例而言，在藉由材料自區域至將變成CT結構101之側面的移除而形成包括孔隙120之CT結構101的一種製程中，介電質屏障110之材料可經選擇以使得介電質屏障110的材料在自CT結構101之側面移除材料中所使用的處理化學物質及溫度下阻止移除。介電質屏障110之材料可充當遮罩以防止在形成類似於CT結構101之CT結構中的此類移除處理中移除介電質阻隔區109。
介電質屏障110可實現為AlOx
區或具有比AlOx
更高之介電常數的介電質區。(術語ABx
之使用指示不限於AB化合物之特定化學計量的AB材料。)介電質屏障110可具有低於彼氧化鋁之電子親和力。介電質屏障110可包括以下中之一或多者：氧化鋁；氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。可使用之膜的實例包括基於HfO2
及/或ZrO2
之材料，以及與諸如AlOx
、SiO2
、TiO2
、GaOx
、NbOx
及Ta2
O5
之其他材料的混合物。此類材料可能不受限於特定化學計量。其他高κ介電質可用於介電質屏障110。
圖1B為圖1A之CT 101的說明，其中密封介電質122在朝向隧道區107的方向上受到限制，從而定義孔隙120之邊界。密封介電質122可藉由密封製程形成，該密封製程可使用電漿增強型化學氣相沈積(plasma-enhanced chemical vapor deposition；PECVD)或其他消耗製程實施。在此類消耗製程中，大部分密封介電質形成於過道之開口處，其中密封介電質之材料沿過道之表面在過道中減少。沿過道安置的範圍取決於多個因素，包括過道之開口的區域。如圖1B中所示，密封介電質122可在閘極115下方之區中終止，產生兩個孔隙。孔隙120-1在閘極115下，且孔隙120在介電質阻隔區109及電荷捕獲區105下。在介電質屏障110之鰭片110-1經移除的CT結構110中，孔隙120-1及120一起形成更大孔隙。
圖2A為一實例CT結構201之一實施例的橫截面表示，該CT結構可包括於各種電子設備中。此類設備可包括記憶體陣列、記憶體裝置、積體電路或包括用以儲存電荷之一或多個單元的其他設備。CT結構201可包括半導體柱203、電荷捕獲區205、隧道區207、介電質阻隔區209、介電質屏障210及閘極215，其中孔隙220位於其上安置有CT結構201之表面與介電質屏障210、介電質阻隔區209、電荷捕獲區205或隧道區207中之一或多者之間的區中。CT結構201可用隧道區207及半導體柱203結構化，該隧道區為孔隙220之邊界的部分，且該半導體柱經配置為孔隙220之邊界的豎直邊界。介電質屏障210安置在介電質阻隔區209與閘極215之間且使該介電質阻隔區與該閘極分隔開，且可與介電質阻隔區209、電荷捕獲區205及隧道區207以豎直配置安置，其中與半導體柱203一起配置之介電質阻隔區209、電荷捕獲區205及隧道區207可經配置為孔隙220的邊界。介電質屏障210以及介電質阻隔區209及電荷捕獲區205可經配置為孔隙220之邊界。
在各種實施例中，CT結構201與導電區213之配置可具有多個不同結構配置。CT結構201可藉由存取電晶體與導電區213分隔開，該存取電晶體可為與CT不同之電晶體結構，其可以可操作方式充當傳輸閘以提供導電區213至CT結構201之操作性耦接。CT結構201可藉由多個此類存取電晶體與導電區213分隔開。在一些結構中，CT 201之半導體柱203可耦接至一或多個存取電晶體且整合於該一或多個存取電晶體中，使得半導體柱203與導電區213之耦接藉由半導體柱203所整合至之存取電晶體的通道獲得。
介電質屏障210之一部分可在閘極215之底部表面下方豎直延伸為鰭片210-1。鰭片210-1為介電質屏障210的組件，其提供用以形成孔隙220之機構且可保持在完整的CT結構201中。替代地，在形成至孔隙220之結構邊界的開口之後，鰭片210-1可經移除或明顯地減少，使介電質屏障210實質上受限於完全在閘極215與介電質阻隔區209之間的區。
電荷捕獲結構201安置於導電區域213上方，該導電區域位於基板202上。在圖2A中，空間展示在電荷捕獲結構201之底部與導電區域213之間以指示電荷捕獲結構201與導電區域213之間可能存在額外材料及/或積體電路結構，如上文所提到。隔離區或其他積體電路結構可使電荷捕獲結構201之組件與導電區213分隔開。替代地，CT結構201可安置在導電區213上而無間距或耦接區，其中閘極215藉由密封介電質222與導電區213分隔開。如上所指出，CT結構201可安置於導電區213上方，其中閘極215藉由密封介電質222與存取電晶體分隔開，該存取電晶體將CT結構201耦接至導電區213。
密封介電質222為CT結構201之用於在其中整合有CT結構201之電子設備的不同區域的處理期間密封孔隙220之區，其中密封介電質222之部分保持在完整的結構中，繼續以密封孔隙220。孔隙220可容納於以半導體柱203為界及以隧道區207、電荷捕獲區205、介電質屏障210、密封介電質222為界的區及其上安置有CT結構201之區及/或導電區213內，其中密封介電質222安置在閘極215之部分上。藉由未配置有鰭片210-1之CT結構201，作為孔隙220之邊界的朝向半導體柱203之密封介電質222之範圍可藉由形成密封介電質222的製程受限。此外，閘極215、半導體柱203及導電區213至設備之其他組件的電連接並未展示以集中於CT結構201，該CT結構201整合於設備之其他組件中。
半導體柱203可用於傳導電流，且閘極215可用於控制電荷在電荷儲存區205中之儲存。閘極215可為金屬閘極。閘極215可包括金屬與金屬化合物的組合。閘極215為導電性的且可包括但不限於導電氮化鈦及/或鎢。舉例而言，閘極215可包括其上安置有鎢區215-2之導電氮化鈦區215-1。半導體柱203可包括但不限於多晶矽(多晶矽)。半導體柱203之半導體材料可具有比導電區213之多數載流子濃度小的多數載流子濃度，其中導電區域213結構化為半導體區。多數載流子濃度中之差值可為基數10之冪的數量級。
與CT結構201相關聯之半導體柱203可被視為具有兩個區段。一個區段鄰接於隧道區207且接觸該隧道區，且另一區段鄰接於孔隙220且為該孔隙之邊界。半導體柱203可包括在以孔隙220為界之半導體柱203的區223中比在以隧道區207為界之半導體柱203的區中更高的載流子摻雜位準。區223中的較高摻雜位準可關於以隧道區207為界之半導體柱203的載流子濃度沿半導體柱203之豎直長度作為梯度分佈。相對於沿以隧道區207為界之半導體柱203的摻雜，此梯度可藉由過量多數載流子濃度實現，在利用隧道區207之半導體柱203的邊界的開始處接近零。此摻雜劑梯度可增強對半導體柱203上之閘極215的控制。較高載流子摻雜位準可為n型摻雜。替代地，在CT結構201之不同部分中之半導體摻雜為p型的情況下，較高載流子摻雜位準可為p型摻雜。電荷捕獲結構201可經配置為以豎直堆疊配置之多個實質上相同結構化之電荷捕獲結構中的一者，使得藉由相鄰電荷捕獲結構之間的半導體柱203之區中的較高載流子摻雜位準，一個電荷捕獲結構之隧道區藉由孔隙與該豎直堆疊中之相鄰電荷捕獲結構的隧道區分隔開。
圖2A中所展示之結構201的區可經配置為圍繞中心區204的材料環。中心區204可為介電質。中心區204可為介電材料(諸如但不限於介電氧化物)之區。中心區204中之介電氧化物的實例可包括但不限於氧化矽。
電荷捕獲區205藉由隧道區207與半導體柱203分隔開。電荷捕獲區205可為可儲存來自半導體柱203之電荷的介電材料。電荷捕獲區205可為介電氮化物區，諸如包括介電氮化矽之區。電荷捕獲區205之其他介電材料可用於捕獲電荷。隧道區207可構造為經改造區以滿足選定準則，諸如但不限於等效氧化物厚度(EOT)。隧道區207可包括氧化物及氮化物。隧道區207可包括一組介電質屏障。圖2A中之實例展示隧道區207為三區隧道屏障。三區隧道屏障可經配置為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。替代地，隧道區207可為兩區隧道屏障或一區隧道屏障。此外，隧道區207可具有四個或更多個區，其中材料的選擇及厚度取決於具有給定厚度以作為至電荷捕獲區205之穿隧區來執行的材料的能力。
介電質阻隔區209鄰近於電荷捕獲區205且接觸該電荷捕獲區而安置。介電質阻隔區209提供用以阻擋電荷自電荷捕獲區205流動至閘極215的機構。介電質阻隔區209可為氧化物或諸如在隧道區207中使用之其他介電質。閘極215安置在介電質阻隔區209上，但藉由在介電質阻隔區209與閘極215之間的介電質屏障210與介電質阻隔區209分隔開，其中介電質屏障210之材料與介電質阻隔區209之材料不同。
介電質屏障210在介電質阻隔區209與閘極215之間可具有在約15埃至約50埃的範圍內的厚度。對介電質屏障210之材料的選擇可基於CT結構201的製造。舉例而言，在藉由材料自區域至將變成CT結構201之側面的移除而形成包括孔隙220之CT結構201的一種製程中，介電質屏障210之材料可經選擇以使得介電質屏障210的材料在自CT結構201之側面移除材料中所使用的處理化學物質及溫度下阻止移除。介電質屏障210可包括與介電質阻隔區209之材料不同的介電材料，使得介電質屏障210之介電材料能夠耐受用於形成閘極215及移除電荷捕獲區205及介電質阻隔區209之部分以形成孔隙220之材料處理。介電質屏障210之材料可充當遮罩以防止在形成類似於CT結構201之CT結構中的此類移除處理中移除介電質阻隔區209。
介電質屏障210可實現為AlOx
區或具有比AlOx
更高之介電常數κ的介電質區。介電質屏障210可具有低於彼氧化鋁之電子親和力。介電質屏障210可包括以下中之一或多者：氧化鋁；氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。可使用之膜的實例包括基於HfO2
及/或ZrO2
之材料，以及與諸如AlOx
、SiO2
、TiO2
、GaOx
、NbOx
及Ta2
O5
之其他材料的混合物。此類材料可能不受限於特定化學計量。其他高κ介電質可用於介電質屏障210。
圖2B為圖2A中之CT 201的說明，其中密封介電質222在朝向半導體柱203的方向上受到限制，從而定義孔隙220之邊界。密封介電質222可藉由密封製程形成，該密封製程可使用電漿增強型化學氣相沈積(PECVD)或其他消耗製程實施。在此類消耗製程中，大部分密封介電質形成於過道之開口處，其中密封介電質之材料沿過道之表面在過道中減少。沿過道安置的範圍取決於多個因素，包括過道之開口的區域。如圖2B中所示，密封介電質222可在閘極215下方之區中終止，產生兩個孔隙。孔隙220-1在閘極215下，且孔隙220在介電質阻隔區209、電荷捕獲區105及隧道區207下。在介電質屏障210之鰭片210-1經移除的CT結構210中，孔隙220-1及220一起形成更大孔隙。
在各種實施例中，記憶體裝置可結構化為記憶體結構，其中用以儲存電荷之記憶體單元以不同階層配置在3D結構中。舉例而言，記憶體裝置可包括3D NAND堆疊，其中類似於CT結構101或CT結構201之記憶體單元可經配置。NAND陣列架構可經配置為記憶體(例如記憶體單元)之陣列，該記憶體陣列經配置使得該陣列中之記憶體以邏輯列耦接至存取線。存取線可為字線。陣列中之記憶體可在諸如源極線及資料線之共同區之間串聯耦接至一起。資料線可為位元線。
3D NAND堆疊可藉由諸如介電質屏障110或介電質屏障210之介電質屏障使用所選介電質屏障之材料實施，從而允許處理以3D NAND堆疊配置之CT結構之間的孔隙。在3D NAND堆疊中之CT單元內，每一此類CT單元之閘極可在一種製程中形成，該閘極可耦接至例如字線之存取線或形成為該存取線之部分，在該製程中，具有諸如氮化矽之材料的最初形成之區經移除且由堆疊中之豎直串中的多個CT小區中之導電閘極替代。此類閘極可被稱為替代閘極。
圖3為3D記憶體裝置300之記憶體陣列312之區塊架構及頁面位址映射的一實例之一實施例的示意圖。記憶體裝置300可以3D NAND 記憶體裝置300之形式實現。記憶體裝置300可包括電荷儲存裝置301之多個豎直串311。在圖3中所示之Z方向上，電荷儲存裝置之每一串311可包含彼此堆疊之多個儲存裝置301，其中每一電荷儲存裝置301對應於多個階層中之一者。舉例而言，如圖3中所示，三十二個電荷儲存裝置以串的形式彼此堆疊，其中每一電荷儲存裝置301對應於展示為階層0至階層31之三十二個階層中之一者。儲存裝置及在Z方向上之階層的數目不限於三十二。各別串311中之電荷儲存裝置301可共用共同通道區，諸如形成於半導體材料(例如多晶矽)之各別柱中的通道區，電荷儲存裝置之串於該通道區周圍形成。該等柱可為多晶矽、單晶矽或晶體管可製造於其中的其他半導體結構。
在圖3中所示之X方向中，十六個串組可包含共用三十二個存取線CG之八個串。存取線CG中之每一者可耦接(例如電力地或另外以可操作方式連接)對應於該八串中的對應一者之每一串311中之各別階層的電荷儲存裝置301。當每一電荷儲存裝置包含能夠儲存多位元信息之多階單元時，藉由相同存取線CG耦接(且因此對應於相同階層)之電荷儲存裝置301可邏輯上分組成例如兩個頁面，諸如P0/P32、P1/P33、P2/P34等等。記憶體裝置300可經配置以操作每一電荷儲存裝置作為四層單元。頁面位址映射在相同階層中水平向上計數。
在圖3中所示之Y方向中，八組串可包含耦接至八個資料線(BL)中之對應一者的十六個串。在此實例中關於SGS之結構為一個板394，其將16個柱串連接在一起，且關於CG之結構為一個板393，其將16個柱串連接在一起。SGD由一個柱串分隔開。串、階層、存取線、資料線、每一方向上之串的組及/或頁面的數目可大於或小於圖3中所示之彼等。
豎直串311可包括具有沿每一豎直串配置之多個電荷儲存裝置301的半導體材料的柱。每一電荷儲存裝置301可包括：電荷捕獲區，其藉由隧道區與各別豎直串之柱分隔開；介電質阻隔區，其在該電荷捕獲區上；閘極，其在該介電質阻隔區上以控制電荷在電荷儲存區域中之儲存，該閘極耦接至存取線；及介電質屏障，其在該介電質阻隔區與該閘極之間，該介電質屏障具有位於該介電質屏障、該介電質阻隔區、該電荷捕獲區或電荷儲存裝置301及相鄰電荷儲存裝置301的隧道區中之一或多者之間的孔隙。在一配置中，電荷儲存裝置301可用其電荷捕獲區及其穿隧區結構化，該電荷捕獲區關於其介電質阻隔區豎直地凹進孔隙中，該穿隧區經配置為該孔隙之邊界的豎直邊界。在另一配置中，電荷儲存裝置301可用其隧道區及其通道結構化，該隧道區為孔隙之上部邊界之部分，該通道經配置為該孔隙之邊界的豎直邊界。電荷儲存裝置301之多個其他結構可藉由經配置為與電荷儲存裝置301相關聯之孔隙之豎直邊界的其介電質屏障、介電質阻隔區、電荷捕獲區、隧道區及通道中之不同者或組合來實現。
在結構化為半導體材料之柱的通道對於串311中之所有電荷儲存裝置301而言為共同的各種實施例中，共同通道可包括在以孔隙為界之相鄰電荷儲存裝置301之間的通道之區中比在以每一電荷儲存裝置301之隧道區為界之共同通道的區中更高的載流子摻雜位準。較高載流子摻雜位準可作為相鄰電荷儲存裝置301之間的摻雜梯度實現。摻雜梯度可包括沿相鄰電荷儲存裝置301之間的共同通道橫跨該共同通道之梯度。每一電荷儲存裝置301之閘極可耦接至對應於各別電荷儲存裝置301之記憶體陣列312中之位置的存取線CG或與該存取線整合。電荷儲存裝置301可以類似於與圖1A、圖1B、圖2A及圖2B相關聯之CT結構的方式實現。
電荷儲存裝置301的組件可藉由自多個不同參數選擇性質而實施。電荷儲存裝置301之介電質屏障可包括以下中之一或多者：氧化鋁；氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。其他高κ介電質可用於介電質屏障。介電質屏障自介電質阻隔區到電荷儲存裝置301之閘極可具有在約15埃至約50埃之範圍內的厚度。
電荷儲存裝置301之隧道區可實施為三區隧道屏障。此三區隧道屏障可實施為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。電荷儲存裝置301之隧道區可實施為除三區以外的多區屏障。此多區屏障可經實施使得材料的選擇及厚度取決於具有給定厚度以執行至電荷儲存裝置301之電荷捕獲區的穿隧區的材料的能力。電荷儲存裝置301之閘極可實施為金屬閘極或包括金屬及金屬化合物之組合的閘極。串311中之電荷儲存裝置301的通道可實施為多晶矽通道。
圖4為記憶體裝置400之豎直串411中的多個CT結構(例如CT結構401-1、401-2及401-3)之一實施例的橫截面表示。豎直串411可為3D記憶體之記憶體陣列之多個串中的一者。圖3中展示具有多個豎直串之3D記憶體裝置之一實例。具有多個豎直串之其他3D記憶體裝置可用類似於圖1A或圖1B之CT結構101的CT記憶體單元結構化。3D記憶體裝置中之其他豎直串可類似於豎直串411結構化，藉由不同組電連接配置。
豎直串411包括耦接至CT結構401-1、401-2及401-3且為CT結構401-1、401-2及401-3之部分的半導體材料的柱403。記憶體裝置400不限於豎直串中之三個CT結構。圖4展示三個CT結構以集中於沿豎直串411或作為該豎直串之部分以豎直堆疊406配置之CT結構的架構。豎直串411取決於記憶體裝置400的記憶體大小或關於記憶體裝置400之架構的其他因素可包括多於三個CT結構，例如耦接至豎直串411之柱403的8個、16個、32個、64個或其他數目個CT結構。每一CT結構可經配置為一串記憶體單元，其中每一CT結構處於與該串中之另一CT結構不同的豎直水平面，每一豎直水平面為記憶體裝置之記憶體陣列的一階層。
堆疊406可由底座416支撐。在圖4中，空間展示在堆疊406之底部與底座416之間以指示底座416與堆疊406之間可能存在額外材料及/或積體電路結構。在不同應用中，此類額外積體材料可包括例如源極側選擇電晶體材料。底座416可包括基板402上之導電區413。取決於記憶體裝置400之架構，導電區413可為源極區。導電區413可包括半導體材料。半導體材料可包括但不限於單晶矽或多晶矽。基板402可為半導體基板或具有半導體材料及絕緣材料之組合的基板。
CT結構401-1沿豎直串411配置為第一電荷捕獲結構，電荷捕獲結構401-2及401-3以豎直堆疊406配置在該CT結構401-1上方，其中電荷捕獲結構401-2及401-3中之每一者安置於豎直堆疊406的另一CT結構上方。半導體材料的柱403分別配置為用於CT結構401-1、401-2及401-3的柱403-1、403-2及403-3。CT結構401-1、401-2及401-3中之每一者分別包括鄰近且接觸其各別通道403-1、403-2及403-3之隧道區407-1、407-2及407-3。第一CT結構401-1之隧道區407-1可沿與串411相關聯之半導體材料的柱403延伸且可延伸穿過其他CT結構401-2及401-3作為每一各別CT結構401-2及401-3之隧道區407-2及407-3。
隧道區407-1、407-2及407-3中之每一者可實施為一組隧道屏障。舉例而言，隧道區407-1、407-2及407-3中之每一者可實施為三區隧道屏障。此三區隧道屏障可實施為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。隧道區407-1、407-2及407-3中之每一者可實施為兩區隧道屏障。隧道區407-1、407-2及407-3中之每一者可實施為一區隧道屏障。此外，隧道區407-1、407-2及407-3中之每一者可具有四個或更多個區，其中材料的選擇及此等隧道區之厚度取決於具有給定厚度以作為穿隧區來執行的材料的能力。
CT結構401-1、401-2及401-3中之每一者分別包括鄰近且接觸其各別隧道區407-1、407-2及407-3之電荷捕獲區405-1、405-2及405-3。電荷捕獲區405-1、405-2及405-3中之每一者可為可分別儲存來自通道403-1、403-2及403-3之電荷的介電材料。電荷捕獲區405-1、405-2及405-3可實現為介電氮化物區，諸如包括介電氮化矽之區。電荷捕獲區405-1、405-2及405-3之其他介電材料可用於捕獲電荷。CT結構401-1、401-2及401-3中之每一者分別包括鄰近且接觸其各別電荷捕獲區405-1、405-2及405-3之介電質阻隔區409-1、409-2及409-3。
CT結構401-1、401-2及401-3中之每一者分別包括介電質屏障410-1、410-2及410-3以及閘極415-1、415-2及415-3，其中每一介電質屏障410-1、410-2及410-3安置在其各別CT結構401-1、401-2及401-3之介電質阻隔區409-1、409-2及409-3與閘極415-1、415-2及415-3之間。介電質屏障410-1、410-2及410-3中之每一者可使用所選介電質屏障之材料實施，從而允許處理以與串411相關聯之3D堆疊406配置的CT結構401-1、401-2及401-3之間的孔隙。3D堆疊406可實現為3D NAND堆疊406。介電質屏障410-1、410-2及410-3中之每一者可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。介電質屏障410-1、410-2及410-3中之每一者可包括以下中之一或多者：氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。其他高κ介電質可用於介電質屏障410-1、410-2及410-3中之每一者。
CT結構401-3、401-2及401-1可分別藉由孔隙420-3、420-2及420-1與相鄰CT結構分隔開。CT結構之電荷捕獲區及介電質阻隔區可藉由相關聯孔隙與豎直堆疊中之相鄰CT結構的電荷捕獲區及介電質阻隔區分隔開。每一CT結構之介電質屏障可經配置具有各別CT結構之電荷捕獲區及介電質阻隔區，使得各別CT結構之電荷捕獲區關於介電質阻隔區豎直地凹進孔隙中。各別CT結構之介電質阻隔區可關於各別CT結構之介電質屏障及/或閘極豎直地凹進孔隙中。
孔隙420-3在CT結構401-3與401-2之間。孔隙420-3可包括為孔隙420-3之邊界的CT結構401-3之介電質屏障410-3、介電質阻隔區409-3或電荷捕獲區405-3中的一或多者及CT結構401-2之介電質屏障410-2、介電質阻隔區409-2或電荷捕獲區405-2中的一或多者。CT結構401-3之隧道區420-3的材料延伸至CT結構401-2之隧道區420-2且為孔隙420-3提供豎直邊界。在各種實施例中，CT結構401-3及401-2之介電質屏障410-3及410-2中的一者或兩者可能分別靠近其各別閘極415-3及415-2之邊緣終止，使得CT結構401-3及401-2不包括圖4中展示之介電質屏障410-3及410-2之鰭片結構。(參見關於圖1A及圖1B之CT結構101的對鰭片結構的論述。)CT結構401-3之電荷捕獲區405-3可藉由孔隙420-3與豎直堆疊406中之相鄰CT結構401-2的電荷捕獲區405-2分隔開。CT結構401-3之電荷捕獲區405-3及介電質阻隔區409-3可藉由孔隙420-3與豎直堆疊406中之相鄰CT結構401-2的電荷捕獲區405-2及介電質阻隔區409-2分隔開。CT結構401-3之介電質屏障410-3可經配置具有電荷捕獲區405-3及介電質阻隔區409-3，其中電荷捕獲區405-3關於介電質阻隔區409-3豎直地凹進孔隙420-3中。介電質阻隔區409-3可關於介電質屏障410-3及/或閘極415-3豎直地凹進孔隙420-3中。CT結構401-2之介電質屏障410-2可經配置具有電荷捕獲區405-2及介電質阻隔區409-2，其中電荷捕獲區405-2關於介電質阻隔區409-2豎直地凹進孔隙420-3中。介電質阻隔區409-2可關於介電質屏障410-2及/或閘極415-2豎直地凹進孔隙420-3中。
孔隙420-2在CT結構401-2與401-1之間。孔隙420-2可包括為孔隙420-2之邊界的CT結構401-2之介電質屏障410-2、介電質阻隔區409-2或電荷捕獲區405-2中的一或多者及CT結構401-2之介電質屏障410-2、介電質阻隔區409-2或電荷捕獲區405-2中的一或多者。CT結構401-2之隧道區420-2的材料延伸至CT結構401-1之隧道區420-1且為孔隙420-2提供豎直邊界。在各種實施例中，CT結構401-2及401-1之介電質屏障410-2及410-1中的一者或兩者可能分別靠近其各別閘極415-2及415-1之邊緣終止，使得CT結構401-2及401-1不包括圖4中展示之介電質屏障410-2及410-1之鰭片結構。(參見關於圖1A及圖1B之CT結構101的對鰭片結構的論述。)CT結構401-2之電荷捕獲區405-2可藉由孔隙420-2與豎直堆疊406中之相鄰CT結構401-1的電荷捕獲區405-1分隔開。CT結構401-2之電荷捕獲區405-2及介電質阻隔區409-2可藉由孔隙420-2與豎直堆疊406中之相鄰CT結構401-1的電荷捕獲區405-1及介電質阻隔區409-1分隔開。CT結構401-2之介電質屏障410-2可經配置具有電荷捕獲區405-2及介電質阻隔區409-2，使得電荷捕獲區405-2關於介電質阻隔區409-2豎直地凹進孔隙420-2中。介電質阻隔區409-2可關於介電質屏障410-2及/或閘極415-2豎直地凹進孔隙420-2中。CT結構401-1之介電質屏障410-1可經配置具有電荷捕獲區405-1及介電質阻隔區409-1，使得電荷捕獲區405-1關於介電質阻隔區409-1豎直地凹進孔隙420-2中。介電質阻隔區409-1可關於介電質屏障410-1及/或閘極415-1豎直地凹進孔隙420-2中。
孔隙420-1在CT結構401-1與其上安置有堆疊406之表面之間。孔隙420-1可包括以下中之一或多者：介電質屏障410-1、介電質阻隔區409-1，或CT結構401-1之電荷捕獲區405-1及其上安置有堆疊406作為孔隙420-1之邊界的表面。CT結構401-1之隧道區420-1的材料可延伸至其上安置有堆疊406之表面且可為孔隙420-1提供豎直邊界。在各種實施例中，CT結構401-1之介電質屏障410-1可靠近閘極415-1之邊緣終止，使得CT結構401-1並不包括圖4中展示之介電質屏障410-1的鰭片結構。(參見關於圖1A及圖1B之CT結構101的對鰭片結構的論述。)CT結構401-1之電荷捕獲區405-1可藉由孔隙420-1與其上安置有堆疊406之表面分隔開。CT結構401-1之電荷捕獲區405-1及介電質阻隔區409-1可藉由孔隙420-1與其上安置有堆疊406之表面分隔開。CT結構401-1之介電質屏障410-1可經配置具有電荷捕獲區405-1及介電質阻隔區409-1，使得電荷捕獲區405-1關於介電質阻隔區409-1豎直地凹進孔隙420-1中。介電質阻隔區409-1可關於介電質屏障410-1及/或閘極415-1豎直地凹進孔隙420-1中。
孔隙420-1、420-2及420-3中之每一者可分別由介電質區422-1、422-2及422-3密封。介電質區422-1、422-2及422-3可分別為孔隙420-1、420-2及420-3之邊界的部分。介電質區422-1可位於其上安置有堆疊406之表面上，該表面可為導電區413，且該介電質區可延伸至CT結構401-1之閘極415-1之一部分且可位於該部分上。介電質區422-2可位於CT結構401-2之閘極415-2之一部分上且可延伸至CT結構401-1的閘極415-1之一部分且位於該部分上。介電質區422-3可位於CT 401-3之閘極415-3之一部分上且可延伸至CT結構401-2的閘極415-2之一部分且位於該部分上。在各種實施例中，介電質區422-1、422-2及422-3中之一或多者可沿相鄰CT結構之閘極且在該等閘極之間終止，其中在此類情況下，實際上兩個孔隙可經配置。孔隙420-1、420-2及420-3中之每一者分別為與此端子相關聯之孔隙中的一者，且與介電質區422-3、422-2及422-1中之每一者相關聯的另一有效孔隙為相鄰CT結構401-3、401-2、401-1之閘極與其上安置有堆疊406之表面之間的孔隙。此類密封介電質區422-1、422-2及422-3可類似於關於圖1A及圖1B所論述之密封介電質區實現。
記憶體裝置400之串411的柱403可結構化為摻雜半導體中空通道。依據中空通道意謂3-D通道之中心中的區可由與該通道之材料不同的材料填充。柱403可包括多晶矽作為包圍介電質404之中空通道。圖4中所展示之結構400的區可經配置為圍繞中心區404的材料環。柱403可以可操作方式在導電區413與耦接至柱403之導電資料線之間傳導電流。此類導電資料線可藉由存取電晶體耦接至柱403。在各種3D記憶體架構中，導電區413及耦接至柱403之導電資料線的此類配置可考慮到導電區413為源極區且導電資料線為資料線。電流可受沿串411儲存在CT結構401-1、401-2及401-3中之電荷影響，其中儲存電荷藉由CT結構401-1、401-2及401-3之閘極415-1、415-2及415-3控制。閘極415-1、415-2及415-3可併入於記憶體裝置400之記憶體陣列的存取線中。存取線可為字線。
孔隙420-1、420-2及430-3提供用以解決電荷捕獲區之間的耦接及與習知記憶體陣列相關聯之存取線至存取線RC (電阻與電容之乘積)問題的機構。如關於圖4所論述，孔隙420-1、420-2以及430-3及電荷捕獲區405-1、405-2及405-3之間距提供隔離以限制此類耦接及RC問題。CT結構401-1、401-2及401-3之間的孔隙配置允許諸如3D NAND之3D記憶體結構的階層間距自65 nm至60 nm的當前值縮放至約30 nm。類似於記憶體裝置400，結構設計及相關聯處理使用替代閘極處理實現3D NAND之豎直縮放的工具容量的較少階層沈積。類似於記憶體裝置400之記憶體的相鄰CT結構之間的電荷捕獲區的間距藉由相鄰CT結構之間的連續電荷捕獲區避免或最小化在小閘極至閘極間距的相鄰CT結構之間發生的捕獲電荷遷越。孔隙可允許避免或最小化電荷捕獲區之間的耦接。減少的耦接及電荷遷越使得記憶體裝置400及類似記憶體之設計能夠具有記憶體單元之較薄堆疊。此等孔隙之形成可提供待在檢查中保持(亦即受控制)之存取線(閘極)電容，且在藉由關於其相關聯閘極將介電質屏障限制於豎直部署的傳導中亦可允許減小存取線(閘極)電阻。
圖5為記憶體裝置500之豎直串511中的多個CT結構(例如CT結構501-1、501-2及501-3)之一實施例的橫截面表示。豎直串511可為3D記憶體之記憶體陣列之多個串中的一者。圖3中展示具有多個豎直串之3D記憶體裝置之一實例。具有多個豎直串之其他3D記憶體裝置可用類似於圖2A或圖2B之CT結構201的CT記憶體單元結構化。3D記憶體裝置中之其他豎直串可類似於豎直串511結構化，藉由不同組電連接配置。
豎直串511包括耦接至CT結構501-1、501-2及501-3且為CT結構501-1、502-2及503-3之部分的半導體材料的柱503。記憶體裝置500不限於豎直串中之三個CT結構。圖5展示三個CT結構以集中於沿豎直串511或作為該豎直串之部分以豎直堆疊506配置之CT結構的架構。豎直串511取決於記憶體裝置500的記憶體大小或關於記憶體裝置500之架構的其他因素可包括多於三個CT結構，例如耦接至豎直串511之柱503的8個、16個、32個、64個或其他數目個CT結構。每一CT結構可經配置為一串記憶體單元，其中每一CT結構處於與該串中之另一CT結構不同的豎直水平面，每一豎直水平面為記憶體裝置之記憶體陣列的一階層。
堆疊506可由底座516支撐。在圖5中，空間展示在堆疊506之底部與底座516之間以指示底座516與堆疊506之間可能存在額外材料及/或積體電路結構。在不同應用中，此類額外積體材料可包括例如源極側選擇電晶體材料。底座516可包括基板502上之導電區513。取決於記憶體裝置500之架構，導電區513可為源極區。導電區513可包括半導體材料。半導體材料可包括但不限於單晶矽或多晶矽。基板502可為半導體基板或具有半導體材料及絕緣材料之組合的基板。
CT結構501-1沿豎直串511配置為第一電荷捕獲結構，電荷捕獲結構501-2及501-3以豎直堆疊506配置在該CT結構501-1上方，其中電荷捕獲結構501-2及501-3中之每一者安置於豎直堆疊506的另一CT結構上方。半導體材料的柱503配置為分別用於CT結構501-1、501-2及501-3的通道503-1、503-2及503-3，使得柱503在CT結構501-1、501-2與501-3與之間延伸且穿過該等CT結構。CT結構501-1、501-2及501-3中之每一者包括分別鄰近且接觸其各別通道503-1、503-2及503-3的隧道區507-1、507-2及507-3。
隧道區507-1、507-2及507-3中之每一者可實施為一組屏障。舉例而言，隧道區507-1、507-2及507-3中之每一者可實施為三區隧道屏障。此三區隧道屏障可實施為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。隧道區507-1、507-2及507-3中之每一者可實施為兩區隧道屏障。隧道區507-1、507-2及507-3中之每一者可實施為一區隧道屏障。此外，隧道區507-1、507-2及507-3中之每一者可具有四個或更多個區，其中材料的選擇及此等隧道區之厚度取決於具有給定厚度以作為穿隧區來執行的材料的能力。
CT結構501-1、501-2及501-3中之每一者包括分別鄰近且接觸其各別隧道區507-1、507-2及507-3之電荷捕獲區505-1、505-2及505-3。電荷捕獲區505-1、505-2及505-3中之每一者可為可分別儲存來自通道503-1、503-2及503-3之電荷的介電材料。電荷捕獲區505-1、505-2及505-3可實現為介電氮化物區，諸如包括介電氮化矽之區。電荷捕獲區505-1、505-2及505-3之其他介電材料可用於捕獲電荷。CT結構501-1、501-2及501-3中之每一者包括分別鄰近且接觸其各別電荷捕獲區505-1、505-2及505-3之介電質阻隔區509-1、509-2及509-3。
CT結構501-1、501-2及501-3中之每一者分別包括介電質屏障510-1、510-2及510-3以及閘極515-1、515-2及515-3，其中每一介電質屏障510-1、510-2及510-3安置在其各別CT結構501-1、501-2及501-3之介電質阻隔區509-1、509-2及509-3與閘極515-1、515-2及515-3之間。介電質屏障510-1、510-2及510-3中之每一者可使用所選介電質屏障之材料實施，從而允許處理以與串511相關聯之3D堆疊506配置的CT結構501-1、501-2及501-3之間的孔隙。3D堆疊506可實現為3D NAND堆疊506。介電質屏障510-1、510-2及510-3中之每一者可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。介電質屏障510-1、510-2及510-3中之每一者可包括以下中之一或多者：氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。其他高κ介電質可用於介電質屏障510-1、510-2及510-3中之每一者。
CT結構501-3、501-2及501-1可分別藉由孔隙520-3、520-2及520-1與相鄰CT結構分隔開。CT結構之隧道區可藉由相關聯孔隙與豎直堆疊中之相鄰CT結構的隧道區分隔開。另外，各別CT結構之電荷捕獲區及介電質阻隔區可藉由相關聯孔隙與豎直堆疊中之相鄰CT結構的電荷捕獲區及介電質阻隔區分隔開。
孔隙520-3在CT結構501-3與501-2之間。孔隙520-3可包括作為孔隙520-3之邊界的CT結構501-3之介電質屏障510-3、介電質阻隔區509-3、電荷捕獲區505-3或隧道區507-3中的一或多者及CT結構501-2之介電質屏障510-2、介電質阻隔區509-2、電荷捕獲區505-2或隧道區507-2中的一或多者。CT結構501-3之通道520-3的材料延伸至CT結構501-2之通道520-2且為孔隙520-3提供豎直邊界。在各種實施例中，CT結構501-3及501-2之介電質屏障510-3及510-2中的一者或兩者可能分別靠近其各別閘極515-3及515-2之邊緣終止，使得CT結構501-3及501-2不包括圖5中展示之介電質屏障510-3及510-2之鰭片結構。(參見關於圖2A及圖2B之CT結構201的對鰭片結構的論述。)CT結構501-3之隧道區507-3可藉由孔隙520-3與豎直堆疊506中之相鄰CT結構501-2的隧道區507-2分隔開。CT結構501-3之電荷捕獲區505-3及介電質阻隔區509-3可藉由孔隙520-3與豎直堆疊506中之相鄰CT結構501-2的電荷捕獲區505-2及介電質阻隔區509-2分隔開。在圖5中所說明之記憶體裝置500之結構的變體中，CT結構501-3之介電質屏障510-3可經配置具有電荷捕獲區505-3及介電質阻隔區509-3，使得電荷捕獲區505-3關於介電質阻隔區509-3豎直地凹進孔隙520-3中。介電質阻隔區509-3可關於介電質屏障510-3及/或閘極515-3豎直地凹進孔隙520-3中。此類變體可包括CT結構501-2之介電質屏障510-2，該CT結構經配置具有電荷捕獲區505-2及介電質阻隔區509-2，使得電荷捕獲區505-2關於介電質阻隔區509-2豎直地凹進孔隙520-3中。另外，介電質阻隔區509-2可關於介電質屏障510-2及/或閘極515-2豎直地凹進孔隙520-3中。
孔隙520-2在CT結構501-2與501-1之間。孔隙520-2可包括作為孔隙520-2之邊界的CT結構501-2之介電質屏障510-2、介電質阻隔區509-2、電荷捕獲區505-2或隧道區507-2中的一或多者及CT結構501-1之介電質屏障510-1、介電質阻隔區509-1、電荷捕獲區505-1或隧道區507-1中的一或多者。CT結構501-2之通道520-2的材料延伸至CT結構501-1之通道520-1且為孔隙520-2提供豎直邊界。在各種實施例中，CT結構501-2及501-1之介電質屏障510-2及510-1中的一者或兩者可能分別靠近其各別閘極515-2及515-1之邊緣終止，使得CT結構501-2及501-1不包括圖5中展示之介電質屏障510-2及510-1之鰭片結構。(參見關於圖2A及圖2B之CT結構201的對鰭片結構的論述。)CT結構501-2之隧道區507-2可藉由孔隙520-2與豎直堆疊506中之相鄰CT結構501-2的隧道區507-2分隔開。CT結構501-2之電荷捕獲區505-2及介電質阻隔區509-2可藉由孔隙520-2與豎直堆疊506中之相鄰CT結構501-1的電荷捕獲區505-1及介電質阻隔區509-1分隔開。在圖5中所說明之記憶體裝置500之結構的變體中，CT結構501-2之介電質屏障510-2可經配置具有電荷捕獲區505-2及介電質阻隔區509-2，使得電荷捕獲區505-2關於介電質阻隔區509-2豎直地凹進孔隙520-2中。另外，介電質阻隔區509-2可關於介電質屏障510-2及/或閘極515-2豎直地凹進孔隙520-2中。此類變體可包括CT結構501-1之介電質屏障510-1，該CT結構經配置具有電荷捕獲區505-1及介電質阻隔區509-1，使得電荷捕獲區505-1關於介電質阻隔區509-1豎直地凹進孔隙520-2中。另外，介電質阻隔區509-1可關於介電質屏障510-1及/或閘極515-1豎直地凹進孔隙520-2中。
孔隙520-1在CT結構501-1與其上安置有堆疊506之表面之間。孔隙520-1可包括以下中的一或多者：介電質屏障510-1、介電質阻隔區509-1、電荷捕獲區505-1，或CT結構501-1之隧道區507-1及其上安置有堆疊506作為孔隙520-1之邊界的表面。CT結構501-1之通道520-1的材料延伸至其上安置有堆疊506之表面且為孔隙520-1提供豎直邊界。在各種實施例中，CT結構501-1之介電質屏障510-1可靠近其各別閘極515-1之邊緣終止，使得CT結構501-1並不包括圖5中展示之介電質屏障510-1的鰭片結構(參見關於圖2A及圖2B之CT結構201的對鰭片結構的論述。)CT結構501-1之隧道區507-1可藉由孔隙520-1與其上安置有堆疊506之表面分隔開。CT結構501-1之電荷捕獲區505-1及介電質阻隔區509-1可藉由孔隙520-1與其上安置有堆疊506之表面分隔開。在圖5中所說明之記憶體裝置500之結構的變體中，CT結構501-1之介電質屏障510-1可經配置具有電荷捕獲區505-1及介電質阻隔區509-1，使得電荷捕獲區505-1關於介電質阻隔區509-1豎直地凹進孔隙520-1中。另外，介電質阻隔區509-1可關於介電質屏障510-1及/或閘極515-1豎直地凹進孔隙520-1中。
孔隙520-1、520-2及520-3中之每一者可分別藉由介電質區522-1、522-2及522-3密封。介電質區522-1、522-2及522-3可分別為孔隙520-1、520-2及520-3之邊界的部分。介電質區522-1可位於其上安置有堆疊506之表面上，該表面可為導電區513，且該介電質區可延伸至CT結構501-1之閘極515-1之一部分且可位於該部分上。介電質區522-2可位於CT結構501-2之閘極515-2之一部分上且可延伸至CT結構501-1的閘極515-1之一部分且位於該部分上。介電質區522-3可位於CT 501-3之閘極515-3之一部分上且可延伸至CT結構501-2的閘極515-2之一部分且位於該部分上。在各種實施例中，介電質區522-1、522-2或522-3中之一或多者可沿相鄰CT結構之閘極且在該等閘極之間終止，其中在此類情況下，實際上兩個孔隙可經配置。孔隙520-1、520-2及520-3中之每一者分別為與此端子相關聯之孔隙中的一者，且與介電質區522-3、522-2及522-1中之每一者相關聯的另一有效孔隙為相鄰CT結構501-3、501-2、501-1之閘極與其上安置有堆疊506之表面之間的孔隙。此類密封介電質區522-1、522-2及522-3可類似於關於圖2A及圖2B所論述之密封介電質區實現。
記憶體裝置500之串511的柱503可結構化為摻雜半導體中空通道。柱503可包括多晶矽作為包圍介電質504之中空通道。圖5中所展示之結構500的區可經配置為圍繞中心區504的材料環。柱503可以可操作方式在導電區513與耦接至柱503之導電資料線之間傳導電流。此類導電資料線可藉由存取電晶體耦接至柱503。在各種3D記憶體架構中，導電區513及耦接至柱503之導電資料線的此類配置可考慮到導電區513為源極區且導電資料線為資料線。電流可受沿串511儲存在CT結構501-1、501-2及501-3中之電荷影響，其中儲存電荷藉由CT結構501-1、501-2及501-3之閘極515-1、515-2及515-3控制。閘極515-1、515-2及515-3可併入於記憶體裝置500之記憶體陣列的存取線中。存取線可為字線。
半導體材料之柱503經配置為CT結構501-1、501-2及501-3之通道503-1、503-2及503-3，該等通道分別在CT結構501-1、501-2及501-3之間延伸且穿過該等CT結構。柱503可包括交替的摻雜位準之區。舉例而言，鄰接於隧道區507-1、507-2及507-3且接觸該等隧道區之通道503-1、503-2及503-3可分別與鄰接於孔隙520-1、520-2及520-3且形成該等孔隙之邊界的柱503之區不同地摻雜。柱503可包括在分別以孔隙520-1、520-2及520-3為界之柱503的區523-1、523-2及523-3中比在分別以隧道區507-1、507-2及507-3為界且接觸該等隧道區之通道503-1、503-2及503-3的區中更高的載流子摻雜位準。區523-1、523-2及523-3中之較高摻雜位準可關於分別以隧道區507-1、507-2及507-3為界之通道503-1、503-2及503-3中的載流子濃度沿柱503之豎直長度為不均勻的。區523-1、523-2及523-3中之較高摻雜位準可關於分別以隧道區507-1、507-2及507-3為界之通道503-1、503-2及503-3中的載流子濃度沿柱503之豎直長度作為梯度分佈。相對於沿以隧道區507-1、507-2及507-3為界之柱503的摻雜，此梯度可藉由過量多數載流子濃度實現，在利用隧道區507-1、507-2及507-3之柱503的邊界的開始處接近零。區523-1、523-2及523-3中之較高摻雜位準可沿CT結構503-1、503-2及503-3在垂直於柱503之長度的x方向上橫跨柱503作為梯度分佈。此摻雜劑梯度可分別增強對通道503-1、503-2及503-3上之閘極通道515-1、515-2及515-3的控制。較高載流子摻雜位準可為n型摻雜。替代地，在CT結構501-1、501-2及501-3之各個部分中的半導體摻雜為p型的情況下，較高載流子摻雜位準可為p型摻雜。
孔隙520-1、520-2及530-3提供用以解決電荷捕獲區之間的耦接及與習知記憶體陣列相關聯之存取線至存取線RC (電阻與電容之乘積)問題的機構。如關於圖5所論述之孔隙520-1、520-2以及530-3及電荷捕獲區505-1、505-2及505-3之間距提供隔離以限制此類耦接及RC問題。CT結構501-1、501-2及501-3之間的孔隙配置允許諸如3D NAND之3D記憶體結構的階層間距自65 nm至60 nm的當前值縮放至約30 nm。類似於記憶體裝置500，結構設計及相關聯處理使用替代閘極處理實現3D NAND之豎直縮放的工具容量的較少階層沈積。類似於記憶體裝置500之記憶體的相鄰CT結構之間的電荷捕獲區的間距藉由相鄰CT結構之間的連續電荷捕獲區避免或最小化在小閘極至閘極間距的相鄰CT結構之間發生的捕獲電荷遷越。孔隙可允許避免或最小化電荷捕獲區之間的耦接。電荷捕獲區之間的耦接的減少亦可由相鄰CT結構之間的摻雜劑梯度提供，該摻雜劑梯度比鄰近相鄰CT結構之隧道區的通道中之摻雜位準高。此類摻雜梯度可增強對個別閘極之控制，諸如通道上之閘極515-1、515-2及515-3，該等通道諸如其各別CT結構之各別通道503-1、503-2及503-3，該各別CT結構諸如CT結構501-1、501-2及501-3。減少的耦接及電荷遷越使得記憶體裝置500及類似記憶體之設計能夠具有記憶體單元之較薄堆疊。此等孔隙之形成可提供待在檢查中保持(亦即受控制)之存取線(閘極)電容，且在藉由關於其相關聯閘極將介電質屏障限制於豎直部署的傳導中亦可允許減小存取線(閘極)電阻。
圖6為形成電荷捕獲結構之一實例方法600的一實施例之特徵的流程圖。在610處，介電質屏障形成於材料堆疊中之開口的壁上。形成介電質屏障可包括形成氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。形成介電質屏障可包括藉由在處理電荷捕獲結構中可耐受溫度及蝕刻化學物質之材料形成介電質屏障。形成介電質屏障可包括形成以下中的一或多者：氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。其他高κ介電材料可用於介電質屏障之材料。
在620處，介電質阻隔區鄰接於介電質屏障且接觸該介電質屏障而形成。介電質阻隔區之材料與介電質屏障之材料不同。在630處，電荷捕獲區鄰接於介電質阻隔區且接觸該介電質阻隔區而形成。形成電荷捕獲區可包括將介電氮化物形成為電荷捕獲區。可使用其他電荷捕獲材料。在640處，隧道區鄰接於電荷捕獲區且接觸該電荷捕獲區而形成。隧道區可形成為可提供電荷載流子至電荷捕獲區之轉移的一組區。在650處，半導體柱鄰接於隧道區且接觸該隧道區而形成，該半導體柱藉由該隧道區與電荷捕獲區分隔開。半導體柱可用於傳導電流。形成半導體柱可包括形成多晶矽。
在660處，閘極鄰接於介電質屏障且接觸該介電質屏障而形成，該閘極藉由該介電質屏障與介電質阻隔區分隔開。閘極可用於控制電荷在電荷捕獲區中之儲存。形成閘極可包括將鎢形成為閘極。形成閘極可包括在介電質屏障與鎢之間形成氮化鈦區。
在670處，介電質屏障經修改成允許選擇性移除介電質阻隔區之一部分及電荷捕獲區之一部分。在680處，移除介電質阻隔區之部分及電荷捕獲區之部分，使得孔隙形成於該電荷捕獲區之剩餘部分與其上安置有電荷捕獲結構的區之間。
方法600或類似於方法600之方法的變體可包括取決於此類方法之應用及/或實施此類方法的系統之架構而可組合或可不組合之多個不同實施例。此類方法可包括形成關於介電質阻隔區豎直地凹進孔隙中之電荷捕獲區。舉例而言，電荷捕獲區及介電質阻隔區可形成，使得電荷捕獲區與其上安置有電荷捕獲結構之區之間的距離大於介電質阻隔區與其上安置有電荷捕獲結構之區之間的距離。形成介電質屏障可包括在完整的電荷捕獲結構中之介電質阻隔區與閘極之間形成具有在約15埃至約50埃之範圍內的厚度的介電質屏障。在各種實施例中，修改介電質屏障可包含：相對於閘極及介電質阻隔區選擇性地對介電質屏障進行原子層蝕刻(ALE或有時被稱作ALEt)；沈積額外介電質屏障材料以形成經修改介電質屏障；及對經修改介電質屏障進行原子層蝕刻以在介電質阻隔區上形成遮罩。方法600或類似於方法600之方法可包括在形成孔隙時形成密封介電質。
除了原子層沈積(atomic layer deposition；ALD)為沈積製程且ALE為移除製程之外，ALE類似於ALD。ALD為允許以計量方式形成材料之逐單層(monolayer-by-monolayer)定序沈積製程。ALE為基於依序、自限性表面反應之材料移除技術。ALE提供藉由原子層控制移除膜從而允許奈米製造各種電子裝置的能力。在週期中已使用依序、自限性熱反應藉由錫(II)乙醯基丙酮酸鹽(Sn(acac)2
)及HF作為反應物來報告Al2
O3
之ALE移除。據報告使用Sn(acac)2
及HF來蝕刻Al2
O3
，取決於處理溫度，在150℃至250℃之溫度下以埃每週期之蝕刻速率提供Al2
O3
的線性移除。亦已報告在依序自限性熱反應中使用Sn(acac)2
及HF作為反應物之HfO2
的ALE，其中藉由ALE製程之HfO2
的線性移除得以實現。可藉由ALE蝕刻之其他材料包括其他金屬氧化物、金屬氮化物、金屬磷化物、金屬硫化物及金屬砷化物。
在各種實施例中，包括形成具有相關聯孔隙之CT結構的方法可使用類似於方法600之方法的變體執行。應注意，此等特徵可在多個不同定序步驟中執行且不限於如圖6中所呈現之次序或特徵。
在各種實施例中，設備可包含：半導體柱，其可用於傳導電流；電荷捕獲區，其藉由隧道區與半導體柱分隔開；介電質阻隔區，其鄰接於電荷捕獲區；閘極，其鄰接於介電質阻隔區且可用於控制電荷在電荷捕獲區中之儲存；及介電質屏障，其在介電質阻隔區與閘極之間且使該介電質阻隔區與該閘極分隔開，其中該半導體柱、該隧道區、該電荷捕獲區、該介電質阻隔區、該介電質屏障及該閘極為電荷捕獲結構之部分，且該電荷捕獲區藉由孔隙與其上安置有電荷捕獲結構之區分隔開。電荷捕獲區可關於介電質阻隔區豎直地凹進孔隙中。電荷捕獲區與其上安置有電荷捕獲結構之區之間的距離可大於介電質阻隔區與其上安置有電荷捕獲結構之區之間的距離。介電質阻隔區可關於介電質屏障及/或閘極豎直地凹進孔隙中。介電質阻隔區與其上安置有電荷捕獲結構之區之間的距離可大於介電質屏障與其上安置有電荷捕獲結構之區之間的距離。
孔隙、介電質阻隔區及電荷捕獲區可結構化以使得電荷捕獲區之豎直厚度與介電質阻隔區之豎直厚度的比率及孔隙的大小可經選擇以在指定範圍內獲得與閘極相關聯之電容。介電質屏障可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。介電質屏障在介電質阻隔區與閘極之間可具有在約15埃至約50埃之範圍內的厚度。
圖7為在材料堆疊中形成多個電荷捕獲結構之一實例方法700之一實施例之特徵的流程圖。在710處，材料堆疊經形成具有由材料包圍之開口以形成記憶體單元串之多個電荷捕獲結構。待形成之多個電荷捕獲結構包括第一電荷捕獲結構，其中除了該第一電荷捕獲結構以外，該串中之每一電荷捕獲結構安置於多個電荷捕獲結構中之另一者上方。在720處，在移除材料堆疊之部分之後，材料堆疊內之介電質屏障材料藉由使用原子層蝕刻自材料堆疊的背側移除介電質屏障材料之部分而經圖案化。形成材料堆疊可包括藉由氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質形成介電質屏障材料。形成介電質屏障材料可包括形成以下中的一或多者：氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。其他高κ介電材料可用於介電質屏障之材料。
在730處，經圖案化介電質屏障材料之部分用作遮罩以移除對應於電荷捕獲結構的介電質阻隔區及電荷捕獲區的堆疊材料之部分，使得孔隙形成於相鄰電荷捕獲結構之電荷捕獲區之間。介電質屏障材料使介電質阻隔區與每一完整電荷捕獲結構中之閘極分隔開。介電質屏障材料與介電質阻隔區之材料不同。
方法700或類似於方法700之方法的變體可包括取決於此類方法之應用及/或實施此類方法的系統之架構而可組合或可不組合之多個不同實施例。此類方法可包括針對每一完整電荷捕獲結構形成關於介電質阻隔區豎直地凹進孔隙中之電荷捕獲區。形成多個電荷捕獲結構中之每一電荷捕獲結構可包括在記憶體裝置之階層中形成每一電荷捕獲結構使得階層間距為約30奈米。在一實施例中，所形成的材料堆疊之部分可用作多個電荷捕獲結構之隧道區及通道，其中每一電荷捕獲結構之隧道區為自第一電荷捕獲結構穿過所有電荷捕獲結構之堆疊中的材料之一部分，且該通道為自第一電荷捕獲結構穿過所有電荷捕獲結構之堆疊中的材料之另一部分。
方法700或類似於方法700之方法可包括在形成孔隙時在相鄰電荷捕獲結構之閘極之間形成密封介電質。此類方法可包括藉由重複沈積及蝕刻額外介電質屏障材料來圖案化介電質屏障材料，直至介電質屏障材料中之開口達至用以處理對應於介電質阻隔區之材料的大小。開口可用於執行氧化物蝕刻，繼之以氮化物蝕刻，從而形成孔隙。在形成孔隙之後，介電質可在開放區中形成以密封該開放區，其中開放區藉由移除材料堆疊之部分以圖案化介電質屏障材料而形成。在開放區中形成介電質可包括使用電漿增強型化學氣相沈積形成介電質。
在各種實施例中，包括形成具有相關聯孔隙之CT結構的方法可使用類似於方法700之方法的變體執行。應注意，此等特徵可在多個不同定序步驟中執行且不限於如圖7中所呈現之次序或特徵。
在各種實施例中，記憶體裝置可包含：記憶體單元之豎直串，其包括半導體材料之豎直柱；及沿豎直串配置之多個CT結構，其包括第一CT結構，該多個CT結構以豎直堆疊配置，其中除了第一CT結構以外，每一CT結構安置於該多個CT結構中之另一者上方。每一CT結構可包括：半導體材料，其可操作為CT結構之通道；隧道區，其鄰近且接觸該半導體材料；電荷捕獲區，其鄰近且接觸該隧道區；介電質阻隔區，其鄰近且接觸該電荷捕獲區，該電荷捕獲區藉由孔隙與豎直堆疊中之相鄰CT結構的電荷捕獲區分隔開；及介電質屏障，其在CT結構之介電質阻隔區與閘極之間且使該介電質阻隔區與該閘極分隔開。
每一CT結構之介電質屏障可經配置具有每一CT結構之電荷捕獲區及介電質阻隔區，使得電荷捕獲區關於介電質阻隔區豎直地凹進孔隙中。舉例而言，電荷捕獲區與其上安置有電荷捕獲結構之區之間的距離可大於介電質阻隔區與其上安置有電荷捕獲結構之區之間的距離。介電質阻隔區可關於介電質屏障及/或閘極豎直地凹進孔隙中。舉例而言，介電質阻隔區與其上安置有電荷捕獲結構之區之間的距離可大於介電質屏障及/或閘極與其上安置有電荷捕獲結構之區之間的距離。第一CT結構之隧道區可沿半導體材料之柱延伸且可延伸穿過其他CT結構作為每一CT結構之隧道區。密封介電質可安置在相鄰CT結構之閘極之間以密封該串中之相鄰電荷捕獲區之間的孔隙。
介電質屏障可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。電荷捕獲區及介電質阻隔區可由材料構成，使得在製造中當介電質阻隔區實質上不受蝕刻劑材料影響時，電荷捕獲區可藉由蝕刻劑材料部分地移除。多個CT結構中之每一CT結構可配置於記憶體裝置之階層中使得階層間距為約30奈米。
圖8為在材料堆疊中形成多個電荷捕獲結構之一實例方法之一實施例之特徵的流程圖。在810處，材料堆疊經形成具有由材料包圍的開口以形成記憶體單元串之多個電荷捕獲結構的隧道區、電荷捕獲區、介電質阻隔區及介電質屏障。所形成的多個電荷捕獲結構包括第一電荷捕獲結構，其中在第一電荷捕獲結構之後，記憶體單元串中之每一電荷捕獲結構安置於該串中之多個電荷捕獲結構中之另一者上方。
在820處，接觸介電質屏障之材料形成多個閘極，且進行材料自材料堆疊之移除，使得每一閘極藉由開放區域與多個閘極中之豎直相鄰閘極分隔開，從而暴露介電質屏障之材料的部分。形成接觸介電質屏障之材料的多個閘極且移除材料以使得每一閘極與多個閘極中之豎直相鄰閘極分隔開可包括使用化學物質及製程移除鄰近介電質屏障之材料的犧牲區，從而實質上移除犧牲區而不移除介電質屏障之材料。閘極材料可形成於犧牲區經移除之每一區中。隔離介電質之材料可藉由化學物質及製程自每一閘極之間移除，從而移除先前形成於相鄰犧牲區之間的隔離介電質。
在830處，處理每一開放區域中之介電質屏障的材料包括將原子層蝕刻應用於介電質屏障之材料，以在介電質屏障中形成將介電質阻隔區之材料暴露於閘極之間的先前開放區域的開口。包括將原子層蝕刻應用於介電質屏障之材料的處理每一開放區域中之介電質屏障的材料可包括應用第一原子層蝕刻以使用化學物質選擇性地移除介電質屏障之材料的部分，從而實質上移除介電質屏障之材料而不移除閘極之材料或介電質阻隔區之材料。在移除介電質屏障之材料的部分之後，介電質屏障之額外材料可沈積在每一開放區域中的相鄰閘極上及藉由第一原子層蝕刻暴露之介電質阻隔區之材料的表面上。原子層蝕刻可應用於介電質屏障之額外材料，從而提供用於移除介電質阻隔區之部分的開口。
在840處，使用介電質屏障中之開口豎直地移除介電質阻隔區之材料的部分，從而暴露電荷捕獲區之材料。在850處，使用介電質屏障中之開口豎直地移除電荷捕獲區之材料的部分。在860處，在移除介電質阻隔區及電荷捕獲區之部分之後，閘極之間的開放區域經密封以在相鄰電荷捕獲結構之電荷捕獲區的剩餘部分之間形成孔隙。密封孔隙可包括在相鄰電荷捕獲結構之閘極之間形成介電質。在相鄰電荷捕獲結構之閘極之間形成介電質可包括自入口至開放區域形成介電質且在達至介電質屏障之材料之前終止介電質之形成，從而在相鄰閘極之間留下孔隙。
方法800或類似於方法800之方法的變體可包括取決於此類方法之應用及/或實施此類方法的系統之架構而可組合或可不組合之多個不同實施例。移除介電質阻隔區之材料的部分及移除電荷捕獲區之材料的部分可包括移除此等部分以使得每一完整電荷捕獲結構之電荷捕獲區關於介電質阻隔區豎直地凹進孔隙中。舉例而言，每一完整電荷捕獲結構之電荷捕獲區與其上安置有電荷捕獲結構之區之間的距離可大於每一各別完整電荷捕獲結構之介電質阻隔區與其上安置有電荷捕獲結構之區之間的距離。介電質屏障材料使介電質阻隔區與每一完整電荷捕獲結構中之閘極分隔開。使用介電質屏障中之開口豎直地移除介電質阻隔區之材料的部分可包括進行蝕刻以移除介電質阻隔區之材料的部分。使用介電質屏障中之開口豎直地移除電荷捕獲區之材料的部分可包括進行另一蝕刻以移除電荷捕獲區之材料的部分，從而形成凹進的電荷捕獲區而不實質上使閘極之材料凹進。在形成凹進的電荷捕獲區之後，可對堆疊進行退火。
方法800或類似於方法800之方法的變體(其中每一完整電荷捕獲結構之電荷捕獲區關於介電質阻隔區豎直地凹進孔隙中)可包括藉由完整電荷捕獲區之厚度與完整介電質阻隔區之厚度的比率來平衡材料介電質屏障中用於移除介電質阻隔區之部分的開口的大小以獲得所要閘極堆疊尺寸。
方法800或類似於方法800之方法的變體可包括將與每一電荷捕獲結構相關聯之孔隙密封至相鄰電荷捕獲結構之間的區，其中每一孔隙具有包括每一相鄰電荷捕獲結構之電荷捕獲區的邊界以及提供相鄰電荷捕獲結構之隧道區的材料堆疊之材料。
除了移除介電質阻隔區之材料的部分及電荷捕獲區之材料的部分以外，方法800或類似於方法800之方法的變體可包括使用介電質屏障之開口移除隧道區的部分，從而暴露半導體柱。此類方法可包括將蒸氣應用於經暴露半導體柱以產生對半導體柱之摻雜，從而提高直接相鄰之電荷捕獲結構之間的半導體柱之區中的載流子摻雜位準。提高的載流子摻雜位準與以電荷捕獲結構之隧道區為界的半導體柱之區中之摻雜的位準有關。應用蒸汽可包括應用膦以提高載流子摻雜位準。可在各向同性蒸汽退火中使用之另一蒸汽為胂。可使用提供摻雜之其他化學蒸汽。諸如膦及胂之化學物質提供n型摻雜。對於p型通道，為了提高載流子摻雜位準，可應用提供提高的p型摻雜之蒸汽。藉由p型物質應用蒸汽退火可包括應用二硼烷氣體以提供p型摻雜位準之提高。對於未摻雜半導體柱，為了提高以電荷捕獲結構之隧道區為界的半導體柱之區中的載流子摻雜位準，可應用提供p型摻雜或n型摻雜之蒸汽。對以電荷捕獲結構之隧道區為界的半導體柱之區中的摻雜類型的選擇可取決於整合方案之其他特徵，例如豎直地耦接至CT結構之堆疊的選擇器裝置之摻雜方案。各種方法可包括激活相鄰電荷捕獲結構之間的半導體柱之區中的摻雜劑而不將摻雜劑擴散至以每一電荷捕獲結構之隧道區為界的半導體柱中。
在各種實施例中，電荷捕獲區可為氮化物區，介電質阻隔區可為氧化物區，且介電質屏障之材料可包括氧化鋁或具有比氧化鋁之介電常數大的介電常數的介電質。具有比氧化鋁之介電常數大的介電常數的介電質可包括以下中之一或多者：氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。其他高κ介電材料可用於介電質屏障之材料。
在各種實施例中，設備可包含：半導體柱，其可用於傳導電流；電荷捕獲區，其藉由隧道區與半導體柱分隔開；介電質阻隔區，其鄰接於電荷捕獲區；閘極，其鄰接於介電質阻隔區且可用於控制電荷在電荷捕獲區中之儲存；及介電質屏障，其在介電質阻隔區與閘極之間，其中隧道區及半導體柱經配置為孔隙之邊界。介電質屏障、介電質阻隔區及電荷捕獲區可經配置為孔隙之邊界。半導體柱可包括在以孔隙為界之半導體柱的區中比在以隧道區為界之半導體柱的區中更高的載流子摻雜位準。較高載流子摻雜位準為n型摻雜。
設備可包括具有電荷捕獲結構之晶粒，半導體柱、隧道區、電荷捕獲區、介電質阻隔區、介電質屏障及閘極經安置為該電荷捕獲結構之部分。
CT結構可為以豎直堆疊配置之多個實質上相同結構化的CT結構中之一者，使得CT結構之隧道區藉由孔隙與豎直堆疊中之相鄰CT結構的隧道區分隔開。CT結構可以豎直堆疊配置，其中半導體柱為共同的以使得相鄰電荷捕獲結構之間的半導體柱的區具有比鄰近且接觸電荷捕獲結構之隧道區的半導體柱的區更高的載流子摻雜位準。介電質屏障可包括與介電質阻隔區之材料不同的介電材料，使得介電質屏障之介電材料能夠耐受用於形成閘極及移除電荷捕獲區及介電質阻隔區之部分以形成孔隙之材料處理。
在各種實施例中記憶體裝置可包含：記憶體單元之豎直串，其包括半導體材料之豎直柱；及沿豎直串配置之多個電荷捕獲結構，其包括第一電荷捕獲結構，該多個電荷捕獲結構以豎直堆疊配置，其中除了該第一電荷捕獲結構以外，每一電荷捕獲結構安置於該多個電荷捕獲結構中之另一者上方。每一電荷捕獲結構可包括：半導體材料，其可操作為電荷捕獲結構之通道；隧道區，其鄰近且接觸該半導體材料；電荷捕獲區，其鄰近且接觸該隧道區；介電質阻隔區，其鄰近且接觸該電荷捕獲區；及介電質屏障，其在電荷捕獲結構之介電質阻隔區與閘極之間且使該介電質阻隔區與該閘極分隔開，其中該隧道區藉由孔隙與豎直堆疊中之相鄰電荷捕獲結構的隧道區分隔開。半導體材料的豎直柱可包括在以孔隙為界之相鄰CT結構之間的區中比在以每一CT結構之隧道區為界的區中更高的載流子摻雜位準。介電質屏障可包括以下中之一或多者：氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。密封介電質可安置在相鄰CT結構之閘極之間以提供對相鄰CT結構之間的孔隙的密封。
圖9A至圖9R為說明在電子裝置中形成多個CT結構之一實施例的階段之特徵的橫截面圖。圖9A展示在基板902上之導電區913上方的材料堆疊921。材料堆疊921包括在導電區913上方之交替的隔離介電質918及犧牲區919。交替的隔離介電質918及犧牲區919的數目可取決於在豎直堆疊中形成之CT結構的數目。對於3D記憶體裝置，此數目可取決於記憶體裝置之記憶體陣列中的階層的數目，例如每一階層一對隔離介電質918及犧牲區919。為了易於論述，圖9A中展示了三個隔離介電質918及三個犧牲區919，其可對應於記憶體裝置之記憶體陣列中的三個階層。隔離介電質918可包括但不限於諸如氧化矽之氧化物，且犧牲區919可包括但不限於諸如氮化矽之氮化物。對隔離介電質918及犧牲區919之材料的抉擇可取決於在製造多個CT結構中所使用的溫度及化學物質。導電區913可為半導體區913。半導體區913可經形成包括多晶矽。在圖9A至圖9R中，空間展示在基板902上之導電區913與自導電區913豎直地堆疊921中之最低隔離介電質918之間，以指示在此隔離介電質918與導電區域913之間可能存在額外材料及/或積體電路結構。
圖9B展示在已經進行移除製程以形成溝槽914之後的材料堆疊921，CT結構之串的柱形成於該溝槽中。移除製程可包括遮罩區域且蝕刻溝槽914之位置中的材料堆疊921。溝槽914在材料堆疊921中可被稱為開放柱914。每一開放柱914可變成記憶體裝置之記憶體陣列中的CT結構之單獨的個別串。每一開放柱914可為圓柱形形狀或具有某一其他類似形狀，其豎直地延伸穿過材料堆疊921 (z方向)，但在y方向上在材料堆疊921中延伸相對較短距離。在圖9B中，開放柱914在x方向上沿導電區913配置，其中多個CT結構將在每一開放柱914中在z方向上彼此堆疊。儘管為了易於論述未展示，但開放柱914可在y方向上形成，其中在y方向上在每一開放柱914中多個CT結構在z方向上彼此堆疊。參見例如圖2。
圖9C展示與圖9B相關聯之開放柱914中之一者。在9C之後的圖式展示對此開放柱914之處理，其中此類處理在與圖9B之材料堆疊921相關聯之另一類似開放柱上進行。圖9D展示形成於圖9C之開放柱914的壁上之介電質屏障910之材料。形成介電質屏障910之材料可包括沈積以下中之一或多者：氧化鋁；氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。形成介電質屏障910之材料可包括沈積其他高κ介電質。可使用多個沈積製程中的一或多者執行沈積。舉例而言，沈積可使用化學氣相沈積(CVD)、ALD或適用於形成3D記憶體裝置之其他製程實施。此等沈積技術在形成與圖9A至圖9R相關聯之多個CT的不同階段處可用於沈積材料。ALD允許形成區，此係由於具有所形成區之該區的子區中之每一者中的多個不同化合物的奈米層合物在該奈米區中具有總厚度。術語「奈米層合物」意謂分層堆疊中之兩種或多於兩種材料的超薄層之複合膜。通常，奈米層合物中之每一層具有在奈米範圍內之數量級的厚度。此外，奈米層合物之每一個別材料層可具有低至材料單層或高至5奈米之厚度。介電質屏障910之材料可經形成具有距開放柱914之壁在20埃至50埃之範圍內的厚度。
圖9E展示在與開放柱914之壁相對的介電質屏障910之材料的表面上形成介電質阻隔區909之材料之後的圖9D的結構。介電質阻隔區909之材料可包括氧化矽或其他介電材料。介電質阻隔區909之材料可選擇為與介電質屏障910之材料不同。圖9F展示在電荷捕獲區905之材料形成於與介電質屏障910之材料表面相對的介電質阻隔區909之材料的表面上之後的圖9E的結構。電荷捕獲區905之材料可包括介電氮化物。舉例而言，電荷捕獲區905之介電氮化物可包括氮化矽。電荷捕獲區905之材料可包括能夠捕獲電荷的其他介電材料。
圖9G展示在電荷捕獲區905之材料上形成隧道區907之材料之後的圖9F之結構。隧道區907之材料可實施為如圖9E中所示的三區隧道屏障。此三區隧道屏障可實施為介電氧化物區，繼之以介電氮化物區，繼之以另一介電氧化物區。替代地，隧道區907之材料可實施為兩區隧道屏障。又，隧道區907之材料可實施為一區隧道屏障。此外，隧道區907之材料可具有四個或更多個區，其中材料的選擇及厚度取決於具有給定厚度以作為至電荷捕獲區905之穿隧區來執行的材料的能力。隧道區907之材料可包括諸如氧化矽之一或多個介電質或高κ介電質。
圖9H展示在隧道區907之材料上形成半導體柱903之材料之後的圖9G之結構。半導體柱903之材料可形成為摻雜中空通道。摻雜中空通道可經由耦接於導電區913上且接觸該導電區之材料及/或積體電路結構耦接至導電區913。舉例而言，半導體柱903之材料可為經沈積以延伸至導電區913且接觸該導電區之半導體材料。導電區913可形成為半導體區913，該半導體區在一定濃度級下具有比半導體柱903之多數載流子濃度高的多數載流子濃度。半導體區913可形成為源極區。
自圖9H中之經處理結構，可執行程序以產生用於完整裝置之CT結構的閘極及孔隙。圖9H中展示之結構的區可經配置為圍繞開放柱914之中心區的材料環。在於隧道區907之材料上形成半導體柱903之材料之後的製程中之某一時間處，可用介電質填充開放柱914之中心區。在由圖9H中展示之半導體柱903、隧道區907、介電質阻隔區909及介電質屏障910以及隔離介電質918及犧牲區919之部分的材料包圍之開放柱914的結構的任一側面上，可穿過隔離介電質918及犧牲區919之組產生豎直狹縫以允許處理鄰近介電質屏障910之材料的隔離介電質918及犧牲區919，從而形成適當閘極及孔隙。舉例而言，圖9B中指示存在正處理之多個開放柱914。一旦開放柱已經處理以包括柱914中之CT結構的材料，則可移除圖9B之柱914之間的區，從而形成狹縫。此類狹縫可能已在製程中較早產生。此等狹縫提供存取以進一步處理圖9H之結構，其可包括將處理化學化合物提供至柱914之所要區域及/或914周圍之最接近區。
圖9I展示在移除犧牲區919之後的圖9H之結構，其中在移除之後空氣可佔據先前犧牲區919。移除犧牲區919可包括相對於隔離區918之材料及介電質屏障910之材料選擇性地蝕刻犧牲區919之材料。關於蝕刻的選擇性意謂移除犧牲區919之蝕刻劑並不移除隔離區918之材料及介電質屏障910之材料。在犧牲區919之材料為諸如氮化矽之氮化物的情況下，隔離區918之材料為諸如氧化矽之氧化物，且介電質屏障之材料為諸如AlOx
之金屬氧化物，犧牲區919之氮化物可使用熱磷酸蝕刻劑移除。
圖9J展示在將閘極915之材料沈積在為先前犧牲區919之區中之後的圖9I之結構。沈積閘極915之材料的此技術通常被稱作替代閘極沈積。閘極915之材料可包括金屬。此類金屬可包括但不限於鎢。閘極915之材料可包括金屬及非金屬的化合物，其中化合物具有金屬性質。閘極915之材料可包括但不限於導電氮化鈦。閘極915之材料可包括材料的組合。舉例而言，閘極915之材料可包括但不限於導電氮化鈦及鎢。在一些結構中，閘極915之導電氮化鈦可使隔離區918之材料及介電質屏障910之材料與閘極915之鎢分隔開。
閘極915之材料的沈積可在一定溫度下相對於隔離區918之材料及介電質屏障910之材料使用選擇性沈積技術藉由材料進行。關於隔離區918之材料及介電質屏障910之材料選擇性沈積意謂用於沈積之所選材料沈積在所需位置處而實質上不與隔離區918之材料及介電質屏障910之材料相互作用。在界面處可能發生與隔離區918之材料及介電質屏障910之材料的相互作用，但使隔離區918之材料及介電質屏障910之材料實質上如沈積之前那般。對於在記憶體裝置中形成記憶體單元串，形成閘極915之材料可包括隔離耦接至記憶體陣列之存取線或與該存取線整合之閘極915的材料。此等存取線可為字線。
圖9K展示在移除在閘極915之材料之間的隔離區918之材料之後的圖9J之結構。隔離區918之階層的移除可結合對閘極915之材料及介電質屏障910之材料的選擇使用所選化學物質執行。用於選擇的準則可包括相對於閘極915之材料及介電質屏障910之材料選擇性地選擇化學物質，以使得化學物質實質上並不影響閘極915之材料及介電質屏障910之材料。介電質屏障910之材料充當遮罩，其允許移除隔離區918之階層而不移除介電質阻隔區909之材料。移除隔離區918之階層可包括使用氟化氫(HF)、蒸汽蝕刻或介電質屏障910之材料可耐受的其他化學物質，使得介電質阻隔區909之下層材料並不隨著隔離區918之階層的移除而移除。
介電質屏障910之材料(諸如AlOx
或其他高κ材料)待沈積以能夠抵抗犧牲區919之熱磷酸移除(諸如氮化物移除)以及用於隔離區918之移除(諸如氧化物階層移除)之HF或其他化學物質兩者。對於AlOx
以及基於鹵化物之ALD製程，存在高溫ALD製程，該高溫ALD製程可實施AlOx
之沈積以耐受此等化學物質。對於沈積HfOx
及其他高κ材料而言存在鹵化物製程，該鹵化物製程可實施以使得此等沈積膜經受熱磷酸以及HF及其他氧化物蝕刻化學物質。用於形成介電質屏障910之HfOx
及/或其他高κ材料以使得其經受移除製程的其他製程可包括使用標準金屬有機ALD前驅體。用以使介電質屏障910之材料經受移除製程之其他製程可包括在ALD沈積之後使用各種處理。此等其他製程可包括退火(在惰性環境或反應環境中)、電漿處理等。
圖9L展示在移除介電質屏障910之材料的部分以準備處理柱914中之其他材料之後的圖9K之結構。可相對於閘極915之材料及介電質阻隔區909之材料使用ALE來選擇性地進行介電質屏障910的材料之部分的移除，使得並不移除閘極915之材料及介電質阻隔區909之材料。ALE之計量移除機構允許自閘極915之材料之間移除介電質屏障910之材料而不使介電質屏障910的材料自閘極915之材料與介電質阻隔區909之材料之間凹進過多。
圖9M展示在介電質阻隔區909之材料上及閘極915之材料上形成介電質屏障910之額外材料之後的圖9K之結構。此額外材料之沈積可包括填充在介電質阻隔區909之間且在閘極915之材料上的區且可在閘極915之材料上提供具有較薄厚度之區。舉例而言，閘極915之材料上的額外材料的厚度可為但不限於2 nm。
圖9N展示在移除介電質屏障910之額外材料的部分之後的圖9M之結構。可相對於閘極915之材料及介電質阻隔區909之材料使用介電質屏障910之額外材料的ALE來選擇性地執行移除，使得並不移除閘極915之材料及介電質阻隔區909之材料。ALE實現對精密蝕刻之控制，歸因於其以計量方式藉由每應用週期以埃計之蝕刻速率來移除材料的能力。重複對介電質屏障910之額外材料的沈積及蝕刻可經執行以用於對介電質阻隔區909之材料的更多遮罩。
圖9O展示在重複對介電質屏障910之額外材料的沈積及蝕刻以形成開口從而提供用於處理介電質阻隔區909之材料的遮罩之後的圖9N之結構。可相對於閘極915之材料及介電質阻隔區909之材料使用介電質屏障910之額外材料的ALE來選擇性地執行移除，使得並不移除閘極915之材料及介電質阻隔區909之材料。持續重複對介電質屏障910之額外材料的沈積及蝕刻可執行，直至介電質阻隔區909之材料中的開口滿足用以處理介電質阻隔區909之材料的遮罩之所要大小。介電質屏障910之具有其開口的所得材料可用作臨界尺寸減小遮罩以隨後蝕刻掉介電質阻隔區909之材料及電荷捕獲區905之材料。在與圖9E及圖9F相關聯的一實施例中，在於開放柱914中形成介電質阻隔區909之材料及電荷捕獲區905之材料期間，介電質屏障910之額外材料的多個沈積/蝕刻週期的數目可藉由使用電荷捕獲區905之材料與介電質阻隔區909之材料的適當厚度比率而減少。介電質屏障910之材料中的開口的所要大小可與完整CT結構中之介電質阻隔區909及電荷捕獲區905的結構的關係相關，該所要大小為介電質屏障910之額外材料的多個沈積/蝕刻週期之基礎。電荷捕獲區905之材料與介電質阻隔區909之材料的厚度比率可足夠高以允許控制相鄰的完整CT結構中之電荷捕獲區905之間的孔隙的大小。
圖9P展示在移除介電質阻隔區909之材料的部分之後的圖9O之結構。移除可相對於閘極915之材料及介電質屏障910之材料選擇性地執行，使得並不移除閘極915之材料及介電質屏障910之材料。另外，可藉由移除電荷捕獲區905之材料來執行移除介電質阻隔區909之材料的部分，其可藉由對移除材料及諸如移除時間長度之處理參數的選擇實現。在介電質阻隔區909之材料包括氧化物的情況下，介電質阻隔區909之材料的部分之移除可包括氧化物蝕刻。
圖9Q展示在移除電荷捕獲區905之材料的部分之後的圖9P之結構。可相對於閘極915之材料、介電質屏障910之材料及介電質阻隔區909之材料選擇性地執行移除，使得並不移除閘極915之材料、介電質屏障910之材料及介電質阻隔區909之材料。在電荷捕獲區905之材料包括氮化物的情況下，電荷捕獲區905之材料的部分的移除可包括氮化物蝕刻。在介電質阻隔區909之材料為氧化物且電荷捕獲區905之材料包括氮化物的情況下，可執行氧化物蝕刻，繼之以氮化物蝕刻、濕式蝕刻或蒸汽蝕刻，以移除介電質阻隔區909之部分及電荷捕獲區905之部分而不使閘極915之材料凹進。
可進行電荷捕獲區905之材料的部分的移除以使得電荷捕獲區905之材料自介電質阻隔區909之材料豎直地凹進。另外，介電質阻隔區909之材料可已經處理使得介電質阻隔區909之材料自介電質阻隔區909之材料及/或閘極915之材料豎直地凹進。在開放柱914中之此等區的形成階段中控制電荷捕獲區905之材料與介電質阻隔區909之材料的厚度比率可在區域中之閘極915之材料下朝向隧道區907之材料補償小臨界尺寸。藉由自圖案化介電質屏障910之材料形成的遮罩及電荷捕獲區905之材料與介電質阻隔區909之材料的厚度比率來平衡介電質阻隔區909之材料及電荷捕獲區905之材料的各向同性蝕刻輪廓可提供最佳閘極及CT堆疊尺寸，從而允許其中形成有CT堆疊之記憶體裝置的記憶體陣列中的30 nm階層間距。另外，可執行退火或其他處理以防止沿堆疊中之CT邊緣的來自介電質阻隔區909之材料及電荷捕獲區905之材料的移除的蝕刻損傷。
圖9R展示在相對於密封孔隙920形成介電質922之後的圖9Q之結構。可相對於閘極915之材料、介電質屏障910之材料及介電質阻隔區909之材料選擇性地進行介電質922的形成，以使得介電質922並不相互作用以改變閘極915之材料、介電質屏障910之材料及介電質阻隔區909之材料。介電質922可在「夾止」密封製程中相對於密封孔隙920形成。可使用電漿增強型化學氣相沈積（PECVD）或其他消耗處理實施密封處理。使用PECVD或其他沈積製程，在形成並不完全共形之密封件中可提供孔隙。在此類情況下，密封膜通常在若干毫托至若干托的亞大氣壓下沈積。此壓力在孔隙經密封住之後保持在孔隙內部。此孔隙可被稱為「氣隙」，但當孔隙經密封時氣體之組成物應為製程之孔隙。
夾止密封亦可夾止介電質屏障910之材料中的開口，該開口為介電質屏障910之材料的部分之間的空間。在形成記憶體裝置之記憶體陣列的CT記憶體單元中之此密封製程形成及定義孔隙920的邊界之一部分。如圖9R中所示，除了密封介電質922以外，孔隙920亦具有由所形成的相鄰CT結構之電荷捕獲區905之材料之間的隧道區907之材料定義的豎直邊界。密封製程可類似於與圖1B相關聯之製程實施，使得密封介電質在達至介電質屏障910之材料之前在閘極915之相鄰材料之間的區中終止。
圖9R中所說明之結構可經處理以形成電連接且整合於結構經形成之電子裝置中。在此進一步處理狀態中，半導體柱903、隧道區907、電荷捕獲區905、介電質屏障910及閘915之材料實際上可如圖4中所說明分段為個別CT結構，其中柱914之中心用介電質404填充。可對圖9A至圖9R中所說明的處理階段進行變化以相對於堆疊中之相鄰CT結構之間的孔隙產生替代性結構。舉例而言，在形成密封介電質之前，可使用ALE移除或明顯地減少圖9Q中展示之孔隙區之區中的介電質屏障910之材料的鰭片結構。可對圖9A至圖9R中所說明的處理階段進行變化經製得以產生定義豎直堆疊中之多個CT結構之孔隙的邊界。
圖10A至圖10D為說明在電子裝置中形成多個CT結構之一實施例的階段之特徵的橫截面圖。圖10A說明開始對圖9A至圖9R之階段進行變化的處理階段。圖10A展示具有以下各者之結構：半導體柱1003之材料、隧道區1007之材料、電荷捕獲區1005之材料、介電質阻隔區1009之材料及在連接至閘極1015之材料之柱1014中的介電質屏障1010之材料，其中此等材料配置於基板1002上之導電區1013上方。圖10A中展示之結構可使用類似於或等同於圖9A至圖9O中所說明的處理階段之處理階段形成。
圖10B展示在移除介電質阻隔區1009之材料的部分、電荷捕獲區1005之材料的部分及隧道區1007之材料的部分之後的圖10A之結構，該結構暴露半導體柱1003之材料。半導體柱1003之材料可形成為摻雜中空通道。摻雜中空通道可經由耦接於導電區1013上且接觸該導電區之材料及/或積體電路結構耦接至導電區1013。舉例而言，半導體柱1003之材料可為經沈積以延伸至導電區1013且接觸該導電區之半導體材料。導電區1013可形成為半導體區1013，該半導體區在一定濃度級下具有比半導體柱1003之多數載流子濃度高的多數載流子濃度。半導體區1013可形成為源極區。在介電質阻隔區1009之材料包括氧化物，電荷捕獲區1005之材料包括氮化物，且隧道區1007之材料包括氧化物及氮化物中的一或多者的情況下，材料區之部分的移除可包括一組氧化物/氮化物堆疊蝕刻以暴露半導體柱1003之材料。
圖10C展示在使半導體柱1003之經暴露材料經受摻雜蒸汽以增強半導體柱1003之經暴露材料的區1023處之半導體柱1003的摻雜之後的圖10B之結構。提供半導體柱1003之經暴露材料可包括應用膦(PH3
)以提高載流子摻雜位準。膦可在約700℃至約750℃溫度範圍內在退火中應用。可使用其他退火溫度範圍。摻雜製程可提供區1023作為增強N+
區。可在各向同性蒸汽退火中使用之另一蒸汽為胂(AsH3
)。可使用其他n型摻雜劑。在CT結構之各種部分中的半導體摻雜為p型的情況下，可使用p型摻雜劑，從而提供區1023作為增強P+
區。對於p型通道，為了提高載流子摻雜位準，可應用提供提高的p型摻雜之蒸汽。藉由p型物質應用蒸汽退火可包括應用二硼烷(B2
H6
)氣體以提供p型摻雜位準之提高。對於未摻雜通道，為了提高以電荷捕獲結構之隧道區為界之通道的區中的載流子摻雜位準，可應用提供p型摻雜或n型摻雜之蒸汽。對以電荷捕獲結構之隧道區為界的通道之區中的摻雜類型之選擇可取決於整合方案之其他特徵，例如豎直地耦接至CT結構之堆疊之選擇器裝置的摻雜方案。相鄰電荷捕獲結構之間的半導體柱1003之材料的區1023中之摻雜劑可經激活而不將摻雜劑擴散至以隧道區1007之材料為界的半導體柱1003之材料中。
區1023中之較高摻雜位準可關於以隧道區1023之材料為界的半導體柱1003之材料中的載流子濃度沿半導體柱1003之材料的豎直長度為不均勻的。區1023中之較高摻雜位準可關於以隧道區1007之材料為界的通道1023之材料中的載流子濃度沿通道1023之豎直長度作為梯度分佈。相對於沿以隧道區1007之材料為界的半導體柱1003之材料的摻雜，此梯度可藉由過量多數載流子濃度實現，在利用隧道區1007之材料的半導體柱1003之材料的邊界的開始處接近零。區1023中之較高摻雜位準可在垂直於半導體柱1003之材料之長度的x方向上橫跨半導體柱1003之材料作為梯度分佈。
圖10D展示在相對於密封孔隙1020形成介電質1022之後的圖10C之結構。可相對於閘極1015之材料、介電質屏障1010之材料及介電質阻隔區1009之材料選擇性地進行介電質1022的形成，以使得介電質1022並不相互作用以改變閘極1015之材料、介電質屏障1010之材料及介電質阻隔區1009之材料。介電質1022可在「夾止」密封製程中相對於密封孔隙1020形成。密封製程可使用電漿增強型化學氣相沈積(PECVD)或其他消耗製程實施。夾止密封亦可夾止介電質屏障1010之材料中的開口，該開口為介電質屏障1010之材料的部分之間的空間。在形成記憶體裝置之記憶體陣列的CT記憶體單元中之此密封製程形成及定義孔隙1020的邊界之一部分。如圖10C中所示，除了密封介電質1022以外，孔隙1020亦具有由所形成的相鄰CT結構之隧道區1007之材料之間的半導體柱1003之材料定義的豎直邊界。密封製程可類似於與圖2B相關聯之製程實施，使得密封介電質在達至介電質屏障1010之材料之前在閘極1015之相鄰材料之間的區中終止。
圖10D中所說明之結構可經處理以形成電連接且整合於結構經形成之電子裝置中。在此進一步處理狀態中，半導體柱1003、隧道區1007、電荷捕獲區1005、介電質屏障1010及閘1015之材料實際上可如圖5中所說明分段為個別CT結構，其中柱1014之中心用介電質504填充。可對圖10A至圖10D中所說明的處理階段進行變化以相對於堆疊中之相鄰CT結構之間的孔隙產生替代性結構。舉例而言，在形成密封介電質之前，可使用ALE移除或明顯地減少圖10C中展示之孔隙區之區中的介電質屏障1010之材料的鰭片結構。可對圖10A至圖10D中所說明的處理階段進行變化以產生定義豎直堆疊中之多個CT結構之孔隙的邊界。
圖11說明經配置以提供多個電子組件之晶圓1100的一實例之一實施例。可將晶圓1100提供為可製造多個裸片1105之晶圓。替代地，可將晶圓1100提供為裸片1105之數目已經處理以提供電子功能且等待自晶圓1100單體化供用於封裝之晶圓。可將晶圓1100提供為半導體晶圓、絕緣體上半導體晶圓或其他適當晶圓，以供處理諸如積體電路晶片之電子裝置。可根據與關於圖1至圖10之任何實施例或實施例之組合相關聯的方法製造晶圓1100。
使用各種遮罩及處理技術，每一晶粒1105可經處理以包括功能電路，以使得將每一晶粒1105製造為具有與晶圓1100上之另一裸片相同之功能及經封裝結構的積體電路。替代地，使用各種遮罩及處理技術，各組裸片1105可經處理以包括功能電路，以使得並非將全部裸片1105製造為具有與晶圓1100上之另一裸片相同之功能及經封裝結構的積體電路。具有提供電子能力的積體於其上之電路的經封裝晶粒在本文中稱為積體電路(integrated circuit；IC)。
晶圓1100可包含多個裸片1105。多個裸片之每一晶粒1105可包括CT結構。CT可具有孔隙或關於孔隙結構化。CT及/或多個CT可類似於或等同於如本文中關於圖1至圖10所教示之CT結構化。
在各種實施例中，每一晶粒1105之CT結構可包括：半導體柱，其可用於傳導電流；電荷捕獲區，其藉由隧道區與半導體柱分隔開；介電質阻隔區，其在電荷捕獲區上；閘極，其在介電質阻隔區上以控制電荷在電荷捕獲區中之儲存；及介電質屏障，其在介電質阻隔區與閘極之間且使該介電質阻隔區與該閘極分隔開，該介電質屏障與介電質阻隔區及電荷捕獲區以豎直配置安置，使得孔隙位於電荷捕獲區與其上安置有CT結構之區之間。介電質屏障可與介電質阻隔區及電荷捕獲區以豎直配置安置，使得孔隙位於介電質阻隔區、電荷捕獲區或隧道區中的一或多者與其上安置有CT結構之區之間。電荷捕獲區可關於介電質阻隔區豎直地凹進孔隙中。電荷捕獲區可為介電氮化物區，介電質阻隔區可為氧化物區，且隧道區可包括一組介電質區。
每一晶粒1105之CT結構可為沿多個豎直串中之一豎直串配置的多個CT結構中之一者，該多個CT結構包括第一CT結構，其中在第一CT結構之後，每一電荷捕獲結構可安置於多個CT結構中之另一者上方。沿各別豎直串之每一CT結構可包括：CT結構之半導體柱，其為沿豎直串之沿所有CT結構之豎直串豎直地配置的半導體材料之一部分；隧道區，其鄰近且接觸半導體柱；電荷捕獲區，其鄰近且接觸隧道區，該電荷捕獲區藉由孔隙與豎直堆疊中之相鄰CT結構的電荷捕獲區分隔開；介電質阻隔區，其鄰近且接觸電荷捕獲區；及介電質屏障，其在介電質阻隔區與CT結構之閘極之間。每一CT結構之電荷捕獲區可關於每一CT結構之介電質阻隔區豎直地凹進孔隙中。第一CT結構之隧道區可沿半導體材料之柱延伸且可延伸穿過其他CT結構作為每一CT結構之隧道區。介電質可安置在相鄰CT結構之閘極之間，其中相鄰CT結構之間的孔隙以與介電質相對之隧道區為界。多個CT結構中之每一CT結構的電荷捕獲區可為介電氮化物區，介電質阻隔區可為氧化物區，且隧道區可包括一組介電質區。
在各種實施例中，每一晶粒1105之CT結構可包括：半導體柱，其可用於傳導電流；電荷捕獲區，其藉由隧道區與半導體柱分隔開；介電質阻隔區，其在電荷捕獲區上；閘極，其在介電質阻隔區上以控制電荷在電荷捕獲區中之儲存；及介電質屏障，其在介電質阻隔區與閘極之間，其中隧道區及半導體柱經配置為孔隙之邊界。介電質屏障、介電質阻隔區及電荷捕獲區可經配置為孔隙之邊界。半導體柱可包括在以孔隙為界之半導體柱的區中比在以隧道區為界之半導體柱的區中更高的載流子摻雜位準。較高載流子摻雜位準為n型摻雜。介電質屏障可包括與介電質阻隔區之材料不同的介電材料，使得介電質屏障之介電材料能夠耐受用於形成閘極及移除電荷捕獲區及介電質阻隔區之部分以形成孔隙之材料處理。
每一晶粒1105之CT結構可為多個CT結構中之一者，該多個CT結構實質上相同結構化且以豎直堆疊配置以使得CT結構之隧道區藉由孔隙與豎直堆疊中之相鄰CT結構的隧道區分隔開。CT結構可藉由共同半導體柱以豎直堆疊配置，以使得相鄰電荷捕獲結構之間的共同半導體柱的區具有比鄰近且接觸CT結構之隧道區的共同半導體柱的區更高的載流子摻雜位準。
在各種實施例中，每一晶粒1105可包括記憶體裝置。記憶體裝置可包括多個豎直串，其中每一豎直串包括半導體材料之柱，且包括第一CT結構之多個CT結構沿每一豎直串配置。多個CT結構可以豎直堆疊配置，其中除了第一CT結構以外，每一CT結構安置於多個CT結構中之另一者上方。每一CT結構可包括：半導體材料，其經配置為CT結構之通道；隧道區，其鄰近且接觸該柱；電荷捕獲區，其鄰近且接觸隧道區；介電質阻隔區，其鄰近且接觸電荷捕獲區；介電質屏障，其在CT結構之介電質阻隔區與閘極之間且使該介電質阻隔區與該閘極分隔開，其中隧道區藉由孔隙與豎直堆疊中之相鄰CT結構的隧道區分隔開。柱可包括在以孔隙為界之相鄰CT結構之間的通道之區中比在以每一CT結構之隧道區為界的柱之區中更高的載流子摻雜位準。每一CT結構之介電質屏障可包括氧化鋁或以下中的一或多者：氧化鉿；氧化鋯；或氧化鉿及/或氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。密封介電質可安置在相鄰CT結構之閘極之間以提供對相鄰CT結構之間的孔隙的密封。
圖12展示一實例系統1200之一實施例的方塊圖，該實例系統包括用CT結構之陣列結構化為記憶體單元的記憶體1263。CT結構及記憶體之架構可以類似於或等同於根據本文中論述之各種實施例的結構之方式實現為具有孔隙。系統1200可包括以可操作方式耦接至記憶體1263之控制器1262。系統1200亦可包括電子設備1267及周邊裝置1269。控制器1262、記憶體1263、電子設備1267或周邊裝置1269中的一或多者可呈一或多個IC之形式。
匯流排1266在系統1200之各種組件之間/或中提供電導性。在一實施例中，匯流排1266可包括位址匯流排、資料匯流排及控制匯流排，各自獨立地經組態。在一替代性實施例中，匯流排1266可將共用導電線供用於提供位址、資料或控制中之一或多者，該等共用導電線之用途由控制器1262調節。控制器1262可呈一或多個處理器之形式。
電子設備1267可包括額外記憶體。系統1200中之記憶體可經構建為諸如但不限於以下之一或多種類型之記憶體：動態隨機存取記憶體(dynamic random access memory；DRAM)、靜態隨機存取記憶體(static random access memory；SRAM)、同步動態隨機存取記憶體(synchronous dynamic random access memory；SDRAM)、同步圖形隨機存取記憶體(synchronous graphics random access memory；SGRAM)、雙資料速率動態RAM (double data rate dynamic ram；DDR)、雙資料速率SDRAM及基於磁性之記憶體。
周邊裝置1269可包括顯示器、成像裝置、列印裝置、無線裝置、額外儲存記憶體及可與控制器1262協同操作之控制裝置。在各種實施例中，系統1200可包括但不限於：光纜系統或裝置、電光系統或裝置、光學系統或裝置、成像系統或裝置及資訊處理系統或裝置，該等資訊處理系統或裝置諸如無線系統或裝置、電信系統或裝置及電腦 。
儘管本文中已說明及描述特定實施例，但一般熟習此項技術者將瞭解，經計算以達成相同目的之任何配置可取代所展示之特定實施例。各種實施例使用本文中所描述之實施例的排列及/或組合。應理解，上述描述意欲為說明性但並非限制性的，且本文中所採用的措詞或術語為出於描述之目的。另外，在前述實施方式中，可看到出於精簡本發明之目的在單個實施例中將各種特徵分組在一起。不應將此揭示方法解釋為反映以下意圖：所主張之實施例要求比每一請求項中明確敍述更多的特徵。因此，以下申請專利範圍特此併入實施方式中，其中每一技術方案就其自身而言作為單獨實施例。
101‧‧‧電荷捕獲結構102‧‧‧基板103‧‧‧半導體柱104‧‧‧中心區105‧‧‧電荷捕獲區107‧‧‧隧道區109‧‧‧介電質阻隔區110‧‧‧介電質屏障110-1‧‧‧鰭片113‧‧‧導電區115‧‧‧閘極115-1‧‧‧導電氮化鈦區115-2‧‧‧鎢區120‧‧‧孔隙120-1‧‧‧孔隙122‧‧‧密封介電質201‧‧‧CT結構202‧‧‧基板203‧‧‧半導體柱204‧‧‧中心區205‧‧‧電荷捕獲區207‧‧‧隧道區209‧‧‧介電質阻隔區210‧‧‧介電質屏障210-1‧‧‧鰭片213‧‧‧導電區215‧‧‧閘極215-1‧‧‧導電氮化鈦區215-2‧‧‧鎢區220‧‧‧孔隙220-1‧‧‧孔隙222‧‧‧密封介電質223‧‧‧區300‧‧‧3D記憶體裝置301‧‧‧電荷儲存裝置311‧‧‧豎直串312‧‧‧記憶體陣列393‧‧‧板394‧‧‧板400‧‧‧記憶體裝置401-1‧‧‧CT結構401-2‧‧‧CT結構401-3‧‧‧CT結構402‧‧‧基板403‧‧‧柱403-1‧‧‧柱403-2‧‧‧柱403-3‧‧‧柱404‧‧‧介電質405-1‧‧‧電荷捕獲區405-2‧‧‧電荷捕獲區405-3‧‧‧電荷捕獲區406‧‧‧豎直堆疊407-1‧‧‧隧道區407-2‧‧‧隧道區407-3‧‧‧隧道區409-1‧‧‧介電質阻隔區409-2‧‧‧介電質阻隔區409-3‧‧‧介電質阻隔區410-1‧‧‧介電質屏障410-2‧‧‧介電質屏障410-3‧‧‧介電質屏障411‧‧‧豎直串413‧‧‧導電區415-1‧‧‧閘極415-2‧‧‧閘極415-3‧‧‧閘極416‧‧‧底座420-1‧‧‧孔隙420-2‧‧‧孔隙420-3‧‧‧孔隙422-1‧‧‧介電質區422-2‧‧‧介電質區422-3‧‧‧介電質區500‧‧‧記憶體裝置501-1‧‧‧CT結構501-2‧‧‧CT結構501-3‧‧‧CT結構502‧‧‧基板503‧‧‧柱503-1‧‧‧通道503-2‧‧‧通道503-3‧‧‧通道504‧‧‧介電質505-1‧‧‧電荷捕獲區505-2‧‧‧電荷捕獲區505-3‧‧‧電荷捕獲區506‧‧‧堆疊507-1‧‧‧隧道區507-2‧‧‧隧道區507-3‧‧‧隧道區509-1‧‧‧介電質阻隔區509-2‧‧‧介電質阻隔區509-3‧‧‧介電質阻隔區510-1‧‧‧介電質屏障510-2‧‧‧介電質屏障510-3‧‧‧介電質屏障511‧‧‧豎直串513‧‧‧導電區515-1‧‧‧閘極515-2‧‧‧閘極515-3‧‧‧閘極516‧‧‧底座520-1‧‧‧孔隙520-2‧‧‧孔隙520-3‧‧‧孔隙522-1‧‧‧介電質區522-2‧‧‧介電質區522-3‧‧‧介電質區523-1‧‧‧區523-2‧‧‧區523-3‧‧‧區600‧‧‧方法610‧‧‧區塊620‧‧‧區塊630‧‧‧區塊640‧‧‧區塊650‧‧‧區塊660‧‧‧區塊670‧‧‧區塊680‧‧‧區塊700‧‧‧方法710‧‧‧區塊720‧‧‧區塊730‧‧‧區塊800‧‧‧方法810‧‧‧區塊820‧‧‧區塊830‧‧‧區塊840‧‧‧區塊850‧‧‧區塊860‧‧‧區塊902‧‧‧基板903‧‧‧半導體柱905‧‧‧電荷捕獲區907‧‧‧隧道區909‧‧‧介電質阻隔區910‧‧‧介電質屏障913‧‧‧導電區914‧‧‧溝槽915‧‧‧閘極918‧‧‧隔離介電質919‧‧‧犧牲區920‧‧‧密封孔隙921‧‧‧材料堆疊922‧‧‧介電質1002‧‧‧基板1003‧‧‧半導體柱1005‧‧‧電荷捕獲區1007‧‧‧隧道區1009‧‧‧介電質阻隔區1010‧‧‧介電質屏障1013‧‧‧導電區1014‧‧‧柱1015‧‧‧閘極1020‧‧‧密封孔隙1022‧‧‧介電質1023‧‧‧區1100‧‧‧晶圓1105‧‧‧裸片1200‧‧‧系統1262‧‧‧控制器1263‧‧‧記憶體1266‧‧‧匯流排1267‧‧‧電子設備1269‧‧‧周邊裝置BL‧‧‧資料線CG‧‧‧存取線
圖1A為根據各種實施例之一實例電荷捕獲結構的橫截面表示。
圖1B為根據各種實施例之圖1A之實例電荷捕獲結構的孔隙結構之一實例的表示。
圖2A為根據各種實施例之一實例電荷捕獲結構的橫截面表示。
圖2B為根據各種實施例之圖2A之實例電荷捕獲結構的孔隙結構之一實例的表示。
圖3為根據各種實施例之三維記憶體裝置之記憶體陣列的區塊架構及頁面位址映射之一實例的示意圖。
圖4為根據各種實施例之記憶體裝置之豎直串中的多個電荷捕獲結構之一實例的橫截面表示。
圖5為根據各種實施例之記憶體裝置之豎直串中的多個電荷捕獲結構之一實例的橫截面表示。
圖6為根據各種實施例之形成電荷捕獲結構之一實例方法之特徵的流程圖。
圖7為根據各種實施例之在堆疊中形成多個電荷捕獲結構之一實例方法之特徵的流程圖。
圖8為根據各種實施例之在堆疊中形成多個電荷捕獲結構之一實例方法之特徵的流程圖。
圖9A至圖9R為根據各種實施例說明形成電荷捕獲結構之一實例方法之階段的橫截面圖。
圖10A至圖10D為根據各種實施例說明形成電荷捕獲結構之一實例方法之階段的橫截面圖。
圖11為根據各種實施例之具有多個晶粒之一實例晶圓的表示。
圖12為根據各種實施例之一實例系統的方塊圖，該實例系統包括用電荷捕獲結構之陣列結構化為記憶體單元的記憶體。
101‧‧‧電荷捕獲結構
102‧‧‧基板
103‧‧‧半導體柱
104‧‧‧中心區
105‧‧‧電荷捕獲區
107‧‧‧隧道區
109‧‧‧介電質阻隔區
110‧‧‧介電質屏障
110-1‧‧‧鰭片
113‧‧‧導電區
115‧‧‧閘極
115-1‧‧‧導電氮化鈦區
115-2‧‧‧鎢區
120‧‧‧孔隙
122‧‧‧密封介電質
Claims (55)
- 一種具有多個電荷捕獲結構之設備，該設備包含：一半導體柱，其可用於傳導一電流；一第一電荷捕獲結構，其包括：一第一隧道區；一第一電荷捕獲區，其藉由該第一隧道區與該半導體柱分隔開；一第一介電質阻隔區，其鄰接於該第一電荷捕獲區；一第一閘極，其鄰接於該第一介電質阻隔區且可用於控制電荷在該第一電荷捕獲區中的儲存；及一第一介電質屏障，其在該第一介電質阻隔區與該第一閘極之間且使該第一介電質阻隔區與該第一閘極分隔開，其中該第一介電質屏障沿著該第一介電質阻隔區與該第一閘極而在一垂直方向上安置；一第二電荷捕獲結構，其在一垂直方向上鄰接於該第一電荷捕獲區，該第二電荷捕獲結構具有一第二隧道區、一第二電荷捕獲區、一第二介電質阻隔區、一第二介電質屏障及一第二閘極，其中該第一及該第二電荷捕獲區經配置以使得該第一電荷捕獲結構藉由一孔隙與該第二電荷捕獲結構分隔開，該孔隙自該第一隧道區橫向地(laterally)延伸至一密封介電質，該密封介電質接觸該第一介電質屏障且在經垂直地安置之該第一介電質屏障上之一位置處自該第一介電質屏障延伸至且接觸該第二介電質屏障，該孔隙具有多個界(boundaries)，其包括該第一電荷捕獲結構及該第一介電質阻隔區之部分，其中該第一介電質阻隔區之該等部分具有一材料組成物，其不同於該第一電荷捕獲結構之該等部分之材料組成物。
- 如請求項1之設備，其中該第一電荷捕獲區與該第二電荷捕獲結構之間的一距離大於該第一介電質阻隔區與該第二介電質阻隔區之間的一距離。
- 如請求項2之設備，其中該第一介電質阻隔區與該第二電荷捕獲結構之間的該距離大於該第一介電質屏障與該第二介電質屏障之間的一距離。
- 如請求項1之設備，其中該第一介電質屏障包括氧化鋁。
- 如請求項1之設備，其中該第一介電質屏障包括具有比氧化鋁之介電常數大的一介電常數的一介電材料。
- 如請求項1之設備，其中該第一介電質屏障在該第一介電質阻隔區與該第一閘極之間具有在約15埃至約50埃的範圍內之一厚度。
- 一種記憶體裝置，其包含：沿半導體材料之一豎直柱配置之多個電荷捕獲結構之一豎直串，該豎直柱可操作為用於該多個電荷捕獲結構之一通道，該多個電荷捕獲結構以一豎直堆疊配置，其中除了一第一電荷捕獲結構以外，每一電荷捕獲結構安置於該多個電荷捕獲結構中之另一者上方，每一電荷捕獲結構包括：一隧道區，其鄰近且接觸該半導體材料；一電荷捕獲區，其鄰近且接觸該隧道區； 一介電質阻隔區，其鄰近且接觸該電荷捕獲區，該電荷捕獲區藉由一孔隙與該豎直堆疊中之一鄰近電荷捕獲結構的一電荷捕獲區分隔開；及一介電質屏障，其在該電荷捕獲結構之該介電質阻隔區與一閘極之間，其中該介電質屏障沿著該介電質阻隔區與該閘極而在一垂直方向上安置，該孔隙自該隧道區橫向地延伸至一密封介電質，該密封介電質接觸該介電質屏障且在經垂直地安置之該介電質屏障上之一位置處自該介電質屏障延伸至且接觸在該豎直堆疊中之該鄰近電荷捕獲結構的一介電質屏障，該孔隙具有多個界，其包括該電荷捕獲結構及該介電質阻隔區之部分，其中該介電質阻隔區之該等部分具有一材料組成物，其不同於該電荷捕獲結構之該等部分之材料組成物。
- 如請求項7之記憶體裝置，其中每一電荷捕獲結構之該介電質屏障經配置具有每一電荷捕獲結構之該電荷捕獲區及該介電質阻隔區，使得該電荷捕獲區與該鄰近電荷捕獲結構之該電荷捕獲區之間的一距離大於該介電質阻隔區與該鄰近電荷捕獲結構之該介電質阻隔區之間的一距離。
- 如請求項8之記憶體裝置，其中該介電質阻隔區與該鄰近電荷捕獲結構之該介電質阻隔區之間的該距離大於該介電質屏障及/或該閘極與該鄰近電荷捕獲結構之一介電質屏障及/或一閘極之間的一距離。
- 如請求項7之記憶體裝置，其中該第一電荷捕獲結構之該隧道區沿半 導體材料之該豎直柱延伸且延伸通過其他電荷捕獲結構作為該串之每一電荷捕獲結構的該隧道區。
- 如請求項7之記憶體裝置，其中該密封介電質安置在該串之相鄰電荷捕獲結構之閘極之間。
- 如請求項7之記憶體裝置，其中該介電質屏障包括氧化鋁。
- 如請求項7之記憶體裝置，其中該介電質屏障包括具有比氧化鋁之介電常數大的一介電常數的一介電材料。
- 如請求項7之記憶體裝置，其中該電荷捕獲區及該介電質阻隔區由材料構成，使得在製造中當該介電質阻隔區實質上不受一蝕刻劑材料影響時，該電荷捕獲區可藉由該蝕刻劑材料部分地移除。
- 如請求項7之記憶體裝置，其中該多個電荷捕獲結構中之每一電荷捕獲結構配置於該記憶體裝置之一階層中，使得階層間距為約30奈米。
- 一種形成一電荷捕獲結構之方法，該方法包含：在一材料堆疊中之一開口的一壁上形成一介電質屏障，其中該介電質屏障係沿該壁在一垂直方向上安置；鄰接於該介電質屏障且接觸該介電質屏障形成一介電質阻隔區；鄰接於該介電質阻隔區且接觸該介電質阻隔區形成一電荷捕獲區； 鄰接於該電荷捕獲區且接觸該電荷捕獲區形成一隧道區；鄰接於該隧道區且接觸該隧道區形成一半導體柱，該半導體柱藉由該隧道區與該電荷捕獲區分隔開，該半導體柱可用於傳導一電流；鄰接於該介電質屏障且接觸該介電質屏障形成一閘極，該閘極藉由該介電質阻隔區與該閘極之間之該介電質屏障與該介電質阻隔區分隔開，該閘極可用於控制電荷在該電荷捕獲區中的儲存，其中形成該隧道區、該電荷捕獲區、該介電質阻隔區、該介電質屏障及該閘極係形成一電荷捕獲區之部分；修改該介電質屏障以允許選擇性移除該介電質阻隔區之一部分及該電荷捕獲區之一部分；移除該介電質阻隔區之該部分及該電荷捕獲區之該部分使得一孔隙形成於該電荷捕獲區之一剩餘部分與鄰接於該電荷捕獲結構在一垂直方向上形成之一第二電荷捕獲結構之一垂直地鄰接電荷捕獲區之間；及形成一密封介電質，該密封介電質在經垂直地安置之該介電質屏障上之一位置處接觸該介電質屏障及自該介電質屏障延伸至且接觸該第二電荷捕獲結構之一介電質屏障，以使得該孔隙自該隧道區橫向地延伸至該密封介電質，其中該孔隙具有多個界，其包括該電荷捕獲結構及該介電質阻隔區之部分，其中該介電質阻隔區之該等部分具有一材料組成物，其不同於該電荷捕獲結構之該等部分之材料組成物。
- 如請求項16之方法，其中該方法包括形成該電荷捕獲區及該介電質阻隔區，使得該電荷捕獲區與該第二電荷捕獲結構之一電荷捕獲區之間的一距離大於該介電質阻隔區與該第二電荷捕獲結構之一介電質阻隔區之間 的一距離。
- 如請求項16之方法，其中形成該半導體柱包括形成多晶矽。
- 如請求項16之方法，其中形成該介電質屏障包括形成氧化鋁。
- 如請求項16之方法，其中形成該介電質屏障包括形成具有比氧化鋁之介電常數大的一介電常數的一介電材料。
- 如請求項16之方法，其中修改該介電質屏障包括：相對於該閘極及該介電質阻隔區選擇性地對該介電質屏障進行原子層蝕刻；沈積額外介電質障壁材料以形成一經修改介電質屏障；及對該經修改介電質屏障進行原子層蝕刻以在該介電質阻隔區上形成一遮罩。
- 一種形成一記憶體裝置之方法，該方法包含：形成具有由材料包圍之一開口的一材料堆疊以形成一記憶體單元串之多個電荷捕獲結構，該多個電荷捕獲結構包括一第一電荷捕獲結構，其中除了該第一電荷捕獲結構以外，該串中之每一電荷捕獲結構安置於該串中之該多個電荷捕獲結構中的另一者上方；在移除該材料堆疊之部分之後，藉由使用原子層蝕刻自該材料堆疊的一背側移除該介電質屏障材料之部分來圖案化該材料堆疊內之介電質屏 障材料；及使用該經圖案化介電質屏障材料之部分作為一遮罩以移除對應於該等電荷捕獲結構之介電質阻隔區及電荷捕獲區的該堆疊之材料的部分，使得一孔隙形成於相鄰電荷捕獲結構之該等電荷捕獲區之間，該介電質屏障材料使該介電質阻隔區與每一完整電荷捕獲結構中之一閘極分隔開。
- 如請求項22之方法，其中圖案化該介電質屏障材料包括重複沈積及蝕刻額外介電質屏障材料，直至該介電質屏障材料中之開口達至用以處理對應於介電質阻隔區之該材料的一大小。
- 如請求項23之方法，其中該方法包括使用該開口來執行一氧化物蝕刻，繼之以一氮化物蝕刻，從而形成該等孔隙。
- 如請求項22之方法，其中該方法包括在形成該等孔隙之後，在開放區中形成一介電質以密封該等開放區，該等開放區藉由移除該材料堆疊之部分以圖案化該介電質屏障材料而形成。
- 如請求項22之方法，其中在該等開放區中形成該介電質包括使用電漿增強型化學氣相沈積形成該介電質。
- 一種形成一記憶體裝置之方法，該方法包含：形成具有由材料包圍之一開口的一材料堆疊以形成一記憶體單元串中之多個電荷捕獲結構的隧道區、電荷捕獲區、介電質阻隔區及介電質屏 障，該多個電荷捕獲結構包括一第一電荷捕獲結構，其中在該第一電荷捕獲結構之後，該記憶體單元串中之每一電荷捕獲結構安置於該串中之該多個電荷捕獲結構中之另一者上方；形成接觸該等介電質屏障之材料的多個閘極且自該材料堆疊移除材料，使得每一閘極藉由一開放區域與該多個閘極中之一豎直相鄰閘極分隔開，從而暴露該等介電質屏障之該材料的部分；處理每一開放區域中之該等介電質屏障之材料包括將原子層蝕刻應用於該等介電質屏障之該材料，以在該等介電質屏障中形成將該等介電質阻隔區之材料暴露於該等閘極之間的該等先前開放區域的開口；使用該等介電質屏障中之該等開口豎直地移除該等介電質阻隔區之該材料的部分，從而暴露該等電荷捕獲區之材料；及使用該等介電質屏障中之該等開口豎直地移除該等電荷捕獲區之該材料的部分；及在移除該等介電質阻隔區及電荷捕獲區之部分之後，密封該等閘極之間的該等開放區域以在相鄰電荷捕獲結構之該等電荷捕獲區的剩餘部分之間形成孔隙。
- 如請求項27之方法，其中形成接觸該等介電質屏障之材料的多個閘極且移除材料以使得每一閘極與該多個閘極中之一豎直相鄰閘極分隔開包括：使用一化學物質及處理來移除鄰近該等介電質屏障之該材料的犧牲區，以實質上移除該等犧牲區而不移除該等介電質屏障之材料；在一犧牲區經移除之每一區中形成閘極材料；及 藉由化學物質及製程自每一閘極之間移除一隔離介電質之材料，從而移除先前形成於相鄰犧牲區之間的該隔離介電質。
- 如請求項27之方法，其中包括將原子層蝕刻應用於該等介電質屏障之材料的處理每一開放區域中之該等介電質屏障的該材料包括：應用一第一原子層蝕刻以使用一化學物質選擇性地移除該等介電質屏障之該材料的部分，從而實質上移除該等介電質屏障之材料而不移除該等閘極之材料或該等介電質阻隔區之材料；在移除該等介電質屏障之該材料的部分之後，將該等介電質屏障之額外材料沈積於每一開放區域中的相鄰閘極上及藉由該第一原子層蝕刻暴露之介電質阻隔區之材料的表面上；及將原子層蝕刻應用於該等介電質屏障之額外材料，從而提供用於移除該等介電質阻隔區之部分的該等開口。
- 如請求項27之方法，其中該方法包括移除該等介電質阻隔區之該材料的該等部分且移除該等電荷捕獲區之該材料的該等部分，使得每一完整電荷捕獲結構之該電荷捕獲區與其上安置有該電荷捕獲結構之該區之間的一距離大於每一各別完整電荷捕獲結構之該介電質阻隔區與其上安置有該電荷捕獲結構之該區之間的一距離，該介電質屏障材料使該介電質阻隔區與每一完整電荷捕獲結構中之一閘極分隔開。
- 如請求項30之方法，其中使用該等介電質屏障中之該等開口豎直地移除該等介電質阻隔區之該材料的部分包括進行一蝕刻以移除介電質阻隔 區之該材料的部分，且其中使用該等介電質屏障中之該等開口豎直地移除該等電荷捕獲區之該材料的部分包括進行另一蝕刻以移除該等電荷捕獲區之該材料的部分。
- 如請求項30之方法，其中該方法包括對該堆疊進行退火。
- 如請求項30之方法，其中密封該等開放區域包括在該等相鄰電荷捕獲結構之該等閘極之間形成一介電質。
- 如請求項33之方法，其中在該等相鄰電荷捕獲結構之該等閘極之間形成該介電質包括自一入口至該等開放區域形成該介電質且在達至該介電質屏障之該材料之前終止該介電質之形成，從而在相鄰閘極之間留下孔隙。
- 如請求項27之方法，其中除了移除該等介電質阻隔區之該材料的該等部分及該等電荷捕獲區之該材料的該等部分以外，該方法亦包括使用該等介電質屏障之該等開口移除該隧道區之部分，從而暴露一半導體柱。
- 如請求項35之方法，其中該方法包括將一蒸汽應用於該經暴露半導體柱以產生對該經暴露半導體柱之摻雜，從而提高直接相鄰之電荷捕獲結構之間的該經暴露半導體柱的一區中之載流子摻雜位準，該等提高載流子摻雜位準與以該等電荷捕獲結構之該隧道區為界的該半導體柱之區中的摻雜的位準有關。
- 如請求項36之方法，其中應用該蒸汽包括應用膦或胂以提高該等載流子摻雜位準。
- 如請求項36之方法，其中應用該蒸汽包括應用二硼烷氣體以提高該等載流子摻雜位準。
- 如請求項36之方法，其中對於一未摻雜半導體柱，應用該蒸汽包括應用提供p型摻雜或n型摻雜之一蒸汽。
- 如請求項36之方法，其中該方法包括激活相鄰電荷捕獲結構之間的該半導體柱之該等區中的摻雜劑而不將摻雜劑擴散至以每一電荷捕獲結構之該隧道區為界的該半導體柱中。
- 如請求項27之方法，其中該等電荷捕獲區為氮化物區，該等介電質阻隔區為氧化區，且該等介電質屏障之該材料包括氧化鋁或具有比氧化鋁之介電常數大的一介電常數的一介電質。
- 一種具有一電荷捕獲結構之設備，該設備包含：一半導體柱，其可用於傳導一電流；一電荷捕獲區，其藉由一隧道區與該半導體柱分隔開；一介電質阻隔區，其鄰接於該電荷捕獲區；一閘極，其鄰接於該介電質阻隔區且可用於控制電荷在該電荷捕獲 區中的儲存；及一介電質屏障，其在該介電質阻隔區與該閘極之間，其中該隧道區及該半導體柱經配置為一孔隙之邊界。
- 如請求項42之設備，其中該介電質屏障、該介電質阻隔區及該電荷捕獲區經配置為該孔隙之邊界。
- 如請求項42之設備，其中該半導體柱包括在以該孔隙為界之該半導體柱的一區中比在以該隧道區為界之該半導體柱的區中更高的載流子摻雜位準。
- 如請求項44之設備，其中該等較高載流子摻雜位準為n型摻雜。
- 如請求項44之設備，其中該設備為具有一電荷捕獲結構之一晶粒，該半導體柱、該隧道區、該電荷捕獲區、該介電質阻隔區、該介電質屏障及該閘極安置為該電荷捕獲結構之部分。
- 如請求項46之設備，其中該電荷捕獲結構為以一豎直堆疊配置的多個實質上相同結構化的電荷捕獲結構中之一者，使得一電荷捕獲結構之該隧道區藉由一孔隙與該豎直堆疊中之一相鄰電荷捕獲結構的該隧道區分隔開。
- 如請求項47之設備，其中該等電荷捕獲結構以該豎直堆疊配置，其 中該半導體柱為共同的以使得相鄰電荷捕獲結構之間的該半導體柱之區具有比鄰近且接觸該等電荷捕獲結構之該等隧道區的該半導體柱之區更高的載流子摻雜位準。
- 如請求項42之設備，其中該介電質屏障包括與該介電質阻隔區之材料不同的介電材料，使得該介電質屏障之該介電材料能夠耐受用於形成該閘極及移除該電荷捕獲區及該介電質阻隔區之部分以形成該孔隙的材料處理。
- 一種記憶體裝置，其包含：沿半導體材料之一豎直柱配置之多個電荷捕獲結構之一豎直串，該豎直柱可操作為用於該多個電荷捕獲結構之一通道，該多個電荷捕獲結構以一豎直堆疊配置，其中除了一第一電荷捕獲結構以外，每一電荷捕獲結構安置於該多個電荷捕獲結構中之另一者上方，每一電荷捕獲結構包括：一隧道區，其鄰近且接觸該半導體材料；一電荷捕獲區，其鄰近且接觸該隧道區；一介電質阻隔區，其鄰近且接觸該電荷捕獲區；一介電質屏障，其在該電荷捕獲結構之該介電質阻隔區與一閘極之間，其中該隧道區藉由一孔隙與該豎直堆疊中之一相鄰電荷捕獲結構之一隧道區分隔開，該孔隙在一橫向方向上自該半導體材料延伸至一密封介電質，該密封介電質接觸該介電質屏障且在一垂直方向上自該介電質屏障延伸至該豎直堆疊中之該相鄰電荷捕獲結構之一介電質屏障。
- 如請求項50之記憶體裝置，其中半導體材料之該柱包括在以該孔隙為界之相鄰電荷捕獲結構之間的一區中比在以每一電荷捕獲結構之該隧道區為界之區中更高的載流子摻雜位準。
- 如請求項50之記憶體裝置，其中該介電質屏障包括氧化鋁。
- 如請求項50之記憶體裝置，其中該介電質屏障包括一群組中之一或多種材料，該群組包括：氧化鉿，及氧化鉿與氧化鋁、氧化鋯、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。
- 如請求項50之記憶體裝置，其中該介電質屏障包括一群組中之一或多種材料，該群組包括：氧化鋯，及氧化鋯與氧化鋁、氧化鉿、氧化矽、氧化鈦、氧化釓、氧化鈮或氧化鉭中之一或多者的混合物。
- 如請求項50之記憶體裝置，其中該密封介電質安置在相鄰電荷捕獲結構之閘極之間。
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