[go: up one dir, main page]

CN110211874B - 薄膜晶体管的制备方法及薄膜晶体管 - Google Patents

薄膜晶体管的制备方法及薄膜晶体管 Download PDF

Info

Publication number
CN110211874B
CN110211874B CN201910393425.6A CN201910393425A CN110211874B CN 110211874 B CN110211874 B CN 110211874B CN 201910393425 A CN201910393425 A CN 201910393425A CN 110211874 B CN110211874 B CN 110211874B
Authority
CN
China
Prior art keywords
metal layer
layer
thin film
film transistor
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910393425.6A
Other languages
English (en)
Other versions
CN110211874A (zh
Inventor
陈梦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority to CN201910393425.6A priority Critical patent/CN110211874B/zh
Priority to PCT/CN2019/095520 priority patent/WO2020228121A1/zh
Publication of CN110211874A publication Critical patent/CN110211874A/zh
Application granted granted Critical
Publication of CN110211874B publication Critical patent/CN110211874B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/665—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
    • H10D64/666—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum the conductor further comprising additional layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本揭示提供一种薄膜晶体管的制备方法及薄膜晶体管，使用铜/钼双金属层结构作为导线，首先进行栅极绝缘层及钼金属层的图案化，然后进行栅极铜金属层的镀膜及图案化，降低和避免了底切及掏空现象的发生，降低了显示面板的不良率，提升了显示面板的信赖性。

Description

薄膜晶体管的制备方法及薄膜晶体管
技术领域
本揭示涉及显示技术领域，尤其涉及一种薄膜晶体管的制备方法及薄膜晶体管。
背景技术
薄膜晶体管(thin film transistor，TFT)作为一种开关元件被广泛地应用在液晶显示装置等电子装置中。
在高世代液晶面板中，铜材料作为金属线因其具有阻抗低、抗电迁移能力强等优点，使得铜材料代替传统的铝材料称为趋势。然而，使用铜材料作为导线材料的其中一个难点在于，铜本身与玻璃或非金属层的附着性很差，以及铜在非金属层中易发生扩散，一般的应对之策是使用多金属层材料，现有的铜工艺中，使用铜/钼双金属层结构作为导线成为选择项之一，但钼金属相对比较活泼，使用铜/钼双金属层结构在湿蚀刻制程中则易发生电偶腐蚀，并且在光阻剥离制程中易发生进一步恶化，形成铜/钼底切现象(Cu undercut)，在后续显示面板的可靠性验证中，则易发生串扰和渐变线等不良现象，进而影响显示面板的品质。
因此，需要提供一种新的薄膜晶体管的制备方法及薄膜晶体管，来解决上述技术问题。
发明内容
本揭示提供一种薄膜晶体管的制备方法及薄膜晶体管，解决了使用使用铜/钼双金属层结构作为导线时，易发生电偶腐蚀，形成铜/钼底切和掏空现象的技术问题。
为解决上述问题，本揭示提供的技术方案如下：
本揭示实施例提供一种薄膜晶体管的制备方法，包括以下步骤：
S10：提供基板，在所述基板表面形成图案化的第一栅极绝缘层及第一光阻层；
S20：在未形成图案化的所述第一栅极绝缘层的所述基板上形成图案化的第一金属层；
S30：在所述第一金属层上沉积第二金属层，形成图案化的栅极；
S40：在所述第一栅极绝缘层及所述栅极上依次形成第二栅极绝缘层、有源层及源漏极金属层；以及
S50：在所述源漏极金属层上形成源极及漏极。
在本揭示提供的薄膜晶体管的制备方法中，所述步骤S10包括：
S101：在所述基板上依次沉积所述第一栅极绝缘层及所述第一光阻层；
S102：曝光、显影所述第一光阻层；以及
S103：采用干法蚀刻形成图案化的所述第一栅极绝缘层，并保留所述第一光阻层；
在本揭示提供的薄膜晶体管的制备方法中，所述步骤S20包括：
S201：在所述第一光阻层及所述基板上沉积所述第一金属层；以及
S202：剥离所述第一光阻层，形成图案化的所述第一金属层。
在本揭示提供的薄膜晶体管的制备方法中，所述步骤S30包括：
S301：在所述第一栅极绝缘层及所述第一金属层上依次沉积所述第二金属层及第二光阻层；
S302：曝光、显影所述第二光阻层；
S303：采用湿法刻蚀所述第二金属层以形成图案化的所述栅极；以及
S304：剥离所述第二光阻层。
在本揭示提供的薄膜晶体管的制备方法中，所述源极及所述漏极均由所述第一金属层与所述第二金属层构成，所述第二金属层位于所述第一金属层上。
在本揭示提供的薄膜晶体管的制备方法中，所述第一金属层为钼金属层，所述第二金属层为铜金属层。
在本揭示提供的薄膜晶体管的制备方法中，所述钼金属层的厚度为30nm。
在本揭示提供的薄膜晶体管的制备方法中，所述基板为玻璃基板。
本揭示实施例提供一种薄膜晶体管，采用上述制备方法制备而成，包括：
基板；
栅极，包括第一金属层与第二金属层，所述第一金属层位于所述基板上，所述第二金属层位于所述第一金属层上；
栅极绝缘层，包括第一栅极绝缘层与第二栅极绝缘层，所述第一栅极绝缘层，位于所述基板上；所述第二栅极绝缘层，位于所述第一栅极绝缘层上并覆盖所述第二金属层；
有源层，位于所述第二栅极绝缘层上；
源漏极金属层，位于所述有源层上；以及
源极、漏极，设置于所述源漏极金属层上。
在本揭示实施例提供的薄膜晶体管中，所述第一金属层为钼金属层，所述第二金属层为铜金属层。
本揭示的有益效果为：本揭示提供的薄膜晶体管的制备方法及薄膜晶体管，使用铜/钼双金属层结构作为导线，首先进行栅极绝缘层及钼金属层的图案化，然后进行栅极铜金属层的镀膜及图案化，降低和避免了底切及掏空现象的发生，降低了显示面板的不良率，提升了显示面板的信赖性。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是揭示的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本揭示实施例一提供的一种薄膜晶体管的制备方法的流程图；
图2A-2K为本揭示实施例一提供的一种薄膜晶体管的制备方法的剖面结构示意图；
图3为本揭示实施例二提供的一种薄膜晶体管的结构示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本揭示可用以实施的特定实施例。本揭示所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本揭示，而非用以限制本揭示。在图中，结构相似的单元是用以相同标号表示。
本揭示针对现有技术的薄膜晶体管的制备方法及薄膜晶体管，使用铜/钼双金属层结构作为导线时，易发生电偶腐蚀，形成铜/钼底切和掏空现象。本实施例能够解决该缺陷。
实施例一
如图1所示，为本揭示实施例提供的薄膜晶体管的制备方法的流程图，所述薄膜晶体管(thin film transistor，TFT)的制备方法包括以下步骤：
步骤S10：提供基板10，在所述基板10表面形成图案化的第一栅极绝缘层20及第一光阻层30；
在本实施例中，所述基板10为玻璃基板，可以理解地，在其他实施例中，所述基板10并不仅限于为玻璃基板。具体地，所述步骤S10包括以下步骤：
步骤S101：在所述基板10上依次沉积所述第一栅极绝缘层20及所述第一光阻层30；具体地，如图2A所示，所述第一栅极绝缘层20位于所述基板10上，所述第一光阻层30位于所述第一栅极绝缘层20上，所述第一栅极绝缘层20的材料可为氧化硅，在其他实施例中，所述第一栅极绝缘层20的材料也可为氮化硅。所述沉积方法可为化学气相沉积工艺(Chemicalvapordeposition，CVD)。
步骤S102：曝光、显影所述第一光阻层30；具体地，如图2B所示，利用半色调掩膜版或者灰色调掩膜版对所述第一光阻层30进行曝光以及显影，从而保留部分所述第一光阻层30，使得部分所述第一栅极绝缘层20未被所述第一光阻层30遮盖。
步骤S103：采用干法蚀刻形成图案化的所述第一栅极绝缘层20，并保留所述第一光阻层30；具体地，如图2C所示，对所述第一栅极绝缘层20进行刻蚀，选用的方法可为干法刻蚀，所述干法刻蚀指的是用等离子体进行薄膜刻蚀的技术，在刻蚀过程中，未被所述第一光阻层30遮盖的部分所述第一栅极绝缘层20被去除，使得部分所述基板10未被所述第一栅极绝缘层20及所述第一光阻层30遮盖，从而形成图案化的所述第一栅极绝缘层20。同时，保留所述第一光阻层30，为后续制程做准备。
步骤S20：在未形成图案化的所述第一栅极绝缘层20的所述基板10上形成图案化的第一金属层40；所述步骤S20包括以下步骤：
步骤S201：在所述第一光阻层30及所述基板10上沉积所述第一金属层40；具体地，如图2D所示，在步骤S103中保留下来的所述第一光阻层30以及未被所述第一栅极绝缘层20及所述第一光阻层30遮盖的部分所述基板10上沉积所述第一金属层40，优选地，所述第一金属层40可为钼金属层，能够附着在所述基板10上。又由于一般情况下，所述第一金属层40，即所述钼金属层的厚度仅为30nm，因此所述第一光阻层30的存在会使所述钼金属层在所述第一栅极绝缘层20的侧面的厚度较薄，从而导致所述钼金属层在所述第一光阻层30的边界处发生断裂，形成类似“lift-off”结构，也就是说，所述第一金属层40在所述第一光阻层30的边界处发生断裂，其中所述第一金属层40的一部分位于所述基板10上，另一部分位于所述第一光阻层30上。
步骤S202：剥离所述第一光阻层30，形成图案化的所述第一金属层40。具体地，如图2E所示，可通过剥离液剥离所述第一光阻层30，与此同时，位于所述第一光阻层30上的部分所述第一金属层40也被随之剥离，从而使得所述第一金属层40实现完整图案化。
步骤S30：在所述第一金属层40上沉积第二金属层50，形成图案化的栅极501；所述步骤S30包括以下步骤：
步骤S301：在所述第一栅极绝缘层20及所述第一金属层40上依次沉积所述第二金属层50及第二光阻层60；具体地，如图2F所示，所述第二金属层50覆盖图案化的所述第一栅极绝缘层20以及所述第一金属层40，所述第二光阻层60位于所述第二金属层50上。优选地，由于铜材料作为金属线具有阻抗低、抗电迁移能力强等优点，因此所述第二金属层50可为铜金属层，所述第二光阻层60与所述第一光阻层30可选用相同的光阻材料。同样地，所述沉积方法可为化学气相沉积工艺。
步骤S302：曝光、显影所述第二光阻层60；具体地，如图2G所示，利用半色调掩膜版或者灰色调掩膜版对所述第二光阻层60进行曝光以及显影，从而保留位于所述第一金属层40上方的部分所述第二金属层50。
步骤S303：采用湿法刻蚀所述第二金属层50以形成图案化的所述栅极501；具体地，如图2H所示，对所述第二金属层50进行刻蚀，选用的方法可为湿法刻蚀，所述湿法刻蚀指的是用不同浓度的蚀刻液进行薄膜刻蚀的技术，在刻蚀过程中，未被所述第一光阻层30遮盖的所述第二金属层50被去除，使得位于所述第一金属层40上方的部分所述第二金属层50保留，因此所述第一金属层40与第二金属层50构成的双金属层结构即为所述薄膜晶体管的所述栅极501，完成了所述栅极501的图案化。虽然钼金属相对较活泼，但由于所述第一金属层40被所述第二金属层50覆盖，在刻蚀过程中所述第一金属层40并不经过蚀刻液，因此所述第一金属层40之间与所述第二金属层50之间并不会发生电偶腐蚀现象，也即后续不会发生底切现象。
步骤S304：剥离所述第二光阻层60。如图2I所示，同样地，可通过剥离液剥离所述第二光阻层60。
步骤S40：在所述第一栅极绝缘层20及所述栅极501上依次形成第二栅极绝缘层70、有源层80及源漏极金属层90；
具体地，如图2J所示，所述第二栅极绝缘层70位于所述第一栅极绝缘层20及所述栅极501上，所述有源层80位于所述第二栅极绝缘层70上，所述源漏极金属层90位于所述有源层80上，其中所述第二栅极绝缘层70与所述第一栅极绝缘层20的材料可相同，均为氧化硅或氮化硅等非金属材料，所述有源层80的材料可为多晶硅或非晶硅IGZO(indiumgallium zinc oxide)。
S50：在所述源漏极金属层90上形成源极901及漏极902。
具体地，如图2K所示，在所述源漏极金属层90上形成所述源极901、漏极902及所述源极901、所述漏极902之间的沟道，其中，所述源极901及所述漏极902也可采用双金属层结构，即所述源极901及所述漏极902均由所述第一金属层40与所述第二金属层50构成，所述第二金属层50位于所述第一金属层40上，优选地，所述第一金属层40为钼金属层，所述第二金属层50为铜金属层，即所述源极901及所述漏极902均为铜/钼双金属层结构。其中所述源极901与所述漏极902的制备方法、取得的技术效果分别同所述栅极501的制备方法、取得的技术效果相同或相似，在此不再一一赘述。
实施例二
如图3所示，本揭示实施例提供的薄膜晶体管，所述薄膜晶体管采用实施例一中的制备方法制备而成，包括：
基板10；
栅极501，包括第一金属层40与第二金属层50，所述第一金属层40位于所述基板10上，所述第二金属层50位于所述第一金属层40上；
栅极绝缘层，包括第一栅极绝缘层20与第二栅极绝缘层70，所述第一栅极绝缘层20位于所述基板10上；所述第二栅极绝缘层70位于所述第一栅极绝缘层20上并覆盖所述第二金属层50；
有源层80，位于所述第二栅极绝缘层70上；
源漏极金属层90，位于所述有源层80上；以及
源极901、漏极902，设置于所述源漏极金属层上。
其中，所述第一金属层40为钼金属层，所述第二金属层50为铜金属层，一方面，由于所述铜金属层在玻璃或非金属层上的附着性很差，将所述钼金属层设置于所述基板10上，且所述铜金属层位于所述钼金属层上，可提高所述铜金属层的附着性；另一方面，由于所述钼金属层被所述铜金属层覆盖，在刻蚀过程中所述钼金属层并不经过蚀刻液，因此所述钼金属层之间与所述铜金属层之间并不会发生电偶腐蚀现象，也即后续不会发生底切现象。
需要说明的是，所述第一金属层40不仅仅局限于所述钼金属层，所述第二金属层50不仅仅局限于所述铜金属层，也可选用其他符合要求的金属材料，本揭示实施例不应以此为限制。
有益效果为：本揭示实施例提供的薄膜晶体管的制备方法及薄膜晶体管，所述薄膜经过管使用铜/钼双金属层结构作为导线，首先进行栅极绝缘层及钼金属层的图案化，然后进行栅极铜金属层的镀膜及图案化，降低和避免了底切及掏空现象的发生，降低了显示面板的不良率，提升了显示面板的信赖性。
综上所述，虽然本揭示已以优选实施例揭露如上，但上述优选实施例并非用以限制本揭示，本领域的普通技术人员，在不脱离本揭示的精神和范围内，均可作各种更动与润饰，因此本揭示的保护范围以权利要求界定的范围为准。

Claims (9)

1.一种薄膜晶体管的制备方法，其特征在于，包括以下步骤：
S10：提供基板，在所述基板表面形成图案化的第一栅极绝缘层及第一光阻层；
S20：在未形成图案化的所述第一栅极绝缘层的所述基板上形成图案化的第一金属层；
S30：在所述第一金属层上沉积第二金属层，形成图案化的栅极；
S40：在所述第一栅极绝缘层及所述栅极上依次形成第二栅极绝缘层、有源层及源漏极金属层；以及
S50：在所述源漏极金属层上形成源极及漏极，
其中，所述步骤S20包括：
S201：在所述第一光阻层及所述基板上沉积所述第一金属层；以及
S202：剥离所述第一光阻层，形成图案化的所述第一金属层。
2.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述步骤S10包括：
S101：在所述基板上依次沉积所述第一栅极绝缘层及所述第一光阻层；
S102：曝光、显影所述第一光阻层；以及
S103：采用干法蚀刻形成图案化的所述第一栅极绝缘层，并保留所述第一光阻层。
3.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述步骤S30包括：
S301：在所述第一栅极绝缘层及所述第一金属层上依次沉积所述第二金属层及第二光阻层；
S302：曝光、显影所述第二光阻层；
S303：采用湿法刻蚀所述第二金属层以形成图案化的所述栅极；以及
S304：剥离所述第二光阻层。
4.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述源极及所述漏极均由所述第一金属层与所述第二金属层构成，所述第二金属层位于所述第一金属层上。
5.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述第一金属层为钼金属层，所述第二金属层为铜金属层。
6.根据权利要求5所述的薄膜晶体管的制备方法，其特征在于，所述钼金属层的厚度为30nm。
7.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述基板为玻璃基板。
8.一种薄膜晶体管，其特征在于，采用权利要求1-7任一项所述的制备方法制备而成，包括：
基板；
栅极，包括第一金属层与第二金属层，所述第一金属层位于所述基板上，所述第二金属层位于所述第一金属层上；
栅极绝缘层，包括第一栅极绝缘层与第二栅极绝缘层，所述第一栅极绝缘层，位于所述基板上；所述第二栅极绝缘层，位于所述第一栅极绝缘层上并覆盖所述第二金属层；
有源层，位于所述第二栅极绝缘层上；
源漏极金属层，位于所述有源层上；以及
源极、漏极，设置于所述源漏极金属层上。
9.根据权利要求8所述的薄膜晶体管，其特征在于，所述第一金属层为钼金属层，所述第二金属层为铜金属层。
CN201910393425.6A 2019-05-13 2019-05-13 薄膜晶体管的制备方法及薄膜晶体管 Active CN110211874B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910393425.6A CN110211874B (zh) 2019-05-13 2019-05-13 薄膜晶体管的制备方法及薄膜晶体管
PCT/CN2019/095520 WO2020228121A1 (zh) 2019-05-13 2019-07-11 薄膜晶体管的制备方法及薄膜晶体管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910393425.6A CN110211874B (zh) 2019-05-13 2019-05-13 薄膜晶体管的制备方法及薄膜晶体管

Publications (2)

Publication Number Publication Date
CN110211874A CN110211874A (zh) 2019-09-06
CN110211874B true CN110211874B (zh) 2021-07-23

Family

ID=67787051

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910393425.6A Active CN110211874B (zh) 2019-05-13 2019-05-13 薄膜晶体管的制备方法及薄膜晶体管

Country Status (2)

Country Link
CN (1) CN110211874B (zh)
WO (1) WO2020228121A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111415865A (zh) * 2020-04-08 2020-07-14 Tcl华星光电技术有限公司 基板金属结构蚀刻方法、tft制备方法、tft以及显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020083249A (ko) * 2001-04-26 2002-11-02 삼성전자 주식회사 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법
JP4543385B2 (ja) * 2005-03-15 2010-09-15 日本電気株式会社 液晶表示装置の製造方法
CN101139713B (zh) * 2006-09-07 2010-06-09 台湾薄膜电晶体液晶显示器产业协会 蚀刻液以及使用此蚀刻液的图案化导电层的制造方法
KR20090075554A (ko) * 2008-01-04 2009-07-08 삼성전자주식회사 액정 표시 장치와 그 제조 방법
CN101894760B (zh) * 2010-06-10 2012-06-20 友达光电股份有限公司 薄膜晶体管及其制造方法
US8785911B2 (en) * 2011-06-23 2014-07-22 International Business Machines Corporation Graphene or carbon nanotube devices with localized bottom gates and gate dielectric
CN103646924B (zh) * 2013-12-04 2016-02-10 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制备方法、显示装置
CN105047568B (zh) * 2015-09-07 2018-01-09 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示面板
CN106981456B (zh) * 2017-04-01 2019-08-13 深圳市华星光电半导体显示技术有限公司 Tft基板的制作方法
CN108666265B (zh) * 2018-04-17 2021-01-15 Tcl华星光电技术有限公司 一种薄膜晶体管基板及其制备方法

Also Published As

Publication number Publication date
WO2020228121A1 (zh) 2020-11-19
CN110211874A (zh) 2019-09-06

Similar Documents

Publication Publication Date Title
JP5512180B2 (ja) フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法
CN101630098B (zh) Tft-lcd阵列基板及其制造方法
CN106505033B (zh) 阵列基板及其制备方法、显示装置
US20210124226A1 (en) Method of manufacturing array substrate, and array substrate
CN105428243B (zh) 一种薄膜晶体管及制作方法、阵列基板和显示装置
KR101901045B1 (ko) 박막 트랜지스터 및 그 준비 방법, 어레이 기판, 및 디스플레이 장치
US8748320B2 (en) Connection to first metal layer in thin film transistor process
WO2014194605A1 (zh) 阵列基板、其制造方法及显示装置
CN110164873A (zh) 阵列基板的制作方法、阵列基板、显示面板及显示装置
CN107359126A (zh) 薄膜晶体管及其制备方法、阵列基板和显示面板
CN105789218A (zh) 一种基板、其制作方法及显示装置
CN106707649A (zh) 过孔的制备方法、阵列基板的制备方法及阵列基板
CN111048524A (zh) 阵列基板及制备方法、显示面板
JP2010157740A (ja) Ｔｆｔ−ｌｃｄアレイ基板、及びその製造方法
WO2015024350A1 (zh) 显示基板及其制造方法、显示装置
CN108231553B (zh) 薄膜晶体管的制作方法及阵列基板的制作方法
US20190051713A1 (en) Manufacturing method of tft substrate, tft substrate, and oled display panel
CN102629588B (zh) 阵列基板的制造方法
CN110854205A (zh) 一种薄膜晶体管及制作方法、显示面板及显示装置
CN100433338C (zh) 一种薄膜晶体管器件阵列基板结构及其制造方法
CN103560088B (zh) 阵列基板的制作方法
US11424337B2 (en) Array substrate, manufacturing method thereof, and display panel
CN110211874B (zh) 薄膜晶体管的制备方法及薄膜晶体管
CN104766877B (zh) 阵列基板、阵列基板的制造方法及显示装置
CN104362180B (zh) 一种薄膜晶体管及其制作方法、显示基板和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant