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CN119894076A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

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CN119894076A
CN119894076A CN202411502282.5A CN202411502282A CN119894076A CN 119894076 A CN119894076 A CN 119894076A CN 202411502282 A CN202411502282 A CN 202411502282A CN 119894076 A CN119894076 A CN 119894076A
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barrier
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周智超
庄正吉
王志豪
蔡庆威
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

形成半导体器件的方法包括：形成包括纳米结构和纳米结构周围的栅极结构的器件层；在器件层的前侧上形成第一互连结构；以及在器件层的背侧上形成第二互连结构，其包括：使用第一介电材料沿器件层的背侧形成介电层；在介电层中形成第一导电部件和第二导电部件；在第一导电部件和第二导电部件之间的介电层中形成开口；沿第一导电部件的第一侧壁和沿第二导电部件的第二侧壁分别形成第一阻挡层和第二阻挡层；以及在第一阻挡层和第二阻挡层之间的开口中形成与第一介电材料不同的第二介电材料。本申请的实施例还涉及半导体器件。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方沉积绝缘层或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业继续通过不断减小最小部件尺寸来改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成至给定区中。然而，随着最小部件尺寸减小，出现了应该解决的额外问题。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，所述方法包括：形成包括纳米结构和位于所述纳米结构周围的栅极结构的器件层；在所述器件层的前侧上形成第一互连结构；以及在所述器件层的与所述器件层的所述前侧相对的背侧上形成第二互连结构，包括：使用第一介电材料沿所述器件层的所述背侧形成介电层；在所述介电层中形成第一导电部件和第二导电部件；通过去除所述介电层的设置在所述第一导电部件和所述第二导电部件之间的部分在所述介电层中形成开口；沿所述第一导电部件的面向所述第二导电部件的第一侧壁和沿所述第二导电部件的面向所述第一导电部件的第二侧壁分别形成第一阻挡层和第二阻挡层；以及在所述第一阻挡层和所述第二阻挡层之间的所述开口中形成与所述第一介电材料不同的第二介电材料。
本申请的另一些实施例提供了一种形成半导体器件的方法，所述方法包括：形成包括纳米结构和位于所述纳米结构周围的栅极结构的器件层；在所述器件层的第一侧上形成第一互连结构；以及在所述器件层的与所述器件层的所述第一侧相对的第二侧上形成第二互连结构，包括：使用第一介电材料沿所述器件层的所述第二侧形成介电层；在所述介电层中形成由第一阻挡层围绕的第一导电部件；在所述介电层中形成由第二阻挡层围绕的第二导电部件；去除所述介电层的设置在所述第一导电部件和所述第二导电部件之间的部分以在所述介电层中形成开口，所述开口暴露所述第一阻挡层的第一侧壁和所述第二阻挡层的第二侧壁；沿所述第一阻挡层的所述第一侧壁和沿所述第二阻挡层的所述第二侧壁形成与所述第一介电材料不同的第二介电材料；在形成所述第二介电材料之后，用第三阻挡层内衬所述开口的侧壁和底部；以及在形成所述第三阻挡层之后，用导电材料填充所述开口。
本申请的又一些实施例提供了一种半导体器件，包括：器件层，包括纳米结构和位于所述纳米结构周围的栅极结构；第一互连结构，位于所述器件层的第一侧上；以及第二互连结构，位于所述器件层的与所述器件层的所述第一侧相对的第二侧上，包括：介电层，沿所述器件层的所述第二侧，其中，所述介电层包括第一介电材料；第一导电部件和第二导电部件，嵌入在所述介电层中；以及金属-绝缘体-金属(MIM)电容器，位于所述介电层中，包括：第一阻挡层，沿所述第一导电部件的面向所述第二导电部件的第一侧壁；第二阻挡层，沿所述第二导电部件的面向所述第一导电部件的第二侧壁；以及第二介电材料，位于所述第一阻挡层和所述第二阻挡层之间的所述介电层中，其中，所述第二介电材料与所述第一介电材料不同。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET)的实例。
图2至图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图27D、图28至图33、图34A、图34B、图35A、图35B、图36A、图36B和图36C示出了根据实施例的纳米场效应晶体管(FET)器件在不同制造阶段的各个视图。
图37至图43示出了根据另一实施例的纳米FET器件在不同制造阶段的截面图。
图44和图45示出了实施例中的半导体封装件在不同制造阶段的截面图。
图46示出了实施例中形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本公开实施例的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，并不旨在进行限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。贯穿本文的讨论，除非另有规定，否则不同附图中的相同或类似的标号是指使用相同或类似的材料通过相同或类似的形成方法形成的相同或类似的组件。
各个实施例提供了用于在半导体器件的后段制程(BEOL)工艺中形成金属-绝缘体-金属(MIM)电容器的方法以及包括MIM电容器的半导体器件。在一些实施例中，MIM电容器形成在半导体管芯的背侧上的互连结构的一个或多个介电层中。背侧互连结构可以布线为用于电源线和电接地线。在实施例中，通过：去除介电层的设置在介电层中的两个相邻导线之间的部分以形成开口；沿两个相邻导线的由开口暴露的侧壁形成阻挡层；以及用高k介电材料填充开口形成MIM电容器。在另一实施例中，MIM电容器通过：在介电层中形成具有阻挡层的导线；去除介电层的设置在两个相邻导线之间的部分以形成开口；用高k介电材料内衬两个相邻导线的由开口暴露的侧壁；以及形成具有阻挡层的新导线以填充开口来形成。MIM电容器可以稳定电源线和电接地线，产生改进的器件性能。形成包括高k介电材料的MIM电容器允许去耦电容器保持更大的电荷，同时最小化MIM电容器的尺寸。
本文讨论的一些实施例是在包括纳米FET的管芯的背景下描述的。然而，各个实施例可以适用于包括代替纳米FET或与纳米FET组合的其它类型晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。
图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET等)的实例。纳米FET包括衬底50(例如，半导体衬底)上的鳍66上方的纳米结构55(例如，纳米片、纳米线等)，其中，纳米结构55用作用于纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构或它们的组合。浅沟槽隔离(STI)区域68设置在相邻鳍66之间，鳍66可以突出至相邻STI区域68之上并且从相邻STI区域68之间突出。此外，虽然鳍66的底部部分示出为与衬底50是单一、连续材料，但是鳍66的底部部分和/或衬底50可以包括单一材料或多种材料。在这个背景下，鳍66是指在相邻STI区域68之间延伸的部分。
栅极介电层100位于鳍66的顶面上方并且沿纳米结构55的顶面、侧壁和底面。栅电极102位于栅极介电层100上方。外延源极/漏极区域92设置在栅极介电层100和栅电极102的相对侧上的鳍66上。
图1还示出了在稍后附图中使用的参考截面。截面A-A’沿栅电极102的纵轴，并且在例如垂直于纳米FET的外延源极/漏极区域92之间的电流流动的方向的方向上。截面B-B’平行于截面A-A’并且延伸穿过多个纳米FET的外延源极/漏极区域92。截面C-C’垂直于截面A-A’，并且平行于纳米FET的鳍66的纵轴，并且在例如纳米FET的外延源极/漏极区域92之间的电流流动的方向上。为了清楚起见，随后的附图是指这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的背景下讨论的。在其它实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在平面器件(诸如平面FET)中或鳍式场效应晶体管(FinFET)中使用的方面。
图2至图36C是根据实施例的纳米FET器件180在不同制造阶段的各个视图(例如，截面图、顶视图)。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28至图33、图34A、图35A、图35B和图36A示出了图1中所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B和图36B示出了图1中所示的参考截面B-B’。图6C、图7C、图8C、图9C、图10C、图11C、图11D、图12C、图12E、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图27D和图36C示出了图1中所示的参考截面C-C’。图34B是图34A中的结构的顶视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常是硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，诸如NMOS晶体管，例如，n型纳米FET，并且p型区域50P可以用于形成p型器件，诸如PMOS晶体管，例如，p型纳米FET。n型区域50N可以与p型区域50P物理分隔开(如分隔物20所示)，并且任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)可以设置在n型区域50N和p型区域50P之间。虽然示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
此外，在图2中，在衬底50上方形成多层堆叠件64。多层堆叠件64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。为了说明的目的并且如下面更详细讨论的，将去除第一半导体层51并且将图案化第二半导体层53以在n型区域50N和p型区域50P中形成纳米FET的沟道区域。然而，在一些实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50N中形成纳米FET的沟道区域，并且可以去除第二半导体层53并且可以图案化第一半导体层51以在p型区域50P中形成纳米FET的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50N中形成纳米FET的沟道区域，并且可以去除第一半导体层51并且可以图案化第二半导体层53以在p型区域50P中形成纳米FET的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50N和p型区域50P中形成纳米FET的沟道区域。
为了说明的目的，多层堆叠件64示出为包括第一半导体层51和第二半导体层53的每个的三层。在一些实施例中，多层堆叠件64可以包括任何数量的第一半导体层51和第二半导体层53。多层堆叠件64的层的每个可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等的工艺来外延生长。在各个实施例中，第一半导体层51可以由适合于p型纳米FET的第一半导体材料形成，诸如硅锗等，并且第二半导体层53可以由适合于n型纳米FET的第二半导体材料形成，诸如硅、硅碳等。为了说明的目的，多层堆叠件64示出为具有适合于p型纳米FET的最底部半导体层。在一些实施例中，多层堆叠件64可以形成为使得最底层是适合于n型纳米FET的半导体层。
第一半导体材料和第二半导体材料可以是对彼此具有高蚀刻选择性的材料。因此，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许图案化第二半导体层53以形成纳米FET的沟道区域。类似地，在去除第二半导体层53并且图案化第一半导体层51以形成沟道区域的实施例中，可以在不显著去除第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53，从而允许图案化第一半导体层51以形成纳米FET的沟道区域。
现在参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠件64中形成纳米结构55。在一些实施例中，纳米结构55和鳍66可以通过在多层堆叠件64和衬底50中蚀刻沟槽而分别形成在多层堆叠件64和衬底50中。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64形成纳米结构55可以进一步由第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且由第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以统称为纳米结构55。
鳍66和纳米结构55可以通过任何合适的方法来图案化。例如，鳍66和纳米结构55可以使用一种或多种光刻工艺来图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍66。
为了说明的目的，图3将n型区域50N和p型区域50P中的鳍66示出为具有基本上相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以大于或薄于p型区域50P中的鳍66的宽度。此外，虽然鳍66和纳米结构55的每个示出为始终具有一致的宽度，但是在其它实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，从而使得鳍66和/或纳米结构55的每个的宽度在朝着衬底50的方向上连续增加。在这样的实施例中，纳米结构55的每个可以具有不同的宽度并且在形状上是梯形的。
在图4中，邻近鳍66形成浅沟槽隔离(STI)区域68。STI区域68可以通过在衬底50、鳍66和纳米结构55上方以及相邻鳍66之间沉积绝缘材料来形成。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或它们的组合来形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，可以实施退火工艺。在实施例中，绝缘材料形成为使得过量的绝缘材料覆盖纳米结构55。虽然绝缘材料示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料，诸如上面讨论的那些。
然后对绝缘材料施加去除工艺，以去除纳米结构55上方的过量绝缘材料。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺暴露纳米结构55，从而使得纳米结构55和绝缘材料的顶面在平坦化工艺完成之后齐平。
然后使绝缘材料凹进以形成STI区域68。使绝缘材料凹进为使得n型区域50N和p型区域50P中的鳍66的上部部分从相邻STI区域68之间突出。此外，STI区域68的顶面可以具有平坦表面(如图所示)、凸表面、凹表面(诸如凹陷)或它们的组合。STI区域68的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域68凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料快的速率蚀刻绝缘材料的材料)。例如，可以使用氧化物去除，使用例如稀氢氟(dHF)酸。
上面关于图2至图4描述的工艺仅仅是如何可以形成鳍66和纳米结构55的一个实例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，从而使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免之前和/或随后的注入，但是原位掺杂和注入掺杂可以一起使用。
此外，第一半导体层51(和所得第一纳米结构52)和第二半导体层53(和所得第二纳米结构54)在本文中示出和讨论为在p型区域50P和n型区域50N中包括相同的材料，仅用于说明目的。因此，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料或者以不同的顺序形成在p型区域50P和n型区域50N中。
此外，在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶或其它掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68上方形成光刻胶。图案化光刻胶以暴露p型区域50P。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦图案化光刻胶，在p型区域50P中实施n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质注入至n型区域50N中。n型杂质可以是在区域中注入至在从约1013原子/cm3至约1014原子/cm3范围内的浓度的磷、砷、锑等。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在注入p型区域50P之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68上方形成光刻胶或其它掩模(未单独示出)。图案化光刻胶以暴露n型区域50N。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦图案化光刻胶，可以在n型区域50N中实施p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质注入至p型区域50P中。p型杂质可以是在区域中注入至在从约1013原子/cm3至约1014原子/cm3范围内的浓度的硼、氟化硼、铟等。在注入之后，可以诸如通过可接受的灰化工艺去除光刻胶。
在注入n型区域50N和p型区域50P之后，可以实施退火以修复注入损伤并且活化注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入，但是原位掺杂和注入掺杂可以一起使用。
在图5中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来沉积或热生长。在伪介电层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。伪栅极层72可以沉积在伪介电层70上方，并且然后诸如通过CMP来平坦化。掩模层74可以沉积在伪栅极层72上方。伪栅极层72可以是导电或非导电材料，并且可以选自包括非晶硅、多晶硅(poly硅)和多晶硅锗(poly-SiGe)的组。伪栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其它技术来沉积。伪栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其它材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该实例中，横跨n型区域50N和p型区域50P形成单个伪栅极层72和单个掩模层74。应该指出，伪介电层70示出为仅覆盖鳍66和纳米结构55，仅用于说明目的。在一些实施例中，伪介电层70可以沉积为使得伪介电层70覆盖STI区域68，从而使得伪介电层70在伪栅极层72和STI区域68之间延伸。
图6A至图18C示出了制造实施例器件中的各个额外步骤。图6A至图18C示出了n型区域50N或p型区域50P任何一个中的部件。在图6A至图6C中，掩模层74(见图5)可以使用可接受的光刻和蚀刻技术来图案化，以形成掩模78。然后掩模78的图案可以转移至伪栅极层72并且转移至伪介电层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的相应沟道区域。掩模78的图案可以用于将伪栅极76的每个与相邻伪栅极76物理分隔开。伪栅极76也可以具有基本上垂直于相应鳍66的纵向方向的纵向方向。
在图7A至图7C中，在图6A至图6C中所示的结构上方形成第一间隔件层80和第二间隔件层82。随后将图案化第一间隔件层80和第二间隔件层82以用作用于形成自对准源极/漏极区域的间隔件。在图7A至图7C中，第一间隔件层80形成在STI区域68的顶面；鳍66、纳米结构55和掩模78的顶面和侧壁；以及伪栅极76和伪栅极电介质71的侧壁上。第二间隔件层82沉积在第一间隔件层80上方。第一间隔件层80可以使用诸如热氧化的技术由氧化硅、氮化硅、氮氧化硅等形成，或者通过CVD、ALD等来沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同蚀刻速率的材料形成，诸如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等来沉积。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以实施用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在n型区域50N上方形成掩模，诸如光刻胶，同时暴露p型区域50P，并且适当类型(例如，p型)的杂质可以注入至p型区域50P中的暴露鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P上方形成掩模，诸如光刻胶，同时暴露n型区域50N，并且适当类型的杂质(例如，n型)可以注入至n型区域50N中的暴露鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有在从约1×1015原子/cm3至约1×1019原子/cm3的范围内的杂质浓度。可以使用退火来修复注入损伤并且活化注入的杂质。
在图8A至图8C中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如下面将更详细讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，以及用于在随后处理期间保护鳍66和/或纳米结构55的侧壁。第一间隔件层80和第二间隔件层82可以使用合适的蚀刻工艺来蚀刻，诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，从而使得第一间隔件层80可以在图案化第二间隔件层82时用作蚀刻停止层，并且从而使得第二间隔件层82可以在图案化第一间隔件层80时用作掩模。例如，第二间隔件层82可以使用各向异性蚀刻工艺来蚀刻，其中，第一间隔件层80用作蚀刻停止层，其中，第二间隔件层82的剩余部分形成第二间隔件83，如图8B中所示。此后，第二间隔件83在蚀刻第一间隔件层80的暴露部分时用作掩模，从而形成第一间隔件81，如图8B和图8C中所示。
如图8B中所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8C中所示，在一些实施例中，可以从邻近掩模78、伪栅极76和伪栅极电介质71的第一间隔件层80上方去除第二间隔件层82，并且第一间隔件81设置在掩模78、伪栅极76和伪栅极电介质71的侧壁上。在其它实施例中，第二间隔件层82的部分可以保留在邻近掩模78、伪栅极76和伪栅极电介质71的第一间隔件层80上方。
应该指出，以上公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其它工艺和次序。例如，可以利用更少或额外的间隔件，可以利用不同的步骤次序(例如，可以在沉积第二间隔件层82之前图案化第一间隔件81)，可以形成和去除额外的间隔件等。此外，n型和p型器件可以使用不同的结构和步骤来形成。
在图9A至图9C中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹槽86和第二凹槽87。随后将在第一凹槽86中形成外延源极/漏极区域，并且随后将在第二凹槽87中形成第一外延材料和外延源极/漏极区域。第一凹槽86和第二凹槽87可以延伸穿过第一纳米结构52和第二纳米结构54，并且延伸至衬底50中。如图9B中所示，STI区域68的顶面可以与第一凹槽86的底面齐平。在各个实施例中，可以蚀刻鳍66，从而使得第一凹槽86的底面设置在STI区域68等的顶面之下。第二凹槽87的底面可以设置在第一凹槽86的底面和STI区域68的顶面之下。第一凹槽86和第二凹槽87可以通过使用各向异性蚀刻工艺(诸如RIE、NBE等)蚀刻鳍66、纳米结构55和衬底50来形成。在用于形成第一凹槽86和第二凹槽87的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每个层。在第一凹槽86和第二凹槽87达到期望深度之后，可以使用定时蚀刻工艺来停止蚀刻。第二凹槽87可以通过用于蚀刻第一凹槽86的相同工艺以及在蚀刻第一凹槽86之前或之后的额外蚀刻工艺来蚀刻。在一些实施例中，可以在实施用于第二凹槽87的额外蚀刻工艺时掩蔽对应于第一凹槽86的区域。
在图10A至图10C中，蚀刻通过第一凹槽86和第二凹槽87暴露的多层堆叠件64的由第一半导体材料形成的层的侧壁的部分(例如，第一纳米结构52)以形成侧壁凹槽88。虽然第一纳米结构52的邻近侧壁凹槽88的侧壁在图10C中示出为是笔直的，但是侧壁可以是凹的或凸的。侧壁可以使用诸如湿蚀刻等各向同性蚀刻工艺来蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用具有氢氧化四甲铵(TMAH)、氢氧化铵(NH4OH)等的干蚀刻工艺来蚀刻第一纳米结构52的侧壁。
在图11A至图11D中，在侧壁凹槽88中形成第一内部间隔件90。第一内部间隔件90可以通过在图10A至图10C中所示的结构上方沉积内部间隔件层(未单独示出)来形成。第一内部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离部件。如下面将更详细讨论的，将在第一凹槽86和第二凹槽87中形成源极/漏极区域和外延材料，而第一纳米结构52将用对应的栅极结构来替换。
内部间隔件层可以通过共形沉积工艺来沉积，诸如CVD、ALD等。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，但是可以利用任何合适的材料，诸如具有小于约3.5的k值的低介电常数(低k)材料。然后可以各向异性蚀刻内部间隔件层以形成第一内部间隔件90。虽然第一内部间隔件90的外侧壁示出为与第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或者从第二纳米结构54的侧壁凹进。
此外，虽然第一内部间隔件90的外侧壁在图11C中示出为是笔直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为实例，图11D示出了实施例，其中第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且使第一内部间隔件90从第二纳米结构54的侧壁凹进。内部间隔件层可以通过各向异性蚀刻工艺来蚀刻，诸如RIE、NBE等。第一内部间隔件90可以用于防止随后蚀刻工艺(诸如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(诸如外延源极/漏极区域92，下面关于图12A至图12E讨论)的损伤。
在图12A至图12E中，在第二凹槽87中形成第一外延材料91，并且在第一凹槽86和第二凹槽87中形成外延源极/漏极区域92。在一些实施例中，第一外延材料91可以是随后去除以形成背侧通孔(诸如背侧通孔130，下面关于图26A至图26C讨论)的牺牲材料。如图12B至图12E中所示，第一外延材料91的顶面可以与第一凹槽86的底面齐平。然而，在一些实施例中，第一外延材料91的顶面可以设置在第一凹槽86的底面之上或之下。第一外延材料91可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等的工艺外延生长在第二凹槽87中。第一外延材料91可以包括任何可接受的材料，诸如硅锗等。第一外延材料91可以由对外延源极/漏极区域92、衬底50和介电层(诸如STI区域68和第二介电层125，下面关于图24A至图24C讨论)的材料具有高蚀刻选择性的材料形成。因此，可以在不显著去除外延源极/漏极区域92和介电层的情况下去除第一外延材料91并且用背侧通孔来替换。
然后，外延源极/漏极区域92形成在第一凹槽86中和第二凹槽87中的第一外延材料91上方。在一些实施例中，外延源极/漏极区域92可以在第二纳米结构54上施加应力，从而改进性能。如图12C中所示，外延源极/漏极区域92形成在第一凹槽86和第二凹槽87中，从而使得每个伪栅极76设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与伪栅极76分隔开，并且第一内部间隔件90用于将外延源极/漏极区域92与纳米结构55分隔开适当的横向距离，使得外延源极/漏极区域92不会与所得纳米FET的随后形成的栅极短路。
n型区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽p型区域50P(例如，PMOS区域)来形成。然后，外延源极/漏极区域92外延生长在n型区域50N中的第一凹槽86和第二凹槽87中。外延源极/漏极区域92可以包括适用于n型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
p型区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽n型区域50N(例如，NMOS区域)来形成。然后，外延源极/漏极区域92外延生长在p型区域50P中的第一凹槽86和第二凹槽87中。外延源极/漏极区域92可以包括适用于p型纳米FET的任何可接受的材料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区域92可以包括在第一纳米结构52上施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。外延源极/漏极区域92也可以具有从多层堆叠件56的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域92、第一纳米结构52、第二纳米结构54和/或衬底50可以注入有掺杂剂以形成源极/漏极区域，类似于先前针对形成轻掺杂源极/漏极区域讨论的工艺，随后是退火。源极/漏极区域可以具有在约1×1019原子/cm3和约1×1021原子/cm3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间原位掺杂。
由于用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92的外延工艺，外延源极/漏极区域92的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面使得同一纳米FET的相邻外延源极/漏极区域92合并，如图12B所示。在其它实施例中，相邻外延源极/漏极区域92在外延工艺完成之后保持分隔开，如图12D中所示。在图12B和图12D中所示的实施例中，第一间隔件81可以形成至STI区域68的顶面，从而阻挡外延生长。在一些其它实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，进一步阻挡外延生长。在一些其它实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，以允许外延生长区域延伸至STI区域68的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数量的半导体材料层可以用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C的每个可以由不同的半导体材料形成，并且可以掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上方沉积第二半导体材料层92B，并且可以在第二半导体材料层92B上方沉积第三半导体材料层92C。
图12E示出了实施例，其中第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且使第一内部间隔件90从第二纳米结构54的侧壁凹进。如图12E中所示，外延源极/漏极区域92可以形成为与第一内部间隔件90接触，并且可以延伸越过第二纳米结构54的侧壁。
在图13A至图13C中，在图12A至图12C中所示的结构上方沉积第一层间电介质(ILD)96。第一ILD 96可以由介电材料形成，并且可以通过任何合适的方法来沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96和外延源极/漏极区域92、掩模78以及第一间隔件81之间。CESL 94可以包括具有与上面的第一ILD 96的材料不同蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图14A至图14C中，可以实施平坦化工艺，诸如CMP，以使第一ILD 96的顶面与伪栅极76或掩模78的顶面齐平。平坦化工艺也可以去除伪栅极76上的掩模78以及第一间隔件81的沿掩模78的侧壁的部分。在平坦化工艺之后，伪栅极76、第一间隔件81和第一ILD 96的顶面在工艺变化内齐平。因此，伪栅极76的顶面通过第一ILD 96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶面与掩模78和第一间隔件81的顶面齐平。
在图15A至图15C中，在一个或多个蚀刻步骤中去除伪栅极76和掩模78(如果存在的话)，从而形成第三凹槽98。也去除伪栅极电介质71的位于第三凹槽98中的部分。在一些实施例中，伪栅极76和伪栅极电介质71通过各向异性干蚀刻工艺来去除。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比第一ILD 96或第一间隔件81快的速率选择性蚀刻伪栅极76。第三凹槽98的每个暴露纳米结构55的部分和/或位于纳米结构55的部分上面，该部分在随后完成的纳米FET中用作沟道区域。纳米结构55的用作沟道区域的部分设置在外延源极/漏极区域92的相邻对之间。在去除期间，当蚀刻伪栅极76时，伪栅极电介质71可以用作蚀刻停止层。然后，在去除伪栅极76之后，可以去除伪栅极电介质71。
在图16A至图16C中，去除第一纳米结构52，延伸第三凹槽98。第一纳米结构52可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂实施各向同性蚀刻工艺(诸如湿蚀刻等)来去除，而与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域68保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，可以使用氢氧化四甲铵(TMAH)、氢氧化铵(NH4OH)等来去除第一纳米结构52。
在图17A至图17C中，形成用于替换栅极的栅极介电层100和栅电极102。栅极介电层100共形沉积在第三凹槽98中。栅极介电层100可以形成在衬底50的顶面和侧壁上以及第二纳米结构54的顶面、侧壁和底面上。栅极介电层100也可以沉积在第一ILD 96、CESL 94、第一间隔件81和STI区域68的顶面上以及第一间隔件81和第一内部间隔件90的侧壁上。
根据一些实施例，栅极介电层100包括一个或多个介电层，诸如氧化物、金属氧化物等或它们的组合。例如，在一些实施例中，栅极电介质可以包括氧化硅层和氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施例中，栅极介电层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。栅极介电层100的结构在n型区域50N和p型区域50P中可以相同或不同。栅极介电层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅电极102分别沉积在栅极介电层100上方，并且填充第三凹槽98的剩余部分。栅电极102可以包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然在图17A和图17C中示出了单层栅电极102，但是栅电极102可以包括任何数量的衬垫层、任何数量的功函调整层和填充材料。构成栅电极102的层的任何组合可以沉积在相邻第二纳米结构54之间以及第二纳米结构54A和衬底50之间的n型区域50N中，并且可以沉积在相邻第一纳米结构52之间的p型区域50P中。
n型区域50N和p型区域50P中的栅极介电层100的形成可以同时发生，从而使得每个区域中的栅极介电层100由相同的材料形成，并且栅电极102的形成可以同时发生，从而使得每个区域中的栅电极102由相同的材料形成。在一些实施例中，每个区域中的栅极介电层100可以通过不同的工艺来形成，从而使得栅极介电层100可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅电极102可以通过不同的工艺来形成，从而使得栅电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各个掩蔽步骤来掩蔽和暴露适当的区域。
在填充第三凹槽98之后，可以实施平坦化工艺，诸如CMP，以去除栅极介电层100和栅电极102的材料的过量部分，该过量部分位于第一ILD96的顶面上方。因此，栅电极102和栅极介电层100的材料的剩余部分形成所得纳米FET的替换栅极结构。栅电极102和栅极介电层100可以统称为“栅极结构”。
在图18A至图18C中，使栅极结构(包括栅极介电层100和对应上面的栅电极102)凹进，从而在栅极结构正上方和第一间隔件81的相对部分之间形成凹槽。在凹槽中填充包括一个或多个介电材料层(诸如氮化硅、氮氧化硅等)的栅极掩模104，随后是平坦化工艺以去除介电材料的在第一ILD 96上方延伸的过量部分。随后形成的栅极接触件(诸如栅极接触件114，下面关于图20A至图20C讨论)穿透栅极掩模104以接触凹进的栅电极102的顶面。
如图18A至图18C进一步所示，在第一ILD 96上方和栅极掩模104上方沉积第二ILD106。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD106由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过任何合适的方法来沉积，诸如CVD、PECVD等。
在图19A至图19C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104，以形成暴露外延源极/漏极区域92和/或栅极结构的表面的第四凹槽108。第四凹槽108可以通过使用各向异性蚀刻工艺(诸如RIE、NBE等)蚀刻来形成。在一些实施例中，第四凹槽108可以使用第一蚀刻工艺蚀刻穿过第二ILD 106和第一ILD 96；可以使用第二蚀刻工艺蚀刻穿过栅极掩模104；并且然后可以使用第三蚀刻工艺蚀刻穿过CESL 94。可以在第二ILD 106上方形成并且图案化诸如光刻胶的掩模，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD 106的部分。在一些实施例中，蚀刻工艺可能过蚀刻，并且因此，第四凹槽108延伸至外延源极/漏极区域92和/或栅极结构中，并且第四凹槽108的底部可以与外延源极/漏极区域92和/或栅极结构齐平(例如，处于相同水平，或者与衬底50具有相同的距离)，或者低于外延源极/漏极区域92和/或栅极结构(例如，更靠近衬底50)。虽然图19C将第四凹槽108示出为在相同的截面中暴露外延源极/漏极区域92和栅极结构，但是在各个实施例中，外延源极/漏极区域92和栅极结构可以在不同的截面中暴露，从而减小了随后形成的接触件短路的风险。
在形成第四凹槽108之后，在外延源极/漏极区域92上方形成第一硅化物区域110。在一些实施例中，第一硅化物区域110通过：首先沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应以在外延源极/漏极区域92的暴露部分上方形成硅化物或锗化物区域的金属(未单独示出)，诸如镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或它们的合金；然后实施热退火工艺以形成第一硅化物区域110来形成。然后，例如通过蚀刻工艺去除沉积金属的未反应部分。虽然第一硅化物区域110称为硅化物区域，但是第一硅化物区域110也可以是锗化物区域或锗化硅区域(例如，包括硅化物和锗化物的区域)。
在图20A至图20C中，在第四凹槽108中形成源极/漏极接触件112和栅极接触件114(也称为接触插塞)。源极/漏极接触件112和栅极接触件114可以每个包括一个或多个层，诸如阻挡层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件112和栅极接触件114每个包括阻挡层和导电材料，并且每个电耦合至下面的导电部件(例如，栅电极102和/或第一硅化物区域110)。栅极接触件114电耦合至栅电极102，并且源极/漏极接触件112电耦合至第一硅化物区域110。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施平坦化工艺，诸如CMP，以从第二ILD 106的表面去除过量的材料。外延源极/漏极区域92、第二纳米结构54和栅极结构(包括栅极介电层100和栅电极102)可以统称为晶体管结构109。晶体管结构109可以形成在器件层中，其中在其前侧上方形成第一互连结构(诸如前侧互连结构120，下面关于图21A至图21C讨论)，并且在其背侧上方形成第二互连结构(诸如背侧互连结构136，下面关于图36A至图36C讨论)。虽然器件层描述为具有纳米FET，但是其它实施例可以包括具有不同类型晶体管(例如，平面FET、鳍FET、薄膜晶体管(TFT)等)的器件层。
虽然图20A至图20C示出了延伸至外延源极/漏极区域92的每个的源极/漏极接触件112，但是可以从某些外延源极/漏极区域92省略源极/漏极接触件112。例如，如下面更详细解释的，随后可以通过外延源极/漏极区域92中的一个或多个的背侧附接导电部件(例如，背侧通孔或电源轨)。对于这些特定的外延源极/漏极区域92，源极/漏极接触件112可以省略或者可以是不电连接至任何上面的导线(诸如第一导电部件122，下面关于图21A至图21C讨论)的伪接触件。
图21A至图36C示出了在晶体管结构109上形成前侧互连结构和背侧互连结构的中间步骤。前侧互连结构和背侧互连结构可以每个包括电连接至形成在衬底50上的纳米FET的导电部件。图21A至图36C中描述的工艺步骤可以适用于n型区域50N和p型区域50P。如上面所指出，背侧导电部件(例如，背侧通孔或电源轨)可以连接至外延源极/漏极区域92中的一个或多个。因此，可以可选地从外延源极/漏极区域92省略源极/漏极接触件112。
在图21A至图21C中，在第二ILD 106上形成前侧互连结构120。前侧互连结构120可以称为前侧互连结构，因为它形成在晶体管结构109的前侧(例如，晶体管结构109的其上形成有源器件的侧)上。
前侧互连结构120可以包括形成在一个或多个堆叠的第一介电层124中的第一导电部件122的一个或多个层。堆叠的第一介电层124的每个可以包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。第一介电层124可以使用适当的工艺来沉积，诸如CVD、ALD、PVD、PECVD等。
第一导电部件122可以包括导线和互连导线层的导电通孔。导电通孔可以延伸穿过相应的第一介电层124，以提供导线层之间的垂直连接。第一导电部件122可以通过任何可接受的工艺来形成，诸如镶嵌工艺、双重镶嵌工艺等。
在一些实施例中，第一导电部件122可以使用镶嵌工艺来形成，其中利用光刻和蚀刻技术的组合来图案化相应的第一介电层124，以形成对应于第一导电部件122的期望图案的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘合层，并且然后沟槽可以用导电材料来填充。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、它们的组合等，并且用于导电材料的合适材料包括铜、银、金、钨、铝、它们的组合等。在实施例中，第一导电部件122可以通过沉积铜或铜合金的晶种层并且通过电镀填充沟槽来形成。可以使用化学机械平坦化(CMP)工艺等来从相应的第一介电层124的表面去除过量的导电材料，并且平坦化第一介电层124和第一导电部件122的表面以用于随后处理。
图21A至图21C示出了前侧互连结构120中的第一导电部件122和第一介电层124的五个层。然而，应该理解，前侧互连结构120可以包括设置在任何数量的第一介电层124中的任何数量的第一导电部件122。前侧互连结构120可以电连接至栅极接触件114和源极/漏极接触件112以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。
在图22A至图22C中，载体衬底150通过第一接合层152A和第二接合层152B(统称为接合层152)接合至前侧互连结构120的顶面。载体衬底150可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底150可以在随后处理步骤期间以及在完成的器件中提供结构支撑。
在各个实施例中，载体衬底150可以使用合适的技术(诸如电介质至电介质接合等)接合至前侧互连结构120。电介质至电介质接合可以包括在前侧互连结构120上沉积第一接合层152A。在一些实施例中，第一接合层152A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。第二接合层152B同样可以是在接合之前使用例如CVD、ALD、PVD、热氧化等形成在载体衬底150的表面上的氧化物层。其它合适的材料可以用于第一接合层152A和第二接合层152B。
电介质至电介质接合工艺还可以包括对第一接合层152A和第二接合层152B中的一个或多个施加表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中实施。在等离子体处理之后，表面处理可以还包括可以施加至接合层152中的一个或多个的清洁工艺(例如，用去离子水等冲洗)。然后，载体衬底150与前侧互连结构120对准，并且两者彼此压靠，以开始载体衬底150至前侧互连结构120的预接合。预接合可以在室温下实施(例如，在约21℃和约25℃之间)。在预接合之后，可以通过例如将前侧互连结构120和载体衬底150加热至约170℃的温度来施加退火工艺。
此外，在图22A至图22C中，在载体衬底150接合至前侧互连结构120之后，可以翻转器件，从而使得晶体管结构109的背侧面向上。晶体管结构109的背侧可以是指与晶体管结构109的其上形成有源器件的前侧相对的侧。
在图23A至图23C中，可以对衬底50的背侧施加减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP等)、回蚀工艺、它们的组合等。减薄工艺可以暴露第一外延材料91的与前侧互连结构120相对的表面。此外，在减薄工艺之后，衬底50的部分可以保留在栅极结构(例如，栅电极102和栅极介电层100)和纳米结构55上方。如图23A至图23C中所示，在减薄工艺之后，衬底50、第一外延材料91、STI区域68和鳍66的背侧表面可以彼此齐平。
在图24A至图24C中，去除鳍66和衬底50的剩余部分，并且用第二介电层125来替换。鳍66和衬底50可以使用合适的蚀刻工艺来蚀刻，诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等。蚀刻工艺可以是对鳍66和衬底50的材料具有选择性的工艺(例如，以比STI区域68、栅极介电层100、外延源极/漏极区域92和第一外延材料91快的速率蚀刻鳍66和衬底50的材料)。在蚀刻鳍66和衬底50之后，STI区域68、栅极介电层100、外延源极/漏极区域92和第一外延材料91的表面可以暴露。
然后，第二介电层125沉积在晶体管结构109的背侧上通过去除鳍66和衬底50形成的凹槽中。第二介电层125可以沉积在STI区域68、栅极介电层100和外延源极/漏极区域92上方。第二介电层125可以物理接触STI区域68、栅极介电层100、外延源极/漏极区域92和第一外延材料91的表面。第二介电层125可以基本上类似于上面关于图18A至图18C描述的第二ILD 106。例如，第二介电层125可以由与第二ILD 106相似的材料并且使用与第二ILD106相似的工艺形成。如图24A至图24C中所示，可以使用CMP工艺等来去除第二介电层125的材料，从而使得第二介电层125的顶面与STI区域68和第一外延材料91的顶面齐平。应该指出，在本文的讨论中，术语“相似材料”(或“相似工艺”)用于指相同或类似的材料(或工艺)。
在图25A至图25C中，去除第一外延材料91以形成第五凹槽128，并且在第五凹槽128中形成第二硅化物区域129。第一外延材料91可以通过合适的蚀刻工艺来去除，该蚀刻工艺可以是各向同性蚀刻工艺，诸如湿蚀刻工艺。蚀刻工艺可以对第一外延材料91的材料具有高蚀刻选择性。因此，可以在不显著去除第二介电层125、STI区域68或外延源极/漏极区域92的材料的情况下去除第一外延材料91。第五凹槽128可以暴露STI区域68的侧壁、外延源极/漏极区域92的背侧表面和第二介电层125的侧壁。
然后，可以在外延源极/漏极区域92的背侧上的第五凹槽128中形成第二硅化物区域129。第二硅化物区域129可以类似于上面关于图19A至图19C描述的第一硅化物区域110。例如，第二硅化物区域129可以由与第一硅化物区域110相似的材料并且使用与第一硅化物区域110相似的工艺形成。
在图26A至图26C中，在第五凹槽128中形成背侧通孔130。背侧通孔130可以延伸穿过第二介电层125和STI区域68，并且可以通过第二硅化物区域129电耦合至外延源极/漏极区域92。背侧通孔130可以类似于上面关于图20A至图20C描述的源极/漏极接触件112。例如，背侧通孔130可以由与源极/漏极接触件112相似的材料并且使用与源极/漏极接触件112相似的工艺形成。
下一步，在图27A至图36C中，形成具有嵌入式金属-绝缘体-金属(MIM)电容器147(也可以称为去耦电容器147)的背侧互连结构136。在一些实施例中，背侧互连结构136用于为形成的半导体器件分配电源，并且可以称为背侧电源分配网络(PDN)。除了分配电源之外，所公开的背侧互连结构136包括集成MIM电容器，并且实现约100fF/μm2或更高的电容密度。集成MIM电容器可以用于形成电源电路和/或用于稳定PDN中的参考电压，因此实现用于所形成器件的改进性能。
在图27A至图27D中，在第二介电层125、STI区域68和背侧通孔130上方形成导线134和第三介电层132。第三介电层132可以类似于第二介电层125。例如，第三介电层132可以由与第二介电层125相似的材料并且使用与第二介电层125相似的工艺形成。
导线134形成在第三介电层132中。形成导线134可以包括例如使用光刻和蚀刻工艺的组合来图案化第三介电层132中的凹槽。第三介电层132中的凹槽的图案可以对应于导线134的图案。然后，导线134通过在凹槽中沉积导电材料来形成。在一些实施例中，导线134包括金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，导线134包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹槽之前，可以沉积可选的扩散阻挡层和/或可选的粘合层。用于阻挡层/粘合层的合适材料包括钛、氮化钛、钽、氮化钽等。导线134可以使用例如CVD、ALD、PVD、镀等来形成。导线134通过背侧通孔130和第二硅化物区域129物理和电耦合至外延源极/漏极区域92。可以实施平坦化工艺(例如，CMP、研磨、回蚀等)以去除导线134的形成在第三介电层132上方的过量部分。
在一些实施例中，导线134是电源轨，其是将外延源极/漏极区域92电连接至参考电压、供电电压等的导线。通过将电源轨放置在所得半导体管芯的背侧上而不是半导体管芯的前侧上，可以实现优势。例如，可以增加纳米FET的栅极密度和/或前侧互连结构120的互连密度。此外，半导体管芯的背侧可以容纳更宽的电源轨，从而减小电阻并且增加电源输送至纳米FET的效率。例如，导线134的宽度可以是前侧互连结构120的第一层级导线(例如，第一导电部件122)的宽度的至少两倍。
图27D示出了实施例，其中背侧通孔130电耦合至的外延源极/漏极区域92具有大于不电耦合至背侧通孔130的外延源极/漏极区域92的高度。外延源极/漏极区域92的高度可以通过控制第一凹槽86和第二凹槽87的深度和/或控制第一外延材料91的厚度来选择。形成具有小于电耦合至背侧通孔130的外延源极/漏极区域92的高度的不电耦合至背侧通孔130的外延源极/漏极区域92导致不电耦合至背侧通孔130的外延源极/漏极区域92与导线134分隔开较大厚度的第二介电层125。这提供了不电耦合至背侧通孔130的外延源极/漏极区域92与导线134的更好隔离，并且改进了器件性能。
在图28至图36C中，在第三介电层132和导线134上方形成背侧互连结构136的剩余部分。背侧互连结构136可以称为背侧互连结构，因为它形成在晶体管结构109的背侧(例如，晶体管结构109的与晶体管结构109的其上形成有源器件的侧相对的侧)上。背侧互连结构136(见例如图35A)可以包括第三介电层132和导线134。背侧互连结构136还可以包括形成在第四介电层138A-138F(统称为第四介电层138)中的导线140A-140C(统称为导线140)和导电通孔139A-139C(统称为导电通孔139)。此外，背侧互连结构136可以包括形成在背侧互连结构136的相邻介电层之间的蚀刻停止层141A-141F(统称为蚀刻停止层141)。导电通孔139(可以称为通孔139)可以延伸穿过相应的第四介电层138和相应的蚀刻停止层141，以提供导线140的层之间的垂直连接。
可以通过导线140布线电源电压VDD(其可以是正电源电压)和电源电压VSS(其可以是电接地或负电源电压)，并且MIM电容器147(例如，去耦电容器)可以形成在背侧互连结构136中。MIM电容器147可以形成在第四介电层138中的任何一个中。此外，MIM电容器147可以形成在第三介电层132中。在一些实施例中，在第三介电层132中或在具有通孔139的第四介电层138中形成MIM电容器147的工艺可能比在具有导线140的第四介电层138中形成MIM电容器147的工艺更复杂，并且因此，MIM电容器147仅形成在具有导线140的第四介电层138中。这些和其它变化完全旨在包括在本公开实施例的范围内。
在一些实施例中，第四介电层138由低k介电材料或超低k(ELK)介电材料形成。低k或超低k介电材料的实例包括氟掺杂的氧化硅、碳掺杂的氧化硅(CDO)、多孔氧化硅等。第四介电层138可以使用适当的工艺来沉积，诸如CVD、ALD、PVD、PECVD等。使用低k或超低k介电材料可以有利地减小所形成器件的寄生电容，从而减小RC延迟并且改进器件性能。如下文将讨论的，在形成MIM电容器147的区域中，低k或超低k介电材料的部分用高k介电材料来替换，因为高k介电材料增加了所形成的MIM电容器147的电容密度。通过在具有MIM电容器147的第四介电层138中使用低k(或超低k)介电材料和高k介电材料，实现了减小的RC延迟和更高的电容密度之间的性能要求的平衡。
为了避免混乱并且为了示出背侧互连结构136的细节，图28至图35B在没有示出半导体器件的其它部分(例如，图27A至图27D中的第三介电层132之下的部分)的情况下示出了背侧互连结构136。
现在参考图28和图29。在图28中，在第三介电层132上相继形成蚀刻停止层141A和第四介电层138A。形成通孔139A以延伸穿过第四介电层138A和蚀刻停止层141A，并且电耦合至相应的导线134。下一步，在图29中，在第四介电层138A上相继形成蚀刻停止层141B和第四介电层138B，并且在第四介电层138B中形成导线140A。导线140A中的至少一些延伸穿过第四介电层138B和蚀刻停止层141B，并且电耦合至相应的通孔139A。导线140A中的一些可以不耦合至下面的通孔139A，并且可以用于在第四介电层138B内布线电信号。
蚀刻停止层141(例如，141A或141B)可以使用合适的形成方法(诸如CVD、PECVD、ALD等)由合适的材料(诸如氮化硅、氮氧化硅、碳化硅等)形成。第四介电层138(例如，138A或138B)使用低k或超低k介电材料形成在相应蚀刻停止层141上。
导电通孔139和导线140可以使用任何可接受的工艺来形成，诸如镶嵌工艺、双重镶嵌工艺等。在一些实施例中，导电通孔139(或导线140)可以使用镶嵌工艺来形成，其中利用光刻和蚀刻技术的组合图案化相应第四介电层138和相应蚀刻停止层141，以形成对应于导电通孔139(或导线140)的期望图案的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘合层，并且然后沟槽可以用导电材料来填充。用于阻挡层的合适材料包括钛、氮化钛、钽、氮化钽、它们的组合等，并且用于导电材料的合适材料包括铜、银、金、钨、铝、它们的组合等。在实施例中，导电通孔139(或导线140)可以通过沉积铜或铜合金的晶种层并且通过电镀填充沟槽来形成。可以使用化学机械平坦化(CMP)工艺等来从相应第四介电层138的表面去除过量的导电材料，并且平坦化第四介电层138和导电通孔139(或导线140)的表面以用于随后处理。
下一步，在图30中，例如通过合适的蚀刻工艺(诸如各向异性蚀刻工艺)去除第四介电层138B的位于第四介电层138B的区域142中的部分。可以使用蚀刻掩模(未示出)来覆盖第四介电层138B的位于区域142外部的区，并且暴露第四介电层138B的位于区域142内部的区。去除第四介电层138B的由蚀刻掩模暴露的部分。如图30中所示，在去除第四介电层138B的部分之后，在第四介电层138的区域142中形成开口149。开口149暴露第四介电层138B的区域142中的导线140A中的一些的上表面和侧壁。在图30的实例中，蚀刻停止层141B暴露在开口149的底部处，例如，由于用于去除第四介电层138B的蚀刻工艺对第四介电层138B的材料具有选择性(例如，对其具有更高的蚀刻速率)。
下一步，在图31中，在图30中的结构上方(例如，共形)形成阻挡材料143。阻挡材料143可以是氮化钽、氮化钛、钽、钛等，并且可以通过合适的形成方法来形成，诸如CVD、PVD、PECVD、ALD等。如图31中所示，阻挡材料143沿区域142中的导线140A的侧壁和上表面以及沿第四介电层138B的上表面延伸。
下一步，在图32中，阻挡材料143通过例如各向异性蚀刻工艺来蚀刻。在一些实施例中，各向异性蚀刻工艺从第四介电层138B的上表面以及从开口149的底部去除阻挡材料143的部分。在一些实施例中，各向异性蚀刻工艺也去除蚀刻停止层141B的位于开口149的底部处的部分。阻挡材料143的剩余部分(其沿区域142中的导线140A的侧壁或沿由开口149暴露的第四介电层138B的侧壁延伸)形成阻挡层143。在图32的实例中，由于导线140A具有倾斜的侧壁(例如，具有梯形截面)并且由于各向异性蚀刻工艺的各向异性，在各向异性蚀刻工艺之后，阻挡材料143(和蚀刻停止层141B)的位于与导线104A相邻的开口149的底部处的一些水平部分保留。因此，沿导线104A的侧壁的阻挡层143具有L形截面。
下一步，在图33中，形成高k介电材料145以填充开口149。高k介电材料145可以具有大于约7.0的k值(例如，在约7.0和约40之间)，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。在一些实施例中，高k介电材料145是ZrO2、Al2O3、HFO2、Ta2O5或TiO2。可以使用合适的形成方法(诸如CVD、PECVD、ALD等)来形成高k介电材料145。
下一步，在图34A中，实施平坦化工艺，诸如CMP，以从第四介电层138B的上表面去除高k介电材料145的过量部分，并且实现用于第四介电层138B、阻挡层143和高k介电材料145的共面表面。在平坦化工艺之后，在第四介电层138B的位于相邻导线140A之间的区域142中形成多个MIM电容器147。MIM电容器147的每个包括沿第一导线140A的第一侧壁的第一阻挡层143(标记为143A)、沿与第一导线140A相邻的第二导线140A的第二侧壁的第二阻挡层143(标记为143B)以及位于第一阻挡层143A和第二阻挡层143B之间的高k介电材料145。高k介电材料145完全填充第一阻挡层143A和第二阻挡层143B之间的间隔(例如，从第一阻挡层143A连续延伸至第二阻挡层143B)。在图34A的实例中，高k介电材料145包括穿过蚀刻停止层141B延伸至第四介电层138A的向下突出。作为实例，导线140A的高宽比(计算为导线140的高度和导线140A的宽度之间的比率)可以为约2或约4。作为实例，高k介电材料145的高宽比可以大于10。
图34B示出了导线140A、导线140A周围的阻挡层143以及相邻导线140A之间的高k介电材料145的顶视图。应该指出，为了简单和清楚，没有示出所有的部件。在图34B的实例中，阻挡层143沿(例如，覆盖)每个导线140A的所有四个侧壁延伸。沿两个相邻导线140A的两个相对侧壁的阻挡层143和其间的高k介电材料145形成MIM电容器147。阻挡层143(例如，143A和134B)用作电容器的电极，并且高k介电材料145用作电容器的电极之间的介电介质。在所示实施例中，MIM电容器147耦合在两个相邻导线140A之间。在一些实施例中，相邻导线140用于以交替的顺序布线电源电压VDD(例如，正电源电压)和VSS(例如，电接地)。MIM电容器147可以用作去耦电容器，以稳定导线140A上的电压。因此，在导线140A上观察到更少的电压干扰(也称为供电电压噪声)，并且由于更少的供电电压噪声，改进了所形成的器件的性能。
下一步，在图35A中，在第四介电层138B上方形成蚀刻停止层141的额外层(例如，141C、141D、141E和141F)和第四介电层138的额外层(例如，138C、138D、138E和138F)。在第四介电层138的交替层中形成通孔139的额外层(例如，139B和139C)和导线140的额外层(例如，140B和140C)，如图35A中所示。用于蚀刻停止层141、第四介电层138、通孔139和导线140的材料和形成方法与上面讨论的那些相同或类似，因此不再重复细节。
下一步，在背侧互连结构136上方形成蚀刻停止层141G、钝化层144、凸块下金属化(UBM)结构146和外部连接件148。蚀刻停止层141G可以使用与蚀刻停止层141F相同或类似的材料来形成。钝化层144可以包括聚合物，诸如PBO、聚酰亚胺、BCB等。可选地，钝化层144可以包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。钝化层144可以通过例如CVD、PVD、ALD等来沉积。
UBM结构146形成为穿过钝化层144和蚀刻停止层141G至背侧互连结构136中的导线140，并且外部连接件148形成在UBM结构146上。UBM结构146可以包括铜、镍、金等的一个或多个层，其通过电镀工艺等来形成。外部连接件148(例如，焊料球、铜柱、顶部上具有焊料材料的铜柱)形成在UBM结构146上。外部连接件148的形成可以包括：将焊料球放置在UBM结构146的暴露部分上；以及回流焊料球。在一些实施例中，外部连接件148的形成包括：实施镀步骤以在最顶部导线140C上方形成焊料区域；以及然后回流焊料区域。UBM结构146和外部连接件148可以用于提供至其它电子组件(诸如其它器件管芯、再分布结构、印刷电路板(PCB)、主板等)的输入/输出连接。UBM结构146和外部连接件148也可以称为背侧输入/输出焊盘，其可以提供至上面描述的纳米FET的信号、供电电压和/或接地连接。
图35A示出了背侧互连结构136中的导电通孔139的三层、导线140的三层和第四介电层138的六层。然而，应该理解，背侧互连结构136可以包括设置在任何数量的第四介电层138中的任何数量的导电通孔139和导线140。背侧互连结构136可以电连接至导线134(例如，电源轨)以在纳米FET的背侧上提供电路(例如，电源电路)。此外，虽然MIM电容器147示出为形成在第四介电层138中的一个(例如，138B)中，但是MIM电容器147可以形成在第四介电层138中的任何一个中，如上面所讨论。
回想一下，在用于通孔139以及导线140和134的每个的形成工艺中，可以在导电材料(例如，铜)填充介电层(例如，138或132)中的沟槽之前形成可选阻挡层。该可选阻挡层(如果形成的话)未在图35A中明确示出。因此，图35A可以示出可选阻挡层不形成在通孔139以及导线140和134中的实施例。然而，对于形成MIM电容器147的区域(例如，142)中的导线140A，阻挡层143沿区域中的那些导线140的侧壁形成，如图35A中所示。
图35A也可以示出形成用于所有通孔139以及导线140和134的可选阻挡层的另一实施例。虽然可选阻挡层未在图35A中明确示出，但是本领域技术人员将容易理解，可选阻挡层可以具有与图35B中所示的可选阻挡层151相同或类似的形状。此外，对于形成MIM电容器147的区域(例如，142)中的导线140A，阻挡层143也沿那些导线140的侧壁形成，如图35A中所示。换句话说，对于形成MIM电容器147的区域(例如，142)中的导线140A，沿其侧壁形成双层阻挡层(例如，151和143)，并且沿其底部形成单层阻挡层(例如，151)。相反，区域(例如，142)外部的导线140具有沿其侧壁和底部形成的单层阻挡层(例如，151)。
图35B示出了形成用于背侧互连结构136中的所有通孔139以及导线140和134(除了形成MIM电容器147的区域142中的导线140A之外)的可选阻挡层151(例如，TiN、TaN、Ti、Ta)的实施例。在一些实施例中，在图29的处理步骤期间，在形成用于第四介电层138B中的导线140A的可选阻挡层151之前，形成图案化掩模(例如，图案化光刻胶)以覆盖第四介电层138B的区域142中的沟槽(例如，在随后形成的导线140A的位置处)，从而使得仅形成用于区域142外部的导线140的可选阻挡层151。然后去除图案化掩模层，并且在沟槽中形成导电材料以形成导线140A。由于上面描述的用于可选阻挡层151的形成工艺，区域142外部的导线140A具有沿其侧壁和其底部形成的可选阻挡层151，而区域142中的导线140具有沿其侧壁形成的阻挡层143。应该指出，区域142中的导线140的底部没有阻挡层151和143。在一些实施例中，阻挡层(例如，151、143)的材料(例如，TiN、TaN)的电阻高于导线140C的导电材料(例如，Cu)。图35B的实例沿区域142中的导线140A的侧壁形成单层阻挡层143，因此避免沿区域142中的导线140A的侧壁形成双层阻挡层，这可以减小PDN的整体电阻和MIM电容器147的功耗。
在用于布线电源电压VSS和VDD的导线140之间的背侧互连结构136中包括去耦电容器147稳定了电源电压VSS和VDD，这产生了改进的器件性能。在背侧互连结构136中布线电源电压VSS和VDD以及在背侧互连结构136中提供去耦电容器147允许晶体管结构109形成在更小的区中，这允许更多的器件形成在给定区中。在去耦电容器147中使用具有高k值(例如，大于约7.0的k值)的高k介电材料145增加了去耦电容器147可以保持的电荷量，同时允许去耦电容器147的尺寸最小化。
图36A至图36C示出了在形成背侧互连结构136、钝化层144、UBM结构146和外部连接件148之后的纳米FET器件180的截面图。为了简单，图36A至图36C中的MIM电容器147以简化的形式示出为包括两个阻挡层和其间的高k介电材料，应该理解MIM电容器的细节在例如图35A、图35B或图43中示出。在一些实施例中，在载体衬底150上形成多个(例如，完全相同的)纳米FET器件180，并且下一步实施切割工艺以将多个纳米FET器件分割成独立的(例如，分隔的)纳米FET器件。为了便于讨论，纳米FET器件180的设置在前侧互连结构120和背侧互连结构136之间的部分称为器件层160。
图37至图43示出了用于形成背侧互连结构136的另一实施例。为了避免混乱并且为了示出背侧互连结构136的细节，图37至图43示出了背侧互连结构136，而没有示出半导体器件的其它部分(例如，图27A至图27D中的第三介电层132之下的部分)。
在图37中，蚀刻停止层141A/141B和第四介电层138A/138B形成在第三介电层132上。通孔139A形成在第四介电层138A中，并且导线140A形成在第四介电层138B中。处理与图29中的处理相同或类似，因此这里不再重复。应该指出，在图37至图43的实施例中，形成用于通孔139以及导线140和134的每个的可选阻挡层151。相邻导线140之间的间距D1具有例如80nm的值。
下一步，在图38中，去除第四介电层138B的位于第四介电层138B的区域142中的部分以形成开口149。开口149中的导线140A的侧壁暴露。可以使用掩模层实施合适的蚀刻工艺，诸如各向异性蚀刻工艺，以去除第四介电层138B的部分。
下一步，在图39中，高k介电材料145(例如，共形)形成在开口149中和第四介电层138B的上表面上方。高k介电材料145内衬导线140A的暴露侧壁和上表面。
下一步，在图40中，实施各向异性蚀刻工艺，以从第四介电层138B的上表面以及从开口149的底部去除高k介电材料145的部分。在一些实施例中，各向异性蚀刻工艺也从开口149的底部去除蚀刻停止层141B的部分。高k介电材料145的剩余部分内衬(例如，覆盖)由开口149暴露的导线140的侧壁。由于各向异性蚀刻工艺的各向异性，蚀刻停止层141B的位于高k介电材料145的剩余部分下面的部分也保留在器件中。
下一步，在图41中，在第四介电层138B的上表面上(例如，共形)形成内衬开口149的侧壁和底部的阻挡材料151’。在一些实施例中，阻挡材料151’与用于形成可选阻挡层151的材料相同，诸如氮化钛、氮化钽、钛、钽等。下一步，在阻挡材料151’上的开口149中形成导电材料153。导电材料153可以是用于形成导线140的相同材料，诸如铜、铝、钴、钨、钛、钽、钌等，并且可以使用例如CVD、ALD、PVD、镀等来形成。
下一步，在图42中，实施平坦化工艺，诸如CMP，以从第四介电层138B的上表面去除阻挡材料151’的过量部分和导电材料153的过量部分。导电材料153的位于开口149中的剩余部分以及阻挡材料151’的位于开口149中的剩余部分形成新的导线140A。阻挡材料151’的剩余部分称为新形成的导线140A的阻挡层151。在平坦化工艺之后，在第四介电层138B、导线140A、阻挡层151和高k介电材料145之间实现共面的上表面。
如图42中所示，由于新形成的导线140A形成在区域142中的现有导线140A之间，区域142中的导线140A之间的间距D2是图37中的间距D1的一半。应该指出，区域142外部的相邻导线140A之间或者区域142的边界处的导线140和区域142外部的相邻导线140之间的间距仍然具有与间距D1相同的值。
在图42中，在区域142中形成多个MIM电容器147。MIM电容器147的每个包括阻挡层151的沿第一导线140A的第一侧壁的部分(标记为151A)、阻挡层151的沿与第一导线140A相邻的第二导线140A的第二侧壁的部分(标记为151B)以及高k介电材料145的设置在其间的部分。由于区域142中的相邻导线140A之间的较小间距D2，与图28至图35B的实施例相比，电容密度可以增加(例如，加倍)。作为实例，导线140A的高宽比可以为约2或约4。作为实例，高k介电材料145的高宽比可以大于10。
下一步，在图43中，在第四介电层138B上方形成蚀刻停止层141的额外层(例如，141C、141D、141E和141F)和第四介电层138的额外层(例如，138C、138D、138E和138F)。在第四介电层138的交替层中形成通孔139的额外层(例如，139B和139C)和导线140的额外层(例如，140B和140C)，如图43中所示。下一步，蚀刻停止层141G、钝化层144、凸块下金属化(UBM)结构146和外部连接件148形成在背侧互连结构136上方。
图44和图45示出了实施例中的半导体封装件200在不同制造阶段的截面图。为了简单，在图44和图45中使用纳米FET器件180的简化截面图，其中省略了前侧互连结构120、器件层160和背侧互连结构136的细节。因此，纳米FET器件180的前侧互连结构120、器件层160和背侧互连结构136简单地示为矩形形状盒。
在图44中，纳米FET器件180(见例如图36A至图36C)附接至中介层170。中介层170包括衬底171(例如，玻璃衬底、陶瓷衬底、聚合物衬底等)、衬底171的第一侧上的再分布结构(RDS)173、衬底171的第二侧上的外部连接件175以及位于衬底171中并且将RDS173与外部连接件175电耦合的导电路径172(例如，衬底通孔(TSV))。RDS173包括多个介电层和形成在多个介电层中的导电部件(例如，通孔和导线)。在实施例中，纳米FET器件180的外部连接件148耦合至(例如，接合至)RDS 173的上表面处的导电焊盘。
下一步，在图45中，中介层170的外部连接件175接合至衬底177的上表面上的导电焊盘。衬底177可以是例如印刷电路板(PCB)。盖183使用热界面材料(TIM)181接合至载体衬底150。散热器185附接至盖183的上表面，以用于在操作期间耗散由纳米FET器件180生成的热量。在一些实施例中，用于形成MIM电容器147的高k介电材料有利地增加了从背侧互连结构136向散热器185的热传递效率。
实施例可以实现优势。例如，在背侧互连结构136中包括MIM电容器147稳定了电源电压VDD和电源电压VSS，这改进了器件性能。MIM电容器147更接近所形成的纳米FET，并且对于电极(例如，阻挡层)具有更好的电阻。此外，在背侧互连结构136中包括MIM电容器147、电源电压VDD和/或电源电压VSS允许更多的器件形成在更小的区中，因此增加器件集成密度。在MIM电容器147中使用高k介电材料145允许形成较小的MIM电容器147，同时增加MIM电容器147可以保持的电荷量。高k介电材料145也增加了散热效率。用于形成嵌入式MIM电容器的传统方法需要额外的处理步骤，这增加了生产成本并且可能在芯片边缘处引起应力和器件故障，本文中公开的方法可以容易地集成至现有的BEOL处理中，而对芯片完整性没有负面影响。
图46示出了根据一些实施例的形成半导体器件的方法1000的流程图。应该理解，图46中所示的实施例方法仅仅是许多可能的实施例方法的实例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、删除、替换、重新排列或重复图46中所示的各个步骤。
参考图46，在框1010中，形成包括纳米结构和纳米结构周围的栅极结构的器件层。在框1020中，在器件层的前侧上形成第一互连结构。在框1030中，在器件层的与器件层的前侧相对的背侧上形成第二互连结构，包括：使用第一介电材料沿器件层的背侧形成介电层；在介电层中形成第一导电部件和第二导电部件；通过去除介电层的设置在第一导电部件和第二导电部件之间的部分在介电层中形成开口；沿第一导电部件的面向第二导电部件的第一侧壁和沿第二导电部件的面向第一导电部件的第二侧壁分别形成第一阻挡层和第二阻挡层；以及在第一阻挡层和第二阻挡层之间的开口中形成与第一介电材料不同的第二介电材料。
根据实施例，形成半导体器件的方法包括：形成包括纳米结构和纳米结构周围的栅极结构的器件层；在器件层的前侧上形成第一互连结构；以及在器件层的与器件层的前侧相对的背侧上形成第二互连结构，包括：使用第一介电材料沿器件层的背侧形成介电层；在介电层中形成第一导电部件和第二导电部件；通过去除介电层的设置在第一导电部件和第二导电部件之间的部分在介电层中形成开口；沿第一导电部件的面向第二导电部件的第一侧壁和沿第二导电部件的面向第一导电部件的第二侧壁分别形成第一阻挡层和第二阻挡层；以及在第一阻挡层和第二阻挡层之间的开口中形成与第一介电材料不同的第二介电材料。在实施例中，第一介电材料的第一介电常数低于第二介电材料的第二介电常数。在实施例中，第一介电材料是低K介电材料，并且第二介电材料是高K介电材料。在实施例中，形成开口在形成第一阻挡层和第二阻挡层之前实施，其中，在去除介电层的部分以形成开口之后，开口暴露第一导电部件的第一侧壁并且暴露第二导电部件的第二侧壁。在实施例中，形成第一阻挡层和第二阻挡层包括：用阻挡材料内衬开口的侧壁和底部；以及在内衬之后，从开口的底部去除阻挡材料，其中，阻挡材料的沿第一导电部件的第一侧壁的第一剩余部分形成第一阻挡层，并且阻挡材料的沿第二导电部件的第二侧壁的第二剩余部分形成第二阻挡层。在实施例中，去除阻挡材料包括实施各向异性蚀刻工艺以从开口的底部去除阻挡材料。在实施例中，形成第二介电材料包括：在形成第一阻挡层和第二阻挡层之后，用第二介电材料填充开口，其中，在填充之后，第二介电材料从第一阻挡层连续延伸至第二阻挡层。在实施例中，形成开口在形成第一阻挡层和第二阻挡层之后实施，其中，在去除介电层的部分以形成开口之后，开口暴露沿第一导电部件的第一侧壁设置的第一阻挡层并且暴露沿第二导电部件的第二侧壁设置的第二阻挡层。在实施例中，形成第二介电材料包括：用第二介电材料内衬开口的侧壁和底部，其中，第二介电材料的第一部分沿第一阻挡层延伸，第二介电材料的第二部分沿第二阻挡层延伸，并且第二介电材料的第三部分沿开口的底部延伸；以及在用第二介电材料内衬开口的侧壁和底部之后，从开口的底部去除第二介电材料的第三部分。在实施例中，方法还包括，在去除第二介电材料的第三部分之后：用阻挡材料内衬开口的侧壁和底部；以及在用阻挡材料内衬开口的侧壁和底部之后，用导电材料填充开口。在实施例中，方法还包括，在填充开口之后：从介电层的远离器件层的第一表面去除阻挡材料，其中，在去除阻挡材料之后，导电材料的位于开口中的剩余部分形成第三导电部件，其中，阻挡材料的剩余部分沿第三导电部件的侧壁和第三导电部件的底部延伸。
根据实施例，形成半导体器件的方法包括：形成包括纳米结构和纳米结构周围的栅极结构的器件层；在器件层的第一侧上形成第一互连结构；以及在器件层的与器件层的第一侧相对的第二侧上形成第二互连结构，包括：使用第一介电材料沿器件层的第二侧形成介电层；在介电层中形成由第一阻挡层围绕的第一导电部件；在介电层中形成由第二阻挡层围绕的第二导电部件；去除介电层的设置在第一导电部件和第二导电部件之间的部分以在介电层中形成开口，开口暴露第一阻挡层的第一侧壁和第二阻挡层的第二侧壁；沿第一阻挡层的第一侧壁和沿第二阻挡层的第二侧壁形成与第一介电材料不同的第二介电材料；在形成第二介电材料之后，用第三阻挡层内衬开口的侧壁和底部；以及在形成第三阻挡层之后，用导电材料填充开口。在实施例中，第一介电材料具有比第二介电材料低的介电常数。在实施例中，第一介电材料是低K介电材料，并且第二介电材料是高K介电材料。在实施例中，第一阻挡层、第二阻挡层和第三阻挡层由相同的材料形成。在实施例中，第一导电部件和第二导电部件是导线。在实施例中，第一导电部件和第二导电部件是通孔。
根据实施例，半导体器件包括：器件层，包括纳米结构和纳米结构周围的栅极结构；第一互连结构，位于器件层的第一侧上；以及第二互连结构，位于器件层的与器件层的第一侧相对的第二侧上，包括：介电层，沿器件层的第二侧，其中，介电层包括第一介电材料；第一导电部件和第二导电部件，嵌入在介电层中；以及金属-绝缘体-金属(MIM)电容器，位于介电层中，包括：第一阻挡层，沿第一导电部件的面向第二导电部件的第一侧壁；第二阻挡层，沿第二导电部件的面向第一导电部件的第二侧壁；以及第二介电材料，位于第一阻挡层和第二阻挡层之间的介电层中，其中，第二介电材料与第一介电材料不同。在实施例中，第二介电材料具有比第一介电材料高的介电常数。在实施例中，第二介电材料从第一阻挡层连续延伸至第二阻挡层。
本申请的一些实施例提供了一种形成半导体器件的方法，所述方法包括：形成包括纳米结构和位于所述纳米结构周围的栅极结构的器件层；在所述器件层的前侧上形成第一互连结构；以及在所述器件层的与所述器件层的所述前侧相对的背侧上形成第二互连结构，包括：使用第一介电材料沿所述器件层的所述背侧形成介电层；在所述介电层中形成第一导电部件和第二导电部件；通过去除所述介电层的设置在所述第一导电部件和所述第二导电部件之间的部分在所述介电层中形成开口；沿所述第一导电部件的面向所述第二导电部件的第一侧壁和沿所述第二导电部件的面向所述第一导电部件的第二侧壁分别形成第一阻挡层和第二阻挡层；以及在所述第一阻挡层和所述第二阻挡层之间的所述开口中形成与所述第一介电材料不同的第二介电材料。
在一些实施例中，所述第一介电材料的第一介电常数低于所述第二介电材料的第二介电常数。在一些实施例中，所述第一介电材料是低K介电材料，并且所述第二介电材料是高K介电材料。在一些实施例中，形成所述开口在形成所述第一阻挡层和所述第二阻挡层之前实施，其中，在去除所述介电层的所述部分以形成所述开口之后，所述开口暴露所述第一导电部件的所述第一侧壁并且暴露所述第二导电部件的所述第二侧壁。在一些实施例中，形成所述第一阻挡层和所述第二阻挡层包括：用阻挡材料内衬所述开口的侧壁和底部；以及在所述内衬之后，从所述开口的所述底部去除所述阻挡材料，其中，所述阻挡材料的沿所述第一导电部件的所述第一侧壁的第一剩余部分形成所述第一阻挡层，并且所述阻挡材料的沿所述第二导电部件的所述第二侧壁的第二剩余部分形成所述第二阻挡层。在一些实施例中，去除所述阻挡材料包括实施各向异性蚀刻工艺以从所述开口的所述底部去除所述阻挡材料。在一些实施例中，形成所述第二介电材料包括：在形成所述第一阻挡层和所述第二阻挡层之后，用所述第二介电材料填充所述开口，其中，在所述填充之后，所述第二介电材料从所述第一阻挡层连续延伸至所述第二阻挡层。在一些实施例中，形成所述开口在形成所述第一阻挡层和所述第二阻挡层之后实施，其中，在去除所述介电层的所述部分以形成所述开口之后，所述开口暴露沿所述第一导电部件的所述第一侧壁设置的所述第一阻挡层并且暴露沿所述第二导电部件的所述第二侧壁设置的所述第二阻挡层。在一些实施例中，形成所述第二介电材料包括：用所述第二介电材料内衬所述开口的侧壁和底部，其中，所述第二介电材料的第一部分沿所述第一阻挡层延伸，所述第二介电材料的第二部分沿所述第二阻挡层延伸，并且所述第二介电材料的第三部分沿所述开口的所述底部延伸；以及在用所述第二介电材料内衬所述开口的所述侧壁和所述底部之后，从所述开口的所述底部去除所述第二介电材料的所述第三部分。
在一些实施例中，方法还包括，在去除所述第二介电材料的所述第三部分之后：用阻挡材料内衬所述开口的所述侧壁和所述底部；以及在用所述阻挡材料内衬所述开口的所述侧壁和所述底部之后，用导电材料填充所述开口。在一些实施例中，方法还包括，在填充所述开口之后：从所述介电层的远离所述器件层的第一表面去除所述阻挡材料，其中，在去除所述阻挡材料之后，所述导电材料的位于所述开口中的剩余部分形成第三导电部件，其中，所述阻挡材料的剩余部分沿所述第三导电部件的侧壁和所述第三导电部件的底部延伸。
本申请的另一些实施例提供了一种形成半导体器件的方法，所述方法包括：形成包括纳米结构和位于所述纳米结构周围的栅极结构的器件层；在所述器件层的第一侧上形成第一互连结构；以及在所述器件层的与所述器件层的所述第一侧相对的第二侧上形成第二互连结构，包括：使用第一介电材料沿所述器件层的所述第二侧形成介电层；在所述介电层中形成由第一阻挡层围绕的第一导电部件；在所述介电层中形成由第二阻挡层围绕的第二导电部件；去除所述介电层的设置在所述第一导电部件和所述第二导电部件之间的部分以在所述介电层中形成开口，所述开口暴露所述第一阻挡层的第一侧壁和所述第二阻挡层的第二侧壁；沿所述第一阻挡层的所述第一侧壁和沿所述第二阻挡层的所述第二侧壁形成与所述第一介电材料不同的第二介电材料；在形成所述第二介电材料之后，用第三阻挡层内衬所述开口的侧壁和底部；以及在形成所述第三阻挡层之后，用导电材料填充所述开口。
在一些实施例中，所述第一介电材料具有比所述第二介电材料低的介电常数。在一些实施例中，所述第一介电材料是低K介电材料，并且所述第二介电材料是高K介电材料。在一些实施例中，所述第一阻挡层、所述第二阻挡层和所述第三阻挡层由相同的材料形成。在一些实施例中，所述第一导电部件和所述第二导电部件是导线。在一些实施例中，所述第一导电部件和所述第二导电部件是通孔。
本申请的又一些实施例提供了一种半导体器件，包括：器件层，包括纳米结构和位于所述纳米结构周围的栅极结构；第一互连结构，位于所述器件层的第一侧上；以及第二互连结构，位于所述器件层的与所述器件层的所述第一侧相对的第二侧上，包括：介电层，沿所述器件层的所述第二侧，其中，所述介电层包括第一介电材料；第一导电部件和第二导电部件，嵌入在所述介电层中；以及金属-绝缘体-金属(MIM)电容器，位于所述介电层中，包括：第一阻挡层，沿所述第一导电部件的面向所述第二导电部件的第一侧壁；第二阻挡层，沿所述第二导电部件的面向所述第一导电部件的第二侧壁；以及第二介电材料，位于所述第一阻挡层和所述第二阻挡层之间的所述介电层中，其中，所述第二介电材料与所述第一介电材料不同。
在一些实施例中，所述第二介电材料具有比所述第一介电材料高的介电常数。在一些实施例中，所述第二介电材料从所述第一阻挡层连续延伸至所述第二阻挡层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开实施例的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开实施例作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开实施例的精神和范围，并且在不背离本公开实施例的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
形成包括纳米结构和位于所述纳米结构周围的栅极结构的器件层；
在所述器件层的前侧上形成第一互连结构；以及
在所述器件层的与所述器件层的所述前侧相对的背侧上形成第二互连结构，包括：
使用第一介电材料沿所述器件层的所述背侧形成介电层；
在所述介电层中形成第一导电部件和第二导电部件；
通过去除所述介电层的设置在所述第一导电部件和所述第二导电部件之间的部分在所述介电层中形成开口；
沿所述第一导电部件的面向所述第二导电部件的第一侧壁和沿所述第二导电部件的面向所述第一导电部件的第二侧壁分别形成第一阻挡层和第二阻挡层；以及
在所述第一阻挡层和所述第二阻挡层之间的所述开口中形成与所述第一介电材料不同的第二介电材料。
2.根据权利要求1所述的方法，其中，所述第一介电材料的第一介电常数低于所述第二介电材料的第二介电常数。
3.根据权利要求2所述的方法，其中，所述第一介电材料是低K介电材料，并且所述第二介电材料是高K介电材料。
4.根据权利要求1所述的方法，其中，形成所述开口在形成所述第一阻挡层和所述第二阻挡层之前实施，其中，在去除所述介电层的所述部分以形成所述开口之后，所述开口暴露所述第一导电部件的所述第一侧壁并且暴露所述第二导电部件的所述第二侧壁。
5.根据权利要求4所述的方法，其中，形成所述第一阻挡层和所述第二阻挡层包括：
用阻挡材料内衬所述开口的侧壁和底部；以及
在所述内衬之后，从所述开口的所述底部去除所述阻挡材料，其中，所述阻挡材料的沿所述第一导电部件的所述第一侧壁的第一剩余部分形成所述第一阻挡层，并且所述阻挡材料的沿所述第二导电部件的所述第二侧壁的第二剩余部分形成所述第二阻挡层。
6.根据权利要求5所述的方法，其中，去除所述阻挡材料包括实施各向异性蚀刻工艺以从所述开口的所述底部去除所述阻挡材料。
7.根据权利要求5所述的方法，其中，形成所述第二介电材料包括：在形成所述第一阻挡层和所述第二阻挡层之后，用所述第二介电材料填充所述开口，其中，在所述填充之后，所述第二介电材料从所述第一阻挡层连续延伸至所述第二阻挡层。
8.根据权利要求1所述的方法，其中，形成所述开口在形成所述第一阻挡层和所述第二阻挡层之后实施，其中，在去除所述介电层的所述部分以形成所述开口之后，所述开口暴露沿所述第一导电部件的所述第一侧壁设置的所述第一阻挡层并且暴露沿所述第二导电部件的所述第二侧壁设置的所述第二阻挡层。
9.一种形成半导体器件的方法，所述方法包括：
形成包括纳米结构和位于所述纳米结构周围的栅极结构的器件层；
在所述器件层的第一侧上形成第一互连结构；以及
在所述器件层的与所述器件层的所述第一侧相对的第二侧上形成第二互连结构，包括：
使用第一介电材料沿所述器件层的所述第二侧形成介电层；
在所述介电层中形成由第一阻挡层围绕的第一导电部件；
在所述介电层中形成由第二阻挡层围绕的第二导电部件；
去除所述介电层的设置在所述第一导电部件和所述第二导电部件之间的部分以在所述介电层中形成开口，所述开口暴露所述第一阻挡层的第一侧壁和所述第二阻挡层的第二侧壁；
沿所述第一阻挡层的所述第一侧壁和沿所述第二阻挡层的所述第二侧壁形成与所述第一介电材料不同的第二介电材料；
在形成所述第二介电材料之后，用第三阻挡层内衬所述开口的侧壁和底部；以及
在形成所述第三阻挡层之后，用导电材料填充所述开口。
10.一种半导体器件，包括：
器件层，包括纳米结构和位于所述纳米结构周围的栅极结构；
第一互连结构，位于所述器件层的第一侧上；以及
第二互连结构，位于所述器件层的与所述器件层的所述第一侧相对的第二侧上，包括：
介电层，沿所述器件层的所述第二侧，其中，所述介电层包括第一介电材料；
第一导电部件和第二导电部件，嵌入在所述介电层中；以及
金属-绝缘体-金属(MIM)电容器，位于所述介电层中，包括：
第一阻挡层，沿所述第一导电部件的面向所述第二导电部件的第一侧壁；
第二阻挡层，沿所述第二导电部件的面向所述第一导电部件的第二侧壁；以及
第二介电材料，位于所述第一阻挡层和所述第二阻挡层之间的所述介电层中，其中，所述第二介电材料与所述第一介电材料不同。
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