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TWI898445B - 具有嵌入式背面電容器的半導體裝置及其形成方法 - Google Patents

具有嵌入式背面電容器的半導體裝置及其形成方法

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Publication number
TWI898445B
TWI898445B TW113106808A TW113106808A TWI898445B TW I898445 B TWI898445 B TW I898445B TW 113106808 A TW113106808 A TW 113106808A TW 113106808 A TW113106808 A TW 113106808A TW I898445 B TWI898445 B TW I898445B
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TW
Taiwan
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layer
dielectric
forming
conductive feature
barrier layer
Prior art date
Application number
TW113106808A
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English (en)
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TW202518672A (zh
Inventor
周智超
莊正吉
王志豪
蔡慶威
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202518672A publication Critical patent/TW202518672A/zh
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Abstract

一種形成半導體裝置的方法，包括：形成元件層，該元 件層包括奈米結構和圍繞所述奈米結構的閘極結構；以及在裝置層的正面形成第一內連線結構；在裝置層的背面形成第二內連線結構，包括：利用第一介電材料沿著元件層的背面形成介電層；在介電層中形成第一導電特徵和第二導電特徵；在第一和第二導電特徵之間的介電層中形成開口；分別沿著第一導電特徵的第一側壁和沿著第二導電特徵的第二側壁形成第一阻擋層和第二阻擋層；以及在第一阻擋層與第二阻擋層之間的開口中形成與第一介電材料不同的第二介電材料。

Description

具有嵌入式背面電容器的半導體裝置及其形成 方法
本公開實施例是有關一種半導體裝置及形成所述半導體裝置的方法。
半導體裝置用於多種電子應用，例如個人電腦、手機、數位相機和其他電子設備中。半導體裝置通常是透過在半導體基板上沉積絕緣或介電層、導電層和半導體材料層，並使用微影製程對各種材料層進行圖案化以在其上形成電路部件和元件來製造。
半導體產業透過不斷減小最小特徵尺寸來不斷提高各種電子元件(例如電晶體、二極體、電阻器、電容器等)的整合密度，從而允許將更多元件整合到給定區域中。然而，隨著最小特徵尺寸的減小，出現了需要解決的其他問題。
本公開實施例提供一種形成半導體裝置的方法包括：形 成包括有奈米結構和圍繞奈米結構的閘極結構的裝置層；以及在裝置層的正面形成第一內連線結構；在與裝置層的正面相對的裝置層的背面上形成第二內連線結構，包括：使用第一介電材料沿著裝置層的背面形成介電層；在介電層中形成第一導電特徵和第二導電特徵；通過移除設置在第一導電特徵和第二導電特徵之間的介電層的部分，來在介電層中形成開口；分別沿著第一導電特徵的面向第二導電特徵的第一側壁和沿著第二導電特徵的面向第一導電特徵的第二側壁形成第一阻擋層和第二阻擋層；以及在第一阻擋層與第二阻擋層之間的開口中形成與第一介電材料不同的第二介電材料。
本公開實施例提供一種形成半導體裝置的方法包括：形成包括有奈米結構和圍繞奈米結構的閘極結構的裝置層；在裝置層的第一側形成第一內連線結構；以及在與裝置層的第一側相對的裝置層的第二側上形成第二內連線結構，包括：使用第一介電材料沿著裝置層的第二側形成介電層；在介電層中形成被第一阻擋層包圍的第一導電特徵；在介電層中形成被第二阻擋層包圍的第二導電特徵；移除設置在第一導電特徵和第二導電特徵之間的介電層的部分，以在介電層中形成開口，該開口暴露出第一阻擋層的第一側壁和第二阻擋層的第二側壁；沿著第一阻擋層的第一側壁和沿著第二阻擋層的第二側壁形成與第一介電材料不同的第二介電材料；在形成第二介電材料之後，在開口的側壁和底部加襯第三阻擋層；形成第三阻擋層後，用導電材料填滿開口。
本公開實施例提供一種半導體裝置包括：裝置層，其包括奈米結構和圍繞奈米結構的閘極結構；第一內連線結構，位於裝置層的第一側；第二內連線結構，位於與裝置層的第一側相對的裝置層的第二側上，包括：沿著裝置層的第二側的介電層，其中介電層包括第一介電材料；嵌入於介電層中的第一導電特徵和第二導電特徵；位於介電層中的金屬絕緣體金屬(MIM)電容器，包括：第一阻擋層，沿著第一導電特徵的面向第二導電特徵的第一側壁設置；第二阻擋層，沿著第二導電特徵的面向第一導電特徵的第二側壁設置；第二介電材料，位於第一阻擋層與第二阻擋層之間的介電層中，其中第二介電材料不同於第一介電材料。
20:分隔物
50、171、177:基板
50N:n型區域
50P:p型區域
51A、51B、51C:第一半導體層
52A、52B、52C:第一奈米結構
53A、53B、53C:第二半導體層
54A、54B、54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭
68:STI區域
70:虛設介電層
71:虛設閘極介電質
72:虛設閘極層
74:罩幕層
76:虛設閘極
78:罩幕
80:第一間隙壁層
81:第一間隙壁
82:第二間隙壁層
83:第二間隙壁
86:第一凹部
87:第二凹部
88:側壁凹部
90:第一內部間隙壁
91:第一磊晶材料
92:磊晶源極/汲極區
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻停止層
96:第一ILD
98:第三凹部
100:閘極介電層
102:閘極電極
104:閘極罩幕
106:第二ILD
108:第四凹部
109:電晶體結構
110:第一矽化物區域
112:源極/汲極接觸
114:閘極接觸
120:正面內連線結構
122:第一導電特徵
124:第一介電層
125:第二介電層
128:第五凹部
129:第二矽化物區域
130:背面通孔
132:第三介電層
134、140A、140B、140C:導線
136:背面內連線結構
138A、138B、138C、138D、138E、138F:第四介電層
139A、139B、139C:通孔
141A、141B、141C、141D、141E、141F、141G:蝕刻停止層
142:區域
143、151、151A、151B:阻擋層
143A、143B:
144:鈍化層
145:高k介電材料
146:UBM結構
147:MIM電容器
148、175:外部連接器
149:開口
150:載體基板
151’:阻擋材料
152:接合層
152A:第一接合層
152B:第二接合層
153:導電材料
160:裝置層
170:中介層
172:導電路徑
173:重分佈結構(RDS)
180:奈米FET裝置
181:熱界面材料
183:蓋體
185:散熱器
200:半導體封裝
1000:方法
1010、1020、1030:框
A-A’、B-B’、C-C’:剖面
D1、D2:節距
VDD、VSS:電源電壓
參照附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的臨界尺寸。
圖1是以三維視圖示出了根據一些實施例的奈米結構場效電晶體(nano-FET)的範例。
圖2至圖5、圖6A、圖6B、圖6C、圖7A、圖7B、圖7C、圖8A、圖8B、圖8C、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖11D、圖12A、圖12B、圖12C、圖12D、圖12E、圖13A、圖13B、圖13C、圖14A、圖14B、 圖14C、圖15A、圖15B、圖15C、圖16A、圖16B、圖16C、圖17A，圖17B、圖17C、圖18A、圖18B、圖18C、圖19A、圖19B、圖19C、圖20A、圖20B、圖20C、圖21A、圖21B、圖21C、圖22A、圖22B、圖22C、圖23A、圖23B、圖23C、圖24A、圖24B、圖24C、圖25A、圖25B、圖25C、圖26A、圖26B、圖26C、圖27A、圖27B、圖27C、圖27D、圖28至圖33、圖34A、圖34B、圖35A、圖35B、圖36A、圖36B和圖36C示出了根據實施例的奈米場效電晶體(FET)裝置的各個製造階段的各種視圖。
圖37至圖43示出了根據另一個實施例的奈米FET裝置在的各個製造階段的剖面圖。
圖44和圖45示出了一個實施例中處於製造的各個階段的半導體封裝的剖面圖。
圖46示出了實施例中形成半導體裝置的方法的流程圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。下文闡述元件及佈置的具體實例以簡化本公開。當然，這些僅是實例且不旨在進行限制。舉例來說，在以下說明中，在第一特徵之上或在第一特徵上形成第二特徵可包括其中第二特徵與第一特徵被形成為直接接觸的實施例，且還可包括其中在第二特徵與第一特徵之間可形成附加特徵、進而使得所述第二特徵與所述第一特徵可能不直接接觸的實施例。另外，本公 開可在各種實例中重複使用元件符號和/或字母。此種重複使用是出於簡單及清晰的目的，且自身並不指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在......下面(beneath)”、“在......下方(below)”、“下部的(lower)”、“在......上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示出的一個元件或特徵與另一(其他)元件或特徵的關係。除圖中所繪示的取向以外，所述空間相對性用語還旨在囊括器件在使用或操作中的不同取向。裝置可以以其他方式定向(旋轉90度或以其他定向)並且本文中使用的空間相對描述符可以同樣被相應地解釋。在本文的整個討論中，除非另有說明，不同附圖中的相同或相似的標號表示使用相同或相似的材料透過相同或相似的形成方法形成的相同或相似的部件。
各個實施例提供了用於在半導體裝置的後段(BEOL)製程中形成金屬絕緣體金屬(MIM)電容器的方法以及包含該電容器的半導體裝置。在一些實施例中，MIM電容器是形成在半導體晶粒背面上的內連線結構的一個或多個介電層中。背面內連線結構可以用電源線和電力接地線進行佈線。在一個實施例中，MIM電容器的形成方法為：移除介電層中兩條相鄰導線之間的部分介電層，形成開口，沿著開口暴露出的兩條相鄰導線的側壁形成阻擋層，並採用高k介電材料填充開口。在另一實施例中，MIM電容器的形成方法為：在介電層中形成具有阻擋層的導線，移除設置在 兩個相鄰導線之間的介電層的部分以形成開口，用高k介電材料對開口暴露出的兩條相鄰導線的側壁進行加襯，並形成具有阻擋層的新的導線以填充開口。MIM電容器可以穩定電源線和電力接地線，從而提高設備的性能。藉由形成包括高k介電材料的MIM電容器允許將電容器去耦而保持更大的電荷，同時最小化MIM電容器的尺寸。
本文討論的一些實施例是在包括奈米FET的晶粒的背景下進行描述的。然而，各種實施例可以應用於包括替代奈米FET或與奈米FET組合的其他類型的電晶體(例如，鰭式場效電晶體(FinFET)、平面電晶體等)的晶粒中。
圖1是以三維視圖示出了根據一些實施例的奈米FET(例如，奈米線FET、奈米片FET等)的範例。奈米FET包括基板50(例如，半導體基板)上的鰭66上方的奈米結構55(例如，奈米片、奈米線等)，其中奈米結構55充當奈米FET的通道區。奈米結構55可以包括p型奈米結構、n型奈米結構或其組合。淺溝槽隔離(STI)區域68是設置在相鄰的鰭66之間，其可以在相鄰的STI區域68之上和之間突出。此外，雖然鰭66的底部被示出為是與基板50形成為單一的且連續的材料，但是鰭66的底部部分和/或基板50也可以包括單一材料或是多種材料。在本文中，鰭66指的是相鄰STI區域68之間延伸的部分。
閘極介電層100是位於鰭66的頂表面上方並且沿著奈米結構55的頂表面、側壁和底表面設置。閘極電極102是位於閘極 介電層100上方。磊晶源極/汲極區92是設置在鰭66上，位在閘極介電層100和閘極電極102的相對側上。
圖1進一步說明了後面圖中所使用的參考剖面。剖面A-A’是沿著閘極電極102的縱軸，並且在例如垂直於奈米FET的磊晶源極/汲極區92之間的電流流動方向的方向上的剖面。剖面B-B’是平行於剖面A-A’，並且延伸穿過多個奈米FET的磊晶源極/汲極區92。剖面C-C’是垂直於剖面A-A’，並且平行於奈米FET的鰭66的縱軸，且是在例如磊晶源極/汲極區92之間的電流流動方向的方向上的剖面。為了清楚起見，後續附圖將會以這些參考剖面做說明。
本文討論的一些實施例是在使用後閘極製程(gate-last process)形成的奈米FET的背景下進行討論的。在其他實施例中，也可以使用先閘極製程(gate-first process)。並且，一些實施例考慮了在平面裝置方面中的使用，例如平面FET或鰭式場效電晶體(FinFET)。
圖2至圖36C是根據實施例的奈米FET裝置180在各個製造階段的各種視圖(例如，剖面圖、俯視圖)。圖2至圖5、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A、圖20A、圖21A、圖22A、圖23A、圖24A、圖25A、圖26A、圖27A、圖28至圖33、圖34A、圖35A、圖35B和圖36A顯示了圖1所示的參考剖面A-A’。圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖 12B、圖12D、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B、圖19B、圖20B、圖21B、圖22B、圖23B、圖24B、圖25B、圖26B、圖27B及圖36B顯示了圖1所示的參考剖面B-B’。圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖11D、圖12C、圖12E、圖13C、圖14C、圖15C、圖16C、圖17C、圖18C、圖19C、圖20C、圖21C、圖22C、圖23C、圖24C、圖25C、圖26C、圖27C、圖27D和圖36C顯示了如圖1所示的參考剖面C-C’。圖34B是圖34A中的結構的俯視圖。
在圖2中，提供了基板50。基板50可以是半導體基板，例如塊狀半導體、絕緣體上半導體(SOI)基板等，其可以被摻雜(例如，用p型或n型摻雜劑)或未摻雜。基板50可以是晶圓，例如矽晶圓。一般來說，SOI基板是形成在絕緣層上的一層半導體材料。絕緣層可以例如是埋入式氧化物(BOX)層、氧化矽層等。絕緣層是設置在如矽或玻璃基板的基板上。也可以使用其他基板，例如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷化砷化鎵銦；或其組合。
基板50具有n型區域50N和p型區域50P。所述n型區域50N可用於形成n型裝置，例如NMOS電晶體，例如n型奈米FET，且所述p型區域50P可用於形成p型裝置，例如PMOS電 晶體，例如，p型奈米FET。n型區域50N可以與p型區域50P物理性分離(如所示的分隔物20)，並且可以在n型區域50N和p型區域50P之間設置任何數量的裝置特徵(例如，其他主動元件、摻雜區域、隔離結構等)。雖然顯示了一個n型區域50N和一個p型區域50P，但可以設置任意數量的n型區域50N和p型區域50P。
此外，在圖2中，是在基板50上方形成多層堆疊64。多層堆疊64包括第一半導體層51A-51C(統稱為第一半導體層51)和第二半導體層53A-53C(統稱為第二半導體層53)的交替多層。為了說明的目的，並且如下文所更詳細討論的，第一半導體層51將被移除並且第二半導體層53將被圖案化以在n型區域50N和p型區域50P中形成奈米FET的通道區域。然而，在一些實施例中，可以移除第一半導體層51並且可以圖案化第二半導體層53以在n型區域50N中形成奈米FET的通道區域，並且可以移除第二半導體層53並且可以圖案化第一半導體層51以在p型區域50P中形成奈米FET的通道區域。在一些實施例中，可以移除第二半導體層53並且可以圖案化第一半導體層51以在n型區域50N中形成奈米FET的通道區域，並且可以移除第一半導體層51並且可以圖案化第二半導體層以在p型區域50P中形成奈米FET的通道區域。在一些實施例中，可以移除第二半導體層53並且可以圖案化第一半導體層51以在n型區域50N和p型區域50P兩者中形成奈米FET的通道區域。
為了說明的目的，多層堆疊64被顯示為第一半導體層51 和第二半導體層53中各自包括三層。在一些實施例中，多層堆疊64可以包括任意數量的第一半導體層51和第二半導體層53。多層堆疊64的每一層可以使用諸如化學氣相沉積的製程來磊晶生長。化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶(VPE)、分子束磊晶(MBE)等。在各個實施例中，第一半導體層51可以由適合p型奈米FET的第一半導體材料(例如矽鍺等)來形成，而第二半導體層53可以由適合n型奈米FET的第二半導體材料(例如矽、矽碳等)來形成。為了說明的目的，多層堆疊64被顯示為具有適合於p型奈米FET的最底部半導體層。在一些實施例中，多層堆疊64可以形成為使得最底層是適合於n型奈米FET的半導體層。
第一半導體材料和第二半導體材料可以是彼此具有高蝕刻選擇性的材料。如此一來，可以移除第一半導體材料的第一半導體層51，而不顯著移除第二半導體材料的第二半導體層53，從而允許第二半導體層53被圖案化以形成奈米FET的通道區。類似地，在移除第二半導體層53且圖案化第一半導體層51以形成通道區的實施例中，可以移除第二半導體材料的第二半導體層53，而不顯著移除第一半導體材料的第一半導體層51，從而允許第一半導體層51被圖案化以形成奈米FET的通道區。
接著參考圖3，根據一些實施例，鰭66是形成在基板50中，並且奈米結構55是形成在多層堆疊64中。在一些實施例中，可以透過在多層堆疊64和基板50中蝕刻溝槽來分別在多層堆疊 64和基板50中形成奈米結構55和鰭66。所述蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻(RIE)、中性束蝕刻(NBE)等或其組合。蝕刻可以是非等向性的。透過蝕刻多層堆疊64形成奈米結構55還可以從第一半導體層51定義出第一奈米結構52A-52C(統稱為第一奈米結構52)，並且從第二半導體層53定義出第二奈米結構54A-54C(統稱為第二奈米結構54)。第一奈米結構52和第二奈米結構54可以統稱為奈米結構55。
鰭66和奈米結構55可以透過任何合適的方法進行圖案化。舉例來說，可以使用一種或多種微影製程，如雙圖案化(double-patterning)或多圖案化(multi-patterning)製程來圖案化鰭66和奈米結構55。一般而言，雙圖案化或多圖案化製程將微影製程與自我對準製程相結合，從而允許建構出具有例如比使用單個直接的微影製程所獲得的節距更小的節距圖案。舉例來說，在一個實施例中，是在基板上方形成犧牲層並使用微影製程來圖案化。是使用自我對準製程沿著圖案化的犧牲層形成間隙壁。接著是移除犧牲層，並且可以使用剩餘的間隙壁來圖案化鰭66。
為了說明的目的，圖3將n型區域50N和p型區域50P中的鰭66顯示為具有基本相等的寬度。在一些實施例中，n型區域50N中的鰭66的寬度可以比p型區域50P中的鰭66更寬或更薄。此外，雖然鰭66和奈米結構55中的每一者被示出為始終具有一致的寬度，但在其他實施例中，鰭66和/或奈米結構55可以具有錐形側壁，使得鰭66和/或奈米結構55中的每一者的寬度在 朝向基板50的方向上連續增加。在這樣的實施例中，每一個奈米結構55可具有不同的寬度並且形狀為梯形。
在圖4中，淺溝槽隔離(STI)區域68是形成為鄰近鰭66。STI區域68可以透過在基板50、鰭66和奈米結構55之上以及在鄰近的鰭66之間沉積絕緣材料來形成。絕緣材料可以是氧化物，例如氧化矽、氮化物等或其組合，並且可以透過高密度電漿CVD(HDP-CVD)、可流動式CVD(FCVD)等、或它們的組合來形成。可以使用透過任何可接受的製程形成的其他絕緣材料。在所示實施例中，絕緣材料是經由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，絕緣材料被形成為使得多餘的絕緣材料覆蓋奈米結構55。雖然絕緣材料被示出為單一層，但是一些實施例中也可以使用多層。舉例來說，在一些實施例中，可以先沿著基板50、鰭66和奈米結構55的表面形成襯層(未單獨示出)。接著，可以在襯層上方形成如上面所討論的一些填充材料。
接著是對絕緣材料進行移除製程以移除奈米結構55上方的多餘絕緣材料。在一些實施例中，可以使用諸如化學機械拋光(CMP)、回蝕製程、其組合或類似製程來進行平坦化製程。平坦化製程會暴露出奈米結構55，使得奈米結構55和絕緣材料的頂表面在平坦化製程完成之後是齊平的。
接著是使絕緣材料凹陷以形成STI區域68。是使絕緣材料凹陷使得n型區域50N和p型區域50P中的鰭66的上部從相 鄰的STI區域68之間突出。STI區域68的頂表面可以如圖所示的具有平坦的表面、凸表面、凹表面(如凹陷)或其組合。STI區域68的頂表面可以透過適當的蝕刻形成為平坦的、凸出的和/或凹陷的。STI區域68可以使用可接受的蝕刻製程使其凹陷，例如使用對絕緣材料的材料具有選擇性的蝕刻製程(例如，對於絕緣材料的材料蝕刻速率比對於鰭66和奈米結構55的材料蝕刻速率來得更快)。舉例來說，可以使用例如稀釋氫氟酸(dHF)來移除氧化物。
上面參考圖2至圖4所描述的過程為形成鰭66和奈米結構55的其中一個範例。在一些實施例中，可以使用罩幕和磊晶生長製程來形成鰭66和/或奈米結構55。舉例來說，可以在基板50的頂表面上方形成介電層，並且可以蝕刻穿過介電層的溝槽以暴露出下方的基板50。可以在溝槽中磊晶生長磊晶結構，並且可以將介電層凹陷使得磊晶結構從介電層突出以形成鰭66和/或奈米結構55。磊晶結構可以包括上面所討論的交替的半導體材料，例如第一半導體材料和第二半導體材料。在磊晶結構被磊晶生長的一些實施例中，磊晶生長的材料可以在生長期間原位進行摻雜(in situ doped)，這可以避免先前和/或隨後的植入，儘管原位摻雜和植入摻雜可以一起使用。
此外，第一半導體層51(以及所得的第一奈米結構52)和第二半導體層53(以及所得的第二奈米結構54)僅用於說明目的，在本文中被顯示和說明為在p型區域50P和n型區域中包括 相同的材料。如此一來，在一些實施例中，第一半導體層51和第二半導體層53中的一者或兩者可以是以不同的材料或是以不同的順序形成在p型區域50P和n型區域50N中。
此外，在圖4中，可以在鰭66、奈米結構55和/或STI區域68中形成適當的井(未單獨示出)。在具有不同井類型的實施例中，n型區域50N和p型區域50P的不同植入步驟可以使用光阻或其他罩幕來實現(未單獨示出)。舉例來說，可以在n型區域50N和p型區域50P中的鰭66和STI區域68之上形成光阻。光阻被圖案化以暴露出p型區域50P。光阻可以透過使用旋塗技術來形成並且可以使用可接受的微影技術來圖案化。一旦光阻被圖案化，則在p型區域50P中執行n型雜質植入，並且光阻可以充當罩幕以基本上防止n型雜質被植入到n型區域50N中。所述n型雜質可以是植入在該區域的磷、砷、銻等，其濃度在約1013原子/cm3至約1014原子/cm3的範圍內。在植入之後，例如是透過可接受的灰化製程來移除光阻。
在植入p型區域50P之後或之前，是在p型區域50P和n型區域50N中的鰭66、奈米結構55和STI區域68上方形成光阻或其他罩幕(未單獨示出)。光阻被圖案化以暴露出n型區域50N。光阻可以透過使用旋塗技術來形成並且可以使用可接受的微影技術來圖案化。一旦光阻被圖案化，就可以在n型區域50N中執行p型雜質植入，並且光阻可以充當罩幕以基本上防止p型雜質被植入到p型區域50P中。所述p型雜質可以是植入到該區域 的硼、氟化硼、銦等，其濃度在約1013原子/cm3至約1014原子/cm3的範圍內。在植入之後，例如是透過可接受的灰化製程來移除光阻。
在n型區域50N和p型區域50P的植入之後，可以執行退火以對植入損傷進行修復，並活化所植入的p型和/或n型雜質。在一些實施例中，磊晶鰭的生長材料可以在生長期間原位摻雜，這可以避免植入，儘管原位摻雜和植入摻雜可以一起使用。
在圖5中，虛設介電層70形成在鰭66和/或奈米結構55上方。虛設介電層70可以是例如氧化矽、氮化矽、其組合等，並且可以是根據可接受的技術進行沉積或熱生長。虛設閘極層72形成在虛設介電層70上方，並且罩幕層74形成在虛設閘極層72上方。虛設閘極層72可以是沉積在虛設介電層70上方，然後例如透過化學機械拋光進行平坦化。罩幕層74可以是沉積在虛設閘極層72上方。虛設閘極層72可以是導電或非導電材料，並且可以從包括非晶矽、多晶矽(polysilicon)和多晶矽鍺(poly-SiGe)的群組中進行選擇。虛設閘極層72可以透過物理氣相沉積(PVD)、CVD、濺鍍沉積或用於沉積選定材料的其他技術來進行沉積。虛設閘極層72可以由從蝕刻隔離區而具有高蝕刻選擇性的其他材料所製成。罩幕層74可以包括例如氮化矽、氮氧化矽等。在本實施例中，單一的虛設閘極層72和單一的罩幕層74是形成為橫跨n型區域50N和p型區域50P。應注意的是，僅出於說明性目的，虛設介電層70被示出為僅覆蓋鰭66和奈米結構55。在一些實施例 中，可以沉積虛設介電層70，使得虛設介電層70覆蓋STI區域68，且使得虛設介電層70在虛設閘極層72和STI區域68之間延伸。
圖6A至圖18C示出了實施例裝置製造中的各種附加步驟。圖6A至圖18C示出了n型區域50N或是p型區域50P中的特徵。在圖6A至圖6C中，可以使用可接受的微影和蝕刻技術對罩幕層74(參見圖5)進行圖案化以形成罩幕78。接著可以將罩幕78的圖案轉移到虛設閘極層72和虛設介電層70，以分別形成虛設閘極76和虛設閘極介電質71。虛設閘極76是覆蓋鰭66的相應通道區。罩幕78的圖案可以用於將虛設閘極76中的每一者與相鄰虛設閘極76物理性分離。虛設閘極76還可以具有基本上垂直於對應鰭66的長度方向的長度方向。
在圖7A至圖7C中，第一間隙壁層80和第二間隙壁層82形成在圖6A至圖6C所示的結構上方。隨後將第一間隙壁層80和第二間隙壁層82圖案化以作為用於形成自我對準源極/汲極區的間隙壁。在圖7A至圖7C中，第一間隙壁層80形成在STI區域68的頂表面上；在鰭66、奈米結構55和罩幕78的頂表面和側壁上；以及在虛設閘極76和虛設閘極介電質71的側壁上。第二間隙壁層82沉積在第一間隙壁層80上方。第一間隙壁層80可以由氧化矽、氮化矽、氮氧化矽等來形成，且使用諸如熱氧化或透過CVD、ALD等沉積的技術形成。第二間隙壁層82可以由具有與第一間隙壁層80的材料不同的蝕刻速率的材料來形成，例如使用氧 化矽、氮化矽、氮氧化矽等，並且可以通過CVD、ALD、或類似方法進行沉積。
在形成第一間隙壁層80之後且在形成第二間隙壁層82之前，可以執行輕摻雜源極/汲極(LDD)區(未單獨示出)的植入。在具有不同裝置類型的實施例中，類似於上面在圖4中討論的植入，可以在n型區域50N上方形成諸如光阻的罩幕，而同時暴露出p型區域50P，並植入適當的類型(例如，p型)雜質到p型區域50P的暴露出的鰭66和奈米結構55中。接著是可以移除罩幕。隨後，可以在p型區域50P上方形成諸如光阻的罩幕，而同時暴露出n型區域50N，並且植入適當類型(例如，n型)雜質到n型區域50N的暴露出的鰭66和奈米結構55中。接著是可以移除罩幕。n型雜質可以是先前討論的n型雜質中的任何一種，且p型雜質可以是先前討論的p型雜質中的任何一種。輕摻雜源極/汲極區可以具有在約1×1015原子/cm3至約1×1019原子/cm3範圍內的雜質濃度。退火可用於修復植入損傷並活化植入的雜質。
在圖8A至圖8C中，是對第一間隙壁層80和第二間隙壁層82進行蝕刻以形成第一間隙壁81和第二間隙壁83。如下文所更詳細討論的，第一間隙壁81和第二間隙壁83用於自我對準隨後形成的源極汲極區，以及用於在後續處理期間保護鰭66和/或奈米結構55的側壁。可以使用適當的蝕刻製程來蝕刻第一間隙壁層80和第二間隙壁層82，例如使用等向性蝕刻製程(例如，濕式蝕刻製程)、非等向性蝕刻製程(例如，乾式蝕刻製程)或類似 製程。在一些實施例中，第二間隙壁層82的材料具有與第一間隙壁層80的材料不同的蝕刻速率，使得當圖案化第二間隙壁層82時，第一間隙壁層80可以充當蝕刻停止層，並使的當圖案化第一間隙壁層80時第二間隙壁層82可以充當罩幕。舉例來說，可以使用非等向性蝕刻製程來蝕刻第二間隙壁層82，其中第一間隙壁層80可充當蝕刻停止層，而其中剩餘的第二間隙壁層82的部分會如圖8B所示的形成第二間隙壁83。隨後，第二間隙壁83作為罩幕，而可同時蝕刻第一間隙壁層80的暴露部分，從而形成如圖8B和8C所示的第一間隙壁81。
如圖8B所示，第一間隙壁81和第二間隙壁83是設置在鰭66和/或奈米結構55的側壁上。如圖8C所示，在一些實施例中，可以從鄰近罩幕78、虛設閘極76和虛設閘極介電質71的第一間隙壁層80上方移除第二間隙壁層82，且使第一間隙壁81設置在罩幕78、虛設閘極76和虛設閘極介電質71的側壁上。舉例來說，第二間隙壁層82的一部分可以保留在鄰近罩幕78、虛設閘極76和虛設閘極介電質71的第一間隙壁層80之上。
需要注意的是，以上公開內容概括地描述了形成間隙壁和LDD區域的製程。可以使用其他製程和順序。舉例來說，可以使用更少或額外的間隙壁，且可以使用不同的步驟順序(例如，可以在沉積第二間隙壁層82之前圖案化第一間隙壁81)，可以形成並移除額外的間隙壁，和/或類似步驟。此外，n型和p型裝置可以使用不同的結構和步驟形成。
在圖9A至圖9C中，根據一些實施例，第一凹部86和第二凹部87是形成在鰭66、奈米結構55和基板50中。隨後將在第一凹部86中形成磊晶源極/汲極區，並且隨後將在第二凹部87中形成第一磊晶材料和磊晶源極/汲極區。第一凹部86和第二凹部87可以延伸穿過第一奈米結構52和第二奈米結構54，並且延伸進入基板50。如圖9B所示，STI區域68的頂表面可以與第一凹部86的底表面齊平。在各種實施例中，可以對鰭66進行蝕刻，使得第一凹部86的底表面是設置在STI區域68等的頂表面下方。第二凹部87的底表面可以設置在第一凹部86的底表面和STI區域68的頂表面下方。可以透過使用諸如RIE、NBE等非等向性蝕刻製程來對鰭66、奈米結構55以及基板50進行蝕刻來形成第一凹部86和第二凹部87。在用於形成第一凹部86和第二凹部87的蝕刻製程期間，第一間隙壁81、第二間隙壁83和罩幕78用於掩蓋鰭66、奈米結構55和基板50的部分。可使用單一蝕刻製程或多個蝕刻製程來蝕刻奈米結構55和/或鰭66的每一層。可以使用定時的蝕刻製程來在第一凹部86和第二凹部87達到期望深度之後停止蝕刻。可以透過用於蝕刻第一凹部86的相同製程以及在蝕刻第一凹部86之前或之後的額外蝕刻製程來蝕刻第二凹部87。在一些實施例中，在執行用於第二凹部87的額外蝕刻製程的同時，對應於第一凹部86的區域可以被掩蓋。
在圖10A至圖10C中，由第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64的層面的側壁的由第一凹部86 和第二凹部87暴露出的部分被蝕刻以形成側壁凹部88。雖然鄰近側壁凹部88的第一奈米結構52的側壁在圖10C中被示出為直的，但是側壁也可以是凹的或是凸的。可以使用諸如濕式蝕刻等的等向性蝕刻製程來蝕刻側壁。在第一奈米結構52包括例如SiGe且第二奈米結構54包括例如Si或SiC的實施例中，可以使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)等來進行乾式蝕刻製程以對第一奈米結構52的側壁進行蝕刻。
在圖11A至圖11D中，第一內部間隙壁90是形成在側壁凹部88中。第一內部間隙壁90可以透過在圖10A至圖10C所示的結構上方沉積內部間隙壁層(未單獨示出)來形成。第一內部間隙壁90充當隨後形成的源極/汲極區與閘極結構之間的隔離特徵。如以下所更詳細討論的，源極/汲極區和磊晶材料將形成在第一凹部86和第二凹部87中，而第一奈米結構52將被相應的閘極結構取代。
內部間隙壁層可以透過共形沉積製程(conformal deposition process)來進行沉積，例如CVD、ALD等。內部間隙壁層可以包括諸如氮化矽或氮氧化矽的材料，但也可以利用任何合適的材料，如使用具有小於約3.5的k值的低介電常數(低k)材料。接著，可以對內部間隙壁層進行非等向性蝕刻以形成第一內部間隙壁90。雖然第一內部間隙壁90的外側壁被示為與第二奈米結構54的側壁齊平，但第一內部間隙壁90的外側壁也可以延伸超出第二奈米結構54的側壁或從第二奈米結構54的側壁往內凹。
此外，雖然第一內部間隙壁90的外側壁在圖11C中被顯示為直的，但是第一內部間隙壁90的外側壁也可以是凹的或凸的。舉例來說，圖11D示出了一個實施例，其中第一奈米結構52的側壁是內凹的，第一內部間隙壁90的外側壁是內凹的，並且第一內部間隙壁90從第二奈米結構54的側壁凹陷。內部間隙壁層可以透過諸如RIE、NBE等的非等向性蝕刻製程來進行蝕刻。第一內部間隙壁90可以用來防止後續形成的源極/汲極區(例如以下參考圖12A至12E所討論的磊晶源極/汲極區92)被後續的蝕刻製程，如用於形成閘極結構的蝕刻製程損壞。
在圖12A至圖12E中，第一磊晶材料91形成在第二凹部87中，且磊晶源極/汲極區92形成在第一凹部86和第二凹部87中。在一些實施例中，第一磊晶材料91可以是犧牲材料，其隨後可被移除以形成背面通孔(例如，以下參考圖26A至圖26D所討論的背面通孔130)。如圖12B至圖12E所示，第一磊晶材料91的頂表面可以與第一凹部86的底表面齊平。然而，在一些實施例中，第一磊晶材料91的頂表面可以設置在第一凹部86的底表面之上或之下。第一磊晶材料91可以使用如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶(VPE)、分子束磊晶(MBE)等製程而在第二凹部87中磊晶生長。第一磊晶材料91可以包括任何可接受的材料，例如矽鍺等。第一磊晶材料91可以是由相對於磊晶源極/汲極區92、基板50和介電層(例如，下文圖24A至圖24C中所討論的STI區域68和第二介電層125)的材料而具有高蝕刻 選擇性的材料所形成。如此一來，可以移除第一磊晶材料91並用背面通孔代替，而無需顯著的移除磊晶源極/汲極區92和介電層。
接著，在第一凹部86中和第二凹部87中的第一磊晶材料91上方形成磊晶源極/汲極區92。在一些實施例中，磊晶源極/汲極區92可以對第二奈米結構54施加應力，從而改善表現。如圖12C所示，磊晶源極/汲極區92是形成在第一凹部86和第二凹部87中，使得每一個虛設閘極76是設置在各相鄰的一對的磊晶源極/汲極區92之間。在一些實施例中，第一間隙壁81用於將磊晶源極/汲極區92與虛設閘極76間隔開，且第一內部間隙壁90用於將磊晶源極/汲極區92與奈米結構55間隔開適當的橫向距離，以使得源極/汲極區92不會與隨後形成的所得奈米FET的閘極短路。
位於n型區域50N(例如，NMOS區域)中的磊晶源極/汲極區92可以透過遮蔽p型區域50P(例如，PMOS區域)來形成。接著，是在n型區域50N中的第一凹部86和第二凹部87中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可以包括任何適合於n型奈米FET的可接受的材料。舉例來說，如果第二奈米結構54為矽時，則磊晶源極/汲極區92可以包括對第二奈米結構54施加拉伸應力(tensile strain)的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽等。磊晶源極/汲極區92可以具有從多層堆疊64的相應上表面凸起的表面，並且可以具有小晶面(facets)。
位於p型區域50P(例如，PMOS區域)中的磊晶源極/ 汲極區92可以透過遮蔽n型區域50N(例如，NMOS區域)來形成。接著，是在p型區域50P中的第一凹部86和第二凹部87中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可以包括任何適合於p型奈米FET的可接受的材料。舉例來說，如果第一奈米結構52是矽鍺時，則磊晶源極/汲極區92可以包括對第一奈米結構52施加壓縮應力(compressive strain)的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫等。磊晶源極/汲極區92還可以具有從多層堆疊64的相應表面凸起的表面，並且可以具有小晶面。
磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54和/或基板50可以植入摻雜劑以形成源極/汲極區，其類似於先前討論的用於形成輕摻雜源極/汲極區的製程，然後進行退火。源極/汲極區可以具有在大約1×1019原子/cm3和大約1×1021原子/cm3之間的雜質濃度。用於源極/汲極區的n型和/或p型雜質可以是先前所討論的任何雜質。在一些實施例中，磊晶源極/汲極區92可以在生長期間原位進行摻雜。
由於用於在n型區域50N和p型區域50P中形成磊晶源極/汲極區92的磊晶製程，磊晶源極/汲極區92的上表面具有橫向向外擴超過奈米結構55的側壁的小晶面。在一些實施例中，這些小晶面將導致同一奈米FET的相鄰磊晶源極/汲極區92如圖12B所示的進行合併。在其他實施例中，如圖12D所示，在完成磊晶製程之後，相鄰的磊晶源極/汲極區92會保持分離。在圖12B和圖12D所示的實施例中，第一間隙壁81可以形成至STI區域68 的頂表面，從而阻止磊晶生長。在一些其他實施例中，第一間隙壁81可以覆蓋奈米結構55的部分側壁，進一步阻擋磊晶生長。在一些其他實施例中，可以調整用於形成第一間隙壁81的間隙壁蝕刻以移除間隙壁材料，從而允許磊晶生長區域延伸到STI區域68的表面。
磊晶源極/汲極區92可以包括一層或多層半導體材料層。舉例來說，磊晶源極/汲極區92可以包括第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。任何數量的半導體材料層可以用於磊晶源極/汲極區92。第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C中的每一者可以由不同的半導體材料形成，並且可以被摻雜至不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可以具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區92包括三個半導體材料層的實施例中，可以沉積第一半導體材料層92A，可以在第一半導體材料層92A上方沉積第二半導體材料層92B，並且可以在第二半導體材料層92B上方沉積第三半導體材料層92C。
圖12E示出了一個實施例，其中第一奈米結構52的側壁是內凹的，第一內部間隙壁90的外側壁是內凹的，並且第一內部間隙壁90從第二奈米結構54的側壁凹陷。如圖12E所示，磊晶源極/汲極區92可以形成為與第一內部間隙壁90接觸，並且可以延伸超過第二奈米結構54的側壁。
在圖13A至圖13C中，第一層間介電質(ILD)96沉積在圖12A至圖12C所示的結構上方。第一ILD 96可以由介電材料所形成，並且可以透過任何合適的方法進行沉積，例如使用CVD、電漿增強CVD(PECVD)或FCVD。介電質材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)等。也可以使用透過任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(CESL)94是設置在第一ILD 96與磊晶源極/汲極區92、罩幕78和第一間隙壁81之間。接觸蝕刻停止層94可以包括介電材料，例如、氮化矽、氧化矽、氮氧化矽等，其具有與覆蓋的第一ILD 96的材料不同的蝕刻速率。
在圖14A至圖14C中，可以執行如CMP的平坦化製程以使第一ILD 96的頂表面與虛設閘極76或罩幕78的頂表面齊平。所述平坦化製程還可以移除虛設閘極76上的罩幕78，且移除沿著罩幕78的側壁的第一間隙壁81的部分。在平坦化製程之後，虛設閘極76、第一間隙壁81和第一ILD 96的頂表面在製程變化內是齊平的。據此，虛設閘極76的頂表面由第一ILD 96所暴露出來。在一些實施例中，罩幕78可以被保留，在這種情況下，平坦化製程是使得第一ILD 96的頂表面與罩幕78以及第一間隙壁81的頂表面齊平。
在圖15A至圖15C中，如果存在有虛設閘極76和罩幕78的話，是使用一個或多個蝕刻步驟將其移除，從而形成第三凹 部98。虛設閘極介電質71在第三凹部98中的部分也被移除。在一些實施例中，是透過非等向性乾式蝕刻製程來移除虛設閘極76和虛設閘極介電質71。舉例來說，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其是以比第一ILD 96或第一間隙壁81更快的蝕刻速率選擇性地蝕刻虛設閘極76。每一個第三凹部98暴露出和/或覆蓋奈米結構55的部分，其充當隨後完成的奈米FET中的通道區域。充當通道區的奈米結構55的部分設置在相鄰一對的磊晶源極/汲極區92之間。在移除期間，當蝕刻虛設閘極76時，虛設閘極介電質71可以用作為蝕刻停止層。接著，在移除虛設閘極76之後，可以移除虛設閘極介電質71。
在圖16A至圖16C中，是移除第一奈米結構52以延伸第三凹部98。第一奈米結構52可以透過使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行等向性蝕刻製程(例如，濕式蝕刻等)來移除，而第二奈米結構54、基板50、STI區域68相較於第一奈米結構52保持相對未蝕刻。在第一奈米結構52包括如SiGe，且第二奈米結構54A-54C包括如Si或SiC的實施例中，可以使用氫氧化四甲銨(TMAH)、氫氧化銨(NH4OH)等來移除第一奈米結構52。
在圖17A至圖17C中，是形成閘極介電層100和閘極電極102而用於閘極替換(replacement gates)。閘極介電層100共形地沉積在第三凹部98中。閘極介電層100可以形成在基板50的頂表面和側壁上以及第二奈米結構54的頂表面、側壁和底表面上。 閘極介電層100還可以沉積在第一ILD 96、接觸蝕刻停止層94、第一間隙壁81和STI區域68的頂表面上，以及位於第一間隙壁81和第一內部間隙壁90的側壁上。
根據一些實施例，閘極介電層100包括一層或多層介電層，例如氧化物、金屬氧化物等或其組合。舉例來說，在一些實施例中，閘極介電質可以包括氧化矽層和氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高k介電材料，並且在這樣的實施例中，閘極介電層100可以具有大於約7.0的k值，並且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層100在n型區域50N和在p型區域50P中的結構可以為相同或不同。閘極介電層100的形成方法可以包括分子束沉積(MBD)、ALD、PECVD等。
閘極電極102是分別沉積在閘極介電層100上方，並填滿第三凹部98的剩餘部分。閘極電極102可以包括含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例來說，雖然圖17A和圖17C中示出了單層閘極電極102，但閘極電極102可以包括任意數量的襯層、任意數量的功函數調整層(work function tuning layers)以及填充材料。構成閘極電極102的層面的任意組合可以沉積在n型區域50N中的相鄰的第二奈米結構54之間以及第二奈米結構54A與基板50之間，並且可以沉積在p型區域50P中的相鄰的第一奈米結構52之間。
在n型區域50N和p型區域50P中的閘極介電層100的 形成是可以同時發生的，以使得每個區域中的閘極介電層100由相同的材料形成，並且閘極電極102的形成是可以同時發生，使得每個區域中的閘極電極102由相同的材料形成。在一些實施例中，每個區域中的閘極介電層100可以透過不同的製程形成，使得每個區域中的閘極介電層100可以是具有不同的材料和/或具有不同的層數，並且/或是每個區域中的閘極電極102可以透過不同的製程形成，使得閘極電極102可以是具有不同的材料和/或具有不同的層數。當使用不同的製程時，可以使用各種罩幕步驟來遮蔽和暴露出適當的區域。
在填充第三凹部98之後，可以執行平坦化製程，例如可以執行CMP，以移除閘極介電層100的多餘部分和閘極電極102的材料，而這些多餘部分是位於第一ILD 96的頂表面上方。閘極電極102和閘極介電層100的材料的剩餘部分因此形成所得奈米FET的閘極替換結構。閘極電極102和閘極介電層100可以統稱為「閘極結構」。
在圖18A至圖18C中，閘極結構(包括閘極介電層100和對應的上覆閘極電極102)被凹陷，使得凹部直接形成在閘極結構上方以及位於相對的第一間隙壁81的部分之間。閘極罩幕104包括一層或多層介電質材料(例如氮化矽、氮氧化矽等)是填充在凹部中，隨後進行平坦化製程以移除在第一ILD 96上方延伸的介電材料的多餘部分。隨後所形成的閘極接觸(如參考下方圖20A至圖20C所討論的閘極接觸114)是穿透閘極罩幕104以接觸凹 陷的閘極電極102的頂表面。
如圖18A至圖18C進一步所示，第二ILD 106是沉積在第一ILD 96上方和閘極罩幕104上方。在一些實施例中，第二ILD 106是經由FCVD所形成的可流動膜。在一些實施例中，第二ILD 106由如PSG、BSG、BPSG、USG等的介電材料所形成，並且可以透過如CVD、PECVD等任何合適的方法來進行沉積。
在圖19A至19C中，是對第二ILD 106、第一ILD 96、接觸蝕刻停止層94和閘極罩幕104進行蝕刻以形成暴露出磊晶源極/汲極區92和/或閘極結構的表面的第四凹部108。第四凹部108可以透過使用如RIE、NBE等的非等向性蝕刻製程的蝕刻來形成。在一些實施例中，可以使用第一蝕刻製程將第四凹部108蝕刻穿過第二ILD 106和第一ILD 96；可以使用第二蝕刻製程將其蝕刻穿過閘極罩幕104；並且可以使用第三蝕刻製程將其蝕刻穿過接觸蝕刻停止層94。可以在第二ILD 106上方形成如光阻的罩幕並對其進行圖案化，以遮蔽第二ILD 106的部分以使其免受第一蝕刻製程和第二蝕刻製程的影響。在一些實施例中，蝕刻製程可能會過蝕刻(over-etch)，因此，使第四凹部108延伸到磊晶源極/汲極區92和/或閘極結構中，並且第四凹部108的底部可以與磊晶源極/汲極區92或閘極結構齊平(例如，處於同一水平，或與基板50隔開相同距離)，或是可以低於磊晶源極/汲極區92或閘極結構(例如，更靠近基板50)。儘管圖19C將第四凹部108顯示出為在同一剖面中暴露出磊晶源極/汲極區92和閘極結構，但是在各種實 施例中，可以在不同的剖面中暴露出磊晶源極/汲極區92和閘極結構，從而降低隨後形成的接觸件的短路風險。
在形成第四凹部108之後，是在磊晶源極/汲極區92上方形成第一矽化物區域110。在一些實施例中，是透過先沉積能夠與下方的磊晶源極/汲極區92的半導體材料(例如，矽、矽鍺、鍺)反應以形成矽化物或鍺化物區域的金屬(未單獨示出)來形成第一矽化物區域110，例如在磊晶源極/汲極區92的暴露部分上方，形成鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金，然後進行熱退火製程來形成第一矽化物區域110。接著，例如是透過蝕刻製程來移除沉積金屬的未反應部分。儘管第一矽化物區域110被稱為矽化物區，但是第一矽化物區域110也可以是鍺化物區或鍺化矽區(例如，包括矽化物和鍺化物的區域)。
在圖20A至圖20C中，源極/汲極接觸112和閘極接觸114(也稱為接觸插塞)是形成在第四凹部108中。源極/汲極接觸112和閘極接觸114可以各自包括一層或多層，例如包括阻擋層、擴散層和填充材料。舉例來說，在一些實施例中，源極/汲極接觸112和閘極接觸114各自包括阻擋層和導電材料，並且各自電性耦合至下方的導電特徵(例如，閘極電極102和/或第一矽化物區域110)。閘極接觸114是電性耦合到閘極電極102，且源極/汲極接觸112是電性耦合到第一矽化物區域110。阻擋層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行如CMP的平坦化製程以從第二ILD 106 的表面移除多餘的材料。磊晶源極/汲極區92、第二奈米結構54和閘極結構(包括閘極介電層100和閘極電極102)可以統稱為電晶體結構109。電晶體結構109可以形成在裝置層中，使第一內連線結構(例如，以下參考圖21A至圖21C所討論的正面內連線結構120)形成在其正面上，且使第二內連線結構(例如，以下參考圖36A至圖36C所討論的背面內連線結構136)形成在其背面上。儘管裝置層被描述為具有奈米FET，但是其他實施例也可以使裝置層包括具有不同類型的電晶體(例如，平面FET、finFETs、薄膜電晶體(thin film transistors；TFTs)等)。
雖然圖20A至圖20C示出了延伸到每一個磊晶源極/汲極區92的源極/汲極接觸112，但是可以從某些磊晶源極/汲極區92中省略源極/汲極接觸112的設置。舉例來說，如下文所更詳細描述的，隨後可以透過一個或多個磊晶源極/汲極區92的背面來附接至導電特徵(例如，背面通孔或電源軌(power rail))。對於這些特定的磊晶源極/汲極區92，源極/汲極接觸112可以被省略或是其可以為不電性連接到任何覆蓋的導線(例如，下方參考圖21A至圖21C所討論的第一導電特徵122)的虛設接觸件。
圖21A至圖36C顯示了在電晶體結構109上形成正面內連線結構和背面內連線結構的中間步驟。正面內連線結構和背面內連線結構可以各自包括電性連接到形成在基板50上的奈米FET的導電特徵。可以將圖21A至圖36C中所述的製程步驟應用於n型區域50N和p型區域50P兩者。如上所述，背面導電特徵(例 如，背面通孔或電源軌)可以連接到一個或多個磊晶源極/汲極區92。因此，可以從磊晶源極/汲極區92中選擇性地省略源極/汲極接觸112。
在圖21A至圖21C中，正面內連線結構120形成在第二ILD 106上。正面內連線結構120可以稱為正面內連線結構，因為其是形成在電晶體結構109(例如，其上形成主動元件的電晶體結構109的一側)的正面上。
正面內連線結構120可以包括形成在一個或多個堆疊的第一介電層124中的一層或多層第一導電特徵122。每一個堆疊的第一介電層124可以包括介電質材料，例如低k介電材料、超低k(extra low-k；ELK)介電材料等。第一介電層124可以使用適當的製程來沉積，例如使用CVD、ALD、PVD、PECVD等。
第一導電特徵122可以包括導線和與導線層面內連的導電通孔。導電通孔可以延伸穿過相應的第一介電層124以提供多層導線之間的垂直連接。第一導電特徵122可以透過任何可接受的製程來形成，例如鑲嵌製程、雙鑲嵌製程等。
在一些實施例中，可以使用鑲嵌製程來形成第一導電特徵122，其利用微影和蝕刻技術的組合來圖案化相應的第一介電層124以形成與第一導電特徵122的期望圖案相對應的溝槽。可以沉積選擇性的擴散阻擋層和/或選擇性的黏附層，然後可以用導電材料填充溝槽。阻擋層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合等，並且導電材料的合適材料包括銅、銀、 金、鎢、鋁、其組合等。在一個實施例中，可以透過沉積銅或銅合金的晶種層，並透過電鍍填充溝槽來形成第一導電特徵122。化學機械平坦化(CMP)製程等可用於從相應的第一介電層124的表面移除多餘的導電材料，並且平坦化第一介電層124和第一導電特徵122的表面以用於後續處理。
圖21A至圖21C示出了正面內連線結構120中的五層的第一導電特徵122和第一介電層124。然而，應當理解的是，正面內連線結構120可以包括任意數量的第一導電特徵122設置在任意數量的第一介電層124中。正面內連線結構120可以電性連接至閘極接觸114和源極/汲極接觸112以形成功能電路。在一些實施例中，由正面內連線結構120形成的功能電路可以包括邏輯電路、記憶體電路、影像感測器電路等。
在圖22A至圖22C中，載體基板150透過第一接合層152A和第二接合層152B(統稱為接合層152)接合到正面內連線結構120的頂表面。載體基板150可以是玻璃載體基板、陶瓷載體基板、晶圓(例如，矽晶圓)等。載體基板150可以在後續處理步驟期間以及在完成的裝置中提供結構的支撐。
在各種實施例中，載體基板150可以使用適當的技術，例如，介電至介電接合(dielectric-to-dielectric bonding)等，而接合到正面內連線結構120。所述介電至介電接合可以包括在正面內連線結構120上沉積第一接合層152A。在一些實施例中，第一接合層152A包括氧化矽(例如，高密度電漿(HDP)氧化物，或類 似物)，其經由CVD、ALD、PVD等方式來沉積。第二接合層152B同樣可包括以氧化物層，其是在接合前使用例如CVD、ALD、PVD、熱氧化等方式而形成在載體基板150的表面上。也可以使用其他合適的材料作為第一接合層152A和第二接合層152B。
介電到介電接合製程還可以包括對第一接合層152A和第二接合層152B中的一個或多個施加表面處理。所述表面處理可以包括電漿處理。電漿處理可以是在真空環境中進行的。在電漿處理之後，所述表面處理還可以包括可應用於一層或多層接合層152的清潔製程(例如，用去離子水等進行沖洗)。接著，是將載體基板150與正面內連線結構120對準，並且將兩者彼此壓靠以啟動載體基板150與正面內連線結構120的預接合(pre-bonding)。預接合可以是在室溫下(例如，約21℃與約25℃之間)執行的。在預接合之後，可以執行退火製程，其例如是透過將正面內連線結構120和載體基板150加熱至約170℃而進行的。
此外，在圖22A至圖22C中，在將載體基板150接合到正面內連線結構120之後，可以翻轉裝置，使得電晶體結構109的背面朝上。電晶體結構109的背面指的可以是與其上形成有主動元件的電晶體結構109的正面相對的另一面。
在圖23A至圖23C中，可以對基板50的背面應用減薄製程。所述減薄製程可以包括平坦化製程(例如，機械研磨、CMP等)、回蝕製程、其組合等。減薄製程可以暴露與正面內連線結構120相對的第一磊晶材料91的表面。此外，基板50的一部分可以 在減薄製程之後保留在閘極結構(例如，閘極電極102和閘極介電層100)和奈米結構55之上。如圖23A至圖23C所示，在減薄製程之後，基板50、第一磊晶材料91、STI區域68和鰭66的背側表面可以彼此齊平。
在圖24A至圖24C中，鰭66和基板50的剩餘部分被移除，且是用第二介電層125取代。鰭66和基板50可以使用合適的蝕刻製程，如等向性蝕刻製程(例如，濕式蝕刻製程)、非等向性蝕刻製程(例如，乾式蝕刻製程)等製程來進行蝕刻。蝕刻製程可以是對鰭66和基板50的材料有選擇性的製程(例如，以比STI區域68、閘極介電層100、磊晶源極/汲極區92和第一磊晶材料91的材料更快的速率蝕刻掉鰭66和基板50的材料)。在蝕刻鰭66和基板50之後，可以暴露出STI區域68、閘極介電層100、磊晶源極/汲極區92和第一磊晶材料91的表面。
接著，第二介電層125是沉積在通過移除鰭66和基板50而形成的凹槽中的電晶體結構109的背面上。第二介電層125可以沉積在STI區域68、閘極介電層100和磊晶源極/汲極區92上。第二介電層125可以物理性接觸STI區域68、閘極介電層100、磊晶源極/汲極區92和第一磊晶材料91的表面。第二介電層125基本上類似於上面參考圖18A至18C所描述的第二ILD 106。舉例來說，第二介電層125可以由與第二ILD 106類似的材料形成並且使用與第二ILD 106類似的製程。如圖24A至圖24C所示，可以使用CMP製程等來移除第二介電層125的材料，以使第二介 電層125的頂表面與STI區域68和第一磊晶材料91的頂表面齊平。需注意的是，在本文的討論中，術語“類似材料”(或“類似製程”))用於表示相同或相似的材料(或製程)。
在圖25A至圖25C中，是將第一磊晶材料91移除以形成第五凹部128，並且在第五凹部128中形成第二矽化物區域129。可以透過適當的蝕刻過程來移除第一磊晶材料91，此蝕刻製程可以是等向性蝕刻製程，如濕式蝕刻製程。所述蝕刻製程可以對第一磊晶材料91的材料具有高蝕刻選擇性。如此一來，可以在不顯著移除第二介電層125、STI區域68或磊晶源極/汲極區92的材料的情況下移除第一磊晶材料91。第五凹部128可以暴露出STI區域68的側壁、磊晶源極/汲極區92的背側表面、以及第二介電層125的側壁。
然後，可以在磊晶源極/汲極區92的背面上的第五凹部128中形成第二矽化物區域129。第二矽化物區域129可以類似於上述參考圖19A至圖19C所描述的第一矽化物區域110。舉例來說，第二矽化物區域129可以由與第一矽化物區域110類似的材料並使用類似的製程來形成。
在圖26A至圖26C中，背面通孔130是形成在第五凹部128中。背面通孔130可以延伸穿過第二介電層125和STI區域68，並且可以通過第二矽化物區域129電性耦合到磊晶源極/汲極區92。背面通孔130可以類似於上述參考圖20A至圖20C所描述的源極/汲極接觸112。舉例來說，背面通孔130可以由與源極/汲 極接觸112類似的材料並使用類似的製程來形成。
接下來，在圖27A至圖36C中，是形成具有嵌入式金屬絕緣金屬(metal-insulator-metal；MIM)電容器147(也可以稱為去耦電容器147)的背面內連線結構136。在一些實施例中，背面內連線結構136用於為所形成的半導體裝置分配電源，並且可以稱為背面電源遞送網路(power distribution network；PDN)。除了分配電源之外，所揭露的背面內連線結構136還包括整合式MIM電容器，並且實現了約100fF/μm2或更高的電容密度。所述整合式MIM電容器可用於形成電源電路和/或穩定PDN中的參考電壓，從而實現所形成的裝置的改進性能。
在圖27A至圖27D中，導線134和第三介電層132是形成在第二介電層125、STI區域68和背面通孔130上方。所述第三介電層132可以與第二介電層125類似。舉例來說，第三介電層132可以由與第二介電層125類似的材料並使用類似的製程來形成。
導線134是形成在第三介電層132中。導線134的形成可以包括例如使用微影和蝕刻製程的組合在第三介電層132中圖案化凹槽。第三介電層132中的凹槽的圖案可以對應於導線134的圖案。接著是透過在凹槽中沉積導電材料來形成導線134。在一些實施例中，導線134包括金屬層，其可以是單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，導線134包括銅、鋁、鈷、鎢、鈦、鉭、釕等。在用導電材料填充凹槽之前， 可以沉積選擇性的擴散阻擋層和/或選擇性的黏合層。用於阻擋層/黏合層的合適材料包括鈦、氮化鈦、鉭、氮化鉭等。導線134可以使用例如CVD、ALD、PVD、電鍍等方式形成。導線134通過背面通孔130和第二矽化物區域129物理性且電性耦合至磊晶源極/汲極區92。可以執行平坦化製程(例如，CMP、研磨、回蝕等)來移除形成在第三介電層132之上的導線134的多餘部分。
在一些實施例中，導線134是電源軌，其是將磊晶源極/汲極區92電性連接至參考電壓、電源電壓等的導線。將電源軌放置在所得半導體晶粒的背面而不是在半導體晶粒的正面上，可以實現優點。舉例來說，可以增加奈米FET的閘極密度和/或正面內連線結構120的內連線密度。此外，半導體晶粒的背面可以容納更寬的電源軌，從而降低電阻並提高向奈米FET的電力傳輸效率。例如，導線134的寬度可以是正面內連線結構120的第一層導線(例如，第一導電特徵122)的寬度的至少兩倍。
圖27D顯示了一個實施例，其中與背面通孔130電性耦合的磊晶源極/汲極區92具有比不與背面通孔130電性耦合的磊晶源極/汲極區92更大的高度。可以透過控制第一凹部86和第二凹部87的深度和/或控制第一磊晶材料91的厚度來選擇源極/汲極區92的高度。形成使不電性耦合到背面通孔130的磊晶源極/汲極區92的高度小於電性耦合至背面通孔130的磊晶源極/汲極區92的高度，將導致不電性耦合至背面通孔130的磊晶源極/汲極區92與導線134間隔開比第二介電層125的厚度更大的距離。這提 供了未電性耦合到背面通孔130的磊晶源極/汲極區92與導線134的更好隔離，並且改善了裝置性能。
在圖28至圖36C中，背面內連線結構136的剩餘部分形成在第三介電層132和導線134上方。所述背面內連線結構136可以稱為背面內連線結構，因為其是形成在電晶體結構109的背面上(例如，電晶體結構109的與其上形成有主動元件的電晶體結構109的一側相對的另一側)。背面內連線結構136(參考如圖35A)可以包括第三介電層132和導線134。背面內連線結構136還可以包括導線140A-140C(統稱為導線140)和導電通孔139A-139C(統稱為導電通孔139)形成在第四介電層138A-138F(統稱為第四介電層138)中。另外，背面內連線結構136還可以包括形成在背面內連線結構136的相鄰介電層之間的蝕刻停止層141A-141F(統稱為蝕刻停止層141)。導電通孔139(可以稱為通孔139)可以延伸穿過相應的第四介電層138和相應的蝕刻停止層141，以提供多層導線140之間的垂直連接。
電源電壓VDD(其可以是正電源電壓)和電源電壓VSS(其可以是電接地或負電源電壓)可以透過導線140進行佈線，且MIM電容器147(例如，去耦電容器)可以形成在背面互連結構136中。MIM電容器147可以形成在任何的第四介電層138中。此外，MIM電容器147可以是形成在第三介電層132中。在一些實施例中，在具有通孔139的第三介電層132或第四介電層138中形成MIM電容器147的製程可以比在具有導線140的第四介電層138中形 成MIM電容器147的製程更複雜，因此，MIM電容器147僅是形成在具有導線140的第四介電層138中。這些和其他變型完全旨在包括在本公開的範圍內。
在一些實施例中，第四介電層138是由低k介電材料或超低k(ELK)介電材料所形成。低k或超低k介電材料的範例包括氟摻雜氧化矽、碳摻雜氧化矽(CDO)、多孔氧化矽等。可以使用適當的製程來沉積第四介電層138，例如使用CVD、ALD、PVD、PECVD等。使用低k或超低k介電材料可以有利地減少所形成的裝置的寄生電容，從而減少RC延遲並提高裝置性能。如下文所將討論的，在形成MIM電容器147的區域中，部分低k或超低k介電材料將被高k介電材料所取代，因為高k介電材料增加了所形成的MIM電容器147的電容密度。透過在具有MIM電容器147的第四介電層138中使用低k(或超低k)介電材料和高k介電材料這兩者，可以實現在減少的RC延遲和更高的電容密度之間取得平衡。
為了避免混淆，並顯示出背面內連線結構136的細節，圖28至圖35B示出了背面內連線結構136，而沒有示出半導體裝置的其他部分(例如，圖27A至圖27D中第三介電層132下方的部分)。
接著將參考圖28和29。在圖28中，是在第三介電層132上連續形成蝕刻停止層141A和第四介電層138A。通孔139A是形成為延伸穿過第四介電層138A和蝕刻停止層141A，並且被形 成為電性耦合到相應的導線134。接著，在圖29中，是在第四介電層138A上連續地形成蝕刻停止層141B和第四介電層138B，並在第四介電層138B中形成導線140A。至少一些導線140A將延伸穿過第四介電層138B和蝕刻停止層141B，並電性耦合到相應的通孔139A。一些導線140A可以不耦合至下方的通孔139A，並且可以用於在第四介電層138B中提供電性訊號的佈線。
蝕刻停止層141(例如，141A或141B)可以由合適的材料，如氮化矽、氮氧化矽、碳化矽等所形成，並使用合適的方法，如CVD、PECVD、ALD等來形成。是使用低k或超低k介電材料在相應的蝕刻停止層141上形成第四介電層138(例如，138A或138B)。
導電通孔139和導線140可以使用任何可接受的製程形成，例如鑲嵌製程、雙鑲嵌製程等。在一些實施例中，可以使用鑲嵌製程來形成導電過孔139(或導線140)，其中是利用微影和蝕刻技術的組合來圖案化相應的第四介電層138和相應的蝕刻停止層141以形成溝槽，所述溝槽對應於導電通孔139(或導線140)的期望圖案。可以沉積選擇性的擴散阻擋層和/或選擇性的黏合層，然後可以用導電材料填充溝槽。用於阻擋層的合適材料包括鈦、氮化鈦、鉭、氮化鉭、其組合等，並且用於導電材料的合適材料包括銅、銀、金、鎢、鋁、其組合等。在一個實施例中，可以透過沉積銅或銅合金的晶種層並透過電鍍填充溝槽來形成導電通孔139(或導線140)。化學機械平坦化(CMP)製程等可用於從相應的第四 介電層138的表面移除多餘的導電材料，並且平坦化第四介電層138和導電通孔139(或導線140)的表面以利後續處理。
接著，在圖30中，例如是透過如非等向性蝕刻製程的合適蝕刻製程，來移除第四介電層138B的區域142中的第四介電層138B的部分。蝕刻罩幕(未示出)可以用於覆蓋第四介電層138B在區域142以外的區域，並暴露出第四介電層138B位在區域142中的區域。第四介電層138B中被蝕刻罩幕所暴露的部分會被刪除。如圖30所示，在移除第四介電層138B的部分之後，是在第四介電層138的區域142中形成開口149。所述開口149暴露出在第四介電層138B的區域142中的一些導線140A的上表面和側壁。在圖30的範例中，由於用於移除第四介電層138B的蝕刻製程對於第四介電層138B的材料是具有選擇性的(例如，具有較高的蝕刻速率)，因此，蝕刻停止層141B是暴露在開口149的底部。
接著，在圖31中，是在圖30中的結構上方(例如，共形地)形成阻擋材料143。所述阻擋材料143可以是氮化鉭、氮化鈦、鉭、鈦等，並且可以通過適當的形成方法，如CVD、PVD、PECVD、ALD等來形成。如圖31所示，阻擋材料143是沿著區域142中的導線140A的側壁和上表面以及沿著第四介電層138B的上表面延伸。
接著，在圖32中，透過例如非等向性蝕刻的製程來蝕刻阻擋材料143。在一些實施例中，非等向性蝕刻製程是從第四介電層138B的上表面和開口149的底部移除阻擋材料143的部分。在 一些實施例中，非等向性蝕刻製程也會移除位在開口149的底部的蝕刻停止層141B的部分。沿著區域142中的導線140A的側壁延伸或是沿著由開口149暴露出的第四介電層138B的側壁延伸的阻擋材料143的剩餘部分會形成阻擋層143。在圖32的範例中，由於導線140A具有傾斜的側壁(例如，具有梯形剖面)，並且由於非等向性蝕刻製程的非等向性，阻擋材料143(和蝕刻停止層141B)的一些水平部分在開口149的底部及鄰近導線140A處，在非等向性蝕刻製程之後會被保留下來。如此一來，沿著導線140A的側壁的阻擋層143具有L形的剖面。
接下來，在圖33中，是形成高k介電材料145以填充開口149。高k介電材料145可以具有大於約7.0的k值(例如，在約7.0和約40之間)，並且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。在一些實施例中，高k介電材料145是ZrO2、Al2O3、HFO2、Ta2O5或TiO2。可以使用如CVD、PECVD、ALD等合適的形成方法來形成高k介電材料145。
接下來，在圖34A中，是執行如CMP的平坦化製程，以從第四介電層138B的上表面移除高k介電材料145的多餘部分，並實現第四介電層138B、阻擋層143和高k介電材料145的齊平表面。在平坦化製程之後，是在相鄰導線140A之間的第四介電層138B的區域142中形成多個MIM電容器147。MIM電容器147的每一者包括沿著第一導線140A的第一側壁的第一阻擋層143(標記為143A)、沿著與第一導線140A相鄰的第二導線140A的 第二側壁的第二阻擋層143(標示為143B)、以及位於第一阻擋層143A與第二阻擋層143B之間的高k介電材料145。所述高k介電材料145完全填充第一阻擋層143A和第二阻擋層143B之間的空間(例如，從第一阻擋層143A連續的延伸到第二阻擋層143B)。在圖34A所示的範例中，高k介電材料145包括延伸穿過蝕刻停止層141B至第四介電層138A的向下突出部分。作為範例，被計算為導線140的高度與導線140A的寬度之間的比率的導線140A的縱橫比(aspect ratio)可以為約2或約4。高k介電材料145的縱橫比例如可以為大於10。
圖34B示出了導線140A、導線140A周圍的阻擋層143以及相鄰導線140A之間的高k介電材料145的俯視圖。需注意的是，為了簡單和清楚起見，並未繪示所有的特徵。在圖34B的範例中，阻擋層143是沿著每條導線140A的所有四個側壁延伸(例如，將其覆蓋)。沿著兩條相鄰導線140A的兩個相對側壁的阻擋層143和位於其間的高k介電材料145是形成MIM電容器147。阻擋層143(例如，143A和143B)用作為電容器的電極，並且高k介電材料145用作為電容器的電極之間的介電介質。在所示的實施例中，MIM電容器147是耦合在兩個相鄰導線140A之間。在一些實施例中，相鄰導線140用於以交替順序將電源電壓VDD(例如，正電源電壓)和VSS(例如，電接地)佈線。MIM電容器147可以用作為去耦電容器以穩定導線140A上的電壓。如此一來，在導線140A上會觀察到較少的電壓干擾(也稱為電源電壓雜訊)， 並且由於較少的電源電壓雜訊而提高了所形成的裝置的性能。
接著，在圖35A中，是在第四介電層138B的上方形成蝕刻停止層141的附加層(例如，141C、141D、141E和141F)以及第四介電層138的附加層(例如，138C、138D、138E和138F)。通孔139的附加層(例如，139B和139C)和導線140的附加層(例如，140B和140C)如圖35A所示的，是形成在第四介電層138的交替層面中。蝕刻停止層141、第四介電層138、通孔139和導線140的材料和形成方法與上述提到的相同或相似，因此於此不再贅述。
接著，是在背面內連線結構136上方形成蝕刻停止層141G、鈍化層144、凸塊下金屬(UBM)結構146和外部連接器148。蝕刻停止層141G可以使用與蝕刻停止層141F相同或相似的材料來形成。鈍化層144可以包括如PBO、聚醯亞胺、BCB等的聚合物。又或是，鈍化層144可以包括無機介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽等。鈍化層144可以透過例如CVD、PVD、ALD等方式來沉積。
所述UBM結構146形成為穿過鈍化層144和蝕刻停止層141G以到達背面內連線結構136中的導線140，並且，外部連接器148是形成在UBM結構146上。UBM結構146可以包括一個或多層的銅、鎳、金等層面，其是透過電鍍製程等方式形成。外部連接器148(例如，焊球、銅柱、頂部具有焊料材料的銅柱)是形成在UBM結構146上。外部連接器148的形成可以包括將焊球 放置在UBM結構146的暴露部分上以及對焊球進行回流焊接。在一些實施例中，外部連接器148的形成包括執行鍍覆步驟以在最頂部的導線140C上方形成焊料區域，然後對焊料區域進行回流焊接。UBM結構146和外部連接器148可用於提供到其他電子元件，如其他裝置晶粒、重分佈結構、印刷電路板(PCB)、主機板等的輸入/輸出的連接。UBM結構146和外部連接器148也可以稱為背面輸入/輸出焊盤，其可以向上述奈米FET提供訊號、電源電壓和/或接地連接。
圖35A顯示了背面內連線結構136中的三層導電通孔139、三層導線140和六層的第四介電層138。然而，應理解的是，背面內連線結構136可以包括有任意數量的導電通孔139和導線140設置在任意數量的第四介電層138中。背面內連線結構136可以電性連接到導線134(例如，電源軌)以在奈米FET的背面上提供電路(例如，電源電路)。此外，雖然MIM電容器147被顯示為形成在第四介電層138的其中之一(例如，138B)中，但是MIM電容器147也可以是如上所述的，形成在第四介電層138中的任何一層中。
回想在每一個通孔139以及導線140和134的形成製程中，可以在導電材料(例如，銅)填充介電層(例如，138或132)中的溝槽之前，形成選擇性的阻擋層。此選擇性的阻擋層(如果有形成的話)未在圖35A中明確示出。因此，圖35A可以顯示選擇性阻擋層沒有形成在通孔139以及導線140和134中的一個實施 例。然而，對於形成MIM電容器147的區域(例如，142)中的導線140A，阻擋層143是如圖35A所示的，沿著這些區域中的該些導線140的側壁形成。
圖35A還可以示出另一個實施例，其中為所有通孔139以及導線140和134都形成有選擇性的阻擋層。儘管圖35A中沒有明確示出該選擇性的阻擋層，但是所屬領域技術人員將容易理解，選擇性阻擋層可以具有與圖35B所示的選擇性阻擋層151相同或相似的形狀。另外，對於形成MIM電容器147的區域(例如，142)中的導線140A，阻擋層143也是如圖35A所示的，沿著那些導線140的側壁形成。換句話說，對於形成MIM電容器147的區域(例如，142)中的導線140A，是沿著其側壁形成雙層阻擋層(例如，151和143)，並且是沿著其底部形成單層阻擋層(例如，151)。相反的，在區域(例如，142)外部的導線140具有沿著其側壁和底部形成的單層阻擋層(例如，151)。
圖35B顯示了一個實施例，其中為背面內連線結構136中的所有通孔139以及導線140和134都形成有選擇性阻擋層151(例如，TiN、TaN、Ti、Ta)，但除了形成MIM電容器147的區域142的導線140A之外。在一些實施例中，在圖29的處理步驟期間，在第四介電層138B中形成用於導線140A的選擇性阻擋層151之前，是形成圖案化罩幕(例如，圖案化光阻)以覆蓋在第四介電層138B的區域142的溝槽(例如，在隨後形成的導線140A的位置處)，使得僅針對區域142之外的導線140形成選擇性阻擋 層151。隨後是移除圖案化罩幕層，並在溝槽中形成導電材料以形成導線140A。作為選擇性阻擋層151的上述形成製程的結果，區域142之外的導線140A具有沿其側壁和底部形成的選擇性阻擋層151，而區域142之中的導線140具有沿著其側壁形成的阻擋層143。需注意的是，區域142中的導線140的底部沒有阻擋層151和143。在一些實施例中，阻擋層(例如，151、143)的材料(例如，TiN、TaN)的電阻是高於導線140C的導電材料(例如，Cu)。圖35B所示的範例是沿著區域142中的導線140A的側壁形成單層阻擋層143，從而避免了沿著區域142中的導線140A的側壁形成雙層阻擋層，這可以降低PDN的整體電阻和MIM電容器147的功耗。
在用於電源電壓VSS和VDD的佈線的導線140之間的背面內連線結構136中包含去耦電容器147其穩定了電源電壓VSS和VDD，並導致改進的裝置性能。在背面內連線結構136中對電源電壓VSS和VDD佈線並且在背面內連線結構136中提供去耦電容器147允許在更小的面積中形成電晶體結構109，這允許在給定的面積中形成更多的裝置。在去耦電容器147中使用具有高k值(例如，大於約7.0的k值)的高k介電材料145增加了去耦電容器147所可以保持的電荷量，同時允許去耦電容器147的尺寸被最小化。
圖36A-36C顯示了在形成背面內連線結構136、鈍化層144、UBM結構146和外部連接器148之後的奈米FET裝置180 的剖面圖。為了簡單起見，圖36A-36C中的MIM電容器147以簡化版本而表示為包括兩個阻擋層和其之間的高k介電材料，並應理解，MIM電容器的細節為如圖35A、35B或43中所示。在一些實施例中，多個(例如，相同的)奈米FET裝置180是形成在載體基板150上，並且接著是執行切割製程以將多個奈米FET裝置分割成單獨的(例如，分離的)奈米FET裝置。為了方便討論，設置在正面內連線結構120和背面內連線結構136之間的奈米FET裝置180的部分被稱為裝置層160。
圖37-43顯示了另一個用於形成背面內連線結構136的實施例。為了避免混淆並顯示背面內連線結構136的細節，圖37-43示出了背面內連線結構136，而不顯示出半導體裝置的其他部分(例如，圖27A-27D中第三介電層132下方的部分)。
在圖37中，蝕刻停止層141A/141B和第四介電層138A/138B是形成在第三介電層132上。通孔139A是形成在第四介電層138A中，且導線140A是形成在第四介電層138B中。製程步驟是與圖29相同或相似，因此，此處將不再進行贅述。值得注意的是，在圖37-43的實施例中，通孔139以及導線140和134中的每一者為形成有選擇性阻擋層151。相鄰導線140之間的節距D1具有例如80nm的數值。
接著，在圖38中，是移除第四介電層138B的區域142中的第四介電層138B的部分以形成開口149。開口149中的導線140A的側壁是被暴露出來。可以使用罩幕層來執行合適的蝕刻製 程，例如非等向性蝕刻製程，以移除第四介電層138B的部分。
接著，在圖39中，高k介電材料145是形成(例如，共形地)在開口149中以及第四介電層138B的上表面上方。高k介電材料145加襯導線140A的暴露側壁和上表面。
接著，在圖40中，是執行非等向性蝕刻製程以從第四介電層138B的上表面和開口149的底部移除高k介電材料145的部分。在一些實施例中，非等向性蝕刻製程也從開口149的底部移除蝕刻停止層141B的部分。高k介電材料145的剩餘部分加襯(例如，覆蓋)由開口149暴露出的導線140的側壁。由於非等向性蝕刻製程的非等向性，在高k介電材料145的剩餘部分下方的蝕刻停止層141B的部分也會被保留在裝置中。
接著，在圖41中，是在第四介電層138B的上表面上形成(例如，共形地)阻擋材料151’，並且使阻擋材料151’加襯開口149的側壁和底部。在一些實施例中，阻擋材料151’是與用於形成選擇性阻擋層151的材料相同的材料，例如氮化鈦、氮化鉭、鈦、鉭等。接著，是在阻擋材料151’上的開口149中形成導電材料153。導電材料153可以是與用於形成導線140相同的材料，例如銅、鋁、鈷、鎢、鈦、鉭、釕等，並且可以使用例如CVD、ALD、PVD、電鍍等方式形成。
接著，在圖42中，是執行如CMP的平坦化製程以從第四介電層138B的上表面移除阻擋材料151’的多餘部分和導電材料153的多餘部分。開口149中的導電材料153的剩餘部分和阻 擋材料151’的剩餘部分形成新的導線140A。阻擋材料151’的剩餘部分稱為新形成的導線140A的阻擋層151。在平坦化製程之後，是在第四介電層138B、導線140A、阻擋層151和高k介電材料145之間實現齊平的上表面。
如圖42所示，由於新形成的導線140A是形成在區域142中的現有導線140A之間，因此區域142中的導線140A之間的節距D2是圖37中的節距D1的一半。值得注意的是，區域142之外的相鄰導線140A之間的節距，或區域142邊界處的導線140與區域142之外的相鄰導線140之間的節距仍然具有與節距D1相同的數值。
在圖42中，多個MIM電容器147是形成在區域142中。每一個MIM電容器147包括沿著第一導線140A的第一側壁的阻擋層151(標記為151A)的部分、沿著與第一導線140A相鄰的第二導線140A的第二側壁的阻擋層151(標記為151B)的部分，以及設置在其之間的高k介電材料145的部分。由於區域142中的相鄰導線140A之間的節距D2較小，因此與圖28-35B的實施例相比，其電容密度可以增加(例如，加倍)。作為範例，導線140A的縱橫比可以為大約2或大約4。高k介電材料145的縱橫比可以例如為大於10。
接著，在圖43中，是在第四介電層138B的上方形成蝕刻停止層141的附加層(例如，141C、141D、141E和141F)以及第四介電層138的附加層(例如，138C、138D、138E和138F)。 通孔139的附加層(例如，139B和139C)和導線140的附加層(例如，140B和140C)如圖43所示的，是形成在第四介電層138的交替層面中。接著，蝕刻停止層141G、鈍化層144、凸塊下金屬(UBM)結構146和外部連接器148是形成在背面內連線結構136上方。
圖44和圖45示出了實施例中處於製造的各個階段的半導體封裝200的剖面圖。為了簡單起見，圖44和圖45中使用了奈米FET裝置180的簡化剖面圖，其中省略了正面內連線結構120、裝置層160和背面內連線結構136的細節。因此，奈米FET裝置180的正面內連線結構120、裝置層160和背面內連線結構136被簡單地示出為矩形框。
在圖44中，奈米FET裝置180(參考如圖36A-36C)是附接至中介層170。中介層170包括基板171(例如，玻璃基板、陶瓷基板、聚合物基板等)、在基板171的第一側上的重分佈結構(RDS)173、在基板171的第二側上的外部連接器175、以及基板171中的導電路徑172(例如，基板通孔(TSVs))，其將RDS 173與外部連接器175電性耦合。RDS 173包括多個介電層和形成在多個介電層中的導電特徵(例如，通孔和導線)。在一個實施例中，奈米FET裝置180的外部連接器148是耦合到(例如，接合至)RDS 173的上表面處的導電焊盤。
接著，在圖45中，中介層170的外部連接器175被接合至基板177的上表面上的導電焊盤。基板177可以例如是印刷電 路板(PCB)。是使用熱界面材料(TIM)181將蓋體183接合到載體基板150。散熱器185是連接到蓋體183的上表面，用於耗散奈米FET裝置180在操作期間產生的熱量。在一些實施例中，用於形成MIM電容器147的高k介電材料有利地增加從背面內連線結構136向散熱器185的熱傳遞效率。
實施例可以實現優點。舉例來說，在背面內連線結構136中包含MIM電容器147穩定了電源電壓VDD和電源電壓VSS，這提高了裝置性能。所述MIM電容器147更接近所形成的奈米FET並且對於電極(例如，阻擋層)具有更好的電阻。此外，包括MIM電容器147、電源電壓VDD和/或電源電壓VSS在背面內連線結構136中，將允許在更小的面積中形成更多的裝置，從而增加裝置整合密度。在MIM電容器147中使用高k介電材料145將允許形成更小的MIM電容器147，同時增加MIM電容器147所可以保持的電荷量。高k介電材料145也提高了散熱效率。用於形成嵌入式MIM電容器的傳統方法需要額外的處理步驟，其會增加生產成本並且可能導致晶片邊緣處的應力和裝置的故障，本文所公開的方法可以輕鬆地整合到現有的BEOL製程中，而不會對晶片完整性產生負面影響。
圖46示出了根據一些實施例的形成半導體裝置的方法1000的流程圖。應理解的是，圖46所示的實施例方法僅是許多可能的實施例方法的範例。本領域普通技術人員將認識到許多變化、替代和修改。舉例來說，可以新增、移除、替換、重新安排或重複 如圖46所示的各種步驟。
參考圖46，在框1010處，形成包含奈米結構和圍繞奈米結構的閘極結構的裝置層。在框1020處，在裝置圖層的正面上形成第一內連線結構。在框1030處，在與裝置層的正面相對的裝置層的背面上形成第二內連線結構，包括：使用第一介電材料沿著裝置層的背面形成介電層；以及在介電層中形成第一導電特徵和第二導電特徵；通過移除設置在第一導電特徵和第二導電特徵之間的介電層的部分，來在介電層中形成開口；分別沿著第一導電特徵的面向第二導電特徵的第一側壁和沿著第二導電特徵的面向第一導電特徵的第二側壁形成第一阻擋層和第二阻擋層；以及在第一阻擋層與第二阻擋層之間的開口中形成與第一介電材料不同的第二介電材料。
根據實施例，一種形成半導體裝置的方法包括：形成包括有奈米結構和圍繞奈米結構的閘極結構的裝置層；以及在裝置層的正面形成第一內連線結構；在與裝置層的正面相對的裝置層的背面上形成第二內連線結構，包括：使用第一介電材料沿著裝置層的背面形成介電層；在介電層中形成第一導電特徵和第二導電特徵；通過移除設置在第一導電特徵和第二導電特徵之間的介電層的部分，來在介電層中形成開口；分別沿著第一導電特徵的面向第二導電特徵的第一側壁和沿著第二導電特徵的面向第一導電特徵的第二側壁形成第一阻擋層和第二阻擋層；以及在第一阻擋層與第二阻擋層之間的開口中形成與第一介電材料不同的第二介電材 料。在實施例中，第一介電材料的第一介電常數低於第二介電材料的第二介電常數。在實施例中，第一介電質材料是低K介電材料，且第二介電質材料是高K介電材料。在一個實施例中，形成開口是在形成第一阻擋層和第二阻擋層之前進行的，其中在移除介電層的部分以形成開口之後，開口會暴露出第一導電特徵的第一側壁並暴露出第二導電特徵的第二導電特徵。在一個實施例中，形成第一阻擋層和第二阻擋層包括：用阻擋材料加襯開口的側壁和底部；以及在加襯之後，從開口的底部移除阻擋材料，其中沿著第一導電特徵的第一側壁的阻擋材料的第一剩餘部分形成第一阻擋層，並且沿著第二導電特徵的第二側壁的阻擋材料的第二剩餘部分形成第二阻擋層。在實施例中，移除阻擋材料包括執行非等向性蝕刻製程以從開口的底部移除阻擋材料。在一個實施例中，形成第二介電材料包括，在形成第一阻擋層和第二阻擋層之後，用第二介電材料填充開口，其中進行填充後，第二介電材料會從第一阻擋層連續延伸至第二阻擋層。在一個實施例中，形成開口是在形成第一阻擋層與第二阻擋層之後執行的，其中在移除介電層的部分以形成開口之後，開口暴露出沿著第一阻擋層的第一側壁設置的第一阻擋層，並且暴露出沿著第二導電特徵的第二側壁設置的第二阻擋層。在實施例中，形成第二介電材料包括：用第二介電材料加襯開口的側壁和底部，其中第二介電材料的第一部分沿著第一阻擋層延伸，第二介電材料的第二部分延伸沿著第二阻擋層延伸，且第二介電材料的第三部分沿著開口的底部延伸；以及在用第二介電材料加 襯開口的側壁和底部之後，從開口的底部移除第二介電材料的第三部分。在實施例中，在移除第二介電材料的第三部分之後，所述方法更包括：用阻擋材料加襯開口的側壁和底部；以及在用阻擋材料加襯開口的側壁和底部之後，用導電材料填充開口。在實施例中，在填充開口之後所述方法更包括：從遠離裝置層的介電層的第一表面移除阻擋材料，其中在移除阻擋材料之後，開口中的導電材料的剩餘部分形成第三導電特徵，其中阻擋材料的剩餘部分沿著第三導電特徵的側壁和第三導電特徵的底部延伸。
根據實施例，一種形成半導體裝置的方法包括：形成包括有奈米結構和圍繞奈米結構的閘極結構的裝置層；在裝置層的第一側形成第一內連線結構；以及在與裝置層的第一側相對的裝置層的第二側上形成第二內連線結構，包括：使用第一介電材料沿著裝置層的第二側形成介電層；在介電層中形成被第一阻擋層包圍的第一導電特徵；在介電層中形成被第二阻擋層包圍的第二導電特徵；移除設置在第一導電特徵和第二導電特徵之間的介電層的部分，以在介電層中形成開口，該開口暴露出第一阻擋層的第一側壁和第二阻擋層的第二側壁；沿著第一阻擋層的第一側壁和沿著第二阻擋層的第二側壁形成與第一介電材料不同的第二介電材料；在形成第二介電材料之後，在開口的側壁和底部加襯第三阻擋層；形成第三阻擋層後，用導電材料填滿開口。在實施例中，第一介電材料具有比第二介電材料低的介電常數。在實施例中，第一介電材料是低K介電材料，且第二介電材料是高K介電材料。在實施例 中，第一阻擋層、第二阻擋層和第三阻擋層由相同的材料所形成。在實施例中，第一導電特徵和第二導電特徵為導線。在實施例中，第一導電特徵和第二導電特徵為通孔。
根據實施例，一種半導體裝置包括：裝置層，其包括奈米結構和圍繞奈米結構的閘極結構；第一內連線結構，位於裝置層的第一側；第二內連線結構，位於與裝置層的第一側相對的裝置層的第二側上，包括：沿著裝置層的第二側的介電層，其中介電層包括第一介電材料；嵌入於介電層中的第一導電特徵和第二導電特徵；位於介電層中的金屬絕緣體金屬(MIM)電容器，包括：第一阻擋層，沿著第一導電特徵的面向第二導電特徵的第一側壁設置；第二阻擋層，沿著第二導電特徵的面向第一導電特徵的第二側壁設置；第二介電材料，位於第一阻擋層與第二阻擋層之間的介電層中，其中第二介電材料不同於第一介電材料。在實施例中，第二介電材料具有比第一介電材料更高的介電常數。在實施例中，第二介電材料從第一阻擋層連續的延伸至第二阻擋層。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員應理解，他們可以輕鬆地使用本公開作為設計或修改其他製程和結構的基礎，以實現與這裡介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員也應該認識到，這樣的等同構造並不脫離本揭露的精神和範圍，並且他們可以在不脫離本揭露的精神和範圍的情況下做出各種變化、替換和變更。
132:第三介電層
134、140A、140B、140C:導線
136:背面內連線結構
138A、138B、138C、138D、138E、138F:第四介電層
139A、139B、139C:通孔
141A、141B、141C、141D、141E、141F、141G:蝕刻停止層
143:阻擋層
144:鈍化層
145:高k介電材料
146:UBM結構
147:MIM電容器
148:外部連接器

Claims (10)

  1. 一種形成半導體裝置的方法，所述方法包括：形成包括有奈米結構和圍繞所述奈米結構的閘極結構的裝置層；在所述裝置層的正面形成第一內連線結構；以及在與所述裝置層的所述正面相對的所述裝置層的背面上形成第二內連線結構，包括：使用第一介電材料沿著所述裝置層的所述背面形成介電層；在所述介電層中形成第一導電特徵和第二導電特徵；通過移除設置在所述第一導電特徵和所述第二導電特徵之間的所述介電層的部分來在所述介電層中形成開口；分別沿著所述第一導電特徵的面向所述第二導電特徵的第一側壁和沿著所述第二導電特徵的面向所述第一導電特徵的第二側壁形成第一阻擋層和第二阻擋層；以及在所述第一阻擋層與所述第二阻擋層之間的所述開口形成與所述第一介電材料不同的第二介電材料。
  2. 如請求項1所述的方法，其中所述第一介電材料的第一介電常數低於所述第二介電材料的第二介電常數。
  3. 如請求項2所述的方法，其中所述第一介電材料為低K介電材料，所述第二介電材料為高K介電材料。
  4. 如請求項1所述的方法，其中形成所述開口是在形成所述第一阻擋層和所述第二阻擋層之前進行的，其中在移除所述介電層的所述部分以形成所述開口之後，所述開口會暴露出所述第一導電特徵的所述第一側壁，並暴露出所述第二導電特徵的所述第二側壁。
  5. 如請求項4所述的方法，其中，形成所述第一阻擋層和所述第二阻擋層包括：用阻擋材料加襯所述開口的側壁和底部；以及在所述加襯之後，從所述開口的所述底部移除所述阻擋材料，其中沿著所述第一導電特徵的所述第一側壁的所述阻擋材料的第一個剩餘部分形成所述第一阻擋層，並且沿著所述第二導電特徵的所述第二側壁的所述阻擋材料的第二剩餘部分形成所述第二阻擋層。
  6. 如請求項1所述的方法，其中，形成所述開口是在形成所述第一阻擋層和所述第二阻擋層之後執行的，其中在移除所述介電層的所述部分以形成所述開口之後，所述開口暴露出沿著所述第一導電特徵的所述第一側壁設置的所述第一阻擋層，並且暴露出沿著所述第二導電特徵的所述第二側壁設置的所述第二阻擋層。
  7. 一種形成半導體裝置的方法，所述方法包括：形成包括有奈米結構和圍繞所述奈米結構的閘極結構的裝置層； 在所述裝置層的第一側形成第一內連線結構；以及在與所述裝置層的所述第一側相對的所述裝置層的第二側上形成第二內連線結構，包括：使用第一介電材料沿著所述裝置層的所述第二側形成介電層；在所述介電層中形成被第一阻擋層包圍的第一導電特徵；在所述介電層中形成被第二阻擋層包圍的第二導電特徵；移除設置在所述第一導電特徵和所述第二導電特徵之間的所述介電層的部分，以在所述介電層中形成開口，所述開口暴露出所述第一阻擋層的第一側壁和所述第二阻擋層的第二側壁；沿著所述第一阻擋層的所述第一側壁和沿著所述第二阻擋層的所述第二側壁形成與所述第一介電材料不同的第二介電材料；在形成所述第二介電材料之後，在所述開口的側壁和底部加襯第三阻擋層；以及在形成所述第三阻擋層之後，用導電材料填充所述開口。
  8. 如請求項7所述的方法，其中所述第一介電材料具有比所述第二介電材料低的介電常數。
  9. 如請求項7所述的方法，其中所述第一阻擋層、所述第二阻擋層和所述第三阻擋層由相同的材料所形成。
  10. 一種半導體裝置，包括：裝置層，包括有奈米結構和圍繞所述奈米結構的閘極結構；第一內連線結構，位於所述裝置層的第一側；以及第二內連線結構，位於與所述裝置層的所述第一側相對的所述裝置層的第二側上，包括：沿著所述裝置層的第二側的介電層，其中所述介電層包括第一介電材料；嵌入於所述介電層中的第一導電特徵和第二導電特徵；以及位於所述介電層中的金屬絕緣體金屬(MIM)電容器，包括：第一阻擋層，沿著所述第一導電特徵的面向所述第二導電特徵的第一側壁設置；第二阻擋層，沿著所述第二導電特徵的面向所述第一導電特徵的第二側壁設置；以及第二介電材料，位於所述第一阻擋層與所述第二阻擋層之間的所述介電層中，其中第所述二介電材料不同於所述第一介電材料。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202326973A (zh) * 2021-12-15 2023-07-01 台灣積體電路製造股份有限公司 半導體封裝及其製造方法與封裝裝置
US20230253313A1 (en) * 2020-04-29 2023-08-10 Traiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with backside via

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
US8877601B2 (en) * 2010-09-21 2014-11-04 Freescale Semiconductor, Inc. Lateral capacitor and method of making
US11450600B2 (en) * 2020-05-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices including decoupling capacitors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230253313A1 (en) * 2020-04-29 2023-08-10 Traiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with backside via
TW202326973A (zh) * 2021-12-15 2023-07-01 台灣積體電路製造股份有限公司 半導體封裝及其製造方法與封裝裝置

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