CN119815832A - 只读存储器阵列、集成电路器件及其制造方法 - Google Patents

Abstract

只读存储器(ROM)阵列包括ROM位的第一行至第四行，其包括相应邻近的第一有源区至第四有源区。ROM位的第一行至第四行中的每行包括沿着第一至第四有源区中的相应一个定位的总共四个相邻ROM位，ROM位的每行的总共四个中的每个ROM位都包括相应有源区的两个源极/漏极(S/D)区，ROM位的每行的三个S/D区由四个ROM位共享。本申请的实施例还公开了集成电路器件及其制造方法。

Description

只读存储器阵列、集成电路器件及其制造方法

技术领域

本申请的实施例涉及只读存储器阵列、集成电路器件及其制造方法。

背景技术

集成电路(IC)小型化的持续趋势导致器件逐渐变小，功耗更低，但比早期技术以更高的速度提供更多的功能。这种小型化是通过与越来越严格的规格相关的设计和制造创新实现的。各种电子设计自动化(EDA)工具用于生成、修改和验证半导体器件的设计，同时确保满足IC结构设计和制造规范。

发明内容

根据本申请实施例的一个方面，提供了一种只读存储器(ROM)阵列，包括：ROM位的第一行至第四行，包括对应邻近的第一有源区至第四有源区，其中，ROM位的第一行至第四行中的每行包括沿着第一有源区至第四有源区中的相应一个定位的总共四个相邻的ROM位，每个ROM位的总共四个ROM位中的每个ROM位在相应的有源区中包括两个源极/漏极(S/D)区，以及ROM位的每行的三个S/D区由四个ROM位共享。

根据本申请实施例的另一个方面，提供了一种集成电路(IC)器件，包括：在第一伪栅极结构和第二伪栅极结构之间延伸的相邻的第一有源区至第四有源区；第一栅电极，延伸穿过第一有源区至第四有源区中的每个，并与第一伪栅极结构偏移栅极节距；第二栅电极，延伸穿过第一有源区至第四有源区中的每个，并且与第一栅电极偏移栅极节距；第三栅电极，延伸穿过第一有源区和第二有源区中的每个，并且与第二栅电极偏移栅极节距；第四栅电极，延伸穿过第一有源区和第二有源区中的每个，并且与第三栅电极和第二伪栅极结构中的每个偏移栅极节距；第五栅电极，延伸穿过第三有源区和第四有源区中的每个，与第二栅电极偏移栅极节距，并通过第一隔离结构与第三栅电极隔开；和第六栅电极，延伸穿过第三有源区和第四有源区中的每个，与第五栅电极和第二伪栅极结构中的每个偏移栅极节距，并通过第二隔离结构与第四栅电极隔开。

根据本申请实施例的又一个方面，提供了一种制造集成电路(IC)器件的方法，方法包括：在半导体衬底中形成相邻的第一有源区至第四有源区；和构建多个栅极结构，构建多个栅极结构包括：在第一有源区至第四有源区中的每个的端点上方构建第一伪栅极结构和第二伪栅极结构；构建与第一伪栅极结构偏移栅极节距的第一栅极结构，构建第一栅极结构包括形成在第一有源区至第四有源区上方延伸的第一栅电极；构建与第一栅极结构偏移栅极节距的第二栅极结构，构建第二栅极结构包括形成在第一有源区至第四有源区上方延伸的第二栅电极；构建与第二栅电极偏移栅极节距的第三栅极结构，构建第三栅极结构包括：形成在第一有源区和第二有源区上方延伸的第三栅电极；形成在第三有源区和第四有源区上方延伸的第四栅电极；和在第三栅电极和第四栅电极之间形成第一隔离结构；和构建与第三栅极结构和第二伪栅极结构中的每个偏移栅极节距的第四栅极结构，构建第四栅极结构包括：形成在第一有源区和第二有源区上方延伸的第五栅电极；形成在第三有源区和第四有源区上方延伸的第六栅电极；和在第五栅电极和第六栅电极之间形成第二隔离结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B分别是根据一些实施例的IC器件和布局图的平面图和侧视图。

图2A和图2B分别是根据一些实施例的IC器件和布局图的示意图和平面图。

图3A和图3B分别是根据一些实施例的IC器件和布局图的示意图和平面图。

图4A和图4B分别是根据一些实施例的IC器件和布局图的示意图和平面图。

图5A和图5B分别是根据一些实施例的IC器件和布局图的示意图和平面图。

图6是根据一些实施例的IC器件的平面图和布局图。

图7A和图7B分别是根据一些实施例的IC器件和布局图的示意图和平面图。

图8是根据一些实施例的制造IC的方法的流程图。

图9是根据一些实施例的生成IC布局图的方法的流程图。

图10是根据一些实施例的IC布局图生成系统的框图。

图11是根据一些实施例的IC制造系统及其相关IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

在各种实施例中，只读存储器(ROM)集成电路(IC)器件和相应的布局图和制造方法包括位于四个相邻有源区上的四行ROM位，每行总共有四个ROM位，每个ROM位包括相应有源区中的栅极部分和两个相邻源极/漏极(S/D)区。每行中的四个S/D区中的三个由四个ROM位共享，使得行长度对应于栅极节距的五倍。

与其他方法相比，例如，在四个ROM单元之间共享的总共两个S/D区对应于栅极节距六倍的行长度的方法，ROM器件能够具有更小的面积、更短的位线长度和更少的可变位线泄漏。

如下所述，根据各种实施例，图1A和图1B是NOR(或非)型ROM IC器件和布局图100的平面图和侧视图，图2A-图5B描绘了表示IC器件/布局图100编程状态的非限制性示例的示意图和相应的IC器件/布局图200-500，图6是包括多个IC器件/布局图100实例的NOR型ROM器件/布局图示600的平面图，图7A和图7B描绘了包括至少一个IC器件或布局图100实例在内的NOR型IC器件/配置图700的示意图与平面图，图8是基于IC布局图100-700中的相应一个或多个制造NOR型ROM IC的方法800的流程图，图9是例如使用下面关于图10讨论的系统1000和例如图10中的系统1000生成IC布局图100-700中的一个或多个的方法900的流程图，例如根据与下面参照图11讨论的IC制造系统1100相关联的IC制造流程。

为了说明的目的，本文中的例如图1A-图7B都被简化。图1A-图7B是IC结构、器件和布局图的视图，包括和排除了各种特征，以方便下面的讨论。在各种实施例中，除了图1A-图7B中所示的特征之外，IC结构、器件和/或布局图还包括与配电结构、金属互连、接触件、通孔、栅极结构、源极/漏极(S/D)结构、体连接或其他晶体管元件、隔离结构等对应的一个或多个特征。

在IC器件/布局图100-700中的每个中，参考标号表示IC器件特征和用于在制造过程中至少部分定义相应IC器件特征的IC布局特征，例如，下面关于图8讨论的方法800和/或下面关于图11讨论的与IC制造系统1100相关的IC制造流程。因此，IC器件/布局图100-700中的每个表示IC布局图100-700和相应的IC器件100-700的视图。

图1A示出了根据一些实施例的IC器件/布局图100、X和Y方向以及与下面讨论的特征相对应的图示。

IC器件/布局图100包括在X方向上延伸的有源区/区域A0-A3，基于IC器件/布局图100不包括有源区/区域A0-A3之间的额外有源区/区，称为相邻有源区/区域。

每个有源区/区域A0-A3从伪栅极区/结构D1延伸到伪栅极区/结构D2，每个伪栅极区/结构D2在Y方向上延伸，栅极区/栅极结构G0-G5在伪栅极区与伪栅极区/结构D1和D2之间在Y方向上延伸。栅极区/结构G0和G1中的每个与有源区/区域A0-A3中的每个相交/交叠，栅极区/结构G2和G3中的每个与有源区/区域A0和A1中的每个交叉/交叠，栅极区/结构G4和G5中的每个与有源区/区域A2和A3中的每个交叉/交叠。

栅极区/结构G0在正X方向上与伪栅极区/结构D1偏移节距CPP，在一些实施例中也称为接触多晶硅(poly)节距CPP。栅极区/结构G1在正X方向上与栅极区/结构G0偏移节距CPP，栅极区/结构G2和G4中的每个在正X方向上与栅极区/结构G1偏移节距CPP，栅极区/结构G3在正X方向上与栅极区/结构G2偏移节距CPP，栅极区/结构G5在正X方向上与栅极区/结构G4偏移节距CPP，并且伪栅极区/结构D2在正X方向上与每个栅极区/结构G3和G5偏移节距CPP。

IC布局图100包括边界PR，在一些实施例中也称为布局布线边界PR或prBoundaryPR，对应于IC布局图中可用于路由信号和电源连接的封闭区域，例如作为自动布局布线(APR)算法的一部分。伪栅极区D1和D2沿着边界PR的垂直部分延伸。

IC布局图100还包括沿X方向延伸的切割栅极区CG(为清楚起见标记为单个实例)。IC布局图100中切割栅极区CG与栅极区相交的位置对应于相应IC器件100中的隔离结构ISO(为清楚起见标记的单个实例)。

每个栅极区G0和G1在沿边界PR的水平部分延伸的切割栅极区CG的实例处有两个端点，这些端点对应于两个隔离结构ISO的实例。栅极区G2和G4在同一个切割栅极区CG的实例处有单个端点，该实例对应于单个隔离结构ISO的实例，栅极区G3和G5在同一个切割栅极区CG的实例处有单个端点，该实例对应于单个隔离结构ISO的实例。

在栅极区/结构G0-G5与有源区/区域A1-A4相交/交叠的每个位置附近，相应的有源区/区域A0-A3包括源极/漏极(S/D)区/结构SD和上覆MD区/区段MD的两个实例(为清楚起见，单个实例统称为SD/MD)。如本文所使用的，术语S/D区/结构可以单独或共同地指代源极或漏极，具体取决于上下文。

位线BL0-BL3和源极线VSS的四个实例是在第一金属层中沿X方向延伸并与相应的有源区/区域A0-A3相交/交叠的金属区/区段。在一些实施例中，如图1A所示，附加的金属区/区段(为清楚起见未标记)，例如信号线或电源极线，在对应对位线BL0-BL3和源极线VSS之间的第一金属层中沿X方向延伸。

通孔区/结构VG(为清楚起见标记为单个实例)与栅极区/结构G0、G1、G3和G4中的每个相交/交叠。金属区/区段WL0与栅极区/结构G0和相应的通孔区/结构VG相交/交叠，金属区/区段WL1与栅极区/结构G1和相应的通孔区/结构VG相交/交叠，金属区/区段WL2与栅极区/结构G4和相应的通孔区/结构VG相交/交叠，金属区/区段WL3与栅极区/结构G3和相应的通孔区/结构VG相交/交叠。

金属区/区段WL0、WL1、WL2和WL3中的每个以及相应的通孔区/结构VG是电连接到相应栅极区/结构G0、G1、G3或G4的相应字线(统称为字线WL)的一部分。在一些实施例中，金属区/区段WL0-WL3被称为字线WL0-WL3。

在一些实施例中，例如，下面关于图6-图7B讨论的IC器件/布局图600或700，栅极区/结构G2在正Y方向上延伸超过IC器件/布局图100(图1A中未示出)，金属区/区段WL2的实例与栅极区/结构G2的延伸部分和相应的通孔区/结构VG相交/交叠，和/或栅极区/结构G5在负Y方向上延伸超出IC器件/布局图100(图1A未示出的)，金属区/区段WL3的实例与栅极区/结构G5的延伸部分以及相应的通孔区/结构VG相交/交叠。

有源区/区域，例如有源区/区域A0-A3，是IC布局图中的一个区域，包含在制造过程中作为定义有源区的部分，也称为氧化物扩散或定义(OD)，位于半导体衬底中，无论是直接还是在n阱或p阱区/区域中(为了清晰起见未显示)，其中形成一个或多个IC器件特征，例如S/D结构。在一些实施例中，有源区是平面晶体管、FinFET(鳍式场效应晶体管)或GAA(全环栅)晶体管的n型或p型有源区。在各种实施例中，有源区(结构)包括半导体材料(例如硅(Si)、硅锗(SiGe)、碳化硅(SiC)等)、掺杂剂材料(例如硼(B)、磷(P)、砷(As)、镓(Ga)或另一种合适的材料中的一种或多种。

在一些实施例中，有源区是在IC布局图中包括在制造过程中作为定义纳米片结构的一部分的区域，例如，具有n型或p型掺杂的一层或多层半导体材料的连续体积。在各种实施例中，单个纳米片层包括给定半导体材料的单层或多层。

在本文讨论的实施例中，有源区/区域A0-A3的每个实例是n型或p型有源区/区域中的同一者，例如，与下文讨论的n型ROM位对应的p型有源区/区域。

S/D区/结构，例如S/D区/结构SD，是IC布局图中的一个区域，作为定义S/D结构的一部分，在某些实施例中也称为半导体结构，被配置为具有与相应有源区相反的掺杂类型。在一些实施例中，S/D区/结构被配置为具有比相邻沟道部件(例如，平面FET的相应有源区/区域的一部分、FinFET的鳍结构或GAA晶体管的栅极结构)更低的电阻率。在一些实施例中，S/D区/结构包括一个或多个掺杂浓度大于相应沟道部件中存在的一个或多个掺杂浓度的部分。在一些实施例中，S/D区/结构包括半导体材料的外延区域，例如Si、SiGe和/或碳化硅SiC。

MD区/区段，例如MD区/区段MD，是IC布局图中的一个导电区域，包含在制造过程中作为定义MD区段的一部分，也称为导电区段或MD导电线或导电迹线，位于和/或在半导体衬底上。在一些实施例中，MD区段包括至少一个金属层的一部分，例如接触层，其覆盖并接触衬底，并且具有足够小的厚度，以在MD区段和覆盖的金属层(例如第一金属层)之间形成绝缘层。在各种实施例中，MD区段包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或适合在IC结构元件之间提供低电阻电连接的另一种金属或材料中的一种或多种，即低于预定阈值的电阻水平，该阈值对应于基于电阻的电路性能影响的一个或多个容差水平。

在各种实施例中，MD区段包括半导体衬底和/或外延层的一部分，其掺杂水平例如基于注入工艺，足以使该区段具有低电阻水平。在各种实施例中，掺杂的MD区段包括一种或多种掺杂剂材料，其掺杂浓度为约1*10¹⁶/立方厘米(cm^-3)或更高。

在一些实施例中，制造过程包括两个MD层，MD区/区段，例如MD区/区段MD，是指制造过程中的两个MD。

栅极区/结构，例如栅极区/结构G0-G5，是作为定义栅极结构的一部分而包括在制造工艺中的IC布局图中的区域。栅极结构是包括一个或多个导电区段(例如栅电极)的体积，其包括一种或多种导电材料，例如多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)或一种或多种其他金属或其他合适的材料，基本上被一种或更多种绝缘材料包围，一个或多个导电区段由此被配置为控制提供给相邻栅极介电层的电压。

栅极介电层，例如栅极结构G0-G5的栅极介电层是包括一种或多种绝缘材料的体积，例如二氧化硅、氮化硅(Si₃N₄)和/或一种或多种其他合适的材料，例如k值小于3.8的低k材料或k值大于3.8或7.0的高k材料，例如氧化铝(Al₂O₃)、氧化铪(HfO₂)、五氧化二钽(Ta₂O₅)或氧化钛(TiO₂)，适用于在IC结构元件之间提供高电阻，即高于预定阈值的电阻水平，该阈值对应于基于电阻的电路性能的一个或多个容差水平。

切割栅极区，例如切割栅极区CG，在一些实施例中也称为切割多晶硅(CPO)区CG，是包括在制造工艺中的IC布局图中的区域，作为定义栅电极的一部分的部分，该部分在栅电极形成后的操作中被去除并替换为一种或多种介电材料，从而将栅电极的相邻部分彼此电隔离。

隔离部件/结构，例如隔离部件/结构ISO，是包括在制造工艺中的IC布局图中的一个或多个区域的特征，作为定义隔离结构的一部分，该隔离结构被配置为基于IC布局图的切割栅极区将相邻特征(例如相邻栅电极部分)彼此电隔离。在一些实施例中，隔离部件/结构，例如隔离部件/结构ISO，包括位于相邻特征之间的介电区/体积，例如栅极区/结构G2和G4或G3和G5。介电区是包括在制造过程中的IC布局图中的一个区域，作为定义包括一种或多种绝缘材料的体积的一部分。

在一些实施例中，隔离部件/结构包括与伪(例如电隔离)栅极区/结构(例如伪栅极区/结构D1或D2)相对应的介电区。在一些实施例中，伪栅极区/结构包括与一个或多个特征(例如S/D区/结构SD的相邻实例)电连接(例如绑接)的栅极区/结构，从而关断相应的晶体管。在一些实施例中，重叠/交叠有源区/区域边缘的伪栅极区/结构，例如伪栅极区/结构D1或D2，被称为连续多晶硅氧化物定义边缘(CPODE)区/结构。

金属线或区域，例如电源极线VSS或位线BL，是包括在制造工艺中的IC布局图中的区域，作为定义金属线结构的一部分，该金属线结构在制造工艺的给定金属层中包括一种或多种导电材料，例如多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)或一种或多种其他金属或其他合适的材料。在各种实施例中，金属区/区段对应于制造工艺的第一金属层(在一些实施例中也称为金属零层M0)，或第二或更高层级的金属层，例如下面讨论的金属层M1。

通孔区/结构，例如下文讨论的通孔区/结构VG或VD，是包括在制造过程中的IC布局图中的一个区域，作为定义通孔结构的一部分，该通孔结构包括一种或多种导电材料，被配置为在上覆导电结构(例如金属区段WL0-WL3或金属线VSS或BL)和下层导电结构(例如栅极结构G0-G5的栅电极)或MD区段(如MD区段MD的实例)或S/D结构(如S/D结构SD的实例)之间提供电连接。

图1B描绘了根据一些实施例的IC器件/布局图100的元件的一部分、X方向和Z方向。图1B中所示的元件不一定包括在相同的X-Z平面中或如图所示沿X方向布置，并且仅为了示出沿Z方向的相对位置而按图所示布置。

如图1B所示，有源区/区域OD表示有源区/区域A0-A3中的一个。MD区/区段MD位于有源区/区域OD上，通孔区/结构VD位于MD区/区域MD上，表示位线BL0-BL3或源极线VSS之一的第一金属区/区段M0位于第一金属层中和通孔区/结构VD上。位于第一金属区/区段M0上的第一通孔区/结构VIA0和位于第二金属层和第一通孔区/结构VIA0上的第一金属区/区段M1表示与位线BL0-BL3或源极线VSS之一的进一步电连接。

位于有源区/区域OD上的栅极区/结构PO表示栅极区/结构G0-G5中的一个。通孔区/结构VG位于栅极区/结构PO的栅电极上，位于第一金属层和通孔区或结构VG上的第二金属区/区段M0表示金属区/区段WL0-WL3中的一个。位于第二金属区/区段M0上的第二通孔区/结构VIA0和位于第二金属层中和第二通孔区/结构VIA0上的第二金属区/区段M1表示与金属区/区段WL0-WL3中的一个对应的字线的进一步电连接。

通过上述配置，IC器件/布局图100(在一些实施例中也称为ROM阵列100)包括ROM位B(0,0)-B(3,3)的四行R0-R3的阵列，每行包括总共四个ROM位(为清楚起见，突出显示并标记了单行)。每个ROM位B(0,0)-B(3,3)(对应于B(字线编号，行号))包括栅极区/结构G0-G5(电连接到相应的字线WL，例如包括金属区/区段WL0-WL3)和有源区/区域A0-A3的交叉/重叠，以及两个相邻的S/D区/结构SD和上覆的MD区/区段MD。

通过进一步包括两个相邻的S/D区/结构与相应的上覆位线BL0-BL3和源极线VSS中的每个之间的电连接，例如通过MD区/区段MD和相应的通孔区/结构VD，给定的ROM位被认为具有与功能晶体管相对应的第一逻辑状态，例如逻辑1，如下面关于图2A-图5B所讨论的。通过在两个相邻的S/D区/结构与相应的上覆位线BL0-BL3或源极线VSS之间进一步包括单个电连接或没有电连接，或者在每个相邻的S/D区/结构和上覆位线BL0-BL3或源极线VSS中的单个之间的电连接，给定的ROM位被认为具有与非功能晶体管相对应的第二逻辑状态，例如逻辑零。

在图1A所示的实施例中，IC器件/布局图100不包括通孔区/结构VD的实例，因此每个ROM位B(0,0)-B(3,3)具有与相应的上覆位线BL0-BL3或源极线VSS没有电连接相对应的第二逻辑状态。在一些实施例中，例如，下面关于图2A-图5B讨论的IC器件/布局图200-500的非限制性示例，IC器件/布局图100包括具有第一逻辑状态的一个或多个ROM位B(0,0)-B(3,3)，对应于包括通孔区/结构VD的电连接，其与每个相应的上覆位线BL0-BL3和源极线VSS连接。

如图1A所示，行R0的四个ROM位B(0,0)-B(3,0)包括总共五个S/D区/结构SD，对应于四个ROM位B(0,0)-B(3,0)的相邻ROM位之间共享的三个S/D区/结构SD。行R1的ROM位B(0,1)-B(3,1)、行R2的B(0,2)-B(3.2)和行R3的B(0,3)-B(3.3)(未标记)的配置类似。

IC器件/布局100由此被配置为包括ROM位B(0,0)-B(3,3)阵列，该阵列包括行R0-R3中的每行，ROM位包括在伪栅极区/结构D1和D2之间延伸的总共四个ROM位，延伸距离对应于五倍节距CPP。与其他方法相比，例如，在四个ROM单元之间共享的总共两个S/D区对应于栅极节距六倍的行长度的那些方法，IC器件/布局图100因此能够具有更小的面积、更短的位线长度和更少的可变位线泄漏。

图2A-图5B是根据一些实施例的IC器件/布局图200-500的示意图和平面图。IC器件/布局图200-500中的每个是包括ROM位的IC器件/布局图100的非限制性示例，所述ROM位具有与逻辑1对应的第一逻辑状态(逻辑1ROM位)和与逻辑0对应的第二逻辑状态(逻辑0ROM位)。

图2B、图3B、图4B和图5B中的每个包括图1A和图1B中标记的各种特征，为了清楚起见，这些特征没有标记。图2B、图3B、图4B和图5B中的每个还包括如下所述的通孔区/结构VD的实例(为清楚起见标记为单个实例)。

代替位线BL0-BL3，图3A和图3B包括位线BL4-BL7，图4A和图4B包括位线BL8-BL11，图5A和图5B包括位线BL12-BL15。如下所述，与图2A-图5B中描绘的位线BL0-BL15中的每个对应的四个ROM位表示具有从0000递增到1111的值的字节的非限制性示例。

如图2A所示，IC器件/布局图200包括位于与字线WL2与位线BL2和BL3中的每个的交叉点以及字线WL3与位线BL1和BL3的每个的交叉点对应的位置处的逻辑1ROM位，以及其他位于为逻辑0位。如图2B所示，每个逻辑1ROM位包括位于相邻MD区/区段MD(和下面的S/D区/结构SD)以及相应上覆位线BL1-BL3和源极线VSS之间的通孔区/结构VD，并且每个逻辑0ROM位包括零个通孔区/结构VD或与相邻逻辑1ROM位共享的S/D区/结构SD对应的单个通孔区/结构VD。

图3A所示，IC器件/布局图300包括位于与字线WL1与每个位线BL4-BL7的交叉点、字线WL2与每个位线BL6和BL7的交点、以及字线WL3与每个位线BL5和BL7的交叉点对应的位置处的逻辑1ROM位，以及其他位置为逻辑0位。如图3B所示，每个逻辑1ROM位包括位于相邻MD区/区段MD(和下面的S/D区/结构SD)以及相应的上覆位线BL4-BL7和源极线VSS之间的通孔区/结构VD，并且每个逻辑0ROM位包括零个通孔区/结构VD、与相邻逻辑1ROM位共享的S/D区/结构SD对应的单个通孔区/结构VD，或者在位置B(WL2、BL5)的情况下，包括位于每个相邻MD区/区段MD和位线BL5之间的通孔区/结构VD。

如图4A所示，IC器件/布局图400包括位于与字线WL0与每个位线BL8-BL11的交叉点、字线WL2与每个位线BL10和BL11的交点、以及字线WL3与每个位线BL9和BL11之间的交叉点对应的位置处的逻辑1ROM位，以及其他位置为逻辑零位。如图4B所示，每个逻辑1ROM位包括位于相邻MD区/区段MD(和下面的S/D区/结构SD)以及相应的上覆位线BL8-BL11和源极线VSS之间的通孔区/结构VD，并且每个逻辑0ROM位包括零个通孔区/结构VD、与相邻逻辑1ROM位共享的S/D区/结构SD对应的单个通孔区/结构VD，或者在位置B(WL1、BL10)和B(WLI、BL11)的情况下，位于每个相邻MD区/区段MD和源极线VSS之间的通孔区/结构VD。

如图5A所示，IC器件/布局图500在对应于字线WL0和WL1与位线BL12-BL15的交叉点、字线WL2与位线BL14和BL15的交叉点以及字线WL3与位线BL13和BL15的交叉点的位置包括逻辑1ROM位元，其他位置为逻辑0位元。如图5B所示，每个逻辑1ROM位包括位于相邻MD区/区段MD(和下面的S/D区/结构SD)以及相应的上覆位线BL12-BL15和源极线VSS之间的通孔区/结构VD，并且每个逻辑0ROM位包括零个通孔区/结构VD、与相邻逻辑1ROM位共享的S/D区/结构SD对应的单个通孔区/结构VD，或者在位置B(WL2、BL13)的情况下，包括位于每个相邻MD区/区段MD和源极线VSS之间的通孔区/结构VD。

图2A-图5B描绘了IC器件/布局图100的非限制性示例，该图被配置为包括逻辑1和逻辑0ROM位，从而对0000-1111的字节值进行编程。其他配置中，IC器件/布局图100包括逻辑1和逻辑0ROM位，从而对0000-1111的字节值进行编程也在本公开的范围内。

图6描绘了根据一些实施例的IC器件/布局图600。IC器件/布局图600，在一些实施例中也称为ROM阵列600，包括IC器件/布局图100以及X和Y方向的多个实例，如上文关于图1A-图5B所述，其中为了清楚起见，图1A和图1B中标记的各种特征没有标记。

在图6所示的实施例中，为了说明的目的，IC器件/布局图600包括IC器件布局/图100的总共四个实例(两列和两行)，每个实例根据上文关于图2A和图2B讨论的IC器件布局或图200的非限制性示例配置。IC器件/布局图600包括其他数量的列和行，例如多于两列和/或行，以及除IC器件布局/图200之外的一种或多种配置，都在本公开的范围内。

IC器件/布局图100的每个实例包括与字线WL0-WL3中的每个的电连接。在一些实施例中，IC器件/布局图600包括从字线WL0-WL3中的相应一个的每个实例到共享上层特征(未示出)的电连接，例如输入/输出(I/O)焊盘。

沿Y方向彼此相邻的IC器件/布局图100的实例，包括如上文关于图1A和图1B所述的相邻的、由此共享的栅极区/结构，例如，包括在字线WL2的实例中的栅极区G2和G4，或包括在字线WL3的实例中的栅极区G3和G5。因此，字线WL2和WL3中包括的栅极区/结构G2/G4和G3/G5的相应实例在Y方向上的长度等于字线WL0和WL1中包括的栅极区/结构G0和G1的实例的长度。

因此，字线WL2和WL3中包括的栅极区/结构G2/G4和G3/G5的实例在Y方向上相对于字线WL0和WL1中包括的栅极区/结构G0和G1的实例也具有交错的位置，其中金属区/区段WL1和WL3的实例在X方向上彼此对齐，金属区/区段WL0和WL 2的实例在X方向上彼此对准。

IC器件/布局图600由此被配置为包括IC器件/布局图100的多个实例，其中包括对应于单一字线电连接的栅极区/结构，这些区/结构具有相等的长度，因此比其他方法(例如，对应于单一字线电连接的栅极区/区段的长度显著变化的方法)具有更均匀的寄生电容、电阻和漏电特性。

图7A和图7B分别是根据一些实施例的IC器件/布局图700的示意图和平面图。IC器件/布局图700，在一些实施例中也称为ROM阵列700，包括IC器件/布局图100以及上文关于图1A-图6讨论的X和Y方向，其中为了清楚起见，图1A和图1B中标记的各种特征没有标记。

IC器件/布局图700还包括在正Y方向上与IC器件/布局图100相邻的伪阵列DA1和在负Y方向上与其相邻的伪阵列DA2。伪阵列DA1和DA2中的每个包括与有源区/区域A0-A3(为清楚起见未标记)对应的有源区/区域的两个实例、与位线BL0-BL3对应的重叠/覆盖金属区/区段的两个示例、以及重叠/覆盖源极线VSS的两个实例，每个实例在伪栅极区/结构D1和D2(为清楚目的未标记)的实例之间沿X方向延伸，如上文关于图1A-图6所述。

伪阵列DA1还包括栅极区/结构G0(为清楚起见未标记)和相应金属区/区段WL0的实例、伪栅极区/结构D3、栅极区/结构G2和相应金属区/区段WL2的延伸部分以及栅极区/结构G3的延伸部分。如图7A和图7B所示，伪阵列DA1包括与每个栅极区/结构G0、G2和G3相邻的每个S/D区/结构与相应的源极线VSS之间的电连接(通过通孔区/结构VD的实例，为清楚起见标记为单个实例)。

伪阵列DA2还包括伪栅极区/结构D4、栅极区/结构G1的实例(为清楚起见未标记)和相应的金属区/区段WL1、栅极区/区段G4的延伸部分以及栅极区/区段G5和相应金属区/区段WL3的延伸部分。如图7A和图7B所示，伪阵列DA2包括与每个栅极区/结构G1、G4和G5相邻的每个S/D区/结构与相应的源极线VSS之间的电连接(通过通孔区/结构VD的实例，为清楚起见标记为单个实例)。

在图7A和图7B所示的实施例中，为了说明的目的，IC器件/布局图700包括IC器件/布局图100(包括所有逻辑0ROM位)和伪阵列DA1和DA2中的每个的单个实例。在一些实施例中，IC器件/布局图700包括IC器件/布局图100和/或伪阵列DA1和/或DA2中的一个或多个的多个实例。在一些实施例中，IC器件/布局图700包括IC器件/布局图100的一个或多个实例，该IC器件/布局图100除了逻辑0ROM位或作为逻辑0ROM位的替代之外，还包括一个或多个逻辑1ROM位，例如，如上文关于图2A-图5B所讨论的。

通过包括伪阵列DA1和/或DA2的一个或多个实例，IC器件/布局图700包括对应于单个字线电连接的栅极区/结构，这些连接具有基于源极线连接的相等长度和终端，从而实现了上面关于IC器件/布局图600所讨论的均匀寄生电容、电阻和泄漏特性。

图8是根据一些实施例的制造IC器件的方法800的流程图。方法800可操作以形成上文关于图1A-图7B讨论的IC器件100-700中的一个或多个中的一些或全部。

在一些实施例中，执行方法800的一些或全部操作是通过执行多个制造操作(例如光刻、扩散、沉积、蚀刻、平面化或适合在半导体晶圆中构建多个IC器件的其他操作中的一个或多个)来构建多个集成电路器件(例如晶体管、逻辑门、存储单元、互连结构和/或其他合适的器件)的一部分。

在一些实施例中，方法800的操作以图8所示的顺序执行。在一些实施例中，方法800的操作以与图8中所示的顺序不同的顺序执行。在一些实施例中，在方法800的操作之前、期间和/或之后执行一个或多个附加操作。在一些实施例中，执行方法800的一些或全部操作包括执行下面关于IC制造系统1100和图11讨论的一个或多个操作。

在操作802处，在半导体衬底中形成第一至第四相邻有源区。在一些实施例中，形成第一至第四相邻有源区包括形成上文关于图1A-图7B讨论的有源区A0-A3。

形成第一至第四相邻有源区包括形成在第一方向上的长度等于栅极节距的五倍的相邻第一至第四有源区，例如，在X方向上的距离等于上文关于图1A-图7B讨论的栅极节距CPP的五倍。

在一些实施例中，形成第一至第四相邻有源区包括在半导体衬底的与IC 100-700的一个或多个实例对应的区域中执行一个或多个沉积和/或注入工艺。在一些实施例中，形成第一至第四相邻有源区包括形成S/D结构和/或MD区段，例如上文关于图1A-图7B讨论的S/D结构SD和/或MD区段MD。

在一些实施例中，形成第一至第四相邻有源区包括形成除第一至第四有源区之外的有源区，例如，如上文关于图6所述，在X或Y方向上与第一至第四有源区对齐的第五至第八有源区，或如上文关于图7A和图7B所述，根据伪阵列DA1和/或DA2配置的第五到第八有源区。

在操作804处，在第一至第四相邻有源区上构建多个栅极结构。构建多个栅极结构包括构建第一和第二伪栅极结构，它们以五倍的栅极节距分隔，并位于第一至第四相邻有源区的端点之上。在一些实施例中，构建多个栅极结构包括构建上文关于图1A-图7B讨论的伪栅极结构D1和D2。

在一些实施例中，构建第一和第二伪栅极结构包括构建除第一和第二伪栅极结构之外的一个或多个伪栅极结构，例如，如上文关于图6-图7B所述。

在一些实施例中，构建多个栅极结构包括在第一至第四有源区上构建第一至第六栅电极，例如，包括有源区A0-A3上的栅极结构G0-G5，如上文关于图1A-图7B所述。在一些实施例中，构建第一至第六栅电极包括形成与第一至第六栅电极中的每个相邻的隔离结构，例如上文关于图1A-图7B讨论的隔离结构ISO的实例。

在一些实施例中，构建多个栅极结构包括构建除包括第一至第六栅电极的栅极结构之外的一个或多个栅极结构，例如，如上文关于图6-图7B所述。

在一些实施例中，构建多个栅极结构包括执行多个制造操作，例如光刻、扩散、沉积、蚀刻、平面化中的一个或多个，或适合于构建多个栅极结构的其他操作，如上文关于图1A-图7B所述。

在操作806处，在一些实施例中，形成从四个栅电极到ROM电路的第一至第四字线的电连接。在一些实施例中，形成电连接包括形成上文关于图1A-图7B讨论的字线WL0-WL3的金属区段WL0-WL3。

在一些实施例中，形成电连接，例如通过执行操作806和/或808，包括通过执行多个制造操作来形成一个或多个通孔结构和/或金属区段，制造操作包括沉积和图案化一个或多个光刻胶层，执行一个或多个蚀刻工艺，以及执行一个或多个沉积工艺，由此一种或多种导电材料被配置为形成连续的低电阻结构。

在操作808处，在一些实施例中，从与栅电极之一相邻的第一和/或第二有源区到ROM电路的位线和源极线形成电连接。在一些实施例中，从第一和/或第二有源区形成电连接包括基于ROM位编程模式形成电连接。

在一些实施例中，形成从与栅电极之一相邻的第一和/或第二有源区到ROM电路的位线和源极线的电连接包括在S/D结构SD的实例上形成通孔结构VD到位线BL0-BL15和/或源极线VSS中的一个或多个，如上文关于图1A-图7B所述。

通过执行方法800的一些或全部操作，制造了一种IC器件，其中ROM位阵列包括四行中的每行，每行包括在伪栅极结构之间延伸的总共四个ROM位，延伸的距离对应于栅极节距的五倍，从而能够实现上文关于IC器件100-700讨论的益处。

图9是根据一些实施例的生成IC布局图的方法900的流程图，例如，上文关于图1A-图7B讨论的IC布局图100-700中的一个或多个。

在一些实施例中，生成IC布局图包括生成与基于所生成的IC布局图制造的IC器件(例如，上文关于图1A-图7B讨论的IC器件100-700)相对应的IC布局图示。

在一些实施例中，方法900的一些或全部由计算机的处理器执行，例如，下面参照图10讨论的IC布局图生成系统1000的处理器1002。

方法900的一些或所有操作能够作为在设计室(例如下面参照图11讨论的设计室1120)中执行的设计过程的一部分来执行。

在一些实施例中，方法900的操作以图9中所示的顺序执行。在一些实施例中，方法900的操作被同时执行和/或以与图9中所示的顺序不同的顺序执行。在一些实施例中，在执行方法900的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

在操作902处，在IC布局图中，第一至第四相邻有源区布置在伪栅极区之间，伪栅极区间隔五倍栅极节距。在一些实施例中，如上文关于图1A-图7B所述，在伪栅极区之间布置第一至第四相邻有源区包括在由五倍节距CPP隔开的伪栅极区D1和D2之间布置有源区A0-A3。

在一些实施例中，布置第一至第四相邻有源区包括布置除第一至第四邻近有源区之外的有源区，例如，如上文关于图6-图7B所述。

在操作904处，第一至第四栅极区布置在伪栅极区之间，并与第一至第四有源区相交。在一些实施例中，布置第一至第四栅极区包括将栅极区G0、G1、G2/G4和G3/G5布置在伪栅极区D1和D2之间与有源区A0-A3交叉，如上文关于图1A-图7B所述。

在一些实施例中，布置第一至第四栅极区包括将第一至第四栅极区与切割栅极区相交，例如上文关于图1A-图7B讨论的切割栅极区CG。

在一些实施例中，布置第一至第四栅极区包括布置除第一至第四栅极区之外的栅极区，例如，如上文关于图6-图7B所述。

在操作906处，在IC布局图中配置从四个栅极区到ROM电路的第一至第四字线的电连接。在一些实施例中，配置从四个栅极区到第一至第四字线的电连接包括配置金属区WL0-WL4和通孔区VG的实例，如上文关于图1A-图7B所述。

在一些实施例中，配置从四个栅极区到第一至第四字线的电连接包括配置从一个或多个栅极区(除四个栅极区之外)到第一到第四字线的电连接，例如，如上文关于图6-图7B所述。

在操作908处，在一些实施例中，在IC布局图中配置从与栅极区之一相邻的第一和/或第二有源区到ROM电路的位线和/或源极线的电连接。在一些实施例中，配置从与栅极区之一相邻的第一和/或第二有源区到ROM电路的位线和/或源极线的电连接包括配置通孔区VD的实例，通孔区VD的实例从有源区A0-A3的一个或多个S/D区到位线BL0-BL15和/或源极线VSS中的一个或多个，如上文关于图1A-图7B所述。

在一些实施例中，配置从与栅极区之一相邻的第一和/或第二有源区到ROM电路的位线和/或源极线的电连接包括配置从除第一和/或第二有源区之外的一个或多个有源区到ROM电路的位线和/或源极线的电连接，例如，如上文关于图2A-图7B所讨论的。

在一些实施例中，配置从与栅极区之一相邻的第一和/或第二有源区到ROM电路的位线和/或源极线的电连接包括执行ROM编程操作。

在操作910处，在一些实施例中，将包括第一至第四相邻有源区和第一至第四栅极区的IC布局图储存在存储器器件中。在一些实施例中，将IC布局图储存在存储器器件中包括将上文关于图1A-图7B讨论的IC布局图100-700中的一个或多个储存在存储器器件中。

在各种实施例中，在存储器器件中存储IC布局图包括将IC布局图储存在非易失性、计算机可读存储器或单元库中，例如数据库，和/或包括通过网络存储IC布局图。

在操作912处，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一次或多次光刻曝光。上文结合图8和下文结合图11讨论了基于IC布局图执行一个或多个制造操作，例如一次或多次光刻曝光。

通过执行方法900的一些或全部操作，生成了与IC器件相对应的IC布局图，其中ROM位阵列包括四行中的每行，每行包括在伪栅极结构之间延伸的总共四个ROM位，延伸的距离对应于栅极节距的五倍，从而实现上文关于IC器件100-700讨论的益处。

图10是根据一些实施例的IC布局图生成系统1000的框图。根据一个或多个实施例，本文所述的设计IC布局图的方法是可实现的，例如，根据一些实施例，使用IC布局图生成系统1000。

在一些实施例中，IC布局图生成系统1000是包括硬件处理器1002和非瞬态计算机可读储存介质1004的通用计算设备。除其他事项外，储存介质1004还编码有计算机程序代码1006，即一组可执行指令。硬件处理器1002对指令1006的执行表示(至少部分地)电子设计自动化(EDA)工具，该工具实现了方法的一部分或全部，例如上文关于图9描述的生成IC布局图的方法900(以下称为所述过程和/或方法)。

处理器1002经由总线1008电耦合到计算机可读储存介质1004。处理器1002还通过总线1008电耦合到I/O接口1010。网络接口1012还经由总线1008电连接到处理器1002。网络接口1012连接到网络1014，使得处理器1002和计算机可读储存介质1004能够经由网络1014连接到外部元件。处理器1002被配置为执行编码在计算机可读储存介质1004中的计算机程序代码1006，以使IC布局图生成系统1000可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读储存介质1004是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读储存介质1004包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读储存介质1004包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频光盘(DVD)。

在一个或多个实施例中，计算机可读储存介质1004存储计算机程序代码1006，其被配置为使IC布局图生成系统1000(其中这种执行表示(至少部分)EDA工具)可用于执行部分或全部所述过程和/或方法。在一个或多个实施例中，计算机可读储存介质1004还存储有助于执行部分或全部所述过程和/或方法的信息。

在一个或多个实施例中，计算机可读储存介质1004存储包括本文所公开的单元的单元库1007，例如上文关于图1A-图5B讨论的IC布局图100-500。

在一个或多个实施例中，计算机可读储存介质1004存储布局图1009，包括本文公开的IC布局图，例如上文关于图6-图7B讨论的IC布局图示600和700。

IC布局图生成系统1000包括I/O接口1010。I/O接口1010耦合到外部电路。在一个或多个实施例中，I/O接口1010包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键，用于向处理器1002传递信息和命令。

IC布局图生成系统1000还包括耦合到处理器1002的网络接口1012。网络接口1012允许系统1000与一个或多个其他计算机系统连接到的网络1014通信。网络接口1012包括无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如以太网、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个IC布局图生成系统1000中实现所述过程和/或方法的一部分或全部。

IC布局图生成系统1000被配置为通过I/O接口1010接收信息。通过I/O接口1010接收的信息包括指令、数据、设计规则、标准单元库和/或供处理器1002处理的其他参数中的一个或多个。信息通过总线1008传输到处理器1002。IC布局图生成系统1000被配置为通过I/O接口1010接收与UI相关的信息。该信息作为用户界面(UI)1042储存在计算机可读介质1004中。

在一些实施例中，所述过程和/或方法的一部分或全部被实现为由处理器执行的独立软件应用程序。在一些实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所述过程和/或方法的一部分或全部被实现为软件应用程序的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用程序。在一些实施例中，所述过程和/或方法的一部分或全部被实现为IC布局图生成系统1000使用的软件应用程序。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，股份有限公司获得的的工具或另一合适的布局生成工具来生成包括标准单元的布局图。

在一些实施例中，这些过程被实现为储存在非瞬态计算机可读记录介质中的程序的功能。非瞬态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储或存储单元，例如光盘(如DVD)、磁盘(如硬盘)、半导体存储器(如ROM)、RAM、存储卡等中的一个或多个。

图11是根据一些实施例的IC制造系统1100的框图以及与之相关的IC制造流程。在一些实施例中，基于IC布局图使用制造系统1100制造以下之中的至少一个：(A)一个或多个半导体掩模或(B)半导体集成电路层中的至少一个组件。

在图11中，IC制造系统1100包括在与制造IC器件1160相关的设计、开发和制造周期和/或服务中相互作用的实体，例如设计室1120、掩模室1130和IC制造厂/制造商(“Fab”)1150。系统1100中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1120、掩模室1130和IC制造厂1150中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1120、掩模室1130和IC制造厂1150中的两个或多个共存于公共设施中并使用公共资源。

设计室(或设计团队)1120生成IC设计布局图1122。IC设计布局图1122包括各种几何图案，例如，上文关于图1A-图7B讨论的IC布局图100-700中的一个或多个。几何图案对应于构成要制造的IC器件1160的各种组件的金属、氧化物或半导体层的图案。各层结合形成各种IC特征。例如，IC设计布局图1122的一部分包括各种IC特征，如有源区、栅电极、源极和漏极、层间互连的金属线或通孔，以及在半导体衬底(如硅晶圆)和设置在半导体衬底上的各种材料层中形成的接合焊盘开口。设计室1120实施适当的设计过程以形成IC设计布局图1122。设计过程包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图1122以具有几何图案信息的一个或多个数据文件的形式呈现。例如，IC设计布局图1122可以用GDSII文件格式或DFII文件格式表示。

掩模室1130包括数据准备1132和掩模制造1144。掩模室1130使用IC设计布局图1122来制造一个或多个掩模1145，以用于根据IC设计布局图示1122制造IC器件1160的各个层。掩模室1130执行掩模数据准备1132，其中IC设计布局图1122被转换为代表性数据文件(RDF)。掩模数据准备1132向掩模制造1144提供RDF。掩模制造1144包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(标线)1145或半导体晶圆1153。设计布局图1122由掩模数据准备1132操纵，以符合掩模写入器的特定特性和/或IC制造厂1150的要求。在图11中，掩模数据准备1132和掩模制造1144被示为单独的元件。在一些实施例中，掩模数据准备1132和掩模制造1144可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1132包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图1122。在一些实施例中，掩模数据准备1132包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用逆光刻技术(ILT)，其将OPC视为逆成像问题。

在一些实施例中，掩模数据准备1132包括掩模规则检查器(MRC)，其使用一组掩模创建规则来检查已经过OPC处理的IC设计布局图1122，该组掩模生成规则包含某些几何和/或连接限制，以确保有足够的裕度，以考虑半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局图1122以补偿掩模制造1144期间的限制，这可能会撤消OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备1132包括光刻工艺检查(LPC)，其模拟将由IC制造厂1150实施以制造IC器件1160的处理。LPC基于IC设计布局图1122模拟该处理以创建模拟的制造器件，例如IC器件1160。LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关的参数、与用于制造IC的工具相关的参数和/或制造过程的其他方面。LPC考虑了各种因素，如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在LPC创建了模拟制造的器件之后，如果模拟器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1122。

应当理解，为了清楚起见，对掩模数据准备1132的上述描述已被简化。在一些实施例中，数据准备1132包括附加特征，例如根据制造规则修改IC设计布局图1122的逻辑操作(LOP)。此外，在数据准备1132期间应用于IC设计布局图1122的过程可以以各种不同的顺序执行。

在掩模数据准备1132之后和掩模制造1144期间，基于修改的IC设计布局图1122制造掩模1145或一组掩模1145。在一些实施例中，掩模制造1144包括基于IC设计布局图1122执行一次或多次光刻曝光。在一些实施例中，基于修改的IC设计布局图1122，使用电子束(e-beam)或多个电子束的机制在掩模(光掩模或掩模版)1145上形成图案。掩模1145可以用各种技术形成。在一些实施例中，使用二元技术形成掩模1145。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束，如紫外线(UV)或EUV束，被不透明区域阻挡并透射穿过透明区域。在一个示例中，掩模1145的二进制掩模版本包括透明衬底(例如熔融石英)和涂覆在二进制掩模的不透明区域中的不透明材料(例如铬)。在另一个示例中，使用相移技术形成掩模1145。在掩模1145的相移掩模(PSM)版本中，形成在相移掩膜上的图案中的各种特征被配置为具有适当的相位差，以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1144生成的掩模用于各种工艺。例如，在离子注入工艺中使用这种掩模以在半导体晶圆1153中形成各种掺杂区，在蚀刻工艺中使用该掩模在半导体晶圆1153中形成各种蚀刻区，和/或在其他合适的工艺中使用。

IC制造厂1150是一家IC制造企业，包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC制造厂1150是半导体代工厂。例如，可能有一个制造设施用于多个IC产品的前端制造(前端制程(FEOL)制造)，而第二个制造设施可以为IC产品的互连和封装提供后端制造(后端制程BEOL)制作)，第三个制造设施可以为代工厂业务提供其他服务。

IC制造厂1150包括晶圆制造工具1152，其被配置为在半导体晶圆1153上执行各种制造操作，从而根据掩模(例如掩模1145)制造IC器件1160。在各种实施例中，制造工具1152包括晶圆步进器、离子注入机、光刻胶涂布机、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统或能够执行本文的一个或多个合适的制造工艺的其他制造设备中的一种或多种。

IC制造厂1150使用由掩模室1130制造的掩模1145来制造IC器件1160。因此，IC制造厂1150至少间接地使用IC设计布局图1122来制造IC器件1160。在一些实施例中，半导体晶圆1153由IC制造厂1150使用掩模1145制造以形成IC器件1160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122执行一次或多次光刻曝光。半导体晶圆1153包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆1153还包括各种掺杂区、介电特征、多级互连等中的一个或多个(在后续制造步骤中形成)。

在一些实施例中，ROM阵列包括：ROM位的第一行至第四行，包括对应邻近的第一有源区至第四有源区，其中，ROM位的第一行至第四行中的每行包括沿着第一有源区至第四有源区中的相应一个定位的总共四个相邻的ROM位，每个ROM位的总共四个ROM位中的每个ROM位在相应的有源区中包括两个源极/漏极(S/D)区，以及ROM位的每行的三个S/D区由四个ROM位共享。在一些实施例中，ROM阵列包括：第一栅电极，由ROM位的第一行至第四行中的每行的第一ROM位共享；第二栅电极，由ROM位的第一行至第四行中的每行的第二ROM位共享；第三栅电极，由ROM位的第一行和第二行中的每行的第三ROM位共享；第四栅电极，由ROM位的第一行和第二行中的每行的第四ROM位共享；第五栅电极，由ROM位的第三行和第四行中的每行的第三ROM位共享；和第六栅电极，由ROM位的第三行和第四行中的每行的第四ROM位共享。在一些实施例中，第一有源区至第四有源区中的每个在第一伪栅极结构和第二伪栅极结构之间延伸，第一伪栅极结构和第二伪栅极结构以及第一栅电极至第六栅电极根据栅极节距间隔开，以及第一伪栅极结构和第二伪栅极结构之间的距离对应于栅极节距的五倍。在一些实施例中，ROM阵列包括：第一隔离结构，位于第三栅电极和第五栅电极之间；和第二隔离结构，位于第四栅电极和第六栅电极之间。在一些实施例中，所述第一栅电极通过位于所述第三有源区和所述第四有源区之间的第一栅极通孔专用地电连接到第一字线，所述第二栅电极通过位于所述第一有源区和所述第二有源区之间的第二栅极通孔专用地电连接到第二字线，所述第五栅电极通过位于所述第三有源区和所述第四有源区之间的第三栅极通孔专用地电连接到第三字线，以及所述第六栅电极通过位于所述第一有源区和所述第二有源区之间的第四栅极通孔专用地电连接到第四字线。在一些实施例中，ROM位的第五行至第八行，包括相应相邻的第五有源区至第八有源区，其中，所述第五有源区与所述第四有源区相邻，ROM位的所述第五行至所述第八行中的每行包括沿着第五有源区所述第八有源区中的相应一个定位的总共四个相邻的ROM位，所述第五栅电极还由ROM位的第五行和第六行中的每行的第三ROM位共享，以及所述第六栅电极还由ROM位的第五行和第六行中的每行的第四ROM位共享；第七栅电极，由ROM位的第五行至第八行中的每行的第一ROM位共享；第八栅电极，由ROM位的第五行至第八行中的每行的第二ROM位共享；第九栅电极，由ROM位的第七行和第八行中的每行的第三ROM位共享；和第十栅电极，由ROM位的第七行和第八行中的每行的第四ROM位共享。在一些实施例中，ROM阵列包括：伪ROM位的第一行和第二行，包括对应邻近的第五有源区和第六有源区，其中所述第五有源区与所述第四有源区相邻，伪ROM位的所述第一行和所述第二行中的每行包括沿着所述第五有源区或所述第六有源区中的相应一个定位的总共三个伪ROM位，所述第五栅电极还由伪ROM位的所述第一行和所述第二行中的每行的第二伪ROM位共享，以及所述第六栅电极还由伪ROM位的所述第一行和所述第二行中的每行的第三伪ROM位共享；和第七栅电极，由伪ROM位的所述第一行和所述第二行中的每行的所述第一伪ROM位共享。在一些实施例中，ROM阵列包括：ROM位的第五行至第八行，包括与相应的第一至第四有源区对齐的相应相邻的第五有源区到第八有源区，其中ROM位的所述第五行至所述第八行中的每行包括沿着所述第五有源区到所述第八有源区中的相应一个定位的总共四个相邻的ROM位，ROM位的所述第五行至所述第八行中的每行的总共四个ROM位中的每个ROM位在相应的有源区中包括两个S/D区，以及ROM位的所述第五行至所述第八行中的每行的三个S/D区由四个ROM位共享。在一些实施例中，ROM阵列包括：第一位线至第四位线和第一源极线至第四源极线，上覆于相应的ROM位的所述第一行至所述第四行，其中，ROM位的所述第一行至所述第四行的四个ROM位中的至少一个ROM位包括：第一通孔，从两个S/D区中的一个延伸到所述第一位线至所述第四位线中的相应一个；和第二通孔，从两个S/D区中的另一个延伸到所述第一源极线至所述第四源极线中的相应一个。

在一些实施例中，IC器件包括：在第一伪栅极结构和第二伪栅极结构之间延伸的相邻的第一有源区至第四有源区；第一栅电极，延伸穿过第一有源区至第四有源区中的每个，并与第一伪栅极结构偏移栅极节距；第二栅电极，延伸穿过第一有源区至第四有源区中的每个，并且与第一栅电极偏移栅极节距；第三栅电极，延伸穿过第一有源区和第二有源区中的每个，并且与第二栅电极偏移栅极节距；第四栅电极，延伸穿过第一有源区和第二有源区中的每个，并且与第三栅电极和第二伪栅极结构中的每个偏移栅极节距；第五栅电极，延伸穿过第三有源区和第四有源区中的每个，与第二栅电极偏移栅极节距，并通过第一隔离结构与第三栅电极隔开；和第六栅电极，延伸穿过第三有源区和第四有源区中的每个，与第五栅电极和第二伪栅极结构中的每个偏移栅极节距，并通过第二隔离结构与第四栅电极隔开。在一些实施例中，IC器件包括：第一金属区段，位于第三有源区和第四有源区之间的第一金属层中，并通过第一栅极通孔电连接到所述第一栅电极；第二金属区段，位于所述第三有源区和所述第四有源区之间的所述第一金属层中，并通过第二栅极通孔电连接到所述第五栅电极；第三金属区段，位于所述第一有源区和所述第二有源区之间的所述第一金属层中，并通过第三栅极通孔电连接到所述第二栅电极；以及第四金属区段，位于第一有源区和第二有源区之间的所述第一金属层中，并通过第四栅极通孔电连接到所述第四栅电极。在一些实施例中，IC器件包括：在第一伪栅极结构和第二伪栅极结构之间延伸的相邻的第五有源区至第八有源区，其中第五有源区与第四有源区相邻，并且第五栅电极和第六栅电极中的每个延伸穿过第五有源区和第六有源区；第七栅电极，延伸穿过第五有源区至第八有源区中的每个，与第一栅电极对齐，并通过第三隔离结构与第一栅电极隔开；第八栅电极，延伸穿过第五有源区至第八有源区中的每个，与第二栅电极对齐，并通过第四隔离结构与第二栅电极隔开；第九栅电极，延伸穿过第七有源区和第八有源区中的每个，与第五栅电极对齐，并通过第五隔离结构与第五栅电极隔开；第十栅电极，延伸穿过第七有源区和第八有源区中的每个，与第六栅电极对齐，并通过第六隔离结构与第六栅电极隔开；第五金属区段，位于第一金属层中的第七有源区和第八有源区之间，并通过第五栅极通孔电连接到第一金属区段和第七栅电极；第六金属区段，位于第一金属层中的第七有源区和第八有源区之间，并通过第六栅极通孔电连接到第二金属区段和第九栅电极；第七金属区段，位于第一金属层中的第五有源区和第六有源区之间，并通过第七栅极通孔电连接到第三金属区段和第八栅电极；和第八金属区段，位于第一金属层中的第五有源区和第六有源区之间，并通过第八栅极通孔电连接到第四金属区段和第六栅电极。在一些实施例中，IC器件包括：在第一伪栅极结构和第二伪栅极结构之间延伸的相邻的第五有源区和第六有源区，其中第五有源区与第四有源区相邻，并且第五栅电极和第六栅电极中的每个延伸穿过第五有源区和第六有源区；第三伪栅极结构，延伸穿过第五有源区和第六有源区中的每个，并与第一栅电极对齐；第七栅电极，延伸穿过第五有源区和第六有源区中的每个，与第二栅电极对齐，并通过第三隔离结构与第二栅电极隔开；第五金属区段，位于第一金属层中的第五有源区和第六有源区之间，并通过第五栅极通孔电连接到第三金属区段和第七栅电极；第六金属区段，位于第一金属层中的第五有源区和第六有源区之间，并通过第六栅极通孔电连接到第四金属区段和第六栅电极；第一源极线和第二源极线，位于第一金属层中，上覆于相应的第五有源区和第六有源区；第一通孔至第四通孔，从第一源极线延伸到与第二栅电极、第五栅电极和第六栅电极中的每个相邻的第五有源区；和第五通孔至第八通孔，从第二源极线延伸到与第二栅电极、第五栅电极和第六栅电极中的每个相邻的第六有源区。在一些实施例中，IC器件包括：相邻的第五有源区至第八有源区，在第三伪栅极结构和第四伪栅极结构之间延伸，并与相应的第一有源区至第四有源区对齐；第七栅电极，延伸穿过第五有源区至第八有源区中的每个，并与第三伪栅极结构偏移栅极节距；第八栅电极，延伸穿过第五有源区至第八有源区中的每个，并且与第七栅电极偏移栅极节距；第九栅电极，延伸穿过第五有源区和第六有源区中的每个，并且与第八栅电极偏移栅极节距；第十栅电极，延伸穿过第五有源区和第六有源区中的每个，并且与第九栅电极和第四伪栅极结构中的每个偏移栅极节距；第十一栅电极，延伸穿过第七有源区和第八有源区中的每个，与第八栅电极偏移栅极节距，并通过第三隔离结构与第九栅电极隔开；和第十二栅电极，延伸穿过第七有源区和第八有源区中的每个，与第十一栅电极和第四伪栅极结构中的每个偏移栅极节距，并且通过第四隔离结构与第十栅电极隔开。在一些实施例中，IC器件包括：第一位线至第四位线和第一源极线至第四源极线，位于第一金属层中，上覆于相应的第一有源区至第四有源区；第一通孔，从第一位线至第四位线中的一个延伸到与第一栅电极至第六栅电极中的一个的第一侧相邻的第一有源区至第四有源区中的相应一个；和第二通孔，从第一源极线至第四源极线中的相应一个延伸到与第一栅电极至第六栅电极中的一个的第二侧相邻的第一有源区至第四有源区中的相应的一个。

在一些实施例中，一种制造IC器件的方法包括：在半导体衬底中形成相邻的第一有源区至第四有源区；和构建多个栅极结构，构建多个栅极结构包括：在第一有源区至第四有源区中的每个的端点上方构建第一伪栅极结构和第二伪栅极结构；构建与第一伪栅极结构偏移栅极节距的第一栅极结构，构建第一栅极结构包括形成在第一有源区至第四有源区上方延伸的第一栅电极；构建与第一栅极结构偏移栅极节距的第二栅极结构，构建第二栅极结构包括形成在第一有源区至第四有源区上方延伸的第二栅电极；构建与第二栅电极偏移栅极节距的第三栅极结构，构建第三栅极结构包括：形成在第一有源区和第二有源区上方延伸的第三栅电极；形成在第三有源区和第四有源区上方延伸的第四栅电极；和在第三栅电极和第四栅电极之间形成第一隔离结构；和构建与第三栅极结构和第二伪栅极结构中的每个偏移栅极节距的第四栅极结构，构建第四栅极结构包括：形成在第一有源区和第二有源区上方延伸的第五栅电极；形成在第三有源区和第四有源区上方延伸的第六栅电极；和在第五栅电极和第六栅电极之间形成第二隔离结构。在一些实施例中，形成相邻的第一有源区至第四有源区包括在半导体衬底中与第四有源区相邻地形成相邻的第五有源区至第八有源区，构建第一伪栅极结构和第二伪栅极结构包括在第五有源区至第八有源区中的每个的端点上方构建第一伪栅极结构和第二伪栅极结构，构建第一栅极结构还包括形成在第五有源区至第八有源区上方延伸的第七栅电极和在第一栅电极和第七栅电极之间的第三隔离结构，构建第二栅极结构还包括形成在第五有源区至第八有源区上方延伸的第八栅电极和在第二栅电极和第八栅电极之间的第四隔离结构，构建第三栅极结构还包括：形成在第五有源区和第六有源区上进一步延伸的第四栅电极；形成在第七有源区和第八有源区上延伸的第九栅电极；和在第四栅电极和第九栅电极之间形成第四隔离结构，以及构建第四栅极结构还包括：形成在第五有源区和第六有源区上方进一步延伸的第六栅电极；形成在第七有源区和第八有源区上方延伸的第十栅电极；和在第六栅电极和第十栅电极之间形成第五隔离结构。在一些实施例中，形成相邻的第一有源区至第四有源区包括在半导体衬底中与第四有源区相邻地形成相邻的第五有源区和第六有源区，构建第一伪栅极结构和第二伪栅极结构包括在第五有源区和第六有源区中的每个的端点上方构建第一伪栅极结构和第二伪栅极结构，构建第一栅极结构还包括形成在第五有源区和第六有源区上方延伸的第三伪栅极结构，构建第二栅极结构还包括形成在第五有源区和第六有源区上方延伸的第七栅电极，以及在第二栅电极和第七栅电极之间形成第三隔离结构，构建第三栅极结构还包括形成在第五有源区和第六有源区上方进一步延伸的第四栅电极，以及构建第四栅极结构还包括形成在第五有源区和第六有源区上方进一步延伸的第六栅电极。在一些实施例中，该方法包括：形成电连接器，电连接器包括：从第一栅电极到只读存储器(ROM)电路的第一字线的第一专用电连接器；从第二栅电极到ROM电路的第二字线的第二专用电连接器；从第四栅电极到ROM电路的第三字线的第三专用电连接器；和从第五栅电极到ROM电路的第四字线的第四专用电连接器。在一些实施例中，该方法包括形成电连接器，电连接器包括：第一通孔，位于第一有源区至第四有源区中的一个的第一区上，与第一栅电极至第六栅电极中的一个的第一侧相邻；第二通孔，位于第一有源区至第四有源区中的一个的第二区上，与第一栅电极至第六栅电极中的一个的第二侧相邻；第一电连接器，从第一通孔到只读存储器(ROM)电路的位线；和第二电连接器，从第二通孔到ROM电路的源极线。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种只读存储器阵列，包括：

只读存储器位的第一行至第四行，包括对应邻近的第一有源区至第四有源区，

其中，

只读存储器位的所述第一行至所述第四行中的每行包括沿着所述第一有源区至所述第四有源区中的相应一个定位的总共四个相邻的只读存储器位，

每个只读存储器位的总共四个只读存储器位中的每个只读存储器位在相应的有源区中包括两个源极/漏极区，以及

只读存储器位的每行的三个所述源极/漏极区由四个只读存储器位共享。

2.根据权利要求1所述的只读存储器阵列，还包括：

第一栅电极，由只读存储器位的所述第一行至所述第四行中的每行的第一只读存储器位共享；

第二栅电极，由只读存储器位的所述第一行至所述第四行中的每行的第二只读存储器位共享；

第三栅电极，由只读存储器位的所述第一行和第二行中的每行的第三只读存储器位共享；

第四栅电极，由只读存储器位的所述第一行和所述第二行中的每行的第四只读存储器位共享；

第五栅电极，由只读存储器位的第三行和所述第四行中的每行的第三只读存储器位共享；和

第六栅电极，由只读存储器位的所述第三行和所述第四行中的每行的第四只读存储器位共享。

3.根据权利要求2所述的只读存储器阵列，其中，

所述第一有源区至所述第四有源区中的每个在第一伪栅极结构和第二伪栅极结构之间延伸，

所述第一伪栅极结构和所述第二伪栅极结构以及第一栅电极至第六栅电极根据栅极节距间隔开，以及

所述第一伪栅极结构和所述第二伪栅极结构之间的距离对应于所述栅极节距的五倍。

4.根据权利要求2所述的只读存储器阵列，其中，

所述第一栅电极通过位于所述第三有源区和所述第四有源区之间的第一栅极通孔专用地电连接到第一字线，

所述第二栅电极通过位于所述第一有源区和所述第二有源区之间的第二栅极通孔专用地电连接到第二字线，

所述第五栅电极通过位于所述第三有源区和所述第四有源区之间的第三栅极通孔专用地电连接到第三字线，以及

所述第六栅电极通过位于所述第一有源区和所述第二有源区之间的第四栅极通孔专用地电连接到第四字线。

5.根据权利要求2所述的只读存储器阵列，还包括：

只读存储器位的第五行至第八行，包括相应相邻的第五有源区至第八有源区，其中，

所述第五有源区与所述第四有源区相邻，

只读存储器位的所述第五行至所述第八行中的每行包括沿着第五有源区所述第八有源区中的相应一个定位的总共四个相邻的只读存储器位，

所述第五栅电极还由只读存储器位的第五行和第六行中的每行的第三只读存储器位共享，以及

所述第六栅电极还由只读存储器位的第五行和第六行中的每行的第四只读存储器位共享；

第七栅电极，由只读存储器位的第五行至第八行中的每行的第一只读存储器位共享；

第八栅电极，由只读存储器位的第五行至第八行中的每行的第二只读存储器位共享；

第九栅电极，由只读存储器位的第七行和第八行中的每行的第三只读存储器位共享；和

第十栅电极，由只读存储器位的第七行和第八行中的每行的第四只读存储器位共享。

6.根据权利要求2所述的只读存储器阵列，还包括：

伪只读存储器位的第一行和第二行，包括对应邻近的第五有源区和第六有源区，其中

所述第五有源区与所述第四有源区相邻，

伪只读存储器位的所述第一行和所述第二行中的每行包括沿着所述第五有源区或所述第六有源区中的相应一个定位的总共三个伪只读存储器位，

所述第五栅电极还由伪只读存储器位的所述第一行和所述第二行中的每行的第二伪只读存储器位共享，以及

所述第六栅电极还由伪只读存储器位的所述第一行和所述第二行中的每行的第三伪只读存储器位共享；和

第七栅电极，由伪只读存储器位的所述第一行和所述第二行中的每行的所述第一伪只读存储器位共享。

7.一种集成电路器件，包括：

相邻的第一有源区至第四有源区，在第一伪栅极结构和第二伪栅极结构之间延伸；

第一栅电极，延伸穿过所述第一有源区至所述第四有源区中的每个，并与所述第一伪栅极结构偏移栅极节距；

第二栅电极，延伸穿过所述第一有源区至所述第四有源区中的每个，并且与所述第一栅电极偏移所述栅极节距；

第三栅电极，延伸穿过所述第一有源区和所述第二有源区中的每个，并且与所述第二栅电极偏移所述栅极节距；

第四栅电极，延伸穿过所述第一有源区和所述第二有源区中的每个，并且与所述第三栅电极和所述第二伪栅极结构中的每个偏移所述栅极节距；

第五栅电极，延伸穿过所述第三有源区和所述第四有源区中的每个，与所述第二栅电极偏移所述栅极节距，并通过第一隔离结构与所述第三栅电极隔开；以及

第六栅电极，延伸穿过所述第三有源区和所述第四有源区中的每个，与所述第五栅电极和所述第二伪栅极结构中的每个偏移所述栅极节距，并通过第二隔离结构与所述第四栅电极隔开。

8.根据权利要求7所述的集成电路器件，还包括：

第一金属区段，位于第三有源区和第四有源区之间的第一金属层中，并通过第一栅极通孔电连接到所述第一栅电极；

第二金属区段，位于所述第三有源区和所述第四有源区之间的所述第一金属层中，并通过第二栅极通孔电连接到所述第五栅电极；

第三金属区段，位于所述第一有源区和所述第二有源区之间的所述第一金属层中，并通过第三栅极通孔电连接到所述第二栅电极；以及

第四金属区段，位于第一有源区和第二有源区之间的所述第一金属层中，并通过第四栅极通孔电连接到所述第四栅电极。

9.根据权利要求8所述的集成电路器件，还包括：

相邻的第五有源区至第八有源区，在所述第一伪栅极结构和所述第二伪栅极结构之间延伸，其中

所述第五有源区与所述第四有源区相邻，并且

所述第五栅电极和所述第六栅电极中的每个延伸穿过所述第五有源区和所述第六有源区；

第七栅电极，延伸穿过所述第五有源区至所述第八有源区中的每个，与所述第一栅电极对齐，并通过第三隔离结构与所述第一栅电极隔开；

第八栅电极，延伸穿过所述第五有源区至所述第八有源区中的每个，与所述第二栅电极对齐，并通过第四隔离结构与所述第二栅电极隔开；

第九栅电极，延伸穿过第七有源区和所述第八有源区中的每个，与所述第五栅电极对齐，并通过第五隔离结构与所述第五栅电极隔开；

第十栅电极，延伸穿过所述第七有源区和所述第八有源区中的每个，与所述第六栅电极对齐，并通过第六隔离结构与所述第六栅电极隔开；

第五金属区段，位于第七有源区和第八有源区之间的第一金属层中，并通过第五栅极通孔电连接到所述第一金属区段和所述第七栅电极；

第六金属区段，位于第七有源区和第八有源区之间的所述第一金属层中，并通过第六栅极通孔电连接到所述第二金属区段和第九栅电极；

第七金属区段，位于第五有源区和第六有源区之间的所述第一金属层中，并通过第七栅极通孔电连接到所述第三金属区段和所述第八栅电极；以及

第八金属区段，位于所述第五有源区和所述第六有源区之间的所述第一金属层中，并通过第八栅极通孔电连接到所述第四金属区段和所述第六栅电极。

10.一种制造集成电路器件的方法，所述方法包括：

在半导体衬底中形成相邻的第一有源区至第四有源区；以及

构建多个栅极结构，构建所述多个栅极结构包括：

在所述第一有源区至所述第四有源区中的每个的端点上方构建第一伪栅极结构和第二伪栅极结构；

构建与所述第一伪栅极结构偏移栅极节距的第一栅极结构，构建所述第一栅极结构包括形成在所述第一有源区至所述第四有源区上方延伸的第一栅电极；

构建与所述第一栅极结构偏移所述栅极节距的第二栅极结构，构建所述第二栅极结构包括形成在所述第一有源区至所述第四有源区上方延伸的第二栅电极；

构建与所述第二栅电极偏移所述栅极节距的第三栅极结构，构建所述第三栅极结构包括：

形成在所述第一有源区和所述第二有源区上方延伸的第三栅电极；

形成在所述第三有源区和所述第四有源区上方延伸的第四栅电极；和

在所述第三栅电极和所述第四栅电极之间形成第一隔离结构；和

构建与所述第三栅极结构和所述第二伪栅极结构中的每个偏移所述栅极节距的第四栅极结构，构建所述第四栅极结构包括：

形成在所述第一有源区和所述第二有源区上方延伸的第五栅电极；

形成在所述第三有源区和所述第四有源区上方延伸的第六栅电极；和

在所述第五栅电极和所述第六栅电极之间形成第二隔离结构。