CN120711827A - 生成集成电路布局图的方法、集成电路器件及其制造方法 - Google Patents

Abstract

IC器件包括有源区，在半导体衬底的前侧中在第一方向上延伸，第一栅电极，置于所述有源区上面并且在垂直于所述第一方向的第二方向上延伸，类金属限定(MD)段，在所述第二方向上邻近所述第一栅电极延伸并且置于所述有源区上面，以及第一馈通通孔(FTV)，直接接触所述第一栅电极或所述MD段中的一个，并且在垂直于所述第一方向和所述第二方向的第三方向上延伸到所述半导体衬底的背侧。本公开的实施例还提供了制造IC器件的方法和生成IC布局图的方法。

Description

生成集成电路布局图的方法、集成电路器件及其制造方法

技术领域

本公开的实施例涉及生成集成电路布局图的方法、集成电路器件及其制造方法。

背景技术

与早期的技术相比，集成电路(IC)小型化的持续趋势已使得器件逐渐变小，消耗更少的功率，还以更高的速度提供了更多的功能。通过与越来越严格的规范相关的设计和制造创新已经实现了这种小型化。在确保满足IC结构设计和制造规范的同时，各种电子设计自动化(EDA)工具用于生成、修改和验证半导体器件的设计。

发明内容

本公开的一些实施例提供了一种集成电路(IC)器件，该IC器件包括：有源区，在半导体衬底的前侧中在第一方向上延伸；第一栅电极，置于有源区上面并且在垂直于第一方向的第二方向上延伸；类金属限定(MD)段，在第二方向上邻近第一栅电极延伸并且置于有源区上面；以及第一馈通通孔(FTV)，直接接触第一栅电极或MD段中的一个，并且在垂直于第一方向和第二方向的第三方向上延伸到半导体衬底的背侧。

本公开的另一些实施例提供了一种制造集成电路(IC)器件的方法，该方法包括：在半导体衬底的前侧中构建多个晶体管，构建多个晶体管包括：形成在第一方向上延伸的有源区；形成类金属限定(MD)段，类金属限定段置于有源区上面并且在垂直于第一方向的第二方向上延伸；以及形成第一栅电极，第一栅电极置于有源区上面并且在第二方向邻近MD段延伸；以及形成第一馈通通孔(FTV)，第一馈通通孔从半导体衬底的背侧到第一栅电极或MD段。

本公开的又一实施例提供了一种生成集成电路(IC)布局图的方法，该方法包括：在IC单元中布置多个晶体管，多个晶体管包括：有源区域；栅极区域，与有源区域重叠；和类金属限定(MD)区域，邻近栅极区域与有源区域重叠；使栅极区或MD区域与馈通通孔(FTV)区域重叠；以及使包括FTV区域的单元存储在单元库中。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本公开的方面。应该注意的是，根据行业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，可以任意地增大或减小各个部件的尺寸。

图1A和图1B是根据一些实施例的IC器件和布局图的平面图和截面图。

图2A和图2B是根据一些实施例的IC器件和布局图的平面图和截面图。

图3A和图3B是根据一些实施例的IC器件和布局图的平面图和截面图。

图4A和图4B是根据一些实施例的IC器件和布局图的平面图。

图5A至图5C是根据一些实施例的IC器件和布局图的示意图和平面图。

图6A至图6D是根据一些实施例的IC器件和布局图的平面图和示意图。

图7是根据一些实施例的制造IC的方法的流程图。

图8是根据一些实施例的生成IC布局图的方法的流程图。

图9是根据一些实施例的IC布局图生成系统的框图。

图10是根据一些实施例的IC制造系统及其相关IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实施所提供主题的不同部件的不同的实施例或实例。下面描述了组件、值、操作、材料、布置等的具体实例以简化本公开。当然，这些仅仅是实例而不旨在限制。设想了其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了清楚和简单的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包含器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

在各个实施例中，集成电路(IC)器件和相应的布局图以及制造方法包括在半导体衬底的前侧中延伸的有源区、置于有源区上面并且垂直于有源区的栅电极、邻近栅电极置于有源区上面的类金属限定(MD)段、以及直接接触栅电极或MD段中的一个并且延伸到半导体衬底的背侧的馈通通孔(FTV)。

与其他方式(例如FTV直接接触前侧金属线的那些方式)相比，IC器件由此能够使更少的前侧金属线用于基于FTV的信号和电源连接，从而确保更小的总面积和/或增加的前侧金属布线灵活性。

如下面所讨论的，根据各个实施例，图1A至图6D描绘了包括FTV的IC器件/布局图100-600D的示意图以及平面图和截面图，图7是基于相应的IC布局图100-600D中的一个或多个制造IC器件(例如IC器件100-600D)的方法700的流程图，图8是生成IC布局图100-600D中的一个或多个的方法800的流程图，例如，使用下面关于图9讨论的系统900和/或例如，根据下面关于图10讨论的与IC制造系统1000相关的IC制造流程。

用于说明的目的，本文中的每个图(例如，图1A至图6D)都进行了简化。图是IC结构、器件和布局图的视图，其中包括和排除了各个部件以便于下面讨论。在各个实施例中，除了图1A至图6D中所示的部件之外，IC结构、器件和/或布局图包括对应于电源分配结构、金属互连件、接触件、通孔、栅极结构、源极/漏极(S/D)结构、体连接件或其他晶体管元件、隔离结构等的一个或多个部件。

在每个IC器件/布局图1A至图6D中，一些或所有参考标记表示用于至少部分限定制造工艺(例如，下面关于图7讨论的方法700，和/或下面关于图10讨论的与IC制造系统1000相关的IC制造流程)中的相应IC器件部件的IC布局部件和IC器件部件。相应地，每个IC器件/布局图100-600D都表示IC布局图100-600D和相应的IC器件100-600D的视图。

在一些实施例中，IC器件/布局图100-600C对应于IC单元，例如，对应于反相器、缓冲器或逻辑门，包括由成对的伪栅极与相邻元件隔离的多个晶体管，如下面所讨论的。在一些实施例中，图6D中所示的IC器件/布局图600D对应于如下面所讨论的多个单元。

下面讨论的每个IC布局图/器件100-600D包括半导体衬底、阱、有源区域/区、S/D区域/结构、MD区域/段、切割MD区域、栅极区域/结构、切割栅极区域、隔离部件/结构、金属区域/段、通孔区域/结构、和/或FTV区域/结构中的至少一个的部分或全部的布置，每个都在下面讨论。

半导体衬底(例如衬底SUB)是适于形成一个或多个IC器件(例如IC器件100-600D)的半导体晶圆的部分(例如管芯)或全部，例如硅(Si)晶圆或外延Si层。在下面讨论的每个实施例中，半导体衬底包括前侧(例如前侧FS)和背侧(例如背侧BS)，在前侧中，IC器件的部件的第一子集通过第一组制造工艺形成，例如，前段制程(FEOL)工艺、中段制程(MEOL)工艺和后段制程(BEOL)工艺；在背侧中，IC器件的部件的第二子集通过第二组制造工艺形成，例如在实施第一组制造工艺之后实施的背侧金属化工艺。

在一些实施例中，在第一组制造操作和第二组制造操作之间，通过实施一个或多个减薄操作来减薄半导体衬底。在一些实施例中，前侧和背侧由在X方向和Y方向上延伸的平面分隔开。

阱，例如阱W，是包括一种或多种掺杂剂的半导体衬底的连续部分。在各个实施例中，阱是p阱或n阱，p阱基于包括一种或多种受体掺杂剂(例如硼(B)或铝(Al))的半导体衬底部分，n阱基于包括一种或多种施主掺杂剂(例如磷(P)或砷(As))的半导体衬底部分。

有源区域/区，例如有源区域/区AA，是IC布局图中的区域，在制造工艺中，将该区域纳入为在半导体衬底中限定有源区的部分(也称为的氧化物扩散或定义(OD))，该区域直接位于半导体衬底中或位于n阱或p阱区域/区中，在半导体衬底中或n阱或p阱区域/区中，形成一个或多个IC器件部件，例如S/D结构。在一些实施例中，有源区是平面晶体管、FinFET或GAA晶体管的n型有源区或p型有源区。在各个实施例中，有源区(结构)包括一种或多种半导体材料(例如硅(Si)、硅锗(SiGe)、碳化硅(SiC)等)、掺杂材料(例如硼(B)、磷(P)、砷(As)、镓(Ga))、或另一合适的材料。

在一些实施例中，有源区是IC布局图中的区域，在制造工艺中，该区域纳入为限定纳米片结构的部分，例如具有n型掺杂或p型掺杂的一种或多种半导体材料的一个或多个层的连续体。在各个实施例中，各个纳米片层包括给定半导体材料的单个单层或多个单层。

S/D区域/结构，例如S/D区域/结构EPI，是IC布局图中的区域，在制造工艺中，该区域纳入为限定S/D结构的部分，在一些实施例中也称为半导体结构，被配置为具有与相应有源区域/区的掺杂类型相反的掺杂类型。在一些实施例中，S/D区域/结构配置为具有比邻近沟道部件更低的电阻率，例如平面FET的相应有源区域/区的部分、FinFET的鳍结构或GAA晶体管的栅极结构。在一些实施例中，S/D区域/结构包括一个或多个部分，该一个或多个部分所具有的掺杂浓度大于相应沟道部件中存在的一种或多种掺杂浓度。在一些实施例中，S/D区域/结构包括半导体材料的一个或多个外延区域，例如Si、SiGe、和/或碳化硅SiC。

MD区域/段，例如，MD区域/段MD，是IC布局图中的导电区域，在制造工艺中，导电区域纳入为限定位于半导体衬底中和/或上的MD段的部分，也称为导电段或MD导线或迹线。在一些实施例中，MD区域在IC布局图中的S/D区域的位置处与有源区重叠，并且相应的MD段接触并电连接到有源区的S/D结构。

在一些实施例中，MD段包括至少一个金属层(例如接触层)的部分，该至少一个金属层置于衬底上面并接触衬底，并且具有足够小的厚度以确保在MD段和上面的金属层(例如第一金属层)之间形成绝缘层。在各个实施例中，MD段包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或适合于在IC结构元件之间提供低电阻电连接(即，电阻水平低于预定阈值，该预定阈值对应于基于电阻对电路性能影响的一个或多个容差水平)的其他金属或材料中的一种或多种。

在各个实施例中，MD段包括半导体衬底和/或外延层的部分，该半导体衬底和/或外延层的部分具有足以使该段具有低电阻水平的掺杂水平(例如基于注入工艺)。在各个实施例中，掺杂的MD段包括具有约1*10¹⁶每立方厘米(cm^-3)或更大的掺杂浓度的一种或多种掺杂挤材料。

在一些实施例中，制造工艺包括两个MD层，并且MD区域/段，例如MD区域/段MD，是指制造工艺中的两个MD层两者。

切割MD区域，例如切割MD区域CMD，是IC布局图中的区域，在制造工艺中，该区域纳入为限定MD段的部分，该MD段在MD段形成以后实施的操作中被去除并替换为一种或多种介电材料，例如，隔离结构ISO，从而将MD段的邻近部分彼此电隔离。

栅极区域/结构，例如栅极区域/结构G或DG，是IC布局图中的区域，在制造工艺中，该区域纳入为限定栅极结构的部分。栅极结构是包括一个或多个导电段的主体，例如栅电极，包括一种或多种导电材料，例如多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)或一种或多种其他金属或其他合适材料，基本上由一种或多种绝缘材料围绕，从而一个或多个导电段配置为控制提供给相邻栅极介电层的电压。

栅极介电层，例如栅极结构G或DG的栅极介电层，是包括一种或多种绝缘材料(例如二氧化硅、氮化硅(Si₃N₄))和/或一种或多种其他合适材料(诸如具有小于3.8的k值的低k材料、或具有大于3.8或7.0的k值的高k材料，诸如氧化铝(Al₂O₃)、氧化铪(HfO₂)、五氧化二钽(Ta₂O₅)或氧化钛(TiO₂))的主体，适于在IC结构元件之间提供高电阻，即高于预定阈值的电阻水平，该预定阈值对应于基于电阻对电路性能的影响的一个或多个容差水平。

在一些实施例中，栅极区域/结构对应于伪栅极区域/结构，例如伪栅极区域/结构DG。在一些实施例中，伪栅极区域/结构包括电连接(例如，绑接)到一个或多个部件(例如电源轨或其他金属段或S/D区域/结构的相邻示例)的栅电极，以使得对应于伪栅极区域/结构和重叠的/下面的有源区域/区的晶体管设计为关闭。在一些实施例中，将与有源区域/区边缘重叠/置于有源区域/区边缘上面的伪栅极区域/结构称为氧化物限定边缘上的连续多晶硅(CPODE)区域/结构。

切割栅极区域(例如切割栅极区域CPO，在一些实施例中也称为切割多晶硅区域)是IC布局图中的区域，在制造工艺中，该区域纳入为限定栅电极的部分，该栅电极的部分在形成栅电极以后实行的操作中被去除并替换为一种或多种介电材料(例如隔离结构ISO)，从而将栅电极的相邻部分彼此电隔离。

隔离部件/结构，例如隔离部件/结构ISO，是IC布局图中的包括一个或多个区域的部件，在制造工艺中，该部件纳入为限定隔离结构的部分，该隔离结构配置为将邻近部件彼此电隔离，例如基于IC布局图的切割栅极区域的邻近栅电极部分。在一些实施例中，隔离部件/结构，例如隔离部件/结构ISO，包括与切割工艺(例如切割MD或切割栅极工艺)对应的位于邻近部件(例如MD区域/段MD或栅极区域/结构G或DG)之间的介电区域/主体。介电区域是IC布局图中的区域，在制造工艺中，该区域纳入为限定包括一种或多种绝缘材料的主体的部分。

金属线或区域，例如前侧金属区域/段FSM或背侧金属区域/段BSM，是IC布局图中的区域，在制造工艺中，该区域纳入为限定金属线结构或段的部分，该金属线结构或段包括在制造工艺的给定前侧或背侧金属层中的一种或多种导电材料，例如多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)或一种或多种其他金属或其他合适材料。

在一些实施例中，金属区域/段对应于制造工艺的第一前侧金属层(在一些实施例中也称为金属零层M0或前侧金属零层M0)或第二前侧金属层、或更高层级的前侧金属层。在一些实施例中，将第二前侧金属层称为金属一层或前侧金属一层。

在一些实施例中，金属区域/段对应于制造工艺的第一背侧金属层(在一些实施例中也称为背侧金属零层BM0)、或第二背侧金属层、或更高层级的背侧金属层。在一些实施例中，将第二背侧金属层称为背侧金属一层。

在一些实施例中，金属区域/段(例如电源轨)对应于电源分配网络的组件，该电源分配网络的组件配置为分配电源电压(例如电源电压VDD)和参考电压或接地电压(例如参考电压VSS)中的一个或两个。电源分配网络组件电连接到一个或多个部件(例如附加金属区域/段、通孔区域/结构、和/或FTV区域/结构)，该一个或多个部件配置为分配相应的电源或参考电压并与分配网络外部的IC组件电隔离。

在一些实施例中，金属区域/段对应于包括在信号路径中的信号线，该信号路径被配置为将第一器件或电路输出端子(例如S/D区域/结构)电连接到一个或多个第二器件或电路输入端子(例如一个或多个栅电极)。信号线电连接到一个或多个部件(例如附加金属区域/段、通孔区域/结构、和/或FTV区域/结构)，配置为将信号从输出端子传输到输入端子并且与信号路径外部的IC组件电隔离。

通孔区域/结构，例如通孔区域/结构VG、VDR、VIA0或VB，是IC布局图中的区域，在制造工艺中，该区域纳入为限定通孔结构的部分，该通孔结构包括一种或多种导电材料，配置为提供第一导电结构(例如上面导电结构，例如金属段FSM)与第二导电结构(例如下面导电结构，例如金属段FSM、栅极结构G或DG的栅电极、MD段MD的示例或S/D结构(诸如S/D结构EPI的示例))之间的电连接，在Z方向上，第二导电结构与第一导电结构对齐。

在一些实施例中，通孔区域/结构VG对应于下面导电结构，该导电结构是栅极区域/结构G或DG的栅电极；通孔区域/结构VDR对应于下面导电结构，该导电结构是S/D区域/结构或MD区域/段MD，并且对应于上面导电结构，该导电结构是对应于电源分配网络的前侧金属区域/段FSM；和/或通孔区域/结构VIA0对应于下面导电结构和上面导电结构，该下面导电结构和上面导电结构为对应于各自第一前侧金属层和第二前侧金属层的前侧金属区域/段FSM的示例。

在一些实施例中，通孔区域/结构(例如通孔区域/结构VB，在一些实施例中也称为背侧通孔区域/结构VB)对应于第一导电结构(作为背侧导电结构，例如有源区域AA或背侧金属区域/段BSM的第一示例)与第二导电结构(作为背侧导电结构，例如背侧金属区域/段BSM的第二示例)之间的电连接。

在一些实施例中，通孔区域/结构(例如背侧通孔区域/结构VB)具有一个或多个横截面尺寸，该一个或多个横截面尺寸对应于(例如，近似等于)上面和/或下面区域/结构的一个或多个横截面尺寸，例如X方向或Y方向中的第一方向上的尺寸，诸如长度或宽度，该长度或宽度与上面或下面区域/结构之一的X方向或Y方向上的相同方向上的尺寸相匹配，例如相应的长度或宽度。在一些实施例中，背侧通孔区域/结构VB具有近似等于上面有源区域/区AA和/或S/D区域/结构(例如S/D区域/结构EPI)的宽度的横截面尺寸。在一些实施例中，背侧通孔区域/结构VB具有近似等于上面MD区域/段MD的宽度的横截面尺寸。

FTV区域/结构，例如FTV的示例，是IC布局图中的区域，在制造工艺中，该区域纳入为限定FTV结构的部分，该FTV结构包括一种或多种导电材料，配置为提供第一导电结构(例如上面导电结构，例如金属段FSM、MD段MD、栅极结构G或DG的栅电极)和第二导电结构(例如下面导电结构，例如金属段BSM)之间的电连接，第二导电结构位于背侧金属层中并且在Z方向上与第一导电结构对齐。在一些实施例中，下面导电结构是信号线或电源分配组件，诸如电源轨。

在一些实施方案中，FTV区域/结构(例如FTV)具有大于上面和/或下面区域/结构的一个或多个横截面尺寸的一个或多个横截面尺寸，例如X方向或Y方向中的第一方向上的尺寸，诸如长度或宽度，该长度或宽度大于上面或下面区域/结构之一的X方向或Y方向上的相同方向上的尺寸，例如相应的长度或宽度。在一些实施例中，FTV具有大于上面MD区域/结构的宽度或上面栅极结构G或DG的宽度的横截面尺寸。

在一些实施例中，FTV具有一个或两个横截面尺寸，其在宽度或长度方向中的一个或两个方向上延伸超出相应的MD区域/结构或栅极结构G或DG。在一些实施例中，FTV具有横跨上面区域/结构的多个示例(例如，MD区域/段MD或栅极区域/结构G或DG的多个示例)的横截面尺寸。

根据一些实施例，图1A描绘了IC器件/布局图100的前侧平面图以及X方向和Y方向，并且图1B描绘了IC器件/布局图100的截面图以及Y方向和Z方向，并且对应于图1A中的线A-A'。

IC器件/布局图100包括每个都位于伪栅极区域/结构DG的示例之间的配置为n阱的阱W，阱W位于衬底SUB的前侧FS中；p型有源区域/区AA，其位于阱W中；n型有源区域/区AA，其位于前侧FS中；MD区域/段MD的示例，其在与S/D区域/结构EPI的示例对应的位置处，与有源区域/区AA的示例重叠/置于有源区域/区AA的示例上面；通孔区域/结构VDR的示例，与MD区域/段MD的示例重叠/置于MD区域/段MD的示例上面，并且被配置为电连接到对应的电源和参考电压分配网络；栅极区域/结构G；切割栅极区域CPO，对应于隔离结构ISO；通孔区域/结构VG的示例，与栅极区域/结构G的相应部分重叠/置于栅极区域/结构G的相应部分上面。

IC器件/布局图100还包括位于伪栅极区域/结构DG示例之间并与MD区域/段MD的示例重叠/直接接触的FTV区域/结构FTV。FTV区域FTV还与背侧金属区域BSM重叠，并且从而对应于延伸到衬底SUB的背侧BS中并且与背侧金属段BSM电连接(例如直接接触)的FTV结构FTV。

在图1A和图1B所示的实施例中，IC器件/布局图100被配置为反相器，通孔区域/结构VG被配置为输入端子，背侧金属区域/段BSM对应于信号线，并且FTV区域/结构FTV被配置为电连接到信号线的输出端子。

通过包括被配置为电连接到背侧信号线并且直接接触MD区域/段MD的输出端子的FTV区域/结构FTV，IC器件/布局图100被配置为使用比输出端子使用前侧资源的方法更少的前侧资源，从而能够提高前侧布线灵活性。

根据一些实施例，图2A描绘了IC器件/布局图200的前侧平面图以及X方向和Y方向，并且图2B描绘了IC器件/布局图200的截面图以及Y方向和Z方向并且对应于图2A中的线B-B'。

IC器件/布局图200被配置为反相器，该反相器包括类似于IC器件/布局图100(为了清楚的目的，并未描绘所有部件)的部件布置的部件布置，不同之处在于FTV区域/结构与栅极区域/结构G而不是与MD区域/段MD的示例重叠/直接接触。IC器件/布局图200也不包括对应于隔离结构ISO的切割栅极区域CPO的示例，该隔离结构ISO位于有源区域/区AA的示例之间，并且包括在IC器件/布局图100中，以将FTV结构FTV与栅极结构G的所得部分的栅电极电隔离。

从而，IC器件/布局图200包括FTV区域/结构FTV，FTV区域/结构FTV被配置为与配置为信号线的背侧金属区域/段BSM电连接的输入端子，并且因此IC器件/布局图200被配置为使用比输入端子使用前侧资源的方法更少的前侧资源，从而能够提高前侧布线灵活性。

IC器件/布局图100和200是被配置为反相器的IC单元/器件的非限制性实例，该反相器包括被配置为输入端子或输出端子的FTV。在各个实施例中，IC单元/器件以其他方式配置，例如配置为包括FTV的缓冲器、逻辑门、锁存器等，该FTV通过直接接触栅极区域/结构G和/或MD区域/段MD(例如位于伪栅极区域/结构DG的示例之间)配置为输入和/或输出端子，并且从而IC单元/器件配置为比其他方法使用更少的前侧资源，并且实现上面关于IC器件/布局图100和200讨论的益处。

根据一些实施例，图3A描绘了IC器件/布局图300的前侧平面图以及X方向和Y方向，并且图3B描绘了IC器件/布局图300的截面图以及Y方向和Z方向，并且对应于图3A中的线C-C'。

IC器件/布局图300包括每个都位于伪栅极区域/结构DG的示例之间的位于衬底SUB前侧FS中的有源区域/区AA的示例、在对应于S/D区域/结构EPI的示例的位置处，与有源区域/区AA的示例重叠/置于有源区域/区AA上面的MD区域/段MD的示例、对应于隔离结构ISO的切割MD区域CMD的示例、在对应于S/D区域/结构EPI的示例的位置处，与MD区域/段MD的示例重叠/置于MD区域/段MD的示例上面的背侧通孔区域/结构VB的示例、栅极区域/结构G的示例、以及对应于隔离结构ISO的切割栅极区域CPO。为了清楚的目的，未描绘附加部件。

IC器件/布局图300还包括FTV区域/结构FTV的两个示例，该FTV区域/结构FTV的两个示例位于伪栅极区域/结构DG示例之间，并且与MD区域/段MD的对应示例重叠/直接接触。FTV区域FTV的示例还与背侧金属区域BSM的示例重叠，并且从而对应于FTV结构FTV，该FTV结构FTV延伸到衬底SUB的背侧BS中并且电连接到(例如直接接触)背侧金属段BSM的相应示例。

FTV区域/结构FTV的第一示例与背侧通孔/结构VB的第一示例相邻(由隔离区域/结构ISO分隔开)，每个示例均被配置为将对应的上面部件(MD区域/段MD或S/D区域/结构EPI)电连接到背侧金属区域/段BSM的对应示例，该背侧金属区域/段BSM的对应示例被配置为电源电压VDD分配网络的组件。FTV区域/结构FTV的第二示例与背侧通孔/结构VB的第二示例相邻(由隔离区域/结构ISO分隔开)，每个示例均被配置为将相应的上面部件(MD区域/段MD或S/D区域/结构EPI)电连接到背侧金属区域/段BSM相应的示例，该背侧金属区域/段BSM相应的示例被配置为参考电压VSS分配网络的组件。

从而，IC器件/布局图300被配置为包括双电源轨连接方案的单元/器件，在双电源轨连接方案中，与包括前侧电源和/或参考连接件的方法相比，并行VDD和VSS路径无需使用前侧资源即可实现更低的路径电阻、电压降和功率损耗。IC器件/布局图300被配置为使用比电源连接件使用前侧资源的方法更少的前侧资源，从而能够提高前侧布线灵活性。

根据一些实施例，图4A描绘了IC器件/布局图400A的前侧平面图以及X方向和Y方向，并且图4B描绘了IC器件/布局图400B的前侧平面图以及X方向和Y方向。

IC器件/布局图400A和400B的每个均包括栅极区域/结构G、切割栅极区域CPO、通孔区域/结构VG的示例，并且为了清楚的目的，未描绘位于伪栅极区域/结构DG的示例之间和单元边界CB内的其他部件。图4A和图4B的每个均还描绘了前侧金属区域/段FSM和背侧金属区域/段BSM的示例。

IC器件/布局图400A和400B的每个均包括FTV区域/结构FTV的两个示例，其配置为直接接触栅极区域/结构G和伪栅极区域/结构DG的重叠的/上面的示例，并且电连接到背侧金属区域/段BSM的相应示例，背侧金属区域/段BSM的相应示例被配置为电源电压VDD和参考电压VSS分配网络的组件。

IC器件/布局图400A和400B中的每个对应于横跨伪栅极区域/结构DG的相应示例的延伸的有源区域/区AA的示例，该伪栅极区域/结构DG通过与电源电压VDD或参考电压VSS中的适当一个绑定，来隔离有源区域/区AA的相邻部分。通过包括如图4A和图4B所示配置的FTV区域/结构FTV的示例，将伪栅极区域/结构DG的示例绑定，而无需使用前侧资源。

如图4A所示，IC器件/布局图400A在Y方向上所具有的高度对应于前侧金属区域/段FSM的十一个示例，从而每个前侧金属区域/段FSM的示例都可用于信号布线。与将前侧资源用于电源电压和/或参考电压分配的方法相比，从而更多数量的前侧金属区域/段FSM的示例是可用的。

如图4B所示，IC器件/布局图400B在Y方向上所具有的高度对应于前侧金属区域/段FSM的九个示例，从而每个前侧金属区域/段FSM的示例都可用于信号布线。与将前侧资源用于电源电压和/或参考电压分配的方法相比，IC器件/布局图400B需要较小的高度，并且从而需要较小的面积，以实现将前侧金属区域/段FSM的九个示例用于信号布线。

对应于Y方向上高度的前侧金属区域/段FSM的示例的数量是出于说明的目的提供的非限制性实例。对应于Y方向上高度的前侧金属区域/段FSM的示例的其他数量均在本公开的范围内。

根据一些实施例，图5A描绘了IC器件/布局图500A的示意图，图5B描绘了IC器件/布局图500B的平面图以及X方向和Y方向，并且图5C描绘了IC器件/布局图500C的平面图以及X方向和Y方向。

如图5A所示，IC器件/布局图500A是包括第一级和第二级的电路，例如反相器。第一级包括位于衬底SUB的前侧FS中的输入管脚，第二级包括位于前侧FS中的输出管脚，并且第一级和第二级通过从衬底SUB的前侧FS延伸到背侧BS的TSV互连件彼此电连接。

在图5B所示的实施例中，IC器件/布局图500B是缓冲电路，该缓冲电路包括配置为输入/输出管脚的前侧金属区域/段FSM的示例、通孔区域/结构VIA0的示例、栅极区域/结构G的三个示例、以及布置在伪栅极区域/结构DG的示例之间作为与反相器相对应的第一级和第二级的附加部件(为了清楚的目的未标记)。

在图5C所示的实施例中，IC器件/布局图500C是AND/OR门，该AND/OR门包括配置为输入/输出管脚的前侧金属区域/段FSM的示例、栅极区域/结构G的四个示例、以及布置在作为第一级和第二级的伪栅极区域/结构DG的示例之间的附加部件(为了清楚的目的未标记)。

在IC器件/布局图500B和500C中的每个中，FTV区域/结构FTV位于伪栅极区域/结构DG的示例之间，并且配置为第一级的输出端子和第二级的输入端子之间的互连件。

IC器件/布局图500A、500B和500C中的每个均为多级电路的非限制性实例，该多级电路包括配置为级间互连件的FTV区域/结构FTV，从而与互连件使用前侧资源的方法相比，能够将前侧资源用于信号布线，以具有更大的灵活性，并且在一些实施例中具有更低的寄生电容。除了图5A至图5C中所示的多级电路之外，包括FTV互连件(例如多于一个FTV)的多级电路均在本公开的范围内。

根据一些实施例，图6A至图6C描绘了各个IC器件/布局图600A-600C的平面图以及X方向和Y方向，并且图6D描绘了IC器件/布局图600D的示意图。

IC器件/布局图600A是上面讨论的IC器件/布局图100的实施例，该IC器件/布局图100的实施例包括配置为前侧输入管脚的前侧金属区域/段FSM的示例和配置为背侧输出管脚的FTV，并且IC器件/布局图600B是上面讨论的IC器件/布局图200的实施例，该IC器件/布局图200的实施例包括配置为前侧输出管脚的前侧金属区域/段FSM的示例和配置为背侧输入管脚的FTV。

IC器件/布局图600C被配置为反相器，该反相器包括FTV区域/结构FTV的两个示例，一个配置为背侧输入管脚，并且另一个配置为背侧输出管脚。通过将FTV的示例用于输入管脚和输出管脚，与IC器件/布局图600A和600B相比，IC器件/布局图600C进一步降低了前侧资源的使用，IC器件/布局图中的每个从而均实现了上面关于IC器件/布局图100和200讨论的益处。

IC器件/布局图600D是包括驱动器单元(例如IC器件/布局图600A的示例)、和接收器单元(例如IC器件/布局图600B的示例)以及背侧信号布线路径(例如包括背侧金属区域/段BSM的示例)的电路，该背侧信号布线路径将驱动器单元的背侧输出管脚(FTV)电连接到接收器单元的背侧输入管脚(FTV)。

通过包括驱动器单元和接收器单元(包括各自的背侧输出和输入FTV管脚)以及相应的背侧信号布线路径，IC器件/布局图600D可以实现上面关于IC器件/布局图100、200和600A-600C讨论的益处。

图6A至图6D中所示的实施例是出于说明目的而提供的非限制性实例。包括背侧输出和输入FTV管脚组合的其他电路类型和配置在本公开的范围内。

图7是根据一些实施例的制造IC器件的方法700的流程图。方法700可操作为形成上面关于图1A至图6D讨论的一个或多个IC器件100-600D中的一些或全部。

在一些实施例中，实行方法700的一些或所有操作是通过实行多个制造操作，例如，光刻、扩散、沉积、蚀刻、平坦化或适于在半导体晶圆中构建多个IC器件的其他操作中的一个或多个来构建多个IC器件(例如，晶体管、逻辑门、存储器单元、互连结构、和/或其他合适的器件)的部分。

在一些实施例中，按图7中所示的顺序实行方法700的操作。在一些实施例中，方法700的操作按与图7中所示的顺序不同的顺序实行。在一些实施例中，在方法700的操作之前、期间和/或之后实行一个或多个额外操作。在一些实施例中，实行方法700的一些或所有操作包括实行如下面关于IC制造系统1000和图10讨论的一个或多个操作。

在操作702处，在半导体衬底的前侧中构建多个晶体管，构建晶体管包括形成在第一方向上延伸的有源区、置于有源区上面并且在与第一方向垂直的第二方向上延伸的MD段，以及形成置于有源区上面并且在第二方向上邻近MD段延伸的第一栅电极。在一些实施例中，构建多个晶体管包括形成对应于上面关于图1A至图6D讨论的IC器件100-600D之一的有源区域/区AA、MD段MD和栅极结构G。

在一些实施例中，构建包括形成有源区、MD段和栅电极的多个晶体管，包括实行多个制造工艺，包括光刻、扩散、注入、沉积、蚀刻、平坦化、或适于构建包括如上面关于图1A至图6D所讨论的布置的部件的多个晶体管的其他操作中的一个或多个。

在操作704处，从半导体衬底的背侧到栅电极或MD段形成FTV。在一些实施例中，形成FTV包括形成如上面关于图1A至图6D所讨论的配置的FTV结构FTV的一个或多个示例。

在一些实施例中，形成FTV包括实行多个制造操作，包括沉积和图案化一个或多个光刻胶层、实行一个或多个蚀刻工艺、以及实行一个或多个沉积工艺，由此一种或多种导电材料配置为从相应的前侧部件到半导体衬底的背侧形成连续的低电阻结构。

在操作706处，在一些实施例中，在半导体衬底的背侧中形成电连接到FTV的金属段。在一些实施例中，形成背侧金属段包括形成背侧金属段BSM的一个或多个示例，该背侧金属段BSM的一个或多个示例电连接到相应的一个或多个FTV并且如上面关于图1A至图6D所讨论的配置。

在一些实施例中，形成背侧金属段包括实行多个制造操作，该多个制造操作包括沉积并图案化一个或多个光刻胶层、实行一个或多个蚀刻工艺、以及实行一个或多个沉积工艺，由此将一种或多种导电材料配置为形成连续的低电阻背侧结构。

通过实行方法700的一些或全部操作，制造了IC器件，在IC器件中，FTV直接接触前侧栅电极或MD段并且延伸到半导体衬底的背侧中，从而能够实现上面关于IC器件100-600D讨论的益处。

根据一些实施例，图8是生成IC布局图(例如上面关于图1A至图6D讨论的IC布局图100-600D中的一个或多个)的方法800的流程图。

在一些实施例中，生成IC布局图包括生成对应于IC器件(例如上面关于图1A至图6D讨论的IC器件100-600D)的IC布局图，该IC器件基于生成的IC布局图制造。

在一些实施例中，方法800的一些或全部由计算机的处理器(例如下面关于图9讨论的IC布局图生成系统900的处理器902)执行。

方法800的一些或所有操作能够作为设计室(例如下面关于图10讨论的设计室1020)中实行行的设计程序的一部分来实行。

在一些实施例中，按照图8中所示的顺序实行方法800的操作。在一些实施例中，同时实行和/或按照与图8中所示的顺序不同的顺序实行方法800的操作。在一些实施例中，在实行方法800的一个或多个操作之前、之间、期间和/或之后实行一个或多个操作。

在操作802处，在一些实施例中，在IC单元中布置多个晶体管，多个晶体管包括有源区域、与有源区域重叠的栅极区域、和与邻近栅极区域的有源区域重叠的MD区域。在一些实施例中，布置多个晶体管包括布置包括有源区域AA、栅极区域G和MD区域MD的多个晶体管，有源区域AA、栅极区域G和MD区域MD根据上面关于图1A至图6D讨论的IC布局图100-600C配置。

在操作804处，在一些实施例中，栅极区域或MD区域与FTV区域重叠。在一些实施例中，使栅极区域或MD区域与FTV区域重叠包括根据上面关于图1A至图6D所讨论的IC布局图100-600C那样使一个或多个栅极区域和/或MD区域与FTV区域FTV的一个或多个相应示例重叠。

在操作806处，在一些实施例中，将包括FTV区域的单元存储在单元库中。在一些实施例中，存储单元包括存储如上面关于图1A至图6C所讨论的IC布局图100-600C中的一个。

在一些实施例中，将单元存储在单元库中包括将单元存储在非易失性计算机可读存储器或数据库中、和/或包括通过网络存储单元。在一些实施例中，将单元存储在单元库中包括将单元存储在IC布局图生成系统900的单元库907中、和/或通过网络914中存储单元，如下面关于图9讨论的。

在操作808处，在一些实施例中，将包括FTV区域的单元放置在IC布局图中。在一些实施例中，将单元放置在IC布局图中包括将IC布局图100-600C中的一个或多个放置在IC布局图中，例如，上面关于图6D讨论的IC布局图600D。

在操作810处，在一些实施例中，FTV区域与背侧金属层中的金属区域重叠。在一些实施例中，使FTV区域与金属区域重叠包括使FTV区域FTV的一个或多个示例与背侧金属区域BSM的相应一个或多个示例重叠，该背侧金属区域BSM的相应一个或多个示例根据如上面关于图1A至图6D讨论的IC布局图100-600D中的一个或多个布置。

在操作812处，在一些实施例中，将包括单元(包括FTV区域)的IC布局图存储在存储器件中。在一些实施例中，将IC布局图存储在存储器件中包括将如上面关于图1A至图6D讨论的IC布局图100-600D中的一个或多个存储在存储器件中。

在一些实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或数据库中，和/或包括通过网络存储IC布局图。在一些实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在IC布局图生成系统900的布局图909中和/或通过网络914存储IC布局图，如下面关于图9讨论的。

在操作814处，在一些实施例中，基于IC布局图实行一个或多个制造操作、一个或多个光刻曝光。基于IC布局图实行一个或多个制造操作(例如，一个或多个光刻曝光)的非限制性实例在上面关于图7和下面关于图10进行了讨论。

通过执行方法800的一些或全部操作，生成对应于IC器件的IC布局图，在IC器件中，FTV直接接触前侧栅电极或MD段并且延伸到半导体衬底的背侧中，从而能够实现上面关于IC器件100-600D讨论的益处。

图9是根据一些实施例的IC布局图生成系统900的框图。根据一些实施例，例如使用IC布局图生成系统900来实现本文描述的根据一个或多个实施例设计IC布局图的方法。

在一些实施例中，IC布局图生成系统900是包括硬件处理器902和非瞬时计算机可读存储介质904的通用计算设备。除其他之外，存储介质904还编码(即存储)有计算机程序代码906，即一组可执行指令。硬件处理器902对指令906的执行(至少部分地)表示电子设计自动化(EDA)工具，该工具实施方法的一部分或全部，例如，上面关于图8描述的生成IC布局图的方法800(下文中称为所述工艺和/或方法)。

处理器902经由总线908电耦接到计算机可读存储介质904。处理器902还通过总线908电耦接到I/O接口910。网络接口912还经由总线908电连接到处理器902。网络接口912连接到网络914，从而使得处理器902和计算机可读存储介质904能够经由网络914连接到外部元件。处理器902被配置为执行编码在计算机可读存储介质904中的计算机程序代码906，以使IC布局图生成系统900可用于执行所述工艺和/或方法的部分或全部。在一个或多个实施例中，处理器902是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)、和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质904是电子、磁性、光学、电磁、红外、和/或半导体系统(或装置或器件)。例如，计算机可读存储介质904包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质904包括光盘只读光盘(CD-ROM)、光盘读/写(CD-R/W)、和/或数字视频光盘(DVD)。

在一个或多个实施例中，计算机可读存储介质904存储计算机程序代码906，其被配置为使IC布局图生成系统900(其中这种执行表示(至少部分)EDA工具)可用于执行部分或全部所述过程和/或方法。在一个或多个实施例中，计算机可读存储介质904还存储有助于实施部分或全部所述过程和/或方法的信息。

在一个或多个实施例中，计算机可读存储介质904存储包括本文所公开的这样单元的单元的单元库907，例如，上面关于图1A至图6D讨论的IC布局图100-600C。

在一个或多个实施例中，计算机可读存储介质904存储包括本文公开的这样IC布局图的布局图909，例如上文关于图1A至图6D讨论的IC布局图100-600C和/或600D。

IC布局图生成系统900包括I/O接口910。I/O接口910耦接到外部电路。在一个或多个实施例中，I/O接口910包括用于向处理器902传递信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏、和/或光标方向键。

IC布局图生成系统900还包括耦合到处理器902的网络接口912。网络接口912允许系统900与网络914通信，一个或多个其他计算机系统连接到网络914。网络接口912包括：无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如以太网、USB或IEEE-1364。在一个或多个实施例中，所述过程和/或方法的部分或全部在两个或更多个IC布局图生成系统900中实现。

IC布局图生成系统900被配置为通过I/O接口910接收信息。通过I/O接口910接收的信息包括指令、数据、设计规则、标准单元库、和/或供处理/902处理的其他参数中的一个或多个。信息通过总线908传输到处理器902。IC布局图生成系统900被配置为通过I/O接口910接收与UI相关的信息。该信息作为用户接口(UI)942存储在计算机可读介质904中。

在一些实施例中，所述过程和/或方法的部分或全部被实现为由处理器执行的独立软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为由IC布局图生成系统900使用的软件应用程序。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS股份有限公司获得的的工具或另一合适的布局生成工具来生成包括标准单元的布局图。

在一些实施例中，这些过程被实现为存储在非瞬时计算机可读记录介质中的程序的功能。非瞬时计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储或存储单元，例如光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。

图10是根据一些实施例的IC制造系统1000及其相关的IC制造流程的框图。在一些实施例中，基于IC布局图，使用制造系统1000制造(A)一个或多个半导体掩模或(B)半导体集成电路层中的至少一个组件中的至少一个。

在图10中，IC制造系统1000包括在设计、开发和制造周期和/或与制造IC器件1060有关的服务中彼此相互作用的实体，诸如设计室1020、掩模室1030和IC制造商/制造厂(“fab”)1050。系统1000中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从该一个或多个其他实体接收服务。在一些实施例中，设计室1020、掩模室1030和IC fab 1050中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室1020、掩模室1030和IC fab 1050中的两个或更多个共存于公共设施中并使用公共资源。

设计室(或设计团队)1020生成IC设计布局图1022。IC设计布局图1022包括各种几何图案，例如，上面关于图1A至图6D讨论的IC布局图100-600D中的一个或多个。几何图案对应于组成要制造的IC器件1060的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各种IC部件。例如，IC设计布局图1022的部分包括各种IC部件，诸如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔、以及在半导体衬底(诸如硅晶圆)中形成的用于焊盘的开口和设置在半导体衬底上的各种材料层。设计室1020实行适当的设计过程以形成IC设计布局图1022。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局图1022呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1022以GDSII文件格式或DFII文件格式表达。

掩模室1030包括数据准备1032和掩模制造1044。掩模室1030使用IC设计布局图1022来制造一个或多个掩模1045，以用于根据IC设计布局图1022制造IC器件1060的各个层。掩模室1030实施掩模数据准备1032，其中IC设计布局图1022被翻译成代表性数据文件(RDF)。掩模数据准备1032将RDF提供给掩模制造1044。掩模制造1044包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)1045或半导体晶圆1053。设计布局图1022由掩模数据准备1032操纵，以符合掩模写入器的特定特性和/或IC fab 1050的要求。在图10中，将掩模数据准备1032和掩模制造1044示出为单独的元件。在一些实施例中，将掩模数据准备1032和掩模制造1044统称为掩模数据准备。

在一些实施例中，掩模数据准备1032包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图1022。在一些实施例中，掩模数据准备1032包括进一步的分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。

在一些实施例中，掩模数据准备1032包括掩模规则检查器(MRC)，其使用掩模创建规则集合来检查已经在OPC中进行过处理的IC设计布局图1022，该掩模创建规则集合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图1022以补偿掩模制造1044期间的限制，这可以撤销由OPC实施的修改的一部分以满足掩模创建规则。

在一些实施例中，掩模数据准备1032包括光刻工艺检查(LPC)，其模拟将由IC fab1050实行以制造IC器件1060的工艺。LPC基于IC设计布局图1022来模拟该工艺以创建模拟制造的器件，诸如IC器件1060。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC相关的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等、或它们的组合。在一些实施例中，在通过LPC创建了模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图1022。

应该理解的是，为了清楚的目的，掩模数据准备1032的以上描述已被简化。在一些实施例中，数据准备1032包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局图1022。附加地，可以以各种不同的顺序执行在数据准备1032期间应用于IC设计布局图1022的工艺。

在掩模数据准备1032之后以及在掩模制造1044期间，基于修改的IC设计布局图1022来制造掩模1045或一组掩模1045。在一些实施例中，掩模制造1044包括基于IC设计布局图1022实施的一个或多个光刻曝光。在一些实施例中，基于修改的IC设计布局图1022，电子束(e-beam)或多电子束的机制用于在掩模(光掩模或掩模版)1045上形成图案。掩模1045可以以各种技术形成。在一些实施例中，掩模1045是使用二元技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(UV)束或EUV束，被不透明区域阻挡并且透过透明区域。在一个实例中，掩模1045的二元掩模版本包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模1045。在掩模1045的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种部件配置为具有合适的相位差以增强分辨率和成像质量。在各种实例中，相移掩模是衰减的PSM或交替的PSM。将由掩模制造1044生成的掩模用于多种工艺中。例如，在离子注入工艺中使用这种掩模，以在半导体晶圆1053中形成各种掺杂区域，在蚀刻工艺中使用这种掩模，以在半导体晶圆1053中形成各种蚀刻区域，和/或在其他合适的工艺中使用这种掩模。

IC fab 1050是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC fab 1050是半导体制造厂。例如，可以有制造厂用于多个IC产品的前段制造(前段制程(FEOL)制造)，而第二制造厂可以为IC产品的互连和封装提供后段制造(后段制程(BEOL)制造)，以及第三制造厂可以为制造业务提供其他服务。

IC fab 1050包括晶圆制造工具1052，其配置为对半导体晶圆1053执行各种制造操作，以使得根据掩模(例如掩模1045)制造IC器件1060。在各个实施例中，制造工具1052包括晶圆步进机、离子注入机、光刻胶涂覆机、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或能够实施本文讨论的一种或多种合适制造工艺的其他制造设备中的一个或多个。

IC fab 1050使用由掩模室1030所制造的掩模1045来制造IC器件1060。因此，ICfab 1050至少间接地使用IC设计布局图1022来制造IC器件1060。在一些实施例中，半导体晶圆1053由IC fab 1050使用掩模1045制成IC器件1060。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1022实施一个或多个光刻曝光。半导体晶圆1053包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆1053还包括各种掺杂区域、介电部件、多层级互连等中的一个或多个(在随后的制造步骤中形成)。

在一些实施例中，IC器件包括在半导体衬底的前侧中在第一方向上延伸的有源区，置于有源区上面并且在垂直于第一方向的第二方向上延伸的第一栅电极，在第二方向上邻近第一栅电极延伸并且置于有源区上面的MD段，以及直接接触第一栅电极或MD段中的一个，并且在垂直于第一方向和第二方向的第三方向上延伸到半导体衬底的背侧的第一FTV。在一些实施例中，IC器件包括在第一方向上延伸的第一背侧电源轨，其中，第一FTV电连接到第一电源轨。在一些实施例中，第一FTV直接接触MD段，并且IC器件包括在第一方向上邻近第一背侧电源轨延伸的第二背侧电源轨，以及在第三方向上从有源区延伸到第二背侧电源轨的背侧通孔。在一些实施例中，第一FTV直接接触第一栅电极，并且IC器件包括：第二栅电极，在第二方向上与第一栅电极对齐，并且通过介电层与第一栅电极分隔开，第二背侧电源轨，在第一方向上延伸，以及第二FTV，直接接触第二栅电极，并且在第三方向上从第二栅电极延伸到第二背侧电源轨。在一些实施例中，第一FTV直接接触MD段，IC器件包括在第二方向上延伸的第二栅电极，并且第一FTV直接接触第二栅电极。在一些实施例中，IC器件包括位于第一背侧金属层中的第一信号线，其中，第一FTV直接接触MD段，并且电连接到第一信号线。在一些实施例中，IC器件包括位于第一背侧金属层或第二背侧金属层中的第二信号线、以及直接接触第一栅电极，并且在第三方向上从第一栅电极延伸到第二信号线的第二FTV。在一些实施例中，IC器件包括位于第一背侧金属层中的第一信号线，其中，第一FTV直接接触第一栅电极，并且电连接到第一信号线。

在一些实施例中，制造IC器件的方法包括在半导体衬底的前侧中构建多个晶体管，构建多个晶体管包括：形成在第一方向上延伸的有源区，形成MD段，MD段置于有源区上面并且在垂直于第一方向的第二方向上延伸；以及形成第一栅电极，第一栅电极置于有源区上面并且在第二方向邻近MD段延伸；以及形成第一FTV，第一FTV从半导体衬底的背侧到第一栅电极或MD段。在一些实施例中，该方法包括在半导体衬底的背侧中形成电连接到第一FTV的第一电源轨。在一些实施例中，形成第一FTV包括形成到MD段的第一FTV，形成第一FTV包括形成从半导体衬底的背侧到有源区的背侧通孔，并且形成第一电源轨包括在半导体衬底的背侧中形成邻近第一背侧电源轨并且电连接到背侧通孔的第二电源轨。在一些实施例中，形成第一栅电极包括：在第二方向上形成与第一栅电极对齐的第二栅电极；以及在第一栅电极和第二栅电极之间形成介电层，形成第一FTV包括形成到第一栅电极的第一FTV，形成第一FTV包括形成从半导体衬底的背侧到第二栅电极的第二FTV，以及形成第一电源轨包括在半导体衬底的背侧中形成电连接到第二FTV的第二电源轨。在一些实施例中，形成第一栅电极包括形成与第一栅电极平行的第二栅电极，并且形成第一FTV包括形成到MD段并且到第二栅电极的第一FTV。在一些实施例中，形成第一FTV包括形成到MD段的第一FTV，以及该方法包括在第一背侧金属层中形成第一信号线，并且第一信号线电连接到第一FTV。在一些实施例中，形成第一FTV包括形成从半导体衬底的背侧到第一栅电极的第二FTV，并且形成第一信号线包括在第一背侧金属层或第二背侧金属层中形成第二信号线，并且第二信号线电连接到第二FTV。在一些实施例中，形成第一FTV包括形成到第一栅电极的第一FTV，并且方法包括在第一背侧金属层中形成第一信号线，并且第一信号线电连接到第一FTV。

在一些实施例中，生成IC布局图的方法包括在IC单元中布置多个晶体管，多个晶体管包括：有源区域、栅极区域，与有源区域重叠、和MD区域，邻近栅极区域与有源区域重叠，使栅极区或MD区域与FTV区域重叠，以及使包括FTV区域的单元存储在单元库中。在一些实施例中，使栅极区或MD区域与FTV区域重叠包括使栅极区域或MD区域中的一个与第一FTV区域重叠，使栅极区或MD区域与FTV区域重叠包括使栅极区域或MD区域中的另一个与第二FTV区域重叠，以及使包括FTV区域的单元存储在单元库中包括使包括第一FTV区域和第二FTV区域中的每个的单元存储在单元库中。在一些实施例中，栅极区域是第一栅极区域，多个晶体管包括第二栅极区域，并且使栅极区或MD区域与FTV区域重叠包括使MD区域和第二栅极区域中的每个与FTV区域重叠。在一些实施例中，该方法包括使包括FTV区域的单元放置在IC布局图中，使FTV区域与背侧金属层中的金属区域重叠；以及使包括单元的IC布局图存储在存储器件中。

根据本公开的一个方面，提供了一种集成电路(IC)器件，该集成电路(IC)器件包括：有源区，在半导体衬底的前侧中在第一方向上延伸；第一栅电极，置于有源区上面并且在垂直于第一方向的第二方向上延伸；类金属限定(MD)段，在第二方向上邻近第一栅电极延伸并且置于有源区上面；以及第一馈通通孔(FTV)，直接接触第一栅电极或MD段中的一个，并且在垂直于第一方向和第二方向的第三方向上延伸到半导体衬底的背侧。在一些实施例中，IC器件还包括：第一背侧电源轨，在第一方向上延伸，其中，第一FTV电连接到第一电源轨。在一些实施例中，第一FTV直接接触MD段，并且IC器件还包括：第二背侧电源轨，在第一方向上邻近第一背侧电源轨延伸；以及背侧通孔，在第三方向上从有源区延伸到第二背侧电源轨。在一些实施例中，第一FTV直接接触第一栅电极，并且IC器件还包括：第二栅电极，在第二方向上与第一栅电极对齐，并且通过介电层与第一栅电极分隔开；第二背侧电源轨，在第一方向上延伸；以及第二FTV，直接接触第二栅电极，并且在第三方向上从第二栅电极延伸到第二背侧电源轨。在一些实施例中，第一FTV直接接触MD段，IC器件还包括在第二方向上延伸的第二栅电极，并且第一FTV直接接触第二栅电极。在一些实施例中，IC器件还包括：第一信号线，位于第一背侧金属层中，其中，第一FTV直接接触MD段，并且电连接到第一信号线。在一些实施例中，IC器件还包括：第二信号线，位于第一背侧金属层或第二背侧金属层中；以及第二FTV，直接接触第一栅电极，并且在第三方向上从第一栅电极延伸到第二信号线。在一些实施例中，IC器件还包括：第一信号线，位于第一背侧金属层中，其中，第一FTV直接接触第一栅电极，并且电连接到第一信号线。

根据本公开的另一个方面，提供了一种制造集成电路(IC)器件的方法，该方法包括：在半导体衬底的前侧中构建多个晶体管，构建多个晶体管包括：形成在第一方向上延伸的有源区；形成类金属限定(MD)段，类金属限定段置于有源区上面并且在垂直于第一方向的第二方向上延伸；以及形成第一栅电极，第一栅电极置于有源区上面并且在第二方向邻近MD段延伸；以及形成第一馈通通孔(FTV)，第一馈通通孔从半导体衬底的背侧到第一栅电极或MD段。在一些实施例中，制造IC器件的方法还包括：在半导体衬底的背侧中形成电连接到第一FTV的第一电源轨。在一些实施例中，形成第一FTV包括形成到MD段的第一FTV，形成第一FTV还包括形成从半导体衬底的背侧到有源区的背侧通孔，并且形成第一电源轨包括在半导体衬底的背侧中形成邻近第一背侧电源轨并且电连接到背侧通孔的第二电源轨。在一些实施例中，形成第一栅电极包括：在第二方向上形成与第一栅电极对齐的第二栅电极；以及在第一栅电极和第二栅电极之间形成介电层，形成第一FTV包括形成到第一栅电极的第一FTV，形成第一FTV还包括形成从半导体衬底的背侧到第二栅电极的第二FTV，以及形成第一电源轨包括在半导体衬底的背侧中形成电连接到第二FTV的第二电源轨。在一些实施例中，形成第一栅电极包括形成与第一栅电极平行的第二栅电极，并且形成第一FTV包括形成到MD段并且到第二栅电极的第一FTV。在一些实施例中，形成第一FTV包括形成到MD段的第一FTV，以及制造IC器件的方法还包括在第一背侧金属层中形成第一信号线，并且第一信号线电连接到第一FTV。在一些实施例中，形成第一FTV还包括形成从半导体衬底的背侧到第一栅电极的第二FTV，并且形成第一信号线包括在第一背侧金属层或第二背侧金属层中形成第二信号线，并且第二信号线电连接到第二FTV。在一些实施例中，形成第一FTV包括形成到第一栅电极的第一FTV，以及方法还包括在第一背侧金属层中形成第一信号线，并且第一信号线电连接到第一FTV。

根据本公开的又一个方面，提供了一种生成集成电路(IC)布局图的方法，该方法包括：在IC单元中布置多个晶体管，多个晶体管包括：有源区域；栅极区域，与有源区域重叠；和类金属限定(MD)区域，邻近栅极区域与有源区域重叠；使栅极区或MD区域与馈通通孔(FTV)区域重叠；以及使包括FTV区域的单元存储在单元库中。在一些实施例中，使栅极区或MD区域与馈通通孔区域重叠包括使栅极区域或MD区域中的一个与第一FTV区域重叠，使栅极区或MD区域与馈通通孔区域重叠还包括使栅极区域或MD区域中的另一个与第二FTV区域重叠，以及使包括FTV区域的单元存储在单元库中包括使包括第一FTV区域和第二FTV区域中的每个的单元存储在单元库中。在一些实施例中，栅极区域是第一栅极区域，多个晶体管还包括第二栅极区域，并且使栅极区或MD区域与馈通通孔区域重叠包括使MD区域和第二栅极区域中的每个与FTV区域重叠。在一些实施例中，生成IC布局图的方法还包括：使包括FTV区域的单元放置在IC布局图中；使FTV区域与背侧金属层中的金属区域重叠；以及使包括单元的IC布局图存储在存储器件中。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本公开的方面。本领域人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他操作和结构。本领域技术人员也应该意识到，这种等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)器件，包括：

有源区，在半导体衬底的前侧中在第一方向上延伸；

第一栅电极，置于所述有源区上面并且在垂直于所述第一方向的第二方向上延伸；

类金属限定(MD)段，在所述第二方向上邻近所述第一栅电极延伸并且置于所述有源区上面；以及

第一馈通通孔(FTV)，直接接触所述第一栅电极或所述类金属限定段中的一个，并且在垂直于所述第一方向和所述第二方向的第三方向上延伸到所述半导体衬底的背侧。

2.根据权利要求1所述的集成电路器件，还包括：

第一背侧电源轨，在所述第一方向上延伸，

其中，所述第一馈通通孔电连接到所述第一电源轨。

3.根据权利要求2所述的集成电路器件，其中，所述第一馈通通孔直接接触所述类金属限定段，并且所述集成电路器件还包括：

第二背侧电源轨，在所述第一方向上邻近所述第一背侧电源轨延伸；以及

背侧通孔，在所述第三方向上从所述有源区延伸到所述第二背侧电源轨。

4.根据权利要求2所述的集成电路器件，其中，

所述第一馈通通孔直接接触所述第一栅电极，并且

所述集成电路器件还包括：

第二栅电极，在所述第二方向上与所述第一栅电极对齐，并且通过介电层与所述第一栅电极分隔开；

第二背侧电源轨，在所述第一方向上延伸；以及

第二馈通通孔，直接接触所述第二栅电极，并且在所述第三方向上从所述第二栅电极延伸到所述第二背侧电源轨。

5.根据权利要求1所述的集成电路器件，其中，

所述第一馈通通孔直接接触所述类金属限定段，

所述集成电路器件还包括在所述第二方向上延伸的第二栅电极，并且

所述第一馈通通孔直接接触所述第二栅电极。

6.根据权利要求1所述的集成电路器件，还包括：

第一信号线，位于第一背侧金属层中，

其中，所述第一馈通通孔直接接触所述类金属限定段，并且电连接到所述第一信号线。

7.根据权利要求6所述的集成电路器件，还包括：

第二信号线，位于所述第一背侧金属层或第二背侧金属层中；以及

第二馈通通孔，直接接触所述第一栅电极，并且在所述第三方向上从所述第一栅电极延伸到所述第二信号线。

8.根据权利要求1所述的集成电路器件，还包括：

第一信号线，位于第一背侧金属层中，

其中，所述第一馈通通孔直接接触所述第一栅电极，并且电连接到所述第一信号线。

9.一种制造集成电路(IC)器件的方法，所述方法包括：

在半导体衬底的前侧中构建多个晶体管，构建所述多个晶体管包括：

形成在第一方向上延伸的有源区；

形成类金属限定(MD)段，所述类金属限定段置于所述有源区上面并且在垂直于所述第一方向的第二方向上延伸；以及

形成第一栅电极，所述第一栅电极置于所述有源区上面并且在所述第二方向邻近所述类金属限定段延伸；以及

形成第一馈通通孔(FTV)，所述第一馈通通孔从所述半导体衬底的背侧到所述第一栅电极或所述类金属限定段。

10.一种生成集成电路(IC)布局图的方法，所述方法包括：

在集成电路单元中布置多个晶体管，所述多个晶体管包括：

有源区域；

栅极区域，与所述有源区域重叠；和

类金属限定(MD)区域，邻近所述栅极区域与所述有源区域重叠；

使所述栅极区或所述类金属限定区域与馈通通孔(FTV)区域重叠；以及

使包括所述馈通通孔区域的单元存储在单元库中。