CN118823911B - 一种门禁系统、接收设备、接收方法及传输系统 - Google Patents

Abstract

本申请实施例提供了一种门禁系统、接收设备、接收方法及传输系统，通过具有两个引脚的串行接口接收韦根数据，实现了高速采样，显著提升了数据处理效率，并利用直接内存访问技术实现数据存储，从而极大地减轻了处理器的负担。更为关键的是，无需对硬件设备进行修改或增加外部电路，即可实现对韦根数据的接收和处理，降低了韦根数据的接收以及处理的成本以及复杂性。此外，该接收设备还具备出色的兼容性，能够接收并解析多种格式的韦根数据，按照韦根协议准确提取信息，极大地提升了韦根数据接收的灵活性和扩展性。

Description

一种门禁系统、接收设备、接收方法及传输系统

技术领域

本申请涉及安防系统技术领域，特别是涉及一种门禁系统、接收设备、接收方法及传输系统。

背景技术

现有门禁系统中，门禁系统包括读卡器，处理器以及门禁设备，门禁系统通过DATA0和DATA1信号线接收来自读卡器的韦根信号，为了使得处理器能够接收并处理韦根信号，需要对门禁系统的硬件设备进行修改，增加外部差分放大电路以及外部信号调制电路，因此增加了门禁系统的实现成本和复杂性，同时提高了方案实施的难度。并且门禁系统的处理器不仅需要直接参与接收处理韦根数据的整个流程，还需要兼顾其他系统任务，因此增加了处理器的负担，降低了数据处理的效率。其次，由于该技术需要在实施前预设韦根格式，因此无法兼容多种不同的韦根格式，限制了系统的灵活性和扩展性。

发明内容

本申请实施例的目的在于提供一种门禁系统、接收设备、接收方法及传输系统，以实现降低韦根数据的接收以及处理的成本以及复杂性，减轻处理器的负担，提升韦根数据接收的灵活性和扩展性。具体技术方案如下：

第一方面，本申请实施例提供了一种门禁系统，所述门禁系统包括：读卡设备和控制设备以及门禁设备；

所述读卡设备包括处理器和两个引脚；

所述控制设备包括处理器、具有两个引脚的串行接口、所述两个引脚以及存储器；

所述读卡设备的处理器，用于响应于读卡操作，获取触发所述读卡操作的门禁卡的门禁卡信息；并将所述门禁卡信息封装为韦根数据；通过所述读卡设备的所述两个引脚向所述控制设备发送所述韦根数据；

所述具有两个引脚的串行接口，用于周期性地对所述控制设备的所述两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于所述存储器；

所述控制设备的处理器，用于响应于完成韦根数据的接收，读取所述存储器中通过直接内存访问存储的数据，作为第一数据；以第一组合数据为分隔符，将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；按照预设的韦根协议解析所述第二数据，得到门禁卡信息；对所述门禁卡信息进行认证，若认证通过，则向所述门禁设备发送通行指令；

所述门禁设备，用于响应于所述通行指令，进入允许通行状态。

其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；

所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；

所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

在一种可能的实施方式中，所述读卡设备为微控制器，所述微控制器包括处理器和两个引脚；

所述控制设备包括系统级芯片，所述系统级芯片包括处理器、具有两个引脚的串行接口、所述两个引脚以及存储器。

在一种可能的实施方式中，所述门禁系统包括多个控制设备，

所述控制设备的处理器，还用于响应于读卡操作，获取触发所述读卡操作的门禁卡的门禁卡信息；并将所述门禁卡信息封装为韦根数据；通过所述控制设备的所述两个引脚向其他控制设备发送所述韦根数据。

第二方面，本申请实施例提供了一种接收设备，所述接收设备包括处理器、具有两个引脚的串行接口、所述两个引脚以及存储器；

所述具有两个引脚的串行接口，用于周期性地对所述两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于所述存储器；

所述处理器，用于响应于完成韦根数据的接收，读取所述存储器中通过直接内存访问存储的数据，作为第一数据；以第一组合数据为分隔符，将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；按照预设的韦根协议解析所述第二数据，得到第一信息；

其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；

所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；

所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

在一种可能的实施方式中，所述处理器，还用于周期性地对所述两个引脚进行采样，并通过预设的串行协议解析采样得到的数据，得到第二信息，直至从任一所述引脚采样到第一电平信号；

所述处理器，还用于响应于从任一所述引脚采样到第一电平信号，使能所述直接内存访问，并向所述具有两个引脚的串行接口发送采集指令；

所述具有两个引脚的串行接口，具体用于响应于所述采集指令，周期性地对所述两个引脚进行采样，并通过所述直接内存访问将采样得到的数据存储于所述存储器；

其中，所述第一电平信号为第二电平信号以外的电平信号，所述第二电平信号为接收到韦根空闲信号的情况下所述两个引脚上的电平信号，所述直接内存访问的传输总长度被配置为大于预设长度阈值。

在一种可能的实施方式中，所述具有两个引脚的串行接口包括片选引脚；

所述处理器，还用于将所述片选引脚的电平保持在第一电平；

所述处理器向所述具有两个引脚的串行接口发送采集指令，包括：

所述处理器将所述片选引脚的电平调整为第二电平；

其中，所述第一电平为高电平和低电平中的一者，所述第二电平为高电平和低电平中的另一者。

在一种可能的实施方式中，所述处理器，还用于响应于从任一所述引脚采样到所述第一电平信号，在所述存储器中记录采样到所述第一电平信号的引脚，作为目标引脚；

所述处理器，还用于若所述第一数据以所述第一组合数据起始，则读取记录的目标引脚，并确定所述目标引脚对应的第二韦根数据；

所述处理器组合各所述第一韦根数据得到第二数据，包括：

若所述第一数据以所述第一组合数据起始，则按照在所述第一数据中的排序，依次将各子数据对应的所述第一韦根数据排列于所述第二韦根数据之后，得到第二数据；

若所述第一数据不以所述第一组合数据起始，则按照在所述第一数据中的排序，依次排列各子数据对应的所述第一韦根数据，得到第二数据；

其中，第一引脚对应于韦根数据0，第二引脚对应于韦根数据1，所述第一引脚为接收到韦根数据0时处于所述第一电平信号的引脚，所述第二引脚为接收到韦根数据1时处于所述第一电平信号的引脚。

在一种可能的实施方式中，所述处理器，还用于周期性地读取所述存储器在最近一个周期内记录的数据，作为第三数据；若所述第三数据包括连续出现的第一组合数据，则确定已经完成韦根数据的接收；

其中，所述处理器读取所述存储器在最近一个周期内记录的数据的周期大于韦根数据最大位间隔时间。

第三方面，本申请实施例提供了一种接收方法，所述方法包括：

通过具有两个引脚的串行接口周期性地对所述两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于存储器；

响应于完成韦根数据的接收，读取所述存储器中通过直接内存访问存储的数据，作为第一数据；

以第一组合数据为分隔符，将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；

分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；

按照预设的韦根协议解析所述第二数据，得到第一信息；其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

在一种可能的实施方式中，所述方法还包括：

周期性地对所述两个引脚进行采样，并通过预设的串行协议解析采样得到的数据，得到第二信息，直至从任一所述引脚采样到第一电平信号；

响应于从任一所述引脚采样到第一电平信号，使能所述直接内存访问，并向所述具有两个引脚的串行接口发送采集指令；

响应于所述采集指令，通过所述具有两个引脚的串行接口周期性地对所述两个引脚进行采样，并通过所述直接内存访问将采样得到的数据存储于所述存储器；

其中，所述第一电平信号为第二电平信号以外的电平信号，所述第二电平信号为接收到韦根空闲信号的情况下所述两个引脚上的电平信号，所述直接内存访问的传输总长度被配置为大于预设长度阈值。

在一种可能的实施方式中，所述方法还包括：

将片选引脚的电平保持在第一电平，其中，所述片选引脚设置于所述具有两个引脚的串行接口上；

所述向所述具有两个引脚的串行接口发送采集指令，包括：

将所述片选引脚的电平调整为第二电平；

其中，所述第一电平为高电平和低电平中的一者，所述第二电平为高电平和低电平中的另一者。

在一种可能的实施方式中，所述方法还包括：

响应于从任一所述引脚采样到所述第一电平信号，在所述存储器中记录采样到所述第一电平信号的引脚，作为目标引脚；

若所述第一数据以所述第一组合数据起始，则读取记录的目标引脚，并确定所述目标引脚对应的第二韦根数据；

所述组合各所述第一韦根数据得到第二数据，包括：

若所述第一数据以所述第一组合数据起始，则按照在所述第一数据中的排序，依次将各子数据对应的所述第一韦根数据排列于所述第二韦根数据之后，得到第二数据；

若所述第一数据不以所述第一组合数据起始，则按照在所述第一数据中的排序，依次排列各子数据对应的所述第一韦根数据，得到第二数据；

其中，第一引脚对应于韦根数据0，第二出引脚对应于韦根数据1，所述第一引脚为接收到韦根数据0时处于所述第一电平信号的引脚，所述第二引脚为接收到韦根数据1时处于所述第一电平信号的引脚。

在一种可能的实施方式中，所述方法还包括：

周期性地读取所述存储器在最近一个周期内记录的数据，作为第三数据；若所述第三数据包括连续出现的第一组合数据，则确定已经完成韦根数据的接收；

其中，读取所述存储器在最近一个周期内记录的数据的周期大于韦根数据最大位间隔时间。

第四方面，本申请实施例提供了一种接收装置，所述装置包括：

采样模块，用于通过所述具有两个引脚的串行接口周期性地对所述两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于所述存储器；

读取模块，用于响应于完成韦根数据的接收，利用所述处理器读取所述存储器中通过直接内存访问存储的数据，作为第一数据；

分隔模块，用于以第一组合数据为分隔符，通过所述处理器将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；

组合模块，用于通过所述处理器分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；

解析模块，用于通过所述处理器按照预设的韦根协议解析所述第二数据，得到第一信息；其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

第五方面，本申请实施例提供了一种传输系统，所述传输系统包括：发送设备和接收设备；

所述发送设备包括处理器和两个引脚；

所述接收设备包括处理器、具有两个引脚的串行接口、所述两个引脚以及存储器；

所述发送设备的处理器，用于获取第一消息，并将所述第一消息封装为韦根数据；通过所述发送设备的所述两个引脚向所述接收设备发送所述韦根数据；

所述具有两个引脚的串行接口，用于周期性地对所述接收设备的所述两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于所述存储器；

所述接收设备的处理器，用于响应于完成韦根数据的接收，读取所述存储器中通过直接内存访问存储的数据，作为第一数据；以第一组合数据为分隔符，将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；按照预设的韦根协议解析所述第二数据，得到第一信息；

其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

在一种可能的实施方式中，所述发送设备包括微控制器，所述微控制器包括处理器和两个引脚；

所述接收设备包括系统级芯片，所述系统级芯片包括处理器、具有两个引脚的串行接口、所述两个引脚以及存储器。

本申请实施例有益效果：

本申请实施例提供的接收设备，通过具有两个引脚的串行接口接收韦根数据，实现了高速采样，显著提升了数据处理效率，并利用直接内存访问技术实现数据存储，从而极大地减轻了处理器的负担。更为关键的是，无需对硬件设备进行修改或增加外部电路，即可实现对韦根数据的接收和处理，降低了韦根数据的接收以及处理的成本以及复杂性。此外，该接收设备还具备出色的兼容性，能够接收并解析多种格式的韦根数据，按照韦根协议准确提取信息，极大地提升了韦根数据接收的灵活性和扩展性。

当然，实施本申请的任一产品或方法并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。

图1为韦根数据表示方法的示意图；

图2为韦根26格式各bit位含义的示意图；

图3为韦根数据位有效时间的示意图；

图4为韦根数据最大位间隔时间的示意图；

图5为韦根数据采样的示意图；

图6为双线串行外围设备接口数据传输的示意图；

图7a为本申请实施例提供的韦根数据传输电平状态的第一种示意图；

图7b为本申请实施例提供的韦根数据传输电平状态的第二种示意图；

图7c为本申请实施例提供的韦根数据传输电平状态的第三种示意图；

图7d为本申请实施例提供的韦根数据传输电平状态的第四种示意图；

图8为本申请实施例提供的接收设备的结构示意图；

图9为本申请实施例提供的韦根数据接收处理的流程图；

图10为本申请实施例提供的传输系统的第一种结构示意图；

图11为本申请实施例提供的传输系统的第二种结构示意图；

图12为本申请实施例提供的门禁系统的结构示意图；

图13为本申请实施例提供的门禁系统身份验证的流程图；

图14为本申请实施例提供的接收方法的流程图；

图15为本申请实施例提供的接收装置的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。

为更清楚的对本申请提供的接收设备进行说明，下面将对本文中涉及的相关名词进行解释：

韦根（Wiegand协议）：韦根是国际上统一的标准，是由摩托罗拉公司制定的一种通讯协议。常用于读卡器（读头）与门禁控制器之间传输数据。当读卡器识别到有效卡后，将门禁卡信息以韦根协议的方式发送给控制器，控制器验证门禁卡信息有效后打开门。韦根协议并没有定义通讯的波特率、也没有定义数据长度。韦根协议主要定义是数据传输方式：数据0（即DATA0）和数据1（即DATA1）两根数据线分别传输0和1。韦根接口通常由3根线组成，它们是：DATA0，DATA1和GND（Ground，电线接地端），在本申请提供的结构示意图中GND线均未示出。韦根数据在数据的传输中只需两条数据线，一条为DATA0，另一条为DATA1。韦根数据的表示方法示例参见图1，图1为韦根数据表示方法的示意图。

韦根格式：韦根协议具有多种格式，常用的有26bit（Binary digit，二进制数字，简称为“位”）、34bit、58bit等等。常用的韦根26格式参见图2所示，图2为韦根26格式各bit位含义的示意图。其中第0个bit是第1-12bit的偶校验位，第25个bit是第13-24bit的奇校验位，即图2中E代表偶校验位，D代表数据位，O代表奇校验位。其它格式类似，不同点主要体现在数据长度和校验位长度方面。

韦根数据位有效时间：韦根数据由低电平表示，位有效时间时段1是指一个bit位数据对应的低电平持续时间，参见图3所示。

韦根数据最大位间隔时间：位间隔时间时段2是指同一次韦根传输中两个bit位数据之间的间隔时间，参见图4所示。

SPI：SPI（Serial Peripheral interface，串行外围设备接口），主要作为主控芯片去配置外围芯片的接口协议。常用于 EEPROM（读写存储器），FLASH（闪存存储器），实时时钟，AD转换器（Analog-to-Digital Converter，模拟数字转换器），以及数字信号处理器和数字信号解码器之间。串行外围设备接口是一种高速的，全双工，同步，串行，主从结构通信总线。

Dual SPI：Dual SPI（Dual serial peripheral interface，双线串行外围设备接口），串行外围设备接口有四根线，包括CS（Chip Select，片选信号）、CLK（Clock，时钟信号）、MOSI（Master Output Slave Input，主机输出从机输入）、MISO（Master Input SlaveOutput，主机输入从机输出），串行外围设备接口以全双工的方式工作，在同一时刻MOSI和MISO分别作为输入和输出，也就是输入和输出都只通过一根线来完成，MOSI和MISO线在任意时钟周期内都是独立工作的，分别用作发送和接收。而双线串行外围设备接口将全双工串行外围设备接口变为半双工，双线串行外围设备接口同样使用四根线，但MOSI变为DATA0，MISO变为DATA1，输入和输出时均同时使用DATA0和DATA1两根线进行数据传输，所以单向数据传输速度上是串行外围设备接口的双倍，用于半双工通信，此处的DATA0和DATA1是指双线串行外围设备接口中的两根数据线，与韦根接口中的DATA0与DATA1不同，为了便于理解，下文中将双线串行外围设备接口中的两根数据线DATA0和DATA1简称为D0和D1。

DMA：DMA（Direct Memory Access，即直接内存访问），直接内存访问传输将数据从一个地址空间复制到另一个地址空间，提供在双线串行外围设备接口和存储器之间或者存储器和存储器之间的高速数据传输。当处理器初始化这个传输动作，传输动作本身是由直接内存访问控制器来实现和完成的。直接内存访问传输方式无需处理器直接控制传输，也没有中断处理方式那样保留现场和恢复现场过程，通过硬件为RAM（Random AccessMemory，随机存取存储器）和IO（Input/Output，输入/输出）设备开辟一条直接传输数据的通道，使得处理器的效率大大提高。

DMA buffer：（DMA buffer，直接内存访问缓存区）即开启直接内存访问前为其分配的一段内存空间，用于缓存直接内存访问传输的数据。

SOC：SOC（System On Chip，系统级芯片），也有称片上系统，意指它是一个产品，是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。

CPU：CPU（Central Processing Unit，中央处理器，简称CPU）作为计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元。

MCU：MCU（Microcontroller Unit，微控制器或微控制单元）是一种集成电路芯片，它采用超大规模集成电路技术，将计算机的中央处理器（CPU）频率与基本IO（输入/输出）接口电路集成在同一块芯片上。微控制器通常作为嵌入式系统的核心控制部件，广泛应用于智能仪表、实时工控、通讯设备、导航系统、家用电器等现代智能电子设备中。

信号：在本申请中信号是指高低电平信号。

数据：在本申请中高低电平信号被转换为以数字信号0和1表示的形式后，将其称为数据。

信息：在本申请中信息是指数字信号0和1所组成的二进制编码所表征的具体含义，例如，通过编码技术，可以将诸如门禁卡的相关信息（如卡号、门禁卡的使用者信息等）转化为二进制编码数据。这些二进制编码数据所承载的内容即为信息。

采样：采集信号，并将采集到的信号转换为数据的过程，参见图5，图5中所示的两条线为DATA0信号线和DATA1信号线采集的信号，在时刻3进行采样，DATA0上的低电平表示为1，DATA1上的低电平表示为0，采样得到数据1，在时刻4进行采样，DATA0上的低电平表示为0，DATA1上的低电平表示为1，采样得到数据0。

现有门禁系统中，门禁系统通过DATA0和DATA1信号线接收来自读卡器的初始韦根信号，并将其传递至外部差分放大电路进行差分处理。随后，差分处理后的信号进入外部信号调制电路进行调制，以适应传输要求。最后，系统通过串行外围设备接口或其他通信协议接收并解析调制后的韦根信号，还原出原始数据，并验证其是否满足门禁权限的要求。

然而，这种处理技术存在一些问题。首先，差分放大电路和信号调制电路作为外部增加的部分，增加了门禁系统的实现成本和复杂性，同时提高了方案实施的难度。并且门禁系统的处理器不仅需要直接参与接收处理韦根数据的整个流程，还需要兼顾其他系统任务，因此增加了处理器的负担，降低了数据处理的效率。其次，由于该技术需要在实施前预设韦根格式，因此无法兼容多种不同的韦根格式，限制了系统的灵活性和扩展性。

基于此，本申请提供了一种接收设备，该接收设备通过具有两个引脚的串行接口的特性解决上述技术问题，为了更清楚的对本申请进行说明，首先将对具有两个引脚的串行接口的原理进行说明：

具有两个引脚的串行接口可以是双线串行外围设备接口，也可以是其他具有两个引脚的串行接口的特性的其他接口。由于具有两个引脚的串行接口通常使用8位或更多位来表示一个字节的数据，本文中的引脚为IO引脚，即输入输出引脚，因此在本文中，为了描述方便，本文中以具有两个引脚的串行接口为双线串行外围设备接口、引脚为输入输出引脚并且均以双线串行外围设备接口使用8位来表示一个字节的数据，韦根数据传输方式是以图1所示的方式为例进行说明。

如前所述，双线串行外围设备接口通过两个输入输出引脚来对韦根数据进行采样，即通过D0和D1两根数据线分别传输数据0和1，双线串行外围设备接口中有缓存空间，传输的韦根数据为8位数据，对应的缓存空间中共有8个空间，第0到第7个空间的编号依次为0-7，每个空间可存放一个bit的数据。连续8个bit的数据按如图6所示的顺序分散在D0和D1两路数据线上。双线串行外围设备接口在接收韦根数据后，缓存空间中编号为0，2，4，6的位置存放着D0这一路输入的数据，编号为1，3，5，7的位置存放着D1这一路输入的数据。双线串行外围设备接口缓存空间中数据被直接内存访问搬运到存储器后，在存储器中的存放方式与在双线串行外围设备接口缓存空间中的存放方式相同，处理器从存储器中读数据时是按顺序0-7读取的，故两路输入最终被一次读出，从而得到组合数据。

双线串行外围设备接口进行韦根数据传输时，两个输入输出引脚包括第一输入输出引脚D0和第二输入输出引脚D1，共存在三种可能的情况，分别为传输韦根数据1，传输韦根数据0以及传输无有效数据，参见图7a，图7a为本申请实施例提供的韦根数据传输电平状态的示意图。

具体的，当韦根数据为韦根空闲信号，即传输无有效数据时，参见图7b，D0电平为高电平，D1电平为高电平，将第一个引脚进行采样得到的数据1，即D0引脚采样得到的数据1记为第一单元数据，将第二个引脚进行采样得到的数据1，即D1引脚采样得到的数据1记为第二单元数据，将第一单元数据和第二单元数据组合得到的数据为11，由于数据传输会持续一段时间，因此会不断的采集到的“11”，因此对其进行组合得到的数据为重复的0xFF（该数据二进制为1111 1111），将该形式的数据记为第一组合数据。

当传输韦根数据0时，参见图7c，D0电平为低电平，D1电平为高电平，将第一个引脚进行采样得到的数据1，即D0引脚采样得到的数据1记为第三单元数据，将第二个引脚进行采样得到的数据0，即D1引脚采样得到的数据0记为第四单元数据，将第三单元数据和第四单元数据组合得到的数据为10，基于与上述传输无有效数据相同的原理，因此会不断的采集到的“10”，因此对其进行组合得到的数据为重复的0xAA（该数据二进制为1010 1010），将该形式的数据记为第二组合数据。

当传输韦根数据1时，参见图7d，D0电平为高电平，D1电平为低电平，将第一个引脚进行采样得到的数据0，即D0引脚采样得到的数据0记为第五单元数据，将第二个引脚进行采样得到的数据1，即D1引脚采样得到的数据1记为第六单元数据，将第五单元数据和第六单元数据组合得到的数据为01，基于与上述传输无有效数据相同的原理，因此会不断的采集到的“01”，因此对其进行组合得到的数据为重复的0x55（该数据二进制为0101 0101），将该形式的数据记为第三组合数据。

可以理解的是，在组合D0和D1两路数据线上传输的各单元数据时，应当是按照同一顺序进行组合的，示例性的，在传输无有效数据时，是按照D0-D1-D0-D1-D0-D1-D0-D1的顺序组合得到的第一组合数据1111 1111；在传输韦根数据0时，也是按照D0-D1-D0-D1-D0-D1-D0-D1的顺序组合得到的第二组合数据1010 1010；在传输韦根数据1时，也是按照D0-D1-D0-D1-D0-D1-D0-D1的顺序组合得到的第三组合数据0101 0101。

参见图8，图8为本申请实施例提供的一种接收设备的结构示意图，包括处理器801、双线串行外围设备接口802、两个输入输出引脚803和804、存储器805以及共地引脚806；

双线串行外围设备接口802，用于周期性地对两个输入输出引脚803和804进行采样，并通过直接内存访问将采样得到的数据存储于存储器805；

处理器801，用于响应于完成韦根数据的接收，读取存储器805中通过直接内存访问存储的数据，作为第一数据；以第一组合数据为分隔符，将第一数据分隔为多个子数据；分别确定各子数据对应的第一韦根数据，并组合各第一韦根数据得到第二数据；按照预设的韦根协议解析第二数据，得到第一信息；

其中，第二数据中各第一韦根数据的排序与对应的子数据在第一数据中的排序相同，重复出现第二组合数据的子数据对应于韦根数据0，重复出现第三组合数据的子数据对应于韦根数据1；第一组合数据、第二组合数据以及第三组合数据为不同情况下对两个输入输出引脚进行采样得到的数据，且第一组合数据为两个输入输出引脚接收到韦根空闲信号的情况下，第二组合数据为两个输入输出引脚803和804接收到韦根数据0的情况下，第三组合数据为两个输入输出引脚803和804接收到韦根数据1的情况下。

示例性的，假设第一数据为0xAA 0xFF 0x55 0xFF 0x55 0xFF 0x55 0xFF 0xAA0xFF 0x55 0xFF 0xAA 0xFF 0x55 0xFF，第一数据是以第二组合数据0xAA为起始的，则第一个bit被采集，组合得到的第二数据为0xAA 0x55 0x55 0x55 0xAA 0x55 0xAA 0x55，即01110101。

假设第一数据为0xFF 0xAA 0xFF 0x55 0xFF 0x55 0xFF 0xAA 0xFF 0x55 0xFF0xAA 0xFF 0xAA 0xFF，第一数据是以第二组合数据0xFF为起始的，则第一个bit未被采集，假设第二韦根数据为0xAA，组合得到的第二数据为0xAA 0xAA 0x55 0x55 0x55 0xAA 0x550xAA 0x55，即00110100。

应用上述实施例，接收设备通过双线串行外围设备接口接收韦根数据，实现了高速采样，显著提升了数据处理效率，并利用直接内存访问技术实现数据存储，从而极大地减轻了处理器的负担。更为关键的是，无需对硬件设备进行修改或增加外部电路，即可实现对韦根数据的接收和处理，降低了韦根数据的接收以及处理的成本以及复杂性。此外，该接收设备还具备出色的兼容性，能够接收并解析多种格式的韦根数据，按照韦根协议准确提取信息，极大地提升了韦根数据接收的灵活性和扩展性。

下面将以韦根数据接收处理的整个流程对本申请提供的接收设备进行示例性说明：

参见图9，图9为本申请实施例提供的韦根数据接收处理的流程图，包括：

S901，设置接收触发中断；

S9021，其他线程正常执行；

S9022，接收触发中断触发；

S903，记录触发信号；

S904，开启双线串行外围设备接口；

S905，开启直接内存访问；

S9061，直接内存访问采集；

S9062，直接内存访问完成中断触发；

S9063，其他线程正常执行；

S9064，判断接收是否完成，若是，执行S907，若否，执行S9063；

S907，判断第一位（即第一个bit）是否被采集，若是，执行S909，若否，执行S908；

S908，读取记录的触发信号识别第一位数据；

S909，判断数据长度是否为26，若是，执行S9010，若否，执行S9011；

S9010，韦根26数据解析；

S9011，判断数据长度是否为34，若是，执行S9012，若否，执行S9013；

S9012，韦根34数据解析；

S9013，判断数据长度是否为其他长度，若是，执行S9014；

S9014，韦根其他长度数据解析。

下面将结合接收设备对上述步骤S901-S9014进行说明：

在S901中，由于韦根数据的发送方可能在任意时刻发起数据传输，如果接收设备持续处于接收状态，将会增加处理器的占用率，从而影响接收设备的性能，基于此，可以通过设备接收触发中断，来降低对处理器的占用率，从而提高韦根数据传输的效率以及可靠性。

在中断被触发前，处理器用于周期性地对两个输入输出引脚进行采样，并通过预设的串行协议解析采样得到的数据，得到第二信息。第二信息通常是指不以韦根数据形式传输的信息，其作用是用于监测两个输入输出引脚的状态。

当从任一输入输出引脚采样到第一电平信号时，中断被触发。其中，第一电平信号为第二电平信号以外的电平信号，第二电平信号为接收到韦根空闲信号的情况下两个输入输出引脚上的电平信号，即第一电平信号为低电平信号，第二电平信号为高电平信号。

应用上述实施例，处理器通过周期性地对两个输入输出引脚进行采样，确保了非韦根数据获取的实时性，当检测到特定的第一电平信号时，能立即触发直接内存访问（即DMA）机制，通过DMA技术，实现了数据从双线串行外围设备接口到存储器的直接传输，减少了CPU的参与和中断次数，从而降低了CPU的负载，提高了接收设备的整体性能。此外，DMA传输总长度被配置为大于预设长度阈值，确保了数据传输的完整性和连续性，进一步提高了系统的稳定性和可靠性，进而实现了快速的数据传输和存储，从而提高了接收设备的响应速度和数据处理效率。

设置接收触发中断可以通过如下方法实现：

双线串行外围设备接口包括片选引脚，处理器在接收非韦根数据时，将双线串行外围设备接口片选引脚的电平保持在第一电平，处理器在接收到韦根数据后时，将片选引脚的电平调整为第二电平。其中，第一电平为高电平和低电平中的一者，第二电平为高电平和低电平中的另一者。

将片选引脚的电平调整为第二电平的这一过程，即是向双线串行外围设备接口发送采集指令的过程，以使双线串行外围设备接口执行对两个输入输出引脚进行采样的步骤。

应用上述实施例，通过处理器将片选引脚电平保持在第一电平，可以使得处理器能够接收非韦根数据。当需要进行韦根数据采集时，处理器通过调整片选引脚到第二电平来发送采集指令，提高了设备的灵活性和响应速度，还确保了数据采集的准确性和可靠性。此外，片选引脚的设计也降低了设备设计的复杂性，减少了额外的硬件和软件开销，进一步降低了成本。

在S9021中，其他线程正常执行，即处理器执行除接收处理韦根数据的以外其他任务，例如周期性的根据存储器中存储的数据检查是否已经完成韦根数据的接收，具体详见下文中S9063的描述；

在S9022中，处理器响应于中断被触发，执行步骤S903、步骤S904以及步骤S905。

在S903中，响应于中断被触发，处理器在存储器中记录触发信号，即记录采样到第一电平信号的输入输出引脚，并将其作为目标输入输出引脚，将与目标输入输出引脚对应的韦根数据记为第二韦根数据。

在S904中，响应于中断被触发，处理器开启双线串行外围设备接口，即设置寄存器开启双线串行外围设备接口采集。双线串行外围设备接口在开启后，周期性地对两个输入输出引脚进行采样。

在S905中，响应于中断被触发，处理器打开直接内存访问，即处理器使能直接内存访问，在开启直接内存访问后，执行步骤S9061。

在S9061中，在通过双线串行外围设备接口对两个输入输出引脚进行采样后，由直接内存访问将采样得到的数据存储于存储器中。

S9062，直接内存访问完成中断触发，即在完成韦根数据的接收之后，可以由处理器停止直接内存访问，也可以是直接内存访问控制自身停止，由直接内存访问控制自身停止的具体方式如下：

在韦根数据传输过程中，直接内存访问在开启前会设置传输的源地址、目的地址、传输总长度、是否开启完成中断等等，直接内存访问在传输总长度被完成时自动停止，并产生一个完成中断。其中，传输总长度可以根据接收设备接收的韦根数据的长度计算得到，示例性的，假设需要接收的韦根协议最长支持韦根58，即韦根数据长度为58，则传输总长度为：58×(20ms)×1MB/1000ms=1.16MB。其中20ms是韦根数据的位间隔时间的最大值。在实际应用中，可以在此基础上取一个更大的值，在此不做具体限定。

在S9063中，在中断被触发，处理器打开直接内存访问后，处理器会周期性的读取存储器在最近一个周期内记录的数据，作为第三数据，然后执行步骤S9064。

在S9064中，为了降低处理器的负担，提高韦根数据接收的准确性和可靠性，并确保韦根数据的完整性，处理器可以通过周期性的查看存储器中存储的数据来判断韦根数据是否接收完成，具体的，若处理器读取到的第三数据为重复出现的第一组合数据，则确定已经完成韦根数据的接收。其中，处理器读取存储器在最近一个周期内记录的数据的周期大于韦根数据最大位间隔时间。

可以理解的是，在韦根数据传输过程中，同一次韦根传输中两个bit位之间的间隔时间是固定的，即为位间隔时间，若在大于位间隔时间的时间内接收到的数据为韦根空闲信号，则证明韦根数据已完成接收。

在完成韦根数据接收后，执行步骤S907，若还未完成，则执行步骤S9063，即继续采集韦根数据，并由处理器会周期性的读取存储器在最近一个周期内记录的数据。

在S907中，在中断被触发之前，双线串行外围设备接口并不会对两个输入输出引脚进行采样。只有在中断被触发后，双线串行外围设备接口才会对两个输入输出引脚进行采样，因此在中断被触发之前，通过两个输入输出引脚传输的韦根数据是无法被采集到的。此外，双线串行外围设备接口不具备直接将韦根数据写入存储器的功能，只有在使能直接内存访问后，才能将韦根数据写入存储器。所以在使能直接内存访问之前，即使双线串行外围设备接口能够采集到韦根数据，也无法将采集得到的数据写入存储器，因此会存在第一个bit未被直接内存访问采集的情况。并且由于不同格式的韦根数据长度也不同，解析时需要知道接收到的准确的数据长度才能按正确的韦根格式进行解析。为了兼容不同韦根格式，提升了韦根数据接收的灵活性和扩展性，提高韦根数据处理的准确性，可以在完成韦根数据接收后，判断第一个bit是否被采集，具体的可通过判断第一数据是否是以第一组合数据0xFF（即无效数据）为起始来实现：

若第一数据是不以第一组合数据0xFF为起始，即第一数据是以第二组合数据0xAA或者第三组合数据0x55为起始，则证明第一个bit被采集。在这种情况下，处理器组合各第一韦根数据得到第二数据时，按照在第一数据中的排序，依次排列各第一韦根数据，得到第二数据。各第一韦根数据在第二数据中的排序与各第一韦根数据在第一数据中的排序相同。

若第一数据是以第一组合数据0xFF为起始，则证明第一个bit未被采集，则处理器组合各第一韦根数据得到第二数据时，按照在第一数据中的排序，依次将各第一韦根数据排列于第二韦根数据之后，得到第二数据，此步骤即为步骤S908。

应用上述实施例，处理器通过实时监测输入输出引脚上的电平信号变化，能够精确识别并记录接收到第一电平信号的输入输出引脚，从而快速确定目标输入输出引脚，即对应的韦根数据（0或1），这一设计有效避免了数据丢失或误判，确保了数据采集的完整性和准确性。进一步地，处理器能够智能地识别第一数据的起始组合模式，根据该模式选择正确的数据处理方式，不仅保证了数据的正确组合，还提高了数据处理的速度和效率，这种灵活的数据处理方式使得门禁系统能够适应不同的数据格式和传输需求，提高了系统的兼容性和可扩展性。

在S909-S9014中，处理器根据第二数据的长度，选取对应的韦根格式解析第二数据。

对应于上述接收设备，本申请实施例还提供了一种传输系统，参见图10，该传输系统包括发送设备100，以及上述接收设备101；

发送设备100包括处理器1001、两个输入输出引脚1002，1003以及共地引脚1004；

接收设备101，包括处理器801、双线串行外围设备接口802、两个输入输出引脚803，804、存储器805以及共地引脚806；

发送设备100的处理器1001，用于获取第一消息，并将第一消息封装为韦根数据；通过发送设备100的两个输入输出引脚1002，1003向接收设备101发送韦根数据；

双线串行外围设备接口802，用于周期性地对接收设备101的两个输入输出引脚803，804进行采样，并通过直接内存访问将采样得到的数据存储于存储器805；

接收设备101的处理器801，用于响应于完成韦根数据的接收，读取存储器805中通过直接内存访问存储的数据，作为第一数据；以第一组合数据为分隔符，将第一数据分隔为多个子数据；分别确定各子数据对应的第一韦根数据，并组合各第一韦根数据得到第二数据；按照预设的韦根协议解析所述第二数据，得到第一信息；

其中，第二数据中各第一韦根数据的排序与对应的子数据在第一数据中的排序相同，重复出现第二组合数据的子数据对应于韦根数据0，重复出现第三组合数据的子数据对应于韦根数据1；第一组合数据、第二组合数据以及第三组合数据为不同情况下对接收设备101的两个输入输出引脚803，804进行采样得到的数据，且第一组合数据为接收设备101的两个输入输出引脚803，804接收到韦根空闲信号的情况下，第二组合数据为接收设备101的两个输入输出引脚803，804接收到韦根数据0的情况下，第三组合数据为接收设备101的两个输入输出引脚803，804接收到韦根数据1的情况下。

应用上述实施例，该传输系统通过发送设备获取第一消息，并将第一消息封装为韦根数据发送至接收设备，接收设备通过双线串行外围设备接口接收韦根数据，实现了高速采样，显著提升了数据处理效率，并利用直接内存访问技术实现数据存储，从而极大地减轻了处理器的负担。更为关键的是，无需对硬件设备进行修改或增加外部电路，即可实现对韦根数据的接收和处理，降低了传输系统的成本以及复杂性。此外，该传输系统还具备出色的兼容性，能够接收并解析多种格式的韦根数据，按照韦根协议准确提取信息，极大地提升了传输系统的灵活性和扩展性。

对于上述各处理器，双线串行外围设备接口所执行步骤的详细说明可参见前述对于接收设备中处理器，双线串行外围设备接口所执行步骤的描述，在此不再赘述。

在一种可能的实施例中，发送设备可以包括系统级芯片（即SOC），接收设备可以包括微控制器（即MCU），但在实际应用中，接收设备还需要处理一些复杂的业务，例如网络服务、显示、摄像头等。

基于此，为了使得接收设备能够轻松应对复杂的业务场景，提高整个传输系统的资源利用率，以及数据传输的效率和可靠性，在另一种可能的实施例中，参见图11，发送设备可以包括微控制器（即MCU），接收设备可以包括系统级芯片（即SOC），微控制器包括处理器1001、两个输入输出引脚1002，1003以及共地引脚1004，系统级芯片包括处理器801、双线串行外围设备接口802、两个输入输出引脚803，804、存储器805以及共地引脚806。

本申请实施例中提供的传输系统，可应用于多个场景，例如门禁系统、停车管理系统、电梯控制系统等，下面仅以传输系统应用于门禁系统中为例进行说明。

本申请实施例中提供了一种门禁系统，参见图12，图12为本申请实施例提供的门禁系统的结构示意图，包括读卡设备120，控制设备121以及门禁设备122；

读卡设备120包括处理器1201、两个输入输出引脚1202，1203以及共地引脚1204；

控制设备121包括处理器1211、双线串行外围设备接口1212、两个输入输出引脚1213，1214、存储器1215以及共地引脚1216。

下面将结合门禁系统中身份验证的完整流程对上述门禁系统进行详细说明，参见图13，图13为本申请实施例提供的门禁系统身份验证的流程图，包括在读卡设备120所执行的步骤S130，控制设备121所执行的步骤S131以及门禁设备122所执行的步骤S132；

其中，步骤S130包括：

S1301，用户刷卡；

S1302，读卡，即读卡设备120的处理器1201响应于读卡操作，获取触发读卡操作的门禁卡的门禁卡信息，并将门禁卡信息封装为韦根数据；

S1303，发送韦根数据，即读卡设备120的处理器1201通过读卡设备的两个输入输出引脚1202，1203向控制设备121发送韦根数据。

步骤S131包括：

S1311，接收韦根数据，即控制设备121的双线串行外围设备接口1212周期性地对控制设备121的两个输入输出引脚1213，1214进行采样，并通过直接内存访问将采样得到的数据存储于存储器1215；

S1312，解析韦根数据，即控制设备121的处理器1211响应于完成韦根数据的接收，读取存储器中通过直接内存访问存储的数据，作为第一数据；以第一组合数据为分隔符，将第一数据分隔为多个子数据；分别确定各子数据对应的第一韦根数据，并组合各第一韦根数据得到第二数据；按照预设的韦根协议解析第二数据，得到门禁卡信息；

S1313，验证卡片信息是否通过，即控制设备121的处理器1211对门禁卡信息进行认证，若认证通过，则向门禁设备122发送通行指令。为了为用户提供及时的反馈，避免长时间的等待和不确定性，从而提升用户体验，可以在认证通过的情况下，在门禁系统的屏幕中显示认证成功，即步骤S1314，在认证不通过的情况下，在门禁系统的屏幕中显示认证失败，即步骤S1315；

步骤S132包括：

S1321，开门，即在认证通过的情况下，门禁设备响应于通行指令，进入允许通行状态，示例性的，对于门禁设备为闸机的情况，闸机在响应于通行指令后，会打开门翼，允许用户通行；对于门禁设备为旋转门的情况，旋转门在响应于通行指令后，根据用户移动的方向，门会以相应的速度自动旋转，使得用户可以通行。

其中，第二数据中各第一韦根数据的排序与对应的子数据在第一数据中的排序相同，重复出现第二组合数据的子数据对应于韦根数据0，重复出现第三组合数据的子数据对应于韦根数据1；第一组合数据、第二组合数据以及第三组合数据为不同情况下对控制设备的两个输入输出引脚进行采样得到的数据，且第一组合数据为控制设备的所述两个输入输出引脚接收到韦根空闲信号的情况下，第二组合数据为所述控制设备的两个输入输出引脚接收到韦根数据0的情况下，第三组合数据为控制设备的所述两个输入输出引脚接收到韦根数据1的情况下。

对于上述各处理器，双线串行外围设备接口所执行步骤的详细说明可参见前述对于接收设备中处理器，双线串行外围设备接口所执行步骤的描述，在此不再赘述。

为了更清楚的对本申请提供的门禁系统中身份验证流程进行说明，下面将以门禁卡卡号为一个32位的二进制数（以韦根34格式为例）为例进行说明：

假设用户有一个门禁卡，门禁卡卡号：10101010 11110000 10101010 11110000（仅为示例）。用户在刷卡之后，读卡设备获取到门禁卡信息，将门禁卡信息封装为韦根数据：10101010 11110000 10101010 11110000（在此示例中，专注于韦根数据的传输，因此为了便于描述，不涉及具体的校验位计算），以前述第二组合数据以及第三组合数据表示该韦根数据，该韦根数据为：0x55 0xAA 0x55 0xAA 0x55 0xAA 0x55 0xAA 0x55 0x55 0x550x55 0xAA 0xAA 0xAA 0xAA 0x55 0xAA 0x55 0xAA 0x55 0xAA 0x55 0xAA 0x55 0x550x55 0x55 0xAA 0xAA 0xAA 0xAA；

在得到韦根数据后，读卡设备向控制设备发送韦根数据，控制设备在接收到韦根数据后，通过存储器存储该韦根数据。控制设备解析该韦根数据，即由控制设备的处理器读取存储器中存储的数据，假设第一数据为0x55 0xFF 0xAA 0xFF 0x55 0xFF 0xAA 0xFF0x55 0xFF 0xAA 0xFF 0x55 0xFF 0xAA 0xFF 0x55 0xFF 0x55 0xFF 0x55 0xFF 0x550xFF 0xAA 0xFF 0xAA 0xFF 0xAA 0xFF 0xAA 0xFF 0x55 0xFF 0xAA 0xFF 0x55 0xFF0xAA 0xFF 0x55 0xFF 0xAA 0xFF 0x55 0xFF 0xAA 0xFF 0x55 0xFF 0x55 0xFF 0x550xFF 0x55 0xFF 0xAA 0xFF 0xAA 0xFF 0xAA 0xFF 0xAA 0xFF；第一数据以第三组合数据0x55为起始的，则第一个bit被采集，因此组合得到的第二数据为：0x55 0xAA 0x55 0xAA0x55 0xAA 0x55 0xAA 0x55 0x55 0x55 0x55 0xAA 0xAA 0xAA 0xAA 0x55 0xAA 0x550xAA 0x55 0xAA 0x55 0xAA 0x55 0x55 0x55 0x55 0xAA 0xAA 0xAA 0xAA，基于此，得到的门禁卡卡号为10101010 11110000 10101010 11110000，对门禁卡卡号进行验证，若认证通过，则向门禁设备发送通行指令，允许用户通过。

应用上述门禁系统，该门禁系统采用韦根数据作为门禁卡信息的传输格式，通过读卡设备的处理器将门禁卡信息封装为韦根数据，并通过输入输出引脚发送给控制设备。这种数据格式具有高度的安全性和稳定性，能够确保门禁卡信息的准确传输，有效防止信息泄露和篡改。其次，控制设备通过双线串行外围设备接口对输入输出引脚进行周期性采样，并通过直接内存访问将采样得到的数据存储于存储器中。这种采样和存储方式不仅提高了数据传输的效率和稳定性，而且减少了处理器的工作负担，使得门禁系统能够更快速地响应读卡操作。并且无需对硬件设备进行修改或增加外部电路，即可实现对门禁系统对于韦根数据的接收和处理，降低了门禁系统对于韦根数据的接收以及处理的成本以及复杂性，再者，该门禁系统还具备出色的兼容性，能够接收并解析多种格式的韦根数据，按照韦根协议准确提取信息，极大地提升了门禁系统的灵活性和扩展性。

在一种可能的实施例中，读卡设备120可以包括系统级芯片（即SOC），控制设备121可以包括微控制器（即MCU），但在实际应用中，控制设备121还需要处理一些复杂的业务，例如网络服务、显示、摄像头等。

基于此，为了使得门禁系统能够轻松应对复杂的业务场景，提高整个门禁系统的资源利用率，以及门禁系统中数据传输的效率和可靠性，在另一种可能的实施例中，读卡设备120可以包括微控制器（即MCU），控制设备121可以包括系统级芯片（即SOC），微控制器包括处理器和两个输入输出引脚，系统级芯片包括处理器、双线串行外围设备接口、两个输入输出引脚，以及存储器。

在一种可能的实施例中，由于控制设备包括系统级芯片（即SOC），其自身就具有强大的处理能力，因此自身也可集成为一个读卡设备，基于此，控制设备121的处理器1211，还用于响应于读卡操作，获取触发读卡操作的门禁卡的门禁卡信息；并将门禁卡信息封装为韦根数据；通过控制设备的两个输入输出引脚向其他控制设备发送韦根数据。

应用上述实施例，可以基于系统级芯片的性能，将读卡功能集成到控制设备中，减少了门禁系统组件的数量，提高了门禁系统的集成度，简化了门禁系统的结构和布线，还降低了门禁系统的维护成本。

对应于前述接收设备，本申请实施例还提供了一种接收方法，参见图14，图14为本申请实施例提供的接收方法的流程图，包括：

S1401，通过具有两个引脚的串行接口周期性地对两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于存储器；

S1402，响应于完成韦根数据的接收，读取存储器中通过直接内存访问存储的数据，作为第一数据；

S1403，以第一组合数据为分隔符，将第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；

S1404，分别确定各子数据对应的第一韦根数据，并组合各第一韦根数据得到第二数据；

S1405，按照预设的韦根协议解析第二数据，得到第一信息。

其中，第二数据中各第一韦根数据的排序与对应的子数据在第一数据中的排序相同，第一组合数据为第一单元数据和第二单元数据形成的组合，第一单元数据为两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，第二单元数据为两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；第二组合数据为第三单元数据和第四单元数据形成的组合，第三单元数据为两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，第四单元数据为两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；第三组合数据为第五单元数据和第六单元数据形成的组合，第五单元数据为两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，第六单元数据为两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

应用上述实施例，通过具有两个引脚的串行接口接收韦根数据，实现了高速采样，显著提升了数据处理效率，并利用直接内存访问技术实现数据存储，从而极大地减轻了处理器的负担。更为关键的是，无需对硬件设备进行修改或增加外部电路，即可实现对韦根数据的接收和处理，降低了韦根数据的接收以及处理的成本以及复杂性。此外，该接收设备还具备出色的兼容性，能够接收并解析多种格式的韦根数据，按照韦根协议准确提取信息，极大地提升了韦根数据接收的灵活性和扩展性。

上述步骤S1401-步骤S1405与前述接收设备所执行的步骤相似，可参见前述接收设备所执行的步骤的描述，在此不再赘述。

对应于上述接收方法，本申请实施例还提供了一种接收装置，参见图15，图15为本申请实施例提供的接收装置的结构示意图，包括：

采样模块1501，用于通过所述具有两个引脚的串行接口周期性地对所述两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于所述存储器；

读取模块1502，用于响应于完成韦根数据的接收，利用所述处理器读取所述存储器中通过直接内存访问存储的数据，作为第一数据；

分隔模块1503，用于以第一组合数据为分隔符，通过所述处理器将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；

组合模块1504，用于通过所述处理器分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；

解析模块1505，用于通过所述处理器按照预设的韦根协议解析所述第二数据，得到第一信息。

其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

应用上述实施例，通过具有两个引脚的串行接口接收韦根数据，实现了高速采样，显著提升了数据处理效率，并利用直接内存访问技术实现数据存储，从而极大地减轻了处理器的负担。更为关键的是，无需对硬件设备进行修改或增加外部电路，即可实现对韦根数据的接收和处理，降低了韦根数据的接收以及处理的成本以及复杂性。此外，该接收设备还具备出色的兼容性，能够接收并解析多种格式的韦根数据，按照韦根协议准确提取信息，极大地提升了韦根数据接收的灵活性和扩展性。

在一种可能的实施方式中，所述装置还包括：

获取模块，用于周期性地对所述两个引脚进行采样，并通过预设的串行协议解析采样得到的数据，得到第二信息，直至从任一所述引脚采样到第一电平信号；

使能模块，用于响应于从任一所述引脚采样到第一电平信号，使能所述直接内存访问，并向所述具有两个引脚的串行接口发送采集指令；

存储模块，用于响应于所述采集指令，通过所述具有两个引脚的串行接口周期性地对所述两个引脚进行采样，并通过所述直接内存访问将采样得到的数据存储于所述存储器；

其中，所述第一电平信号为第二电平信号以外的电平信号，所述第二电平信号为接收到韦根空闲信号的情况下所述两个引脚上的电平信号，所述直接内存访问的传输总长度被配置为大于预设长度阈值。

在一种可能的实施方式中，所述装置还包括：

保持模块，用于将片选引脚的电平保持在第一电平，其中，所述片选引脚设置于所述具有两个引脚的串行接口上；

所述使能模块，包括：

使能第一子模块，用于将所述片选引脚的电平调整为第二电平；

其中，所述第一电平为高电平和低电平中的一者，所述第二电平为高电平和低电平中的另一者。

在一种可能的实施方式中，所述装置还包括：

记录模块，用于响应于从任一所述引脚采样到所述第一电平信号，在所述存储器中记录采样到所述第一电平信号的引脚，作为目标引脚；

读取模块，用于若所述第一数据以所述第一组合数据起始，则读取记录的目标引脚，并确定所述目标引脚对应的第二韦根数据；

所述组合模块，包括：

组合第一子模块，用于若所述第一数据以所述第一组合数据起始，则按照在所述第一数据中的排序，依次将各子数据对应的所述第一韦根数据排列于所述第二韦根数据之后，得到第二数据；

组合第二子模块，用于若所述第一数据不以所述第一组合数据起始，则按照在所述第一数据中的排序，依次排列各子数据对应的所述第一韦根数据，得到第二数据；

其中，第一引脚对应于韦根数据0，第二出引脚对应于韦根数据1，所述第一引脚为接收到韦根数据0时处于所述第一电平信号的引脚，所述第二引脚为接收到韦根数据1时处于所述第一电平信号的引脚。

在一种可能的实施方式中，所述装置还包括：

确认模块，用于周期性地读取所述存储器在最近一个周期内记录的数据，作为第三数据；若所述第三数据包括连续出现的第一组合数据，则确定已经完成韦根数据的接收；

其中，读取所述存储器在最近一个周期内记录的数据的周期大于韦根数据最大位间隔时间。

本申请的技术方案中，所涉及的用户个人信息的获取、存储、使用、加工、传输、提供和公开等操作，均是在已取得用户授权的情况下进行的。

Claims (16)

1.一种门禁系统，其特征在于，所述门禁系统包括：读卡设备和控制设备以及门禁设备；

所述读卡设备包括处理器和两个引脚；

所述控制设备包括处理器、具有两个引脚的串行接口、所述两个引脚以及存储器；

所述读卡设备的处理器，用于响应于读卡操作，获取触发所述读卡操作的门禁卡的门禁卡信息；并将所述门禁卡信息封装为韦根数据；通过所述读卡设备的所述两个引脚向所述控制设备发送所述韦根数据；

所述具有两个引脚的串行接口，用于周期性地对所述控制设备的所述两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于所述存储器；

所述控制设备的处理器，用于响应于完成韦根数据的接收，读取所述存储器中通过直接内存访问存储的数据，作为第一数据；以第一组合数据为分隔符，将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；按照预设的韦根协议解析所述第二数据，得到门禁卡信息；对所述门禁卡信息进行认证，若认证通过，则向所述门禁设备发送通行指令；

所述门禁设备，用于响应于所述通行指令，进入允许通行状态；

其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；

所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；

所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

2.根据权利要求1所述的门禁系统，其特征在于，所述读卡设备为微控制器，所述微控制器包括处理器和两个引脚；

所述控制设备包括系统级芯片，所述系统级芯片包括处理器、具有两个引脚的串行接口、所述两个引脚以及存储器。

3.根据权利要求1所述的门禁系统，其特征在于，所述门禁系统包括多个控制设备，

所述控制设备的处理器，还用于响应于读卡操作，获取触发所述读卡操作的门禁卡的门禁卡信息；并将所述门禁卡信息封装为韦根数据；通过所述控制设备的所述两个引脚向其他控制设备发送所述韦根数据。

4.一种接收设备，其特征在于，所述接收设备包括处理器、具有两个引脚的串行接口、两个引脚以及存储器；

所述具有两个引脚的串行接口，用于周期性地对所述两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于所述存储器；

所述处理器，用于响应于完成韦根数据的接收，读取所述存储器中通过直接内存访问存储的数据，作为第一数据；以第一组合数据为分隔符，将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；按照预设的韦根协议解析所述第二数据，得到第一信息；

其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；

所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；

所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

5.根据权利要求4所述的接收设备，其特征在于，

所述处理器，还用于周期性地对所述两个引脚进行采样，并通过预设的串行协议解析采样得到的数据，得到第二信息，直至从任一所述引脚采样到第一电平信号；

所述处理器，还用于响应于从任一所述引脚采样到第一电平信号，使能所述直接内存访问，并向所述具有两个引脚的串行接口发送采集指令；

所述具有两个引脚的串行接口，具体用于响应于所述采集指令，周期性地对所述两个引脚进行采样，并通过所述直接内存访问将采样得到的数据存储于所述存储器；

其中，所述第一电平信号为第二电平信号以外的电平信号，所述第二电平信号为接收到韦根空闲信号的情况下所述两个引脚上的电平信号，所述直接内存访问的传输总长度被配置为大于预设长度阈值。

6.根据权利要求5所述的接收设备，其特征在于，

所述具有两个引脚的串行接口包括片选引脚；

所述处理器，还用于将所述片选引脚的电平保持在第一电平；

所述处理器向所述具有两个引脚的串行接口发送采集指令，包括：

所述处理器将所述片选引脚的电平调整为第二电平；

其中，所述第一电平为高电平和低电平中的一者，所述第二电平为高电平和低电平中的另一者。

7.根据权利要求5所述的接收设备，其特征在于，

所述处理器，还用于响应于从任一所述引脚采样到所述第一电平信号，在所述存储器中记录采样到所述第一电平信号的引脚，作为目标引脚；

所述处理器，还用于若所述第一数据以所述第一组合数据起始，则读取记录的目标引脚，并确定所述目标引脚对应的第二韦根数据；

所述处理器组合各所述第一韦根数据得到第二数据，包括：

若所述第一数据以所述第一组合数据起始，则按照在所述第一数据中的排序，依次将各子数据对应的所述第一韦根数据排列于所述第二韦根数据之后，得到第二数据；

若所述第一数据不以所述第一组合数据起始，则按照在所述第一数据中的排序，依次排列各子数据对应的所述第一韦根数据，得到第二数据；

其中，第一引脚对应于韦根数据0，第二引脚对应于韦根数据1，所述第一引脚为接收到韦根数据0时处于所述第一电平信号的引脚，所述第二引脚为接收到韦根数据1时处于所述第一电平信号的引脚。

8.根据权利要求4所述的接收设备，其特征在于，

所述处理器，还用于周期性地读取所述存储器在最近一个周期内记录的数据，作为第三数据；若所述第三数据包括连续出现的第一组合数据，则确定已经完成韦根数据的接收；

其中，所述处理器读取所述存储器在最近一个周期内记录的数据的周期大于韦根数据最大位间隔时间。

9.一种接收方法，其特征在于，所述方法包括：

通过具有两个引脚的串行接口周期性地对两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于存储器；

响应于完成韦根数据的接收，读取所述存储器中通过直接内存访问存储的数据，作为第一数据；

以第一组合数据为分隔符，将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；

分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；

按照预设的韦根协议解析所述第二数据，得到第一信息；其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

10.根据权利要求9所述的方法，其特征在于，所述方法还包括：

周期性地对所述两个引脚进行采样，并通过预设的串行协议解析采样得到的数据，得到第二信息，直至从任一所述引脚采样到第一电平信号；

响应于从任一所述引脚采样到第一电平信号，使能所述直接内存访问，并向所述具有两个引脚的串行接口发送采集指令；

响应于所述采集指令，通过所述具有两个引脚的串行接口周期性地对所述两个引脚进行采样，并通过所述直接内存访问将采样得到的数据存储于所述存储器；

其中，所述第一电平信号为第二电平信号以外的电平信号，所述第二电平信号为接收到韦根空闲信号的情况下所述两个引脚上的电平信号，所述直接内存访问的传输总长度被配置为大于预设长度阈值。

11.根据权利要求10所述的方法，其特征在于，所述方法还包括：

将片选引脚的电平保持在第一电平，其中，所述片选引脚设置于所述具有两个引脚的串行接口上；

所述向所述具有两个引脚的串行接口发送采集指令，包括：

将所述片选引脚的电平调整为第二电平；

其中，所述第一电平为高电平和低电平中的一者，所述第二电平为高电平和低电平中的另一者。

12.根据权利要求10所述的方法，其特征在于，所述方法还包括：

响应于从任一所述引脚采样到所述第一电平信号，在所述存储器中记录采样到所述第一电平信号的引脚，作为目标引脚；

若所述第一数据以所述第一组合数据起始，则读取记录的目标引脚，并确定所述目标引脚对应的第二韦根数据；

所述组合各所述第一韦根数据得到第二数据，包括：

若所述第一数据以所述第一组合数据起始，则按照在所述第一数据中的排序，依次将各子数据对应的所述第一韦根数据排列于所述第二韦根数据之后，得到第二数据；

若所述第一数据不以所述第一组合数据起始，则按照在所述第一数据中的排序，依次排列各子数据对应的所述第一韦根数据，得到第二数据；

其中，第一引脚对应于韦根数据0，第二引脚对应于韦根数据1，所述第一引脚为接收到韦根数据0时处于所述第一电平信号的引脚，所述第二引脚为接收到韦根数据1时处于所述第一电平信号的引脚。

13.根据权利要求9所述的方法，其特征在于，所述方法还包括：

周期性地读取所述存储器在最近一个周期内记录的数据，作为第三数据；若所述第三数据包括连续出现的第一组合数据，则确定已经完成韦根数据的接收；

其中，读取所述存储器在最近一个周期内记录的数据的周期大于韦根数据最大位间隔时间。

14.一种接收装置，其特征在于，所述装置包括：

采样模块，用于通过具有两个引脚的串行接口周期性地对两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于存储器；

读取模块，用于响应于完成韦根数据的接收，利用处理器读取所述存储器中通过直接内存访问存储的数据，作为第一数据；

分隔模块，用于以第一组合数据为分隔符，通过所述处理器将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；

组合模块，用于通过所述处理器分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；

解析模块，用于通过所述处理器按照预设的韦根协议解析所述第二数据，得到第一信息；其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

15.一种传输系统，其特征在于，所述传输系统包括：发送设备和接收设备；

所述发送设备包括处理器和两个引脚；

所述接收设备包括处理器、具有两个引脚的串行接口、所述两个引脚以及存储器；

所述发送设备的处理器，用于获取第一消息，并将所述第一消息封装为韦根数据；通过所述发送设备的所述两个引脚向所述接收设备发送所述韦根数据；

所述具有两个引脚的串行接口，用于周期性地对所述接收设备的所述两个引脚进行采样，并通过直接内存访问将采样得到的数据存储于所述存储器；

所述接收设备的处理器，用于响应于完成韦根数据的接收，读取所述存储器中通过直接内存访问存储的数据，作为第一数据；以第一组合数据为分隔符，将所述第一数据分隔为多个由第二组合数据和/或第三组合数据组成的子数据；分别确定各子数据对应的第一韦根数据，并组合各所述第一韦根数据得到第二数据；按照预设的韦根协议解析所述第二数据，得到第一信息；

其中，所述第二数据中各第一韦根数据的排序与对应的子数据在所述第一数据中的排序相同，所述第一组合数据为第一单元数据和第二单元数据形成的组合，所述第一单元数据为所述两个引脚接收到韦根空闲信号时，第一个引脚进行采样得到的数据，所述第二单元数据为所述两个引脚接收到韦根空闲信号时，第二个引脚进行采样得到的数据；所述第二组合数据为第三单元数据和第四单元数据形成的组合，所述第三单元数据为所述两个引脚接收到韦根数据0时，第一个引脚进行采样得到的数据，所述第四单元数据为所述两个引脚接收到韦根数据0时，第二个引脚进行采样得到的数据；所述第三组合数据为第五单元数据和第六单元数据形成的组合，所述第五单元数据为所述两个引脚接收到韦根数据1时，第一个引脚进行采样得到的数据，所述第六单元数据为所述两个引脚接收到韦根数据1时，第二个引脚进行采样得到的数据。

16.根据权利要求15所述的系统，其特征在于，所述发送设备包括微控制器，所述微控制器包括处理器和两个引脚；

所述接收设备包括系统级芯片，所述系统级芯片包括处理器、具有两个引脚的串行接口、所述两个引脚以及存储器。