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CN1180483C - SiGeC半导体晶体及其制造方法 - Google Patents

SiGeC半导体晶体及其制造方法 Download PDF

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CN1180483C CNB018006876A CN01800687A CN1180483C CN 1180483 C CN1180483 C CN 1180483C CN B018006876 A CNB018006876 A CN B018006876A CN 01800687 A CN01800687 A CN 01800687A CN 1180483 C CN1180483 C CN 1180483C
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Abstract

在Si衬底101上，利用UHV-CVD法，使B掺杂Si1-x-yGexCy层102(0＜x＜1，0.01≤y＜1)外延成长。此时，作为杂质(掺杂物)的硼(B)的原料气体采用B2H6来进行现场掺杂。然后，对Si1-x-yGexCy层102实施热处理，作为B掺杂Si1-x-yGexCy结晶层103。希望把热处理温度设定在700℃～1020℃的范围内，而且，最好把热处理温度设定在900℃～1000℃的范围内。

Description

SiGeC半导体晶体及其制造方法
技术领域
本发明涉及一种可以作为双极型晶体管和场效应晶体管利用的SiGeC半导体晶体及其制造方法。
背景技术
本发明涉及IV族元素混晶半导体的SiGeC半导体晶体及其制造方法。
以往，是通过将Si层和包含以Si为主成分的半导体层叠层后形成异质结合，来尝试制作以比现有的Si器件更高的速度工作的半导体器件的。作为与Si层形成异质结合的材料，有望采用与Si同属于IV族元素的混晶半导体的Si1-xGex和Si1-x-yGexCy。特别是由3种元素构成的Si1-x-yGexCy混晶半导体，由于通过改变其组成比可以独立地控制带隙和晶格常数，因而半导体器件在设计上的自由度较大，非常受人关注。例如，如果适当调整Si1-x-yGexCy的组成比，就能使之与Si结晶的晶格整合成为可能。而且，如果适当调整Si1-x-yGexCy的组成比，在Si层和Si1-x-yGexCy层的异质界面上，可以在传导带和价电子带双方产生异质壁垒(bandoffset)。例如，在特开平10-116919号公报中公开了利用在Si/SiGeC层的界面上产生的传导带一侧的异质壁垒，以2维电子气体作为载流子的可以高速工作的场效应晶体管。
然而，现在在Si1-x-yGexCy混晶的制作中，采用将作为各元素Si、Ge以及C的始源的各种气体分解，在Si层或者SiGe层上进行外延成长的化学气相成长法(CVD法)，和将作为各元素的始源的各种固体加热蒸发，进行结晶成长的分子线外延成长法(MBE法)。然后，为了把Si1-x-yGexCy层作为半导体器件的一部分来使用，在Si1-x-yGexCy层内添加作为掺杂物的用作载流子的杂质，有必要控制Si1-x-yGexCy层的导电型和电阻率。在Si1-x-yGexCy层中，作为p型掺杂物通常采用硼(B)，作为n型掺杂物通常采用磷(P)，众所周知，通过在结晶成长中添加掺杂物，就可以控制成长层的导电型和电阻率。
图4是表示本发明人为了对有关向Si1-x-yGexCy层进行掺杂的问题进行探讨而进行了实验，从该实验结果中获得的Si1-x-yGexCy层的电阻率与C含有率之间关系的图。采取了数据的试料的Si1-x-yGexCy层，作为元素Si的原料气体采用Si2H6，作为元素Ge的原料气体采用GeH4，作为元素C的原料气体采用SiH3CH3，作为p型杂质(掺杂物)的硼(B)的原料气体采用B2H6(即现场掺杂)，是利用CVD法进行外延成长的as-grown的层。在该实验中，使Si2H6以及GeH4的流量和Si1-x-yGexCy层成长时的温度保持一定，只使SiH3CH3的流量发生变化。如该图所示，对于C的含有率在0.45％以下的试料，即使C的含有率变化，电阻率也基本上保持一定，并且，电阻率值比较小。与此相对，C含有率在1.6％的Si1-x-yGexCy层的电阻率却明显地增大。即，表明了以下所述问题：以该方法进行外延成长的Si1-x-yGexCy层，直到成为不希望作为半导体器件的活性区域(例如FET的通道层、双极型晶体管中的基极层等)使用的程度为止，呈现高电阻化状态。
图5是表示对与采用图4所示数据的试料基本相同的方法所制作的试料，进行2次离子质量分析后所获得的Si1-x-yGexCy层的B浓度与C含有率之间关系的图。这是为了以下所述的目的而进行的实验。即，当通过在Si1-x-yGexCy层中现场掺入硼来进行导入时，由于Si1-x-yGexCy层的C含有率而使硼的掺杂效率多少有些变化，为此，需要确认图4所示的电阻率是否受到了硼的浓度的影响。但是，采取了图5的数据的试料与采取了图4的数据的试料并不相同，如图5所示，Si1-x-yGexCy层中的B浓度，对Si1-x-yGexCy层的C含有率并没有太大的依赖关系。而且，如图5所示，Si1-x-yGexCy层的C含有率越大，Si1-x-yGexCy层的B浓度越有增大的倾向，据此，可以确认图4所示的B浓度为1.6％的试料中的电阻率增大并不是由于B浓度的不足所引起的。
为此，本发明人推定，在Si1-x-yGexCy层的C含有率大的区域中，电阻率增大的原因可能是在由现场掺杂的外延成长时B并没有被充分活性化所引起。以往，当用CVD法的半导体层(Si层和Si1-xGex层)的外延成长时，在现场掺入掺杂物时，为了在半导体层的外延成长的同时使惨杂物活性化，与通过离子注入法进行杂质掺杂的情况不同，认为此时不需要进行用来使掺杂物活性化的热处理。如图4所示，即使在Si1-x-yGexCy层中，在C含有率为0.45％以下时，由于在as-grown状态下电阻率小，所以可以直接作为半导体器件的活性区域来采用Si1-x-yGexCy层。然而，如果Si1-x-yGexCy层的C含有率变大，就可能会产生象这样的、用现有的思考方法不能解决的问题。特别是，当Si1-x-yGexCy层中的C含有率超过1％时，经验表明各种特性会有很大的变化，因此，虽然只用图4所示的数据还不能确认，但可以认为C含有率在1％附近就是使电阻率增大的临界值。
发明内容
鉴于以上所述问题的存在，本发明的目的在于：提供一种通过采用使B活性化的方法，能把特别是C含有率超过1％的Si1-x-yGexCy层作为半导体器件的活性区域来使用的Si1-x-yGexCy半导体晶体及其制造方法。
本发明的SiGeC半导体晶体的制造方法，包括：在衬底上，使由掺杂具有用作载流子的杂质的且由Si1-x-yGexCy(0＜x＜1，0.01≤y＜1)所表示的组成的SiGeC半导体晶体外延成长的步骤(a)和实施用于使所述SiGeC半导体晶体中的用作载流子的杂质活性化的热处理的步骤(b)。
根据该方法，从经验上可以确认可以降低SiGeC层的电阻率。以往，虽然现场掺杂的杂质被认为可以和外延成长一起被活性化，但这并不能适用于SiGeC层，可以推定即使是现场掺杂的杂质，也是由热处理使其充分活性化。
所述热处理温度是在700℃以上、1000℃以下的范围内，据此就可以特别地将杂质有效活性化。
当所述外延成长是以Si、Ge、C和B中的至少任意一种材料的氢化物来作为原料的化学气相成长法时，本发明的意义更大。
本发明的SiGeC半导体晶体是把包含用作载流子的杂质的Si1-zGez(0＜z＜1)层，和用作载流子的杂质的浓度低于该Si1-zGez层的Si1-wCw(0.01≤w＜1)层2组以上交互叠层组成，并具有以Si1-x-yGexCy(0＜x＜1，0.01≤y＜1)所表示的组成的SiGeC半导体晶体的作用。
据此，把Si1-zGez层和Si1-wCw层一体化，作为1个SiGeC半导体晶体来发挥作用，同时在Si1-zGez层内，利用即使不进行特别处理也能在as-grown状态下使用作载流子的杂质活性化这一点，可以获得适合作为半导体器件的活性区域来利用的具有比较小的电阻率的SiGeC半导体晶体。
通过使所述Si1-zGez层和Si1-wCw层的厚度比产生离散的量子化能级的厚度更薄，使Si1-zGez层和Si1-wCw层更可靠地一体化，作为1个SiGeC半导体晶体来发挥作用。
具体地说，最好是使所述Si1-zGez层和Si1-wCw层分别具有1.0nm以下的厚度。
附图说明
图1(a)、(b)是表示本发明实施例1中的B掺杂Si1-x-yGexCy半导体晶体的制造工序的概略剖面图。
图2是表示在本发明的制造方法中，相对于RTA温度变化的B掺杂Si1-x-yGexCy半导体晶体的电阻率变化数据的图。
图3是表示本发明实施例2中的B掺杂Si1-x-yGexCy半导体晶体构成的概略剖面图。
图4是表示B掺杂Si1-x-yGexCy层的电阻率与C含有率之间关系的图。
图5是表示由2次离子质量分析结果所获得的Si1-x-yGexCy层的B浓度与C含有率之间关系的图。
具体实施方式
下面，参照附图说明根据本发明的SiGeC半导体晶体及其制造方法的实施例。
实施例1
图1(a)、(b)是表示本发明实施例1中的B掺杂Si1-x-yGexCy半导体晶体的制造工序的概略剖面图。图2是表示在本发明的制造方法中，相对于RTA温度变化的B掺杂Si1-x-yGexCy半导体晶体的电阻率变化数据的图。
首先，在图1(a)所示的工序中，在主面为{001}面的Si衬底101上，采用超高真空化学气相成长法(Ultra High Vacuum ChemicalVapor Deposition，UHV-CVD)，使厚度约为300nm的B掺杂Si1-x-yGexCy层102外延成长。此时，作为构成Si1-x-yGexCy层的元素中的元素Si的原料气体采用Si2H6，作为元素Ge的原料气体采用GeH4，作为元素C的原料气体采用SiH3CH3，作为p型杂质(掺杂物)的硼(B)的原料气体采用B2H6(即现场掺杂)。此时，Si2H6以及GeH4的流量和Si1-x-yGexCy层成长时的温度(约490℃)保持一定，而只使SiH3CH3的流量变化。成长压力约为0.133Pa(＝1×10-3Torr)，成长温度为490℃。用x线衍射法对B掺杂Si1-x-yGexCy层102中的组成进行评价，结果，Si的含有率为82.5％，Ge的含有率为13.2％，C的含有率为1.6％。而且，利用2次离子质量分析法对Si1-x-yGexCy层102进行评价，结果，B浓度为2.6×1013atoms·cm-3。
然后，如图1(b)所示，对Si1-x-yGexCy层102，施行快速热退火(Rapid Thermal Annealing：RTA)的热处理后，作为B掺杂Si1-x-yGexCy结晶层103。此时，在1个气压的氮气(N2)中，使热处理的最高温度例如为950℃，使在最高温度下的保持时间约为15秒。
图2为表示使RTA温度(最高温度)变化时的B掺杂Si1-x-yGexCy结晶层103的电阻率相对于热处理温度(RTA的最高温度)的依赖关系。在图2所示的数据，是在RTA中的最高温度在700℃到1050℃之间变化，热处理时间为一定的15秒的情况下获得。标记为●的数据表示B掺杂Si1-x-yGexCy结晶层103的电阻率。标记为■的数据表示为了和本发明进行比较所形成的B掺杂Si1-xGex层(Ge的含有率为13％)的电阻率对热处理温度的依赖关系。如该图所示，B掺杂Si1-x-yGexCy结晶层103的电阻率(标记为●)，在热处理温度700℃到900℃的范围内，随着热处理温度的上升而单调减少。然后，B掺杂Si1-x-yGexCy结晶层103的电阻率，在热处理温度900℃到1000℃的范围内基本上保持一定值，而当热处理温度超过1000℃时，再次增大。但是，任一情况下的B掺杂Si1-x-yGexCy结晶层103，通过在外延成长后进行热处理，比as-grown状态电阻率要降低一些。另一方面，B掺杂Si1-xGex层的电阻率(标记为■)无论是否进行RTA都小，并且保持为一定值。即，对于B掺杂Si1-xGex层，为在外延成长后的活性化进行热处理是完全没有意义的。
从以上所述可知，通过伴随现场掺杂的外延成长形成Si1-x-yGexCy层后，通过对Si1-x-yGexCy层进行热处理，可以降低Si1-x-yGexCy层的电阻率。即，以往，虽然存在着在通过现场掺杂的外延成长的包含1％以上的掺杂物的Si1-x-yGexCy层中电阻率高的问题，但该问题通过在Si1-x-yGexCy层的外延成长后进行热处理可以抑制电阻率的增大。
如图2所示，特别是，通过在温度为700℃～1020℃的范围内进行热处理(RTA)，可以获得Si1-x-yGexCy层的电阻率确切地降低的效果。
进一步，通过在温度为900℃～1000℃的范围内进行热处理，Si1-x-yGexCy层的电阻率确切地降低的效果更加明显。
在本实施例中，虽然作为载流子生成用杂质是采用硼(B)的情况下进行了说明，但本发明并不局限于有关实施例，也可以适用于作为载流子生成用杂质采用磷(P)的情况。
在作为本申请的优先权主张基础的申请(特願平2000-086154号)之后，在文献(Epitaxial growth of Si1-x-yGexCy film on Si(100)in aSiH4-GeH4-Ch3SiH3 reaction，(A.Ichikawa et.al.Thin Solid Film369(2000)167-170))中，报告了通过伴随现场掺杂的外延成长法形成的P掺杂Si1-x-yGexCy层的电阻率在as-grown状态下较大，从没有记载如何抑制该电阻率增大的方法的这一点可知，以比较高的含有率掺入包含C的杂质的Si1-x-yGexCy层的低电阻率化问题还没有解决。对此，根据本发明，在通过简单处理就可以降低掺杂杂质的Si1-x-yGexCy层的电阻这一点上具有很大的意义。
此外，采用Si1-x-yGexCy结晶制作场效应晶体管和双极型晶体管等器件时，所述热处理工序可以兼作为例如源极、漏极区域的活性化工序和多晶硅电极的活性化工序等热处理工序，也可以获得同样的效果。
而且，在本实施例中，虽然采用UHV-CVD法进行Si1-x-yGexCy层的外延成长，但本发明并不局限于有关实施例，对于用减压气相成长法(LP-CVD)等其他成长方法制作的Si1-x-yGexCy结晶层，也可以获得相同的效果。
而且，在本实施例中，虽然进行的是根据RTA的热处理，在炉内退火法等任何种类的热处理方法中也可以获得相同的效果。
实施例2
下面，说明根据实施例2的B掺杂Si1-x-yGexCy结晶层103的构造以及制造方法。
图3为表示根据本发明的实施例的半导体超晶格构造的示意剖面图。通过UHV-CVD法，在Si衬底111上，对具有包含用作载流子的杂质的硼(B)的以Si1-zGez(0＜z＜1)表示的组成的B掺杂SiGe层113(厚度为1nm)、具有比B掺杂SiGe层113的用作载流子的杂质的浓度要低的以Si1-wCw(0.01≤w＜1)表示的组成的无掺杂SiC层112(厚度为1nm)进行150周期叠层后，外延成长超晶格结构104。此时，作为元素Si的原料气体采用Si2H6，作为元素Ge的原料气体采用GeH4，作为元素C的原料气体采用SiH3CH3，作为p型杂质(掺杂物)的硼(B)的原料气体采用B2H6(即现场掺杂)。此时，成长压力约为0.133Pa(＝1×10-3Torr)，成长温度为490℃。用x线衍射法，对B掺杂SiGe层113的组成进行评价后的结果表明，Ge的含有率为26.4％。用x线衍射法，对无掺杂SiC层113中的组成进行评价后的结果表明，C的含有率为3.2％。而且，对B掺杂SiGe层112用2次离子质量分析法进行评价后的结果表明，B浓度为5.2×1018atoms·cm-3。此外，在无掺杂SiC层113中并不是有意识地进行掺杂，而是利用掺杂用气体的残留和扩散来包含低浓度的B。
根据本实施例制作的Si1-zGez/Si1-wCw叠层后构成的超晶格结构104，由于是SiC层以及SiGe层不出现量子效果的程度的薄的超晶格结构，不会形成离散的量子准位。然后，SiC层112以及SiGe层113的性质被平均化(所谓的一体化)，超晶格结构104整体作为一个Si1-x-yGexCy层(0＜x＜1，0.01≤y＜1)发挥作用在该Si1-x-yGexCy层(Si1-zGez/Si1-wCw短周期超晶格)中，平均的Si、Ge、C以及B的浓度分别约为85.2％、13.2％、1.6％、2.6×1018atoms·cm-3，可以认为是和图1所示Si1-x-yGexCy层102具有相同的构成。
因此，根据本实施例，可以发挥和实施例1相同的效果。并且，具有的优点是，在本实施例的SiGeC半导体晶体的制造工序中，没有必要施行象实施例1的热处理，就可以在as-grown状态下实现低电阻化。
而且，在超晶格结构104中，B只掺杂在SiGe层113中，在SiC层112中基本上不包含B。如图2以及图4所示，在SiGe层113的B在as-grown状态下作为掺杂物活性化。而且，在制造工序中，在SiGe层113中虽然有可能混入极微量的C，如图4所示，只要是在0.45％以下程度的C的存在就不会引起在SiGe层中的电阻率的增大。
此外，在本实施例中，虽然是设定SiC层112以及SiGe层113的厚度为1nm，采用对该2个层进行150周期叠层的超晶格结构，但本发明并不局限于有关实施例。通过将包含高浓度的用作载流子的杂质的Si1-zGez层和几乎不包含用作载流子的杂质的Si1-wCw层进行叠层，就可以切实地获得使用作载流子的杂质活性化的作用，获得作为1个Si1-x-yGexCy层来发挥功能的叠层结构。但是，如果Si1-zGez层或者Si1-wCw层产生量子化能级，则由于担心出现其他特性，希望Si1-zGez层以及Si1-wCw层的厚度均在不出现量子化能级的程度上。
特别是，如果Si1-zGez层以及Si1-wCw层的厚度分别在1nm以下，则由于在各层中可以确实地消除量子化能级，所以希望各层的厚度在1nm以下。不过，Si1-zGez层和Si1-wCw层的厚度可以互不相等。
在本实施例中，虽然采用UHV-CVD法，通过交替使Si1-zGez层以及Si1-wCw层外延成长，来形成了Si1-x-yGexCy层，但本发明并不局限于有关实施例，对于用减压气相成长法(LP-CVD)等其他成长方法制作的Si1-zGez层以及Si1-wCw层所构成的Si1-x-yGexCy结晶层，也可以获得相同的效果。
本发明用于具有Si/SiGeC或SiGe/SiGeC异质结构的场效应型晶体管和双极型晶体管。

Claims (6)

1.一种SiGeC半导体晶体的制造方法，其特征是：包括：
在衬底上，使由掺杂有用作载流子的杂质的且由Si1-x-yGexCy(0＜x＜1，0.01≤y＜1)所表示的组成的SiGeC半导体晶体外延成长的步骤(a)；
实施用于使所述SiGeC半导体晶体中的用作载流子的杂质活性化的热处理的步骤(b)。
2.根据权利要求1所述的SiGeC半导体晶体的制造方法，其特征是：
所述热处理的温度是在700℃以上、1020℃以下的范围内。
3.根据权利要求1或2所述的SiGeC半导体晶体的制造方法，其特征是：
所述外延成长是以Si、Ge、C和B中的至少任意一种材料的氢化物作为原料的化学气相成长法。
4.一种SiGeC半导体晶体，其特征是：
由把2组以上的且包含用作载流子的杂质的Si1-zGez(0＜z＜1)层和用作载流子的杂质的浓度低于该Si1-zGez层的Si1-wCw(0.01≤w＜1)层交替叠层组成；
并且具有以Si1-x-yGexCy(0＜x＜1，0.0045≤y＜1)所表示的组成的SiGeC半导体晶体的作用。
5.根据权利要求4所述的SiGeC半导体晶体，其特征是：
所述Si1-zGez层和Si1-wCw层的厚度比产生离散的量子化能级的厚度更薄。
6.根据权利要求4或5所述的SiGeC半导体晶体，其特征是：
所述Si1-zGez层和Si1-wCw层分别具有1.0nm以下的厚度。
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