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CN116564800A - 一种在半导体表面一次形成具有不同深度沟槽的方法 - Google Patents

一种在半导体表面一次形成具有不同深度沟槽的方法 Download PDF

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CN116564800A CN202310807918.6A CN202310807918A CN116564800A CN 116564800 A CN116564800 A CN 116564800A CN 202310807918 A CN202310807918 A CN 202310807918A CN 116564800 A CN116564800 A CN 116564800A
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何惠彬
李翔
罗科义
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Abstract

本发明属于半导体器件刻蚀的技术领域,尤其涉及一种在半导体表面一次形成具有不同深度沟槽的方法,经过在被刻蚀材料表面的指定位置形成具有斜坡结构的第一掩膜材料和第二掩膜材料后,通过光刻工艺在第二掩膜材料上形成光刻胶层及按设计形成系列窗口;通过此系列窗口刻蚀第二掩膜材料直到暴露第一掩膜材料;选择干法刻蚀的刻蚀条件,使其对第一掩膜材料和被刻蚀材料均具有刻蚀作用,然后再进行下一步的刻蚀,至到在被刻蚀材料上形成多个具有不同深度的系列沟槽,最后去除所有的掩膜材料。本发明的方法可以通过一次光刻加干法刻蚀技术形成多个具有不同深度的系列沟槽,效率高,人力和时间成本降低。

Description

一种在半导体表面一次形成具有不同深度沟槽的方法
技术领域
本发明属于半导体器件制备的刻蚀技术领域,尤其涉及一种在半导体表面一次性形成具有不同深度系列沟槽的方法。
背景技术
在制备半导体器件的过程中往往需要在半导体材料表面或其上不同功能材料的表面形成不同大小和深度的精细沟槽结构,这些沟槽结构对器件性能具有关键作用。
比如,大功率碳化硅MOSFET器件的设计中通常需要设计一系列终端结构以保证器件的正常工作。其中一种设计是围绕工作区域刻蚀多个系列沟槽,且沟槽深度逐渐变化以便提高器件性能。
这些精细的沟槽结构往往是通过光刻工艺加干法刻蚀工艺形成,干法刻蚀工艺所使用的方法之一是利用等离子体在反应气体的作用下,通过物理作用和化学反应使暴露在等离子束的半导体表面被移除从而达到刻蚀的作用以形成沟槽结构。此种方法称为离子束刻蚀法,其主要特点是效率高,方向性强。这种方法还需要光刻工艺的配合在掩膜材料上产生图形,也就是把需要刻蚀的表面暴露给等离子束,而不需要刻蚀的部分用掩膜材料保护起来。
其具体工艺如下:在半导体表面涂敷一层光刻胶层,其特点是被光照射的部分可以被特定化学溶剂溶解掉而没有被光照射的部分则不能(反之亦然)。光通过光刻板,其上已设计形成可以透光和不能透光的图形照射在光刻胶层上从而将光刻板上设计好的图形转移到光刻胶层上,再通过湿法腐蚀的方法在掩膜上形成需要刻蚀去除的表面窗口,最后通过干法或湿法腐蚀的方式在半导体内形成需要的沟槽结构。如图1所示,目前形成具有不同深度的系列沟槽的方法是:第一次光刻加干法刻蚀形成具有第一深度的沟槽,第二次光刻加干法刻蚀形成具有第二深度的沟槽,以此类推,通过多次光刻加多次刻蚀的方式形成不同深度的系列沟槽。
但此种方法应用在所需系列沟槽数量比较多的情况下,就需要多次反复光刻加刻蚀,存在效率非常低的技术问题。
发明内容
为了解决以上技术问题,本发明提供一种在半导体表面一次形成具有不同深度沟槽的方法,可以通过一次光刻加干法刻蚀技术形成多个具有不同深度的系列沟槽,效率高,人力和时间成本大大降低。
解决以上技术问题的本发明中的一种在半导体表面一次形成具有不同深度沟槽的方法,包括以下步骤:
S1:在被刻蚀材料的表面的指定位置形成具有厚度逐渐减少的斜坡结构的第一掩膜材料;
S2:在第一掩膜材料上形成厚度均匀且具有同样斜坡的第二掩膜材料;
S3:在第二掩膜材料形成一层厚度均匀且具有同样斜坡的光刻胶层,并通过光刻工艺按所需在光刻胶层的特定的斜坡区域上按设计形成系列窗口,局部暴露第二掩膜材料;
S4:将第二掩膜材料上暴露位置腐蚀掉,使系列窗口转移到第二掩膜材料上,局部暴露第一掩膜材料;
S5:刻蚀第一掩膜材料及被刻蚀材料,直到在被刻蚀材料上刻蚀出具有不同深度的系列沟槽后,去除第一掩膜材料和第二掩膜材料。
所述S1中第一掩膜材料通过压印法来形成。
优化方案中,所述第一掩膜材料为适合压印的材料,第一掩膜材料可为有机聚合物,且通过干法刻蚀法对被刻蚀材料进行刻蚀时,第一掩膜材料也能被刻蚀。
所述S2中形成第二掩膜材料的方法通过其它任何可形成均匀厚度薄膜的方法来形成。
所述第二掩膜材料可为二氧化硅,也可为金属。由于第二掩膜材料的刻蚀速率远小于第一掩膜材料和被刻蚀材料的刻蚀速率,以保证斜坡结构不会在整个刻蚀完成前被破坏。
优化方案中,所述斜坡结构的角度≤45度。掩膜材料用斜坡,起到调节刻蚀前沿的作用。
所述S4和S5中通过干法或湿法刻蚀法将系列窗口转移到第二掩膜材料、第一掩膜材料上。
所述S5中通过干法刻蚀法将系列窗口转移到被刻蚀材料上。经过干法刻蚀继续将设计图形转移到半导体表面,去除掩膜材料,在半导体表面形成多个具有不同深度的系列沟槽。
所述S4中,第二掩膜材料的选取应满足的条件为:第二掩膜材料的刻蚀速率远小于第一掩膜材料和被刻蚀材料的刻蚀速率;其中,第一掩膜材料、被刻蚀材料与第二掩膜材料的刻蚀速率比较应在相同的刻蚀方法下。
所述S5中,第一掩膜材料的选取应满足的条件为:第一掩膜材料在垂直于表面方向的刻蚀速率等于被刻蚀材料的刻蚀速率,第一掩膜材料在平行于表面方向的刻蚀速率小于被刻蚀材料的刻蚀速率;其中,第一掩膜材料与被刻蚀材料的刻蚀速率比较应在相同的刻蚀方法下。
本发明中通过干法刻蚀法,使其有效刻蚀被刻蚀材料和第一掩膜材料,由于斜坡的存在,在其上形成的窗口区域存在高低差,因此刻蚀前沿到达被刻蚀材料的表面存在时间差,而最终在被刻蚀材料上形成的沟槽具有不同深度。
本发明提供了在半导体表面一次形成具有不同深度沟槽的方法,克服了如果系列沟槽数量比较多,就需要多次反复光刻加刻蚀,效率非常低的技术问题,本发明的方法仅通过一次光刻加干法刻蚀技术形成多个具有不同深度的系列沟槽,效率高,人力和时间成本大大降低。
附图说明
图1为本发明中传统离子束刻蚀法工艺流程图;
图2(a)为本发明中形成第一掩膜材料的示意图;
图2(b)为本发明中形成第一掩膜材料和第二掩膜材料的示意图;
图2(c)为本发明中光刻胶层的被刻蚀示意图;
图3为本发明中第二掩膜材料和光刻胶层的被刻蚀示意图;
图4为本发明中去除光刻胶层的示意图;
图5为本发明中第一掩膜材料、第二掩膜材料以及被刻蚀材料的被刻蚀示意图;
图6为本发明中去除第一掩膜材料和第二掩膜材料的示意图;
图中具体标识为:
1-第一掩膜材料,2-被刻蚀材料,3-第二掩膜材料,4-斜坡结构,5-系列窗口,6-斜坡角度,7-系列沟槽,8-光刻胶层。
具体实施方式
下面结合具体实施方式对本发明中做进一步的阐述:
实施例1
如图2(a)所示,首先在被刻蚀材料2的表面的指定位置形成具有斜坡结构4的第一掩膜材料1;形成第一掩膜材料1的方法之一是压印方法,斜坡结构4的斜坡角度6可以设定为小于等于45度。
其中,指定位置是器件设计时需要刻蚀的沟槽所处的位置,与当时器件的结构相关,为实际所需而确定的。
如图2(b)所示,然后在第一掩膜材料1上形成第二掩膜材料3。形成第二掩膜材料3为其它方法来形成,其它方法为常规的方法,压印方法是将板料放在上、下模之间,在压力作用下使其材料厚度发生变化,并将挤压外的材料,充塞在有起伏细纹的模具形腔凸、凹处,而在工件表面得到形成起伏鼓凸及字样或花纹的一种成形方法,也为常规方法。
第二掩膜材料3可为二氧化硅,也可为金属。由于第二掩膜材料3的刻蚀速率远小于第一掩膜材料1和被刻蚀材料2的刻蚀速率,能保证斜坡结构4不会在整个刻蚀完成前被破坏。
如图2(c)所示,在第二掩膜材料3形成一层光刻胶层8,再通过光刻工艺在光刻胶层8上按设计形成系列窗口5。
本实例中掩膜材料有二层,分别为第一层的第一掩膜材料1和第二层的第二掩膜材料3,在第二层第二掩膜材料3的上面形成一层光刻胶层8,即为第三层,再利用光刻方法在第三层上开出系列窗口5,局部暴露第二掩膜材料3;
如图3所示,经过湿法或干法刻蚀将第二掩膜材料3所暴露部分腐蚀,将系列窗口5图形转移到第一掩膜材料1上,将第一掩膜材料1的局部暴露出来。
第二掩膜材料3的选取应满足的条件为:第二掩膜材料3的刻蚀速率远小于第一掩膜材料1和被刻蚀材料2的刻蚀速率;其中,第一掩膜材料1、被刻蚀材料2与第二掩膜材料3的刻蚀速率比较应在相同的刻蚀方法下,该刻蚀方法为干法刻蚀法或湿法刻蚀法。
如图4所示,去除第三层的光刻胶层8。
如图5和图6所示,再经过湿法或干法刻蚀使系列窗口5转移到第一掩膜材料1、以及用干法刻蚀到被刻蚀材料2上,最后去除第一掩膜材料1和第二掩膜材料3。第一掩膜材料1的选取应满足的条件为:第一掩膜材料1在垂直于表面方向的刻蚀速率等于被刻蚀材料2的刻蚀速率,第一掩膜材料1在平行于表面方向的刻蚀速率小于被刻蚀材料2的刻蚀速率;其中,第一掩膜材料1与被刻蚀材料2的刻蚀速率比较应在相同的刻蚀方法下,该刻蚀方法为干法刻蚀法或湿法刻蚀法。
在具有斜坡结构4的第一掩膜材料1上设计系列窗口5,当第一掩膜材料1最厚处的沟槽前沿达到被刻蚀材料2的表面时,已经在被刻蚀材料2的内部形成不同深度的系列沟槽7。
实施例2
在实施例1的内容基础之上,设定第一掩膜材料1和第二掩膜材料3,以及被刻蚀材料2的刻蚀法为干法刻蚀法,使其能有效刻蚀被刻蚀材料2外,对第一掩膜材料1也能有效刻蚀。
通过干法刻蚀法刻蚀第一掩膜材料1,由于第一掩膜材料1在垂直方向的厚度不同,干法刻蚀过程中最薄处刻蚀沟槽前沿到达被刻蚀材料2的表面时,其他部分的沟槽前沿仍然在第一掩膜材料1内。当最厚处的沟槽前沿达到被刻蚀材料2的表面时,最薄处的沟槽已经进入被刻蚀材料2的内部,以在被刻蚀材料2的内部形成不同深度的系列沟槽7。
斜坡结构4的斜坡角度6可以设定为小于45度。由于斜坡结构4的存在,在其上形成的窗口区域存在高低差,因此刻蚀前沿到达被刻蚀材料2的表面存在时间差,如图5所示;去除第一掩膜材料1和第二掩膜材料3,最终在被刻蚀材料2上形成的系列沟槽7具有不同深度。如图6所示,干法刻蚀法的刻蚀条件可以不用事先设定,可根据具体要刻蚀的材料和掩膜材料来确定。
本发明中被刻蚀材料2可为现有半导体材料,第一掩膜材料1可为有机聚合物,第二掩膜材料3可以是二氧化硅,但二氧化硅的厚度必须保证在整个刻蚀过程中不被完全刻蚀掉,第二掩膜材料3也可以是某些金属材料。
本发明中干法或湿法刻蚀为常规技术,形成系列窗口5的方法也是常规的光刻技术。
本发明中经过在被刻蚀材料2表面的指定位置形成具有斜坡结构4的第一掩膜材料1和第二掩膜材料3后,通过光刻工艺在第二掩膜材料3上形成光刻胶层8以及按设计形成系列窗口5。通过此系列窗口5刻蚀第二掩膜材料3直到第一掩膜材料1暴露;选择干法刻蚀法的刻蚀条件,使其对第一掩膜材料1和被刻蚀材料2均具有刻蚀作用,然后再进行下一步的刻蚀,至到在被刻蚀材料2上形成所需要的系列沟槽7,最后去除所有的掩膜材料。本发明的方法可以通过一次光刻加干法刻蚀技术形成多个具有不同深度的系列沟槽7,效率高,人力和时间成本降低。
上述实施/试验例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (8)

1.一种在半导体表面一次形成具有不同深度沟槽的方法,其特征在于:包括以下步骤:
S1:在被刻蚀材料(2)表面的指定位置形成具有斜坡结构(4)的第一掩膜材料(1);
S2:在第一掩膜材料(1)上形成具有同样斜坡的第二掩膜材料(3);
S3:在第二掩膜材料(3)上形成一层具有同样斜坡的光刻胶层(8),并按所需在光刻胶层(8)的斜坡区域上形成系列窗口(5),局部暴露第二掩膜材料(3);
S4:将系列窗口(5)转移到第二掩膜材料(3)上,局部暴露第一掩膜材料(1);
S5:刻蚀第一掩膜材料(1)及被刻蚀材料(2),直到在被刻蚀材料(2)上刻蚀出具有不同深度的系列沟槽(7)后,去除第一掩膜材料(1)和第二掩膜材料(3)。
2.根据权利要求1所述的一种在半导体表面一次形成具有不同深度沟槽的方法,其特征在于:所述斜坡结构(4)的倾斜角度≤45度。
3.根据权利要求1所述的一种在半导体表面一次形成具有不同深度沟槽的方法,其特征在于:所述S1中形成第一掩膜材料(1)的方法为压印方法。
4.根据权利要求3所述的一种在半导体表面一次形成具有不同深度沟槽的方法,其特征在于:所述第一掩膜材料(1)为有机聚合物。
5.根据权利要求1所述的一种在半导体表面一次形成具有不同深度沟槽的方法,其特征在于:所述S4和S5中通过干法或湿法刻蚀法将系列窗口(5)转移到第二掩膜材料(3)、第一掩膜材料(1)上。
6.根据权利要求5所述的一种在半导体表面一次形成具有不同深度沟槽的方法,其特征在于:所述S4和S5中,第二掩膜材料(3)的选取应满足的条件为:第二掩膜材料(3)的刻蚀速率远小于第一掩膜材料(1)和被刻蚀材料(2)的刻蚀速率;其中,第一掩膜材料(1)、被刻蚀材料(2)与第二掩膜材料(3)的刻蚀速率比较应在相同的刻蚀方法下。
7.根据权利要求1所述的一种在半导体表面一次形成具有不同深度沟槽的方法,其特征在于:所述S5中通过干法刻蚀法将系列窗口(5)转移到被刻蚀材料(2)上。
8.根据权利要求6或7所述的一种在半导体表面一次形成具有不同深度沟槽的方法,其特征在于:所述S4和S5中,第一掩膜材料(1)的选取应满足的条件为:第一掩膜材料(1)在垂直于表面方向的刻蚀速率等于被刻蚀材料(2)的刻蚀速率,第一掩膜材料(1)在平行于表面方向的刻蚀速率小于被刻蚀材料(2)的刻蚀速率;其中,第一掩膜材料(1)与被刻蚀材料(2)的刻蚀速率比较应在相同的刻蚀方法下。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208612A (ja) * 1999-01-14 2000-07-28 Seiko Epson Corp トレンチ素子分離領域を有する半導体装置の製造方法
CN102117763A (zh) * 2010-01-06 2011-07-06 上海华虹Nec电子有限公司 获得倾斜沟槽结构或改变沟槽结构倾斜角的制作工艺方法
EP2824692A1 (en) * 2012-03-05 2015-01-14 Enraytek Optoelectronics Co., Ltd. Methods for manufacturing isolated deep trench and high-voltage led chip
US20200203131A1 (en) * 2017-10-20 2020-06-25 Lg Chem, Ltd. Plasma etching method using faraday cage
US10823888B1 (en) * 2019-11-12 2020-11-03 Applied Materials, Inc. Methods of producing slanted gratings with variable etch depths
CN113168021A (zh) * 2018-12-17 2021-07-23 应用材料公司 形成多个光栅的方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208612A (ja) * 1999-01-14 2000-07-28 Seiko Epson Corp トレンチ素子分離領域を有する半導体装置の製造方法
CN102117763A (zh) * 2010-01-06 2011-07-06 上海华虹Nec电子有限公司 获得倾斜沟槽结构或改变沟槽结构倾斜角的制作工艺方法
EP2824692A1 (en) * 2012-03-05 2015-01-14 Enraytek Optoelectronics Co., Ltd. Methods for manufacturing isolated deep trench and high-voltage led chip
US20200203131A1 (en) * 2017-10-20 2020-06-25 Lg Chem, Ltd. Plasma etching method using faraday cage
CN113168021A (zh) * 2018-12-17 2021-07-23 应用材料公司 形成多个光栅的方法
US10823888B1 (en) * 2019-11-12 2020-11-03 Applied Materials, Inc. Methods of producing slanted gratings with variable etch depths
CN114651198A (zh) * 2019-11-12 2022-06-21 应用材料股份有限公司 制造具有可变蚀刻深度的斜光栅的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李向红;张斌珍;孟祥娇;范新磊;: "基于SU-8的微流沟道的设计和制作", 传感器与微系统, no. 10, pages 99 - 101 *

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