CN115801005A - 模数转换校准电路、多路模数转换电路、芯片及计算装置 - Google Patents

Abstract

本公开实施例公开了一种模数转换校准电路、多路模数转换电路、芯片及计算装置，其中，该模数转换校准电路包括：模数转换器、数模转换器和数字寄存器，模数转换器包括逻辑控制单元；模数转换器用于在校准模式下，在模拟输入信号为预设值时，输出数字失配信号；逻辑控制单元根据数字失配信号，生成数字校准信号并将数字校准信号存入数字寄存器；数模转换器将数字校准信号转换为模拟校准信号，并发送至模数转换器；模数转换器进一步用于将模拟校准信号转换为数字输出信号；逻辑控制单元进一步用于调整数字寄存器中的数字校准信号，使数字输出信号达到预设的期望数字输出信号。本公开实施例简化了校准电路的结构，降低了校准电路的面积及功耗。

Description

模数转换校准电路、多路模数转换电路、芯片及计算装置

技术领域

本公开涉及集成电路设计技术领域，尤其是一种模数转换校准电路、多路模数转换电路、芯片及计算装置。

背景技术

模数转换器(ADC，Analog to Digital Converter)，用于将模拟信号转换为数字信号，模数转换器可以应用在诸多领域。但由于制造工艺、材料差异等各种因素，会导致模数转换器通常存在活多或少的失配现象，即当输入的模拟信号为零时，输出的数字信号并不为零。

在一些应用领域，模数转换器的失配现象应当尽量避免。例如，基于模拟信号或模拟数字混合信号的存算一体处理架构，在中低精度的计算场景(例如中低精度的深度学习场景)中，实现乘累加(MAC，Multiply Accumulate)计算时具有较高的能效优势。模拟存算一体的计算过程借助模拟信号进行，为了实现通用的接口，通常需要高并行度的模数转换器将信号数字化。多路ADC之间的失配，将损害整个存算阵列的线性度。

目前对数模转换器的校准方案，通常在数模转换器之后添加数字校准电路，数字校准电路执行校准算法，对模数转换器输出的数字信号进行校准，从而降低失配现象造成的影响。

发明内容

本公开的实施例提供了一种模数转换校准电路，该电路包括：模数转换器、数模转换器和数字寄存器，模数转换器包括逻辑控制单元；模数转换器用于在校准模式下，在模拟输入信号为预设值时，输出数字失配信号；逻辑控制单元用于根据数字失配信号，生成数字校准信号并将数字校准信号存入数字寄存器；数模转换器用于将数字校准信号转换为模拟校准信号，并将模拟校准信号发送至模数转换器；模数转换器进一步用于将模拟校准信号转换为数字输出信号；逻辑控制单元进一步用于调整数字寄存器中的数字校准信号，使数字输出信号达到预设的期望数字输出信号。

在一些实施例中，数模转换器进一步用于：在电路当前的模式为正常应用模式时，读取数字寄存器中的数字校准信号，并将数字校准信号转换为模拟校准信号；模数转换器进一步用于：接收模拟输入信号，并将模拟校准信号和模拟输入信号叠加，得到校准后模拟信号；将校准后模拟信号转换为校准后数字信号并输出校准后数字信号。

在一些实施例中，模数转换器还包括比较器和数模转换单元，其中，比较器的第一输入端用于接收数模转换单元输出的模拟基准信号，比较器的第二输入端用于接收模拟输入信号和模拟校准信号叠加后的校准后模拟信号。

在一些实施例中，数字寄存器的位宽与模数转换器的位宽相同。

在一些实施例中，模数转换器进一步用于：响应于电路启动，进入校准模式；响应于数字输出信号达到期望数字输出信号，退出校准模式。

在一些实施例中，模数转换器进一步用于：响应于接收到表示进入校准模式的模式选择信号，进入校准模式；响应于数字输出信号达到期望数字输出信号，退出校准模式。

根据本公开实施例的另一个方面，提供了一种多路模数转换电路，该电路包括：预设数量个模数转换器、预设数量个数字寄存器和多路数模转换器；多路数模转换器为电阻式数模转换器，且多路数模转换器包括预设数量个单路数模转换器，预设数量个单路数模转换器中的每个单路数模转换器包括公共电阻网络和解码单元；预设数量个模数转换器中的每个模数转换器对应一个数字寄存器和一个单路数模转换器；相互对应的模数转换器、数字寄存器和单路数模转换器构成上述模数转换校准电路。

在一些实施例中，所述多路数模转换器和所述预设数量个数字寄存器设置在所述预设数量个模数转换器之间。

根据本公开实施例的另一个方面，提供了一种芯片，该芯片包括上述模数转换校准电路或上述多路模数转换电路。

根据本公开实施例的另一个方面，提供了一种计算装置，该计算装置包括上述芯片。

本公开上述实施例提供的模数转换校准电路、多路模数转换电路、芯片及计算装置，通过设置模数转换器、数模转换器和数字寄存器，在模拟输入信号为预设值的情况下，模数转换器输出数字失配信号，逻辑控制单元根据数字失配信号，生成数字校准信号并将数字校准信号存入数字寄存器，数模转换器将数字校准信号转换为模拟校准信号，并将模拟校准信号发送至模数转换器，模数转换器将模拟校准信号转换为数字输出信号，逻辑控制单元进一步用于调整数字寄存器中的数字校准信号，使数字输出信号达到预设的期望数字输出信号，从而实现了在模数转换器输出数字信号之前，利用模数转换器及基于模拟校准信号进行校准，无需设置数字校准电路及运行数字校准算法，且该校准电路复用了模数转换器的逻辑控制单元，大大简化了校准电路的结构，降低了校准电路的面积及功耗。

下面通过附图和实施例，对本公开的技术方案做进一步的详细描述。

附图说明

通过结合附图对本公开实施例进行更详细的描述，本公开的上述以及其他目的、特征和优势将变得更加明显。附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开，并不构成对本公开的限制。在附图中，相同的参考标号通常代表相同部件或步骤；

图1是本公开一示例性实施例提供的模数转换校准电路的结构示意图；

图2是本公开一示例性实施例提供的模数转换校准电路的另一结构示意图；

图3是本公开一示例性实施例提供的多路模数转换电路的结构示意图。

具体实施方式

下面，将参考附图详细地描述根据本公开的示例实施例。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是本公开的全部实施例，应理解，本公开不受这里描述的示例实施例的限制。

应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

本领域技术人员可以理解，本公开实施例中的“第一”、“第二”等术语仅用于区别不同步骤、设备或模块等，既不代表任何特定技术含义，也不表示它们之间的必然逻辑顺序。

还应理解，在本公开实施例中，“多个”可以指两个或两个以上，“至少一个”可以指一个、两个或两个以上。

还应理解，对于本公开实施例中提及的任一部件、数据或结构，在没有明确限定或者在前后文给出相反启示的情况下，一般可以理解为一个或多个。

另外，本公开中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本公开中字符“/”，一般表示前后关联对象是一种“或”的关系。

还应理解，本公开对各个实施例的描述着重强调各个实施例之间的不同之处，其相同或相似之处可以相互参考，为了简洁，不再一一赘述。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

申请概述

目前对数模转换器的校准方案，通常在数模转换器之后添加数字校准电路，数字校准电路执行校准算法，对模数转换器输出的数字信号进行校准，从而降低失配现象造成的影响。

但现有的数字校准电路由于是独立于模数转换器单独设置的，数字校准电路通常需要占用较大的面积，同时在高速工作时具有较大的功耗开销，在ADC并行度较大的存算一体场景下，导致较大的功耗，占用较大的面积。

示例性结构

图1是本公开一示例性实施例提供的模数转换校准电路的结构示意图。该电路包含的各个组成部分可以集成到一个芯片中，也可以设置到不同的芯片或电路板中，这些芯片或电路板之间建立数据通信的链路。

如图1所示，该电路包括：模数转换器101、数模转换器102和数字寄存器103，模数转换器101包括逻辑控制单元1011。

在本实施例中，模数转换器101用于在校准模式下，在模拟输入信号为预设值时，输出数字失配信号。其中，预设值可以任意设置，通常，预设值为零。数字失配信号即与模拟输入信号为预设值时的期望信号具有一定误差的信号。例如，当模拟输入信号为零时，模式转换器的期望数字输出信号为零，但由于模数转换器101的制造工艺等因素，导致实际输出的数字信号不为零，该实际输出的数字信号即为数字失配信号。

上述逻辑控制单元1011用于为模数转换器101提供逻辑控制信号。例如，模数转换器101的类型可以是SAR-ADC(Successive Approximation Register ADC，逐次逼近寄存器型ADC)，SAR-ADC包括的逻辑控制单元1011用于逐次产生数字信号，将数字信号转换为模拟信号，该模拟信号与模拟输入信号进行比较，根据比较结果逐位输出数字信号。

在本实施例中，逻辑控制单元1011用于根据数字失配信号，生成数字校准信号并将数字校准信号存入数字寄存器103。逻辑控制单元1011除了用于在模数转换器101正常运行时进行逻辑控制，输出数字信号，本实施例中还可以被复用到校准电路中，即生成数字校准信号，并将数字校准信号存入数字寄存器103。通常，数字校准信号是从初始信号(例如0)逐渐变化的，逻辑控制单元1011可以实时检测模数转换器101输出的数字信号的值，当达到期望数字输出信号(例如0)时，数字校准信号停止变化。

在本实施例中，数模转换器(DAC，Digital to Analog Converter)102用于将数字校准信号转换为模拟校准信号，并将模拟校准信号发送至模数转换器101。数模转换器102的类型可以是各种类型，例如电阻型DAC、电容型DAC等。

在本实施例中，模数转换器101进一步用于将模拟校准信号转换为数字输出信号。由于当前的模拟输入信号为固定的预设值，因此，此时的数字输出信号即表示模拟校准信号的大小。

在本实施例中，逻辑控制单元1011进一步用于调整数字寄存器103中的数字校准信号，使数字输出信号达到预设的期望数字输出信号。逻辑控制单元1011可以实时监控数字输出信号的值，若数字输出信号未达到期望数字输出信号，则调整数字校准信号并将调整后的数字校准信号存入数字寄存器103。若数字输出信号达到期望数字输出信号，则停止更新数字寄存器103中存储的数字输出信号。后续在模数转换器101正常运行时，数模转换器102根据数字寄存器103中最近一次更新的数字校准信号，持续向模数转换器101输出模拟校准信号，从而抵消掉数字失配信号，达到为模数转换器101校准的目的。

在本实施例中，模数转换器在校准模式下实现各种功能。即在校准模式下，模式转换器的逻辑控制单元生成数字校准信号并存入数字寄存器，以及调整数字校准信号，使数字输出信号达到期望值。可选的，本实施例提供的模数转换校准电路可以应用在基于模拟信号的存算一体电路中，即重复设置多组本实施例提供的电路，实现在存算单元阵列中对模数转换器进行校准，从而降低可校准的存算一体电路的面积和功耗。

本公开的上述实施例提供的电路，通过设置模数转换器、数模转换器和数字寄存器，在模拟输入信号为预设值的情况下，模数转换器输出数字失配信号，逻辑控制单元根据数字失配信号，生成数字校准信号并将数字校准信号存入数字寄存器，数模转换器将数字校准信号转换为模拟校准信号，并将模拟校准信号发送至模数转换器，模数转换器将模拟校准信号转换为数字输出信号，逻辑控制单元进一步用于调整数字寄存器中的数字校准信号，使数字输出信号达到预设的期望数字输出信号，从而实现了在模数转换器输出数字信号之前，利用模数转换器及基于模拟校准信号进行校准，无需设置数字校准电路及运行数字校准算法，且该校准电路复用了模数转换器的逻辑控制单元，大大简化了校准电路的结构，降低了校准电路的面积及功耗。

在一些可选的实现方式中，模数转换器101进一步用于：

响应于该电路启动，进入校准模式；

响应于数字输出信号达到期望数字输出信号，退出校准模式。

即在该电路每次启动后，自动进入校准模式，对模数转换器进行校准，校准完成后，退出校准模式。

本实施例通过在每次启动后，模数转换器自动进入校准模式，可以使模数转换器在正常应用时更准确地消除输出数据的失配现象，提高模数转换器的转换精度。

在一些可选的实现方式中，模数转换器101进一步用于：

响应于接收到表示进入校准模式的模式选择信号，进入校准模式；

响应于数字输出信号达到期望数字输出信号，退出校准模式。

上述模式选择信号可以是外部的控制器发送的，即在外部控制器的控制下，对模数转换器进行校准。

本实施例通过接收模式选择信号控制模数转换器进入校准模式，可以更灵活地控制模数转换器进行校准，提高对该电路进行操作的便利性。

可选的，数字寄存器103可以是易失型的寄存器，在该电路每次启动时，由于易失型寄存器无法保存启动前存储的数据，因此，可以自动进入校准模式，校准完成后退出校准模式。数字寄存器103也可以是非易失型的寄存器，即进行一次校准后，长期保存数字校准信号，后续无需再次校准，数模转换器102直接从数字寄存器103读取数字校准信号。当数字寄存器103是非易失型的寄存器时，模数转换器可以在每次启动后自动进入校准模式；也可以在上述模式选择信号的控制下，在任意时刻进入校准模式，无需每次启动后进入校准模式。

在一些可选的实现方式中，数模转换器102进一步用于：

在电路当前的模式为正常应用模式时，读取数字寄存器103中的数字校准信号，并将数字校准信号转换为模拟校准信号。

具体地，正常应用模式即对模数转换器101进行校准后，模数转换器101正常运行的模式。正常应用模式下，逻辑控制单元不再向数字寄存器存入数字校准信号。

可选的，该电路可以在启动后自动进入校准模式，执行上述实施例描述的校准流程，校准完成后自动进入正常应用模式。或者，该电路可以接收外部控制器发送的模式选择信号，即模数转换器101接收到表示进入校准模式的模式选择信号时，执行上述实施例描述的校准流程；模数转换器101接收到表示进入正常应用模式的模式选择信号时，逻辑控制单元1011停止输出数字校准信号，执行正常的模数转换逻辑。

模数转换器101进一步用于：

接收模拟输入信号，并将模拟校准信号和模拟输入信号叠加，得到校准后模拟信号；

将校准后模拟信号转换为校准后数字信号并输出校准后数字信号。

具体地，将模拟校准信号和模拟输入信号叠加可以通过模数转换器101内部的电路实现，例如，在模数转换器101内部设置将模拟信号叠加的模拟加法电路以将模拟校准信号和模拟输入信号叠加。

本实施例在电路当前的模式为正常应用模式时，由数模转换器直接根据数字寄存器中的数字校准信号，向模数转换器持续输出模拟校准信号，使模数转换器输出的数字失配信号被抵消掉，从而在降低校准电路的面积及功耗的基础上，进一步输出高精度的校准后数字信号。

在一些可选的实现方式中，如图2所示，模数转换器101还包括比较器1012和数模转换单元1013，其中，比较器的第一输入端用于接收数模转换单元输出的模拟基准信号，比较器的第二输入端用于接收模拟输入信号和模拟校准信号叠加后的校准后模拟信号。

如图2所示，根据逐次逼近寄存器型ADC的原理，逻辑控制单元1011通过逐次移位，向数模转换单元1013输入数字信号，数模转换单元1013逐次输出模拟基准信号，比较器1012用于比较上述校准后模拟信号和模拟基准信号，逻辑控制单元1011根据比较结果得到一位数字信号，经过多次移位、转换、比较，得到数字输出信号。

本实施例通过将模拟输入信号和模拟校准信号叠加后，与模数转换器内部生成的模拟基准信号进行比较，可以最大限度利用模数转换器自身的结构，输出校准后的数字信号，有助于提高校准电路的面积利用率，进一步简化校准电路的结构。

在一些可选的实现方式中，数字寄存器103的位宽与模数转换器101的位宽相同。模数转换器101的位宽即模数转换器101输出的数字信号的位宽。数字寄存器103的位宽即数字寄存器103中存储的数据的位宽。

本实施例通过将数字寄存器的位宽与模数转换器的位宽设置为相同，可以利用数字寄存器直接存储逻辑控制单元生成的数字校准信号，进一步充分利用模数转换器的结构，有助于进一步提高校准电路的集成度，降低校准电路的面积和功耗。

图3是本公开一示例性实施例提供的多路模数转换电路的结构示意图。该电路包含的各个组成部分可以集成到一个芯片中，也可以设置到不同的芯片或电路板中，这些芯片或电路板之间建立数据通信的链路。

如图3所示，该电路包括：预设数量个模数转换器301、预设数量个数字寄存器302和多路数模转换器303；

多路数模转换器303为电阻式数模转换器，且多路数模转换器303包括预设数量个单路数模转换器，预设数量个单路数模转换器中的每个单路数模转换器包括公共电阻网络和解码单元。如图3所示，公共电阻网络3031和解码单元3032构成一个单路数模转换器，公共电阻网络3031和解码单元3033构成另一个单路数模转换器。

预设数量个模数转换器301中的每个模数转换器对应一个数字寄存器和一个单路数模转换器；相互对应的模数转换器、数字寄存器和单路数模转换器构成上述实施例描述的模数转换校准电路。

根据电阻型数模转换器的原理，解码单元用于接收对应的模数转换器输出的数字校准信号，解码单元可以包括多个开关，开关的数量与数字校准信号的位数相同，且每个开关与电阻网络的不同节点连接。解码单元根据数字校准信号包括的各个比特位，设置各个开关的通断状态，进而利用电阻网络的分压作用，输出对应的模拟校准信号。

其中，预设数量可以任意设置，通常，预设数量为2，即如图3所示，将两路模数转换器、两个数字寄存器和一个多路数模转换器设置为一组模数转换电路。

如图3所示，两个模数转换器(即3011、3012)之间设置一个多路数模转换器303，多路数模转换器303包括公共电阻网络3031，该多路数模转换器包括的两个单路数模转换器可以同时从两个数字寄存器中分别读取数字校准信号CD0、CD1，即解码单元3032和公共电阻网络3031组成的一个单路数模转换器对CD1进行数模转换，输出模拟校准信号CA0，解码单元3033和公共电阻网络3031组成的另一个单路数模转换器对CD2进行数模转换，输出模拟校准信号CA1，两个模数转换器分别接收模拟校准信号，与输入的模拟输入信号IN0、IN1叠加，输出校准后数字信号D0、D1。

可选的，本实施例提供的多路模数转换电路可以应用在基于模拟信号的存算一体电路中，即重复设置多组本实施例提供的电路，从而降低可校准的存算一体电路的面积和功耗。

本公开的上述实施例提供的电路，通过多路模数转换器共享一个多路数模转换器，多路数模转换器通过公共电阻网络和预设数量个解码单元输出多路模拟校准信号，从而提高了带校准功能的多路模数转换电路的集成度，有助于降低多路模数转换电路的面积和功耗。

在一些可选的实现方式中，多路数模转换器和预设数量个数字寄存器设置在预设数量个模数转换器之间。如图3所示，多路数模转换器303和预设数量个数字寄存器302设置在模数转换器3011和3012之间。

本实施例通过将多路数模转换器和预设数量个数字寄存器设置在预设数量个模数转换器之间，可以实现将多路模数转换器共享一个用于校准的多路数模转换器，且使多路数模转换器与多路模数转换器的距离尽量接近，从而进一步提高电路的集成度，有助于降低电路的面积。

本公开的实施例还提供了一种芯片，芯片上集成了模数转换校准电路，或多路模数转换电路，模数转换校准电路和多路模数转换电路的技术细节如图1-图3和相关描述所示，此处不再展开描述。

本公开的实施例还提供了一种计算装置，该计算装置包括上述实施例描述的芯片。此外，该计算装置还可以包括输入装置、输出装置以及必要的存储器等。其中，输入装置可以包括诸如鼠标、键盘、触控屏、通信网络连接器等，用于输入模拟输入信号。输出装置可以包括诸如显示器、打印机、以及通信网络及其所连接的远程输出设备等等，用于输出数字输出信号、基于数字输出信号进行计算的计算结果等。存储器用于存储上述输入装置输入的数据，以及模数转换校准电路或多路模数转换电路运行过程中产生的数据。存储器可以包括易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。非易失性存储器例如可以包括只读存储器(ROM)、硬盘、闪存等。

以上结合具体实施例描述了本公开的基本原理，但是，需要指出的是，在本公开中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本公开的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本公开为必须采用上述具体的细节来实现。

本说明书中各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似的部分相互参见即可。

本公开中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。诸如“包括”、“包含”、“具有”等等的词语是开放性词汇，指“包括但不限于”，且可与其互换使用。这里所使用的词汇“或”和“和”指词汇“和/或”，且可与其互换使用，除非上下文明确指示不是如此。这里所使用的词汇“诸如”指词组“诸如但不限于”，且可与其互换使用。

可能以许多方式来实现本公开的电路。例如，可通过软件、硬件、固件或者软件、硬件、固件的任何组合来实现本公开的电路。用于电路中的方法的步骤的上述顺序仅是为了进行说明，本公开的方法的步骤不限于以上具体描述的顺序，除非以其它方式特别说明。此外，在一些实施例中，还可将本公开实施为记录在记录介质中的程序，这些程序包括用于实现根据本公开的电路的功能的机器可读指令。因而，本公开还覆盖存储用于执行根据本公开的电路的功能的程序的记录介质。

还需要指出的是，在本公开的电路中，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本公开的等效方案。

提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本公开。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本公开的范围。因此，本公开不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。

为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本公开的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。

Claims (10)

1.一种模数转换校准电路，包括：模数转换器、数模转换器和数字寄存器，所述模数转换器包括逻辑控制单元；

所述模数转换器用于在校准模式下，在模拟输入信号为预设值时，输出数字失配信号；

所述逻辑控制单元用于根据所述数字失配信号，生成数字校准信号并将所述数字校准信号存入数字寄存器；

所述数模转换器用于将所述数字校准信号转换为模拟校准信号，并将所述模拟校准信号发送至所述模数转换器；

所述模数转换器进一步用于将所述模拟校准信号转换为数字输出信号；

所述逻辑控制单元进一步用于调整所述数字寄存器中的数字校准信号，使所述数字输出信号达到预设的期望数字输出信号。

2.根据权利要求1所述的电路，其中，所述数模转换器进一步用于：

在所述电路当前的模式为正常应用模式时，读取所述数字寄存器中的数字校准信号，并将所述数字校准信号转换为模拟校准信号；

所述模数转换器进一步用于：

接收模拟输入信号，并将所述模拟校准信号和所述模拟输入信号叠加，得到校准后模拟信号；

将所述校准后模拟信号转换为校准后数字信号并输出所述校准后数字信号。

3.根据权利要求1所述的电路，其中，所述模数转换器还包括比较器和数模转换单元，其中，所述比较器的第一输入端用于接收所述数模转换单元输出的模拟基准信号，所述比较器的第二输入端用于接收所述模拟输入信号和所述模拟校准信号叠加后的校准后模拟信号。

4.根据权利要求1所述的电路，其中，所述数字寄存器的位宽与所述模数转换器的位宽相同。

5.根据权利要求1-4任一项所述的电路，其中，所述模数转换器进一步用于：

响应于所述电路启动，进入所述校准模式；

响应于所述数字输出信号达到所述期望数字输出信号，退出所述校准模式。

6.根据权利要求1-4任一项所述的电路，其中，所述模数转换器进一步用于：

响应于接收到表示进入校准模式的模式选择信号，进入所述校准模式；

响应于所述数字输出信号达到所述期望数字输出信号，退出所述校准模式。

7.一种多路模数转换电路，包括：预设数量个模数转换器、预设数量个数字寄存器和多路数模转换器；

所述多路数模转换器为电阻式数模转换器，且所述多路数模转换器包括预设数量个单路数模转换器，所述预设数量个单路数模转换器中的每个单路数模转换器包括公共电阻网络和解码单元；

所述预设数量个模数转换器中的每个模数转换器对应一个数字寄存器和一个单路数模转换器；相互对应的模数转换器、数字寄存器和单路数模转换器构成权利要求1-6任一项所述的模数转换校准电路。

8.根据权利要求7所述的电路，其中，所述多路数模转换器和所述预设数量个数字寄存器设置在所述预设数量个模数转换器之间。

9.一种芯片，其特征在于，包括根据权利要求1-6中任一项所述的模数转换校准电路，或权利要求7-8中任一项所述的多路模数转换电路。

10.一种计算装置，其特征在于，包括根据权利要求9所述的芯片。

Images