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CN114826264A - 延时校准电路、方法、信号接收装置、传感器及电子设备 - Google Patents

延时校准电路、方法、信号接收装置、传感器及电子设备 Download PDF

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CN114826264A
CN114826264A CN202210566799.5A CN202210566799A CN114826264A CN 114826264 A CN114826264 A CN 114826264A CN 202210566799 A CN202210566799 A CN 202210566799A CN 114826264 A CN114826264 A CN 114826264A
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CN
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delay
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digital
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CN202210566799.5A
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张新龙
周文婷
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Calterah Semiconductor Technology Shanghai Co Ltd
Original Assignee
Calterah Semiconductor Technology Shanghai Co Ltd
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Abstract

本发明公开一种延时校准电路、方法、信号接收装置、传感器及电子设备，延时校准电路用于配置在SAR模数转换器中，SAR模数转换器用于将一个采样周期内所采样的模拟信号转换成N比特位的数字信号，N＞1；延时校准电路包括监测电路单元及可调的延时校准电路单元，监测电路单元用于监测当前采样周期所转换的最后一比特位的完成时刻，输出相应的检测信号；可调的延时校准电路单元用于根据检测信号和下一采样周期的采样时钟信号之间的时序，调整在下一采样周期内供SAR模数转换器生成至少一个比特位所对应的延时时长。本实施例在不影响SAR逻辑电路正常工作的情况下，调节SARADC下一周期多个比特的延迟时间，提高异步SARADC的鲁棒性，代价和风险低，设计难度降低。

Description

延时校准电路、方法、信号接收装置、传感器及电子设备
技术领域
本申请涉及集成电路技术领域，尤其涉及一种延时校准电路、方法、信号接收装置、传感器及电子设备。
背景技术
逐次逼近式(Successive ApproximationRegister，SAR)模拟数字转换器(analog-to-digital converter，ADC)，位于半导体芯片内部，将输入的模拟电压值转换为数字化的量，其因采样延迟时间相对较短、反应速率及精度较好、结构简单、低功耗并且易与数字电路兼容的优点，被广泛应用于低功耗电子设备中。为了实现超高速ADC，同时保持相对较低的能耗，单通道需要实现尽可能高的采样率，以减少交织的通道数和布线复杂性。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种延时校准电路、方法、信号接收装置、传感器及电子设备，实时监测能够反映不同PVT参数下SARADC在当前采样周期内最低位比特的完成时刻的触发沿，并将其与采样时钟信号中最低位比特的完成时刻的触发沿进行比较，根据时序次序调节各可调延时模组，以调节SARADC下一周期的延迟时间，提高异步SARADC的鲁棒性。
为解决上述技术问题，本申请的第一方面提出一种延时校准电路，用于配置在SAR模数转换器中，其中，所述SAR模数转换器用于将一个采样周期内所采样的模拟信号转换成N比特位的数字信号，N＞1；所述延时校准电路包括：监测电路单元，用于监测当前采样周期所转换的最后一比特位的完成时刻，并输出相应的检测信号；可调的延时校准电路单元，与所述监测电路单元连接，用于根据所述检测信号和下一采样周期的采样时钟信号之间的时序，调整在下一采样周期内供SAR模数转换器生成至少一个比特位所对应的延时时长。
本申请第二方面提供一种信号接收装置，包括：混频器，用于利用射频参考信号对射频接收信号进行混频处理，以输出中频信号；模数转换器，用于将所述中频信号转为数字信号，并予以输出；其中，所述模数转换器包含如第一方面所述的延时校准电路，以供在至少一个采样周期内基于所述延时校准电路所调整的各延时时长，生成相应采样周期的数字信号。
本申请第三方面提供一种雷达传感器，包括：天线装置，包括发射天线和接收天线；信号发射装置，用于将一信号源所产生的基准信号处理成射频发射信号，并通过所述发射天线发射；如第二方面所述的信号接收装置，其中，所述信号接收装置所接收的射频接收信号是基于发射天线所发射的电磁波经物体反射后被所述接收天线所转换后而得到的。
本申请第四方面提供一种电子设备，包括：如第三方面所述雷达传感器；信号处理装置，耦接于所述雷达传感器，用于根据所述雷达传感器所输出的数字信号进行信号处理，以对周围环境进行目标检测。
本申请第五方面提供一种延时校准方法，包括：在当前采样周期内采样的模拟信号转换为N比特位的数字信号的过程中，监测所转换的最后一比特位的完成时刻，以生成相应的检测信号；N＞1；通过检测所述检测信号与下一采样周期的采样时钟信号之间的时序，来调整在下一采样周期内供SAR模数转换器生成数字信号中的各比特位的对应延时时长。
于上述实施例中提出的一种延时校准电路、方法、信号接收装置、传感器及电子设备中，因不同PVT参数的变化量，无法进行量化，本申请修改现有SAR逻辑电路，通过监测电路单元在不影响SAR逻辑电路正常工作的情况下监测SARADC在当前采样周期内最低位比特完成时刻，生成延时信号；数字校准电路根据接收的延时信号与采样时钟信号的时序次序，调节各第一可调延时模组和第二可调延时模组，以调节SARADC下一周期多个比特的延迟时间，满足SARADC的时序需求，提高异步SARADC的鲁棒性，代价和风险低，设计难度降低。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的一种SARADC的结构示意图；
图2为本申请一实施例中提供的延时校准电路的示意图；
图3为本申请一实施例中提供的采样时钟信号和延时信号的时序示意图；
图4为本申请一实施例中提供的一种可调延时模组的电路原理示意图；
图5为本申请一实施例中提供的又一种可调延时模组的电路原理示意图；
图6为本申请一实施例中提供的延时校准方法的流程示意图；
图7为本申请一实施例中提供的信号接收装置的结构示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
在本申请中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
SARADC分为同步操作时序和异步操作时序。同步SARADC在对一个采样信号的电位进行多比特位的数字信号转换期间，其转换操作过程由统一时钟控制，同步量化每个比特所需的时间需要满足最慢的比特比较过程；异步SARADC则等效单个比特量化时间为所有比特的平均单比特量化时间，获得的采样率相对于同步SARADC，所有比特量化完成的速率相对较快。
以如图1所示为例，SARADC主要包括采样保持电路、比较器、SAR逻辑电路以及包含DAC(数模转换器)的反馈电路。在一个采样周期内，SAR DAC内部电路的执行过程举例如下：当比较器完成比较时，输出比较结果，以及输出Ready信号为1，随后SAR逻辑电路根据当前比较结果，控制反馈电路中的DAC调整其输出的参考电压，并当DAC输出稳定的参考电压后，开始下一比特比较过程。其中，Ready信号用于表示比较器输出了比较结果。SAR逻辑电路从比较器输出比较结果到DAC输出稳定电压所需要的时间Tdelay，即该过程表示当前比特位完成转换所需要的延迟时间Tdelay大致为(Tlogic+Tdac)。
由于SARADC完成一次从比较器输出比较结果到DAC输出稳定电压所需要的时间Tdelay，在不同PVT(Process,Voltage,and Temperature，工艺、电压及温度)参数情况下变化很大。例如，在一些异步SARADC中，若在PVT参数较差的情况下，所需延迟时间Tdelay最大条件下设置缓冲器数量，此时会出现在PVT参数较好时，延迟时间过大的现象；同理，若在PVT参数相对较好时，所需延迟时间Tdelay较小的情况下设置缓冲器数量，则会出现PVT参数较差时，出现延迟时间不够，导致DAC输出电压建立不完全，影响下一次比较器给出正确结果，造成SARADC比特量化精度出现偏差。在PVT参数变化时，延时单元难以保证产生的延迟时间与每一个比特比较所需的延迟时间相匹配，使得SARADC在不同PVT参数条件下，性能波动较大。
因此，本申请提出一种延时校准电路、方法及所适用的雷达传感器，实时监测在不同PVT参数下，SAR模数转换器(Successive Approximation Register，又称SARADC)进行模数转换的延时情况，并在下一采样周期进行延时调整，以此提高异步SARADC的鲁棒性。
所述SARADC包括：比较器、SAR逻辑电路(又称逐位逼近式的逻辑电路、或简称逻辑电路)和反馈电路。所述延时校准电路耦接于SAR逻辑电路，例如延时校准电路和SAR逻辑电路集成在芯片中。
其中，所述比较器用于接收在一采样周期内采样的模拟信号，以及一参考信号，以比较该两个信号，并输出比较结果。
所述SAR逻辑电路与所述比较器的输出端和反馈电路构成环形电路，并输出对应模拟信号的数字信号。所述SAR逻辑电路利用反馈电路和比较电路，对一个采样周期内所采样的模拟信号进行基于每一比特位的逻辑处理，以在延时校准电路所提供的延时时长内实现相应比特位的数字转换。其中，延时时长与所处理的比特位对应，SAR逻辑电路按照比特位的生成顺序在一个采样周期内进行逐位处理，以输出N比特位的数字信号，N＞1。其中，该N比特位的数字信号用于描述在该采样周期内所采样的模拟信号。
例如，利用如上述异步操作时序，当SAR逻辑电路对比较器所输出的每一次比较结果进行针对数字信号中每一比特位的逻辑处理时，其产生对应比特位的数字信号。所述延时校准电路用于使SAR逻辑电路在一个采样周期内的各异步操作提供相应的各延时信号。
所述反馈电路连接于所述SAR逻辑电路和比较器之间，用于根据每次更新的N比特位的数字信号，生成相应的参考信号。其中，反馈电路中包含数模转换器(DAC)，其根据在该采样周期内所累积接收的逐位确定的各比特位的电位值，调整相应参考信号的电压。如此，比较器根据变化的参考信号来调整其输出的各比较结果。
在上述调整过程中，SAR逻辑电路的异步操作是在延时校准电路所提供的延时信号的控制下，进行逐位逻辑处理。例如，比较结果中的一个或多个比较电位对应所输出的一个比特位，SAR逻辑电路在逐位处理过程中，根据当前待生成的比特位的顺序，来对相应的各比较电位进行逻辑处理，以确定所输出的对应比特位的电位值。在一些示例中，所述SAR逻辑电路可按照从高位到低位的比特位顺序进行逐位的逻辑处理，以提高模数转换效率。其中，所述逐位逻辑处理举例为利用一阶或高阶的量化器对所接收的比较结果进行量化处理等。
在本申请的一个实施例中提供的一种延时校准电路中，延时校准电路用于校准SARADC下一周期内的各比特位的各延迟时间。延时校准电路包括：监测电路单元和可调的延时校准电路单元。
所述监测电路单元用于接收在当前采样周期内对应各比特位的各延时信号，接收所述采样周期的采样时钟信号；以及监测当前采样周期所转换的最后一比特位的完成时刻，并输出相应的检测信号。所述检测信号可以是最后一比特位所对应的延时信号，或者是由该延时信号所触发的一电平信号(或电流信号)。
在此，所述监测电路单元可与SAR逻辑电路的控制端，以获取在一个采样周期内使得SAR逻辑电路进行逐比特位转换的各延时信号。
所述监测电路单元连接SAR逻辑电路的控制端，以直接获得各延时信号。所述监测电路单元对一个采样周期内的各延时信号进行计数，并当计数到所获取的延时信号对应最后一比特位时，输出检测信号Smonitor。
可调的延时校准电路单元与所述监测电路单元连接，用于根据所述检测信号和下一采样周期的采样时钟信号之间的时序，调整在下一采样周期内供SAR模数转换器生成各比特位的对应延时时长。其中，最后一比特位举例为当前采样周期内最后一比特位，该最后一比特位是基于SAR逻辑电路对数字信号中的各比特位的生成顺序而确定的。例如，最后一比特位为N比特位中的最低比特位。所述时序为最低位比特所对应的延时信号的触发沿与对应下一采样周期的所述采样时钟信号的触发沿的时序先后顺序。在一个实施例中，时序次序为延时信号的触发沿与采样时钟信号中最低位比特完成时刻的触发沿的时序先后顺序。
例如，监测电路单元监测SARADC在当前采样周期的最低位比特完成时刻，触发工作，以生成检测信号；可调的延时校准电路单元根据接收的检测信号与采样时钟信号的时序次序，调节SARADC下一周期至少一个比特的延迟时长，提高异步SARADC的鲁棒性。
于上述实施例中提出的一种延时校准电路中，因不同PVT参数的变化量，无法进行量化，本申请通过监测电路单元在不影响SAR逻辑电路正常工作的情况下监测SARADC在当前采样周期内最低位比特位的完成时刻所生成的延时信号；并根据接收的延时信号与下一采样周期的采样时钟信号进行时序的比较，并据此来调节各可调延时模组，以调节SARADC下一周期多个比特的延迟时间，满足SAR ADC的时序需求，提高异步SAR ADC的鲁棒性，代价和风险低，设计难度降低。
当SARADC的精度一定时，延迟时间Tdelay_n主要由第n次的：比较器延迟时间Tcmp、SAR逻辑电路延迟时间Tlogic以及数模转换电路DAC延迟时间Tdac决定。比较器延迟时间Tcmp固定不变，监测电路单元可在不影响SAR逻辑电路正常工作的情况下，同时进行实时监测SARADC在当前采样周期内最后一比特位是完成时刻，也即是若SAR逻辑电路延迟时间Tlogic固定不变，则本申请设计的延时校准电路调节的延迟时间Tdelay，对应于DAC所需的延迟时间Tdac。
为详细阐述延时校准电路的原理，下面结合图3所示出的时序示意图说明，其中，CLKs为采样时钟信号，采样时钟信号CLKs的一个采样周期包括采样时间段Sampling和对应多个比特位的各转换时间段，各比特位的转换时间段依次表示为：MLB、MLB-1、…、LSB+1、LSB。例如，按照所生成的比特位顺序的，MLB为最高位比特，LSB为最低位比特(也即为一个采样周期内最后一个比特)；Smonitor为根据完成LSB比特位的延时信号而生成的检测信号，Ready_LSB表示：在当前采样周期内，比较器输出使得SAR逻辑电路对最低比特位进行逻辑处理的比较结果时所产生的信号。以图2-图3为例，检测信号Smonitor的上升沿在下一个采样时钟信号CLKs的上升沿之后，表明原先多个可调延时模组30产生的延迟时间过大，可调的延时校准电路单元根据该检测信号的上升沿与下一采样时钟信号CLKs的上升沿的时序先后顺序，缩短在下一周期中多个比特位对应的延迟时长。这使得所述ADC既无需设计更复杂的电路，又提高异步SARADC的鲁棒性，代价和风险低。
在此，详细描述延时校准电路单元的结构及其工作过程。所述延时校准电路单元通过检测该时序，延长或缩短在下一采样周期内所输出的各延时信号之间的延时时长。例如，所述延时校准电路单元配置有积分电路，以根据所接收的延时调整信号累积调整相应采样周期内各延时信号之间的延时时长。又如，所述延时校准电路单元存储有延时时长组的配置表，以根据延时调整信号选择相应组的各延时时长。所述延时校准电路单元还配置有可调的容性器件，以实现以调整后的延时时长输出延时信号。
请参阅图2，可调的延时校准电路单元包括：多个可调延时模组30及数字校准电路20。监测电路单元10与SAR逻辑电路及各可调延时模组30均连接；数字校准电路20与各可调延时模组30及监测电路单元10均连接。各可调延时模组30所提供的各单位延时不完全一致，或完全一致。所述单位延时为单个可调延时模组30从被触发到输出信号之间的时长。各可调延时模组30根据工艺而存在各单位延时的误差；或者根据工艺参数、或内部电路结构而提供不同的单位延时。
在一些示例中，各可调延时模组30的数量，与数字校准电路所输出的控制码的数量相等。每一位控制码对应连接一个可调延时模组30。所述控制码的位数举例位M位，其中，M与N无关。
例如，如图4所示，每一可调延时模组30包括延时单元31及与延时单元31对应设置的控制开关32，延时单元31的输出端与控制开关32的第一端连接，控制开关32的控制端与数字校准电路20的输出端连接；其中，多个可调延时模组30中的各控制开关32用于根据数字控制码控制相应延时单元31的接入数量，以调整各延时单元31产生的总延迟时间。其中，所述延时单元31举例为缓冲器。
又如，请参考图5，至少部分延时单元31包括缓冲器和电容的电路组合。其中，为提供不同延时时长，各可调的延时模块30中的各延时单元31可配置不同的电参数，以便适应不同延长时长所需的单位延时组合。如此可提高各延时时长的精准度。
作为示例，每一位数字控制码控制一控制开关32的通断状态。若数字控制码为二进制码，表示“1”的各码字控制相应的控制开关32处于导通状态，则与相应控制开关32对应的各延时单元31接入延时校准电路中。如此实现各可调延时模组30在一个采样周期内的各比特位之间提供不同的延时时长。
在又一些示例中，所述多个可调延时模组根据比特位的位数而分组设置；每组的多个可调延时模组接收相应的M位数字控制码。
如图2所示，数字校准电路20与每一组的各可调延时模组30及监测电路单元10均连接，用于根据接收的所述检测信号与采样时钟信号的时序，向每一组可调延时模组30输出M位数字控制码。
所述数字校准电路20检测所接收的检测信号的触发沿和下一采样周期的采样时钟信号的触发沿之间的时序，若经检测得到检测信号的触发沿先于下一采样周期的采样时钟信号的触发沿，则延长至少一个比特位所对应的延时时长。例如，以ADC从高比特位到低比特位的顺序逐位输出，所述数字校准电路按照预设的延时步长，在当前采样周期的各数字控制码的基础上，增加数字控制码所表示的编码值，以使增加至少一组可调延时模组30的延时时长。其中，延时步长举例为一个或预设数量的单位延时。
在一些示例中，每一组可调延时模组30接收数字校准电路20所输出的M_n位数字控制码。其中，各组的可调延时模组的数量可以相同或不同，对应地，所接收的数字控制码的位数也可以相同或不同。例如，最高比特位所对应的一组可调延时模组的数量小于最低比特位所对应的一组可调延时模组的数量。
本申请所提供的的延时校准电路及其ADC，提供了根据当前采样周期的数字转换过程中的延时情况，实时调整下一采样周期的各比特位的延时时长，由此，针对ADC受PVT参数变化影响，而提高ADC鲁棒性的目的。
在本申请的一个实施例中，如图6所示，还提出一种延时校准方法，基于如上述的延时校准电路100执行，包括如下步骤：
步骤S10：在当前采样周期内采样的模拟信号转换为N比特位的数字信号的过程中，监测所转换的最后一比特位的完成时刻，以生成相应的检测信号，N＞1。
步骤S20：通过检测所述检测信号与下一采样周期的采样时钟信号之间的时序，调整在下一采样周期内供SAR模数转换器生成数字信号中的各比特位的对应延时时长。
于上述实施例中提供的延时校准方法中，因不同PVT参数的变化量，无法进行量化，本申请修改现有SAR逻辑电路，在不影响SAR逻辑电路正常工作的情况下，控制监测电路单元监测SARADC在当前采样周期内最低位比特完成时刻，生成检测信号；控制数字校准电路根据接收的检测信号与下一采样周期的采样时钟信号的时序次序，调节各可调延时模组，以调节SARADC下一采样周期多个比特的延迟时间，满足SARADC的时序需求，提高异步SARADC的鲁棒性，代价和风险低，设计难度降低。
在一个实施例中，步骤S20包括：
步骤S21：根据所述时序检测的结果，生成下一采样周期内用于为每一比特位提供延时时长的M位数字控制码。
步骤S22：利用所述M位数字控制码，控制相应的多个可调延时模组以延时输出延时信号。
上述步骤S21-S22(未予图示)的执行过程可举例利用前述示例中提供的电路予以执行；或者基于所述步骤S21-S22的信号处理描述，而选择其他电路结构予以执行，在此不再详述。
包含上述延时校准电路的ADC可适用于将模拟信号转换成数字信号的电器装置，比如信号接收装置、或信号收发装置等。例如，包含该ADC的信号接收装置能够将所接收到的模拟信号更稳定地转换成数字信号。又如，信号收发装置可根据外部的切换指令，将所接收到的模拟信号输入该ADC，或者将测试用的其他模拟信号输入该ADC。该信号接收装置、或信号收发装置不仅适用于雷达传感器，还适用于如手机等其他无线电设备。
请参阅图7，以信号接收装置为例，信号接收装置至少包括混频器和模数转换器。其中，混频器用于利用射频参考信号对射频接收信号进行混频处理，以输出中频信号。所述模数转换器用于将所述中频信号转为数字信号，并予以输出；其中，所述模数转换器(又称ADC)包含上述任一示例所提供的延时校准电路，以供所述ADC在至少一个采样周期内基于所述延时校准电路所调整的各延时时长，生成相应采样周期的数字信号。
在此，所述混频器(Mixer)接收射频参考信号和射频接收信号，并将该两路信号进行混频处理、和滤波处理，以得到中频信号。
以雷达传感器为例，在雷达传感器中，所述信号接收装置所接收的射频参考信号为射频发射信号。其中，雷达传感器中的信号发射装置将所生成的射频发射信号通过一路发射链路发射天线发射至自由空间，以及通过另一路传输链路传送至信号接收装置。信号接收装置中的混频器利用混频技术将射频接收信号转为包含中频信号的信号；以及通过滤波处理等保留中频部分的信号，以得到可输入模数转换器的中频信号。
在如手机等通信终端中，所述信号接收装置所接收的射频参考信号为基于本振电路而生成的，其为不携带信息的射频信号。相应的信号接收装置中的混频器通过混频技术和滤波处理，输出携带有信息的中频信号。
在一些示例中，所述信号接收装置中还配置有自适应放大器，以调节中频信号的能量，使得模数转换器所接收的中频信号更容易被准确提取。
所述模数转换器将所接收的中频信号转换为数字信号，以输出基带数字信号。所述基带数字信号用于供后续电路进行数字处理。例如，在雷达传感器中，信号处理装置通过对基带数字信号进行FFT、2FFT、角度FFT中的至少一种信号处理，以得到雷达传感器对周围物体的测量信息。又如，在手机等通信终端中，信号处理装置通过对基带数字信号进行解调、和解码等处理，以提取所携带的信息等。
所述模数转换器可以是如上述任一示例所描述的SAR模数转换器，或其他包含本申请示例中的延时校准电路的模数转换器。在此不再详述。
本申请还提供了一种雷达传感器。所述雷达传感器用于探测其与周围环境中的物体之间的测量信息。所述测量信息举例包括：距离、相对速度、和角度之间的至少一种。
所述雷达传感器包括：天线装置、信号发射装置、信号接收装置。
其中，所述天线装置包括发射天线和接收天线。
信号发射装置耦接于发射天线，用于将一信号源所产生的基准信号处理成射频发射信号，并通过所述发射天线发射。其中所述基准信号举例正弦信号。
具体地，所述信号发射装置将基准电信号进行调频/调相处理，并调制成射频频段的射频发射信号，并输出至发射天线。例如，信号发射装置将基准信号调制到射频并馈电至发射天线，以使得发射天线产生中心频率在如64GHz、或77GHz等频段的探测信号波。其中，所述信号发射装置可以产生中心频率为定频的探测信号波，或者以中心频率和预设带宽扫频的探测信号波。以所述探测信号波包括至少一个chirp信号为例，其中chirp信号为基于线性调频周期而形成的电磁波信号，所述信号发射装置基于线性调频周期的信号源进行倍频处理，并馈电至发射天线，以发射包含chirp信号的探测信号波。
当探测信号波被物体反射时，形成回波信号波。所述接收天线受回波信号波而产生射频接收信号。
所述信号接收装置利用射频发射信号，将接收天线所输出的射频接收信号进行降频、和滤波等处理；以及利用如本申请中提到的ADC输出基带数字信号。如此，所述雷达传感器能有效减少受PVT因素影响，而有效降低所输出的基带数字信号的误码率，使得该雷达传感器能够更精准地反映所采样的模拟信号。
本申请还提供了一种配置有所述雷达传感器的电子设备。所述电子设备还包括信号处理装置，其耦接于所述雷达传感器，用于根据所述雷达传感器所输出的数字信号进行信号处理，以对周围环境进行目标检测。
所述信号处理装置与所述信号接收装置连接，用于通过信号处理从所述基带数字信号中提取测量信息并输出。其中，所述信号处理包括基于对至少一路接收天线所提供的至少一路待处理信号进行相位、频率、时域等数字化信号处理计算。所述测量信息包括以下至少一种：用于表示所探测到的至少一个障碍物的相对距离的距离数据；用于表示所探测到的至少一个障碍物的相对速度的速度数据；用于表示所探测到的至少一个障碍物的相对角度的角度数据等。
在一个可选的实施例中，上述电子设备可为应用于诸如智能住宅、交通、智能家居、消费电子、监控、工业自动化、舱内检测及卫生保健等领域的部件及产品。例如，该电子设备可为智能交通运输设备(如汽车、自行车、摩托车、船舶、地铁、火车等)、安防设备(如摄像头)、液位/流速检测设备、智能穿戴设备(如手环、眼镜等)、智能家居设备(如扫地机器人、门锁、电视、空调、智能灯等)、各种通信设备(如手机、平板电脑等)等，以及诸如道闸、智能交通指示灯、智能指示牌、交通摄像头及各种工业化机械臂(或机器人)等，也可为用于检测生命特征参数的各种仪器以及搭载该仪器的各种设备，例如汽车舱内检测、室内人员监控、智能医疗设备、消费电子设备等。
在又一个可选的实施例中，当上述的电子设备应用于先进驾驶辅助系统(即ADAS)时，作为车载传感器的雷达传感器(如毫米波雷达)可为ADAS系统提供诸如自动刹车辅助(即AEB)、盲点检测预警(即BSD)、辅助变道预警(即LCA)、倒车辅助预警(即RCTA)等各种功能安全提供测量信息的探测作用。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种延时校准电路，其特征在于，用于配置在SAR模数转换器中，其中，所述SAR模数转换器用于将一个采样周期内所采样的模拟信号转换成N比特位的数字信号，N＞1；所述延时校准电路包括：
监测电路单元，用于监测当前采样周期所转换的最后一比特位的完成时刻，并输出相应的检测信号；
可调的延时校准电路单元，与所述监测电路单元连接，用于根据所述检测信号和下一采样周期的采样时钟信号之间的时序，调整在下一采样周期内供SAR模数转换器生成至少一个比特位所对应的延时时长。
2.根据权利要求1所述的延时校准电路，其特征在于，所述可调的延时校准电路单元包括：
多个可调延时模组，受控地配置延时时长；
数字校准电路，与各所述可调延时模组及所述监测电路单元均连接，用于根据接收的所述检测信号与采样时钟信号的时序次序，生成对应每一比特位的M位数字控制码，并将各数字控制码输出至各所述可调延时模组；其中，M≥2。
3.根据权利要求1所述的延时校准电路，其特征在于，所述时序为用于表示生成最低位比特数字信号的延时信号与对应下一采样周期的采样时钟信号的两个触发沿的先后顺序；
其中，所述检测信号是基于生成最低位比特数字信号的延时信号的触发沿而生成的。
4.根据权利要求2所述的延时校准电路，其特征在于，所述可调延时模组包括延时单元、与延时单元相连的控制开关；其中，所述控制开关受所述数字控制码中的一个码字信号控制通断。
5.根据权利要求2所述的延时校准电路，其特征在于，各所述可调延时模组的各单位延时不完全一致，或完全一致。
6.根据权利要求2所述的延时校准电路，其特征在于，所述多个可调延时模组根据比特位的位数而分组设置；每组的多个可调延时模组接收相应的M位数字控制码。
7.一种信号接收装置，其特征在于，包括：
混频器，用于利用射频参考信号对射频接收信号进行混频处理，以输出中频信号；
模数转换器，用于将所述中频信号转为数字信号，并予以输出；其中，所述模数转换器包含如权利要求1-6中任一所述的延时校准电路，以供在至少一个采样周期内基于所述延时校准电路所调整的各延时时长，生成相应采样周期的数字信号。
8.根据权利要求7所述的信号接收装置，其特征在于，所述模数转换器还包括：
比较器，用于在一个采样周期内比较所采样的中频信号，以及对应的参考信号，以输出比较结果；
SAR逻辑电路，连接于所述比较器的输出端，用于在所述延时校准电路所设置的延时时长内，对所述比较结果进行逻辑处理，以输出对应所采样的中频信号的数字信号中的比特位；
反馈电路，连接于所述逻辑电路和比较器之间，用于根据所述数字信号中的各比特位，生成所述参考信号。
9.一种雷达传感器，其特征在于，包括：
天线装置，包括发射天线和接收天线；
信号发射装置，用于将一信号源所产生的基准信号处理成射频发射信号，并通过所述发射天线发射；
如权利要求7或8所述的信号接收装置，其中，所述信号接收装置所接收的射频接收信号是基于发射天线所发射的电磁波经物体反射后被所述接收天线所转换后而得到的。
10.一种电子设备，其特征在于，包括：
如权利要求9所述雷达传感器；
信号处理装置，耦接于所述雷达传感器，用于根据所述雷达传感器所输出的数字信号进行信号处理，以对周围环境进行目标检测。
11.一种延时校准方法，其特征在于，包括：
在当前采样周期内采样的模拟信号转换为N比特位的数字信号的过程中，监测所转换的最后一比特位的完成时刻，以生成相应的检测信号；N＞1；
通过检测所述检测信号与下一采样周期的采样时钟信号之间的时序，来调整在下一采样周期内供SAR模数转换器生成数字信号中的各比特位的对应延时时长。
12.根据权利要求11所述的延时校准方法，其特征在于，所述检测该检测信号与下一采样周期的采样时钟信号之间的时序，调整下一采样周期内的各比特位的延时时长，包括：
根据所述时序检测的结果，生成下一采样周期内用于为每一比特位提供延时时长的M位数字控制码；
利用所述M位数字控制码，控制相应的多个可调延时模组以延时输出延时信号。
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