CN115565958A - 封装结构及其制造方法 - Google Patents

Abstract

本公开提出一种封装结构及其制造方法。封装结构包括第一封装元件和第二封装元件，第二封装元件包括基底，且电子元件设置于基底上。第一封装元件安装于基底上。封装结构还包括环状结构，设置于第二封装元件上且在第一封装元件周围。环状结构具有第一接脚和第二接脚，第一接脚和第二接脚朝向基底延伸，电子元件被环状结构覆盖且位于第一接脚和第二接脚之间，且第一封装元件显露于环状结构。

Description

封装结构及其制造方法

技术领域

本公开实施例涉及一种封装结构及其制造方法，尤其涉及一种包括具有多个接脚的环状结构的封装结构及其制造方法。

背景技术

由于各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的成长。在大多数情况下，重复缩小最小特征尺寸可以提高集成密度，进而可将更多元件结合到给定的区域中。随着对缩小电子设备的需求的增长，已经出现对更小且更具创造性的半导体裸片封装技术的需求。此封装系统的一个范例是封装堆叠(Package-on-Package；PoP)技术。在封装堆叠装置中，顶部半导体封装是堆叠在底部半导体封装的顶部上，以提供高水平的集成密度和元件密度。封装堆叠技术通常能够在印刷电路板(printed circuit board；PCB)上生产功能增强且所占面积小的半导体装置。

发明内容

本公开实施例提供一种封装结构，包括：第一封装元件和第二封装元件。第二封装元件包括基底，第一封装元件设置于基底上。此封装结构亦包括电子元件，设置于基底上。此封装结构还包括环状结构，设置于第二封装元件上且在第一封装元件周围。环状结构具有第一接脚和第二接脚，第一接脚和第二接脚朝向基底延伸，电子元件被环状结构覆盖且位于第一接脚和第二接脚之间，且第一封装元件显露于环状结构。

本公开实施例提供一种封装结构，包括：第一封装元件和第二封装元件。第二封装元件包括基底，第一封装元件设置于基底上。此封装结构亦包括环状结构，设置于第二封装元件上且在第一封装元件周围。环状结构具有第一接脚和第二接脚，第一接脚和第二接脚位于第一封装元件的单一侧且朝向基底延伸，凹槽形成于第一接脚和第二接脚之间且用于容纳电子元件。

本公开实施例提供一种封装结构的制造方法，包括：提供基底；在基底上设置电子元件；将第一封装元件安装至基底；以及在基底上且在第一封装元件周围设置环状结构。环状结构具有第一接脚和第二接脚，第一接脚和第二接脚朝向基底延伸，电子元件被环状结构覆盖且位于第一接脚和第二接脚之间，且第一封装元件显露于环状结构。

附图说明

根据以下的详细说明并配合所附附图以更好地了解本公开实施例的概念。应注意的是，根据本产业的标准惯例，附图中的各种特征未必按照比例绘制。事实上，可能任意地放大或缩小各种特征的尺寸，以做清楚的说明。在通篇说明书及附图中以相似的标号标示相似的特征。

图1示出根据一些实施例的集成电路裸片的剖视图。

图2至图15示出根据一些实施例的用以形成封装元件的工艺期间的中间步骤的剖视图。

图16和图17示出根据一些实施例的形成和实施装置堆叠的剖视图。

图18和图19示出根据一些实施例的封装结构的剖视图。

图20示出根据一些实施例的封装结构的俯视图。

图21示出根据一些实施例的封装结构的剖视图。

图22至图26示出根据一些实施例的封装结构的环状结构的仰视图。

附图标记如下：

10:封装结构

50:集成电路裸片

52:半导体基底

54:装置

56:层间介电层

58:导电插头

60:互连结构

62:垫

64:钝化膜

66:裸片连接器

68:介电层

100:第一封装元件

102:载体基底

104:释放层

120:重分布结构

124,128,132,136,140:介电层

126,130,134,138:金属化图案

138a,138b:部分

142:导电通孔

144,160:凸块下金属层

146,162:导电连接器

150,208:底部填充物

152:封装胶

200:第二封装元件

202:基底

204:结合垫

206:阻焊剂

210:凸块结构

220:电子元件

300:环状结构

302:顶面

303:凹槽

304:外边缘

306:内边缘

310:第一接脚

311:第一段部

312:开口

320:第二接脚

321:第二段部

322:开口

330:第三接脚

340:本体

350,360:粘着材料

400:散热装置

410:热界面材料

420:粘着剂

D1,D2:距离

L,L1,L2,LT:长度

S:开口

T1,T2:厚度

W,W1,W2,WT:宽度

具体实施方式

以下的公开内容提供许多不同的实施例或范例以实施本公开实施例的不同特征。以下叙述构件及配置的特定范例，以简化本公开实施例的说明。当然，这些特定的范例仅为示范并非用以限定本公开实施例。举例而言，在以下的叙述中提及第一特征形成于第二特征上或上方，即表示其可包括第一特征与第二特征是直接接触的实施例，亦可包括有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征可能未直接接触的实施例。另外，本公开可在不同范例中重复使用参考标号及/或字母。此重复是为了简洁且明确的目的，其本身并不表示所述各种实施例及/或构造之间具有关联性。

以下说明实施例的一些变化。在各附图及所示实施例中，相似的标号用以标示相似的元件。应理解的是，可在方法的之前、期间或之后进行额外的操作，且在方法的其他实施例中可替换或删除所述的一些操作。

提供封装结构的一些实施例。封装结构包括一环状结构，设置于基底上且覆盖基底上的电子元件。环状结构是配置以保护电子元件及/或减少封装结构的翘曲。举例而言，环状结构包括位于第一封装元件的单一侧上的第一接脚和第二接脚。以多种形式控制和调整第一接脚和第二接脚的足迹，以减少封装结构的翘曲。此外，电子元件容纳在第一接脚和第二接脚之间的凹槽中以防止损坏。电子元件与第一接脚、第二接脚分隔开，以使封装结构的组装更加容易。

图1示出根据一些实施例的集成电路裸片50的剖视图。集成电路裸片50将在后续工艺中被封装以形成集成电路封装体。集成电路裸片50可以是逻辑裸片(例如中央处理单元(central processing unit；CPU)、图形处理单元(graphics processing unit；GPU)、芯片上系统(system-on-a-chip；SoC)、应用处理器(application processor；AP)、微控制器等)、记忆裸片(例如动态随机存取存储器(dynamic random access memory；DRAM)裸片、静态随机存取存储器(static random access memory；SRAM)裸片等)、电源管理裸片(例如电源管理集成电路(power management integrated circuit；PMIC)裸片)、射频(radiofrequency；RF)裸片、感测器裸片、微机电系统(micro-electro-mechanical-system；MEMS)裸片、信号处理裸片(例如数字信号处理(digital signal processing；DSP)裸片)、前端裸片(例如模拟前端(analog front-end；AFE)裸片)其他类似的裸片或前述的组合。

在一些实施例中，集成电路裸片50可以形成在晶片中，晶片可包括在后续步骤中被分割以形成多个集成电路裸片的不同的装置区域。可以根据适用的生产工艺来处理集成电路裸片50以形成集成电路。举例而言，集成电路裸片50包括掺杂或未掺杂的半导体基底52(例如硅)或绝缘体上半导体(semiconductor-on-insulator；SOI)基底的有源层。半导体基底52可包括其他半导体材料，例如锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs，、GaInAs、GaInP及/或GaInAsP)或前述的组合。亦可使用其他基底，例如多层基底或梯度基底。半导体基底52具有有源表面(例如在图1中面朝上的表面)，有时称之为前侧；以及无源表面(例如在图1中面朝下的表面)，有时称之为背侧。

在一些实施例中，装置(以晶体管表示)54可形成在半导体基底52的前侧上。装置54可以是有源装置(例如晶体管、二极管等)、电容器、电阻器等。层间介电(inter-layerdielectric；ILD)层56位在半导体基底52的前侧上。层间介电层56围绕且可覆盖装置54。层间介电层56可包括由例如磷硅玻璃(Phospho-Silicate Glass；PSG)、硼硅玻璃(Boro-Silicate Glass；BSG)、硼掺杂磷硅玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、未掺杂硅酸盐玻璃(undoped Silicate Glass；USG)或其他类似的材料所形成的一或多个介电层。

在一些实施例中，导电插头58延伸穿过层间介电层56以电性地和物理地耦接装置54。举例而言，当装置54是晶体管时，导电插头58可以耦接晶体管的栅极和源极/漏极区。导电插头58可以由钨、钴、镍、铜、银、金、铝、其他类似的材料或前述的组合形成。互连结构60位在层间介电层56和导电插头58上方。互连结构60与装置54互连以形成集成电路。互连结构60可以由例如层间介电层56上的介电层中的金属化图案形成。金属化图案包括形成在一或多个低介电常数(low-k)介电层中的金属线和通孔。互连结构60的金属化图案通过导电插头58电性耦接至装置54。

集成电路裸片50还包括与外部进行连接的垫62，例如为铝垫。垫62位在集成电路裸片50的有源侧上，例如在互连结构60内及/或互连结构60上。一或多个钝化膜64位在集成电路裸片50上，例如在互连结构60及垫62的部分上。开口通过钝化膜64延伸至垫62。裸片连接器66(例如导电柱，其例如由铜或其他金属所形成)延伸穿过钝化膜64中的开口，且物理地且电性地连接至垫62中的相应的一者。在一些实施例中，裸片连接器66可通过例如电镀或其他类似的工艺来形成。裸片连接器66电性耦接集成电路裸片50的相应的集成电路。

可选地，可在垫62上设置焊料区域(例如焊料球或焊料凸块)。焊料球可用于在集成电路裸片50上执行芯片探针(chip probe；CP)测试。可执行芯片探针测试在集成电路裸片50上确定集成电路裸片50是否为已知的良好裸片(known good die；KGD)。因此，仅集成电路裸片50(为已知的良好裸片)经过后续处理并被封装，而未通过芯片探针测试的裸片则不被封装。在测试之后，可以在后续的处理步骤中移除焊料区域。

介电层68可以(或者可以不)位在集成电路裸片50的有源侧，例如位在钝化膜64和裸片连接器66上。起初，在一些实施例中，介电层68侧向地包覆裸片连接器66，且介电层68侧向地与集成电路裸片50相接。起初，在一些实施例中，介电层68可掩埋裸片连接器66，使得介电层68的最上表面位在裸片连接器66的最上表面上方。在焊料区域设置在裸片连接器66上的实施例中，介电层68也可掩埋焊料区域。

在一些实施例中，介电层68可以是聚合物(例如聚苯并恶唑(polybenzoxazole；PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene；BCB)等)、氮化物(例如氮化硅等)、氧化物(例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等)、其他类似的材料或前述的组合。介电层68可例如通过旋涂、层压、化学气相沉积(chemical vapordeposition；CVD)或其他类似的工艺来形成。

在一些实施例中，集成电路裸片50是包括多个半导体基底52的堆叠装置。举例而言，集成电路裸片50可以是例如混合存储器立方体(hybrid memory cube；HMC)模块、高带宽存储器(high bandwidth memory；HBM)模块或其他包括多个存储器裸片的模块。在此实施例中，集成电路裸片50包括通过基底通孔(through-substrate vias；TSVs)互连的多个半导体基底52。每个半导体基底52可以具有(或可以不具有)互连结构60。

图2至图15示出根据一些实施例的在形成第一封装元件100的工艺期间的中间步骤的剖视图。在一些实施例中，一或更多个集成电路裸片50被封装以形成集成电路封装体。集成电路封装体也可以被称为集成扇出(integrated fan-out；InFO)封装体。然而，本公开并不限于此。应注意的是，多个第一封装元件100可形成于一晶片中且在工艺中被分割。为了清楚及简洁起见，在本公开中显示一个第一封装元件100。

在图2中，提供载体基底102，且在载体基底102上形成释放层104。载体基底102可以是玻璃载体基底、陶瓷载体基底或其他类似的载体基底。在一些实施例中，载体基底102可以是晶片，进而能够在载体基底102上同时形成多个封装体。

在一些实施例中，释放层104可以由基于聚合物的材料所形成，其可以与载体基底102一起从将在后续步骤中形成的上方结构移除。在一些实施例中，释放层104是基于环氧树脂的热释放材料，其在加热时会失去黏性，例如光热转换(light-to-heat-conversion；LTHC)释放涂层。在其他实施例中，释放层104可以是紫外光(ultra-violet；UV)胶，当其暴露于紫外光时会失去黏性。释放层104可用液体的形式分配且固化，可以是层压至载体基底102上的层压膜，或者可以是其他类似的膜层。在一些实施例中，释放层104的顶面可以是水平的，且可具有高度的平面性。

在图3至图7中，在释放层104上形成了重分布结构120(参见图7)。在一些实施例中，金属化图案也可以称为重分布层或重分布线。重分布结构120显示为具有四层金属化图案的范例。可在重分布结构120中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，可以省略以下所述的步骤和工艺。如果要形成更多的介电层和金属化图案，则可重复以下所述的步骤和工艺。

在图3中，介电层124沉积在释放层104上。在一些实施例中，介电层124由例如PBO、聚酰亚胺、BCB等的光敏材料形成，其可使用光刻掩模来进行图案化。在一些实施例中，介电层124可通过旋涂、层压、化学气相沉积、其他类似的工艺或前述的组合来形成。接着，将介电层124图案化。图案化形成开口，暴露出释放层104的一部分。可通过可接受的工艺来进行图案化，例如当介电层124是光敏材料时通过将介电层124曝光且显影，或者通过蚀刻(例如各向异性蚀刻)来进行。

接下来，形成金属化图案126。金属化图案126包括沿着介电层124的主表面延伸且延伸穿过介电层124的导电元件。作为形成金属化图案126的范例，在介电层124上方和延伸穿过介电层124的开口中形成种子层。在一些实施例中，种子层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，种子层包括钛层以及位在钛层上方的铜层。可使用例如物理气相沉积(physical vapor deposition；PVD)或其他类似的工艺形成种子层。随后，在种子层上形成光刻胶且将其图案化。可以通过旋涂或其他类似的工艺形成光刻胶，且可将其曝光以用于图案化。光刻胶的图案对应于金属化图案126。此图案化会形成穿过光刻胶的开口以暴露出种子层。随后，在光刻胶的开口中及种子层的暴露部分上形成导电材料。在一些实施例中，可通过例如电镀或化学镀等的镀覆工艺来形成导电材料。在一些实施例中，导电材料可以包括金属，例如铜、钛、钨、铝或其他类似的材料。导电材料和种子层的下方部分的组合形成金属化图案126。移除光刻胶和种子层上未形成导电材料的部分。在一些实施例中，可通过可接受的灰化工艺或剥离工艺(例如使用氧等离子体或其他类似的方法)来移除光刻胶。一旦移除光刻胶，即例如通过使用可接受的蚀刻工艺(例如通过湿式蚀刻或干式蚀刻)来移除种子层的暴露部分。

在图4中，介电层128沉积在金属化图案126和介电层124上。在一些实施例中，介电层128可用类似于介电层124的方式形成，且可由与介电层124相似的材料形成。

接下来，形成金属化图案130。金属化图案130包括在介电层128的主表面上并沿着主表面延伸的部分。金属化图案130还包括延伸穿过介电层128以物理地且电性地耦接金属化图案126的部分。在一些实施例中，金属化图案130可用与金属化图案126相似的方式和类似的材料来形成。在一些实施例中，金属化图案130具有与金属化图案126不同的尺寸。举例而言，金属化图案130的导线及/或通孔可比金属化图案126的导线及/或通孔更宽或更厚。此外，在一些实施例中，金属化图案130可形成以具有比金属化图案126更大的间距。

在图5中，介电层132沉积在金属化图案130和介电层128上。在一些实施例中，介电层132可用与介电层124类似的方式形成，且可由与介电层124类似的材料形成。

随后形成金属化图案134。金属化图案134包括在介电层132的主表面上并沿主表面延伸的部分。金属化图案134还包括延伸穿过介电层132以物理地且电性地耦接金属化图案130的部分。在一些实施例中，金属化图案134可用与金属化图案126相似的方式和类似的材料来形成。在一些实施例中，金属化图案134具有与金属化图案126和130不同的尺寸。举例而言，金属化图案134的导线及/或通孔可比金属化图案126和130的导线及/或通孔更宽或更厚。此外，在一些实施例中，金属化图案134可形成以具有比金属化图案130更大的间距。

在图6中，介电层136沉积在金属化图案134和介电层132上。在一些实施例中，介电层136可用与介电层124类似的方式形成，且可由与介电层124类似的材料形成。

接下来，形成金属化图案138。在一些实施例中，金属化图案138包括在介电层132的主表面上并沿着介电层132的主表面延伸的部分138a。金属化图案138还包括延伸通过介电层136以物理地且电性地耦接金属化图案134的部分138b。在一些实施例中，金属化图案138可用与金属化图案126类似的方式和类似的材料形成。金属化图案138是重分布结构120的最顶部金属化图案。在一些实施例中，金属化图案134、130和126可形成以具有比金属化图案138更大的间距。

在图7中，介电层140沉积在金属化图案138和介电层136上。在一些实施例中，介电层140可通过类似于介电层124的方式形成，且可由与介电层124相似的材料形成。随后，将介电层140图案化。图案化会形成开口，暴露金属化图案138的一部分。在一些实施例中，可通过可接受的工艺来进行图案化，例如当介电层140是光敏材料时，通过将介电层140曝光且显影，或者通过蚀刻(例如各向异性蚀刻)来进行图案化。

介电层140具有厚度Tl，且金属化图案138的导电特征具有厚度T2。在一些实施例中，介电层140的厚度T1大于金属化图案138的厚度T2。在一些实施例中，厚度T1在约5μm至约20μm的范围内。在一些实施例中，厚度T1在约5μm至约8μm的范围内。在一些实施例中，厚度T2在约2μm至约15μm的范围内。在一些实施例中，厚度T2在约2μm至约5μm的范围内。

在一些实施例中，金属化图案138具有与金属化图案126、130和134不同的尺寸。举例而言，在一些实施例中，金属化图案138的导线及/或通孔可比与金属化图案126、130和134的导线及/或通孔更宽或更粗。在一些实施例中，金属化图案138的导线及/或通孔的宽度及/或厚度可以与金属化图案126、130和134的导线及/或通孔的宽度及/或厚度相同。

在一些实施例中，介电层140具有与介电层124、128、132和136不同的厚度。举例而言，在一些实施例中，介电层140可比介电层124、128、132和136更厚。在一些实施例中，介电层140的厚度可以与介电层124、128、132和136的厚度相同。

随后，在介电层140中的开口中形成导电通孔142以物理地且电性地耦接金属化图案138。作为形成导电通孔142的范例，在延伸穿过介电层140的开口中形成种子层。在一些实施例中，种子层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，种子层包括钛层和位在钛层上方的铜层。在一些实施例中，可使用例如物理气相沉积或其他类似的工艺来形成种子层。接着，在开口中的种子层上形成导电材料。在一些实施例中，可通过例如电镀或化学镀之类的镀覆工艺来形成导电材料。在一些实施例中，导电材料可以包括金属，例如铜、钛、钨、铝或其他类似的材料。导电材料和种子层的下方部分的组合形成导电通孔142。在一些实施例中，可执行平坦化工艺以形成介电层140和导电通孔142的大致平坦的顶表面。在一些实施例中，平坦化工艺可以包括例如化学机械抛光(chemical mechanical polish；CMP)工艺。

在图8中，形成凸块下金属层(under-bump metallurgies；UBM)144以外部连接至导电通孔142。凸块下金属层144可以被称为垫144。凸块下金属层144具有凸块部分，位于介电层140的主表面上并沿着主表面延伸，且与导电通孔142物理地和电性地耦接。在一些实施例中，凸块下金属层144可由与导电通孔142相同的材料形成。在一些实施例中，凸块下金属层144的尺寸与金属化图案126、130、134和138的尺寸不同。

作为范例，在一些实施例中，可通过首先在介电层140和导电通孔142上方形成种子层来形成凸块下金属层144。在一些实施例中，种子层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，种子层包括钛层和位在钛层上方的铜层。在一些实施例中，可使用例如物理气相沉积或其他类似的工艺来形成种子层。接着，在种子层上形成光刻胶且将其图案化。在一些实施例中，可通过旋涂或其他类似的工艺来形成光刻胶，且可将其曝光以进行图案化。光刻胶的图案对应于凸块下金属层144。此图案化形成穿过光刻胶的开口以暴露出种子层。随后在光刻胶的开口中和种子层的暴露部分上形成导电材料。在一些实施例中，可通过例如电镀或化学镀之类的镀覆工艺来形成导电材料。在一些实施例中，导电材料可包括金属，例如铜、钛、钨、铝或其他类似的材料。在一些实施例中，凸块下金属层144可包括合金例如化学镀镍钯浸金(Electroless NickelElectroless Palladium Immersion Gold；ENEPIG)或其他类似的合金。导电材料和种子层的下方部分的组合形成凸块下金属层144。移除光刻胶和种子层上未形成导电材料的部分。在一些实施例中，可通过可接受的灰化或剥离工艺(例如使用氧等离子体或其他类似的工艺)来移除光刻胶。一旦移除光刻胶，即可使用可接受的蚀刻工艺(例如湿式蚀刻或干式蚀刻)移除种子层的暴露部分。

在图9中，导电连接器146形成在凸块下金属层144上。导电连接器146可以是球栅阵列(ball grid array；BGA)连接器、焊球、金属柱、可控塌陷芯片连接(controlledcollapse chip connection；C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)所形成的凸块或其他类似的连接器。导电连接器146可包括导电材料例如焊料、铜、铝、金、镍、银、钯、锡、其他类似的材料或前述的组合。在一些实施例中，首先通过蒸镀、电镀、印刷、焊料转移、植球或其他类似的工艺形成焊料层来形成导电连接器146。一旦在结构上形成一层焊料，即可执行回流以将材料成形为所需的凸块形状。在另一实施例中，导电连接器146包括通过溅镀、印刷、电镀、化学镀、化学气相沉积或其他类似的工艺形成的金属柱(例如铜柱)。金属柱可以是无焊料的且具有大致垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属盖层。金属盖层可包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金、其他类似的材料或前述的组合，且可通过镀覆工艺形成。

在图10中，集成电路裸片50附接至图9的结构。可采用期望的类型和数量的集成电路裸片50。在一些实施例中，集成电路裸片50可以被称为封装模块50。在所示的实施例中，多个集成电路裸片50彼此相邻地附接。举例而言，集成电路裸片50的其中一者可以是逻辑装置，例如中央处理单元(CPU)、图形处理单元(GPU)、芯片上系统(SoC)、微控制器等。集成电路裸片50的另一者可以是存储器装置，例如动态随机存取存储器(DRAM)裸片、静态随机存取存储器(SRAM)裸片、混合存储器立方体(HMC)模块、高带宽存储器(HBM)模块等。在一些实施例中，集成电路裸片50可以是相同类型的裸片，例如芯片上系统裸片。在一些实施例中，集成电路裸片50可以在相同技术节点的工艺中形成，或者可以在不同技术节点的工艺中形成。举例而言，集成电路裸片50的其中一者可以具有比集成电路裸片50的另一者更先进的工艺节点。集成电路裸片50可以具有不同的尺寸(例如不同的高度及/或表面积)，或者可以具有相同的尺寸(例如相同的高度及/或表面积)。

在一些实施例中，将集成电路裸片50附接到导电连接器146。也就是说，集成电路裸片50A和50B的裸片连接器66连接至与凸块下金属层144相对的导电连接器146。

在一些实施例中，对导电连接器146进行回流以将集成电路裸片50附接至凸块下金属层144。导电连接器146将重分布结构120(包括重分布结构120中的金属化图案)电性地及/或物理地耦接至集成电路裸片50。

在一些实施例中，导电连接器146可在其回流之前在上方形成环氧树脂助焊剂(未图示)，而在将集成电路裸片50附接到重分布结构120之后，导电连接器146与剩余环氧树脂助焊剂的至少一些环氧树脂部分回流。剩余的环氧树脂部分可作为底部填充物，以减少应力并保护由于回流导电连接器146而产生的接头。

在图11中，底部填充物150形成在集成电路裸片50与介电层140之间，包括在凸块下金属层144、导电连接器146和裸片连接器66之间和周围。在一些实施例中，底部填充物150可在附接集成电路裸片50之后通过毛细管流动工艺形成，或者可在附接集成电路裸片50之前通过适当的沉积方法形成。在一些实施例中，底部填充物150也位在集成电路裸片50之间。

在图12中，在集成电路裸片50、导电连接器146和底部填充物150周围形成封装胶152。在形成之后，封装胶152封装导电连接器146和集成电路裸片50。在一些实施例中，封装胶152可以是成型化合物、环氧树脂或其他类似的材料。在一些实施例中，可通过压缩成型、转注成型或其他类似的工艺来施加封装胶152。在一些实施例中，可用液体或半液体形式来施加封装胶152，接着将封装胶152固化。在一些实施例中，可执行平坦化步骤以移除且平坦化封装胶152的上表面。在一些实施例中，底部填充物150、封装胶152和集成电路裸片50的表面是共平面的(在工艺变异内)。

在图13中，执行载体基底脱胶以使载体基底102与重分布结构120(例如介电层124)分离(或“脱胶”)。根据一些实施例，脱胶包括将例如激光或紫外光的光投射在释放层104上，使得释放层104在光的热能下分解，且可移除载体基底102。接着，将结构翻转且放置在胶带(未图示)上。

在图14中，形成凸块下金属层160用以外部连接至重分布结构120(例如金属化图案126)。凸块下金属层160具有凸起部，位在介电层124的主表面上且沿着主表面延伸。在一些实施例中，凸块下金属层160可由与金属化图案126相同的材料形成。

在图15中，导电连接器162形成在凸块下金属层160上。导电连接器162可以是球栅阵列(BGA)连接器、焊球、金属柱、可控塌陷裸片连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)所形成的凸块等。在一些实施例中，导电连接器162可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、其他类似的材料或前述的组合。在一些实施例中，首先通过蒸镀、电镀、印刷、焊料转移、植球或其他类似的工艺形成焊料层来形成导电连接器162。一旦在结构上形成一层焊料，即可执行回流以将材料成形为所需的凸块形状。在另一实施例中，导电连接器162包括通过溅镀、印刷、电镀、化学镀、化学气相沉积或其他类似的工艺所形成的金属柱(例如铜柱)。金属柱可以是无焊料的且具有大致垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属盖层。金属盖层可包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金、其他类似的材料或前述的组合，且可通过电镀工艺形成。

在图16中，可使用导电连接器162将第一封装元件100安装至第二封装元件200。第二封装元件200包括基底202和位于基底202上方的结合垫204。在一些实施例中，基底202可由例如硅、锗、金刚石等的半导体材料制成。可替代地，也可以使用化合物材料例如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化铟镓、其他类似的化合物以及前述的组合。另外，在一些实施例中，基底202可以是绝缘体上半导体(SOI)基底。通常而言，绝缘体上半导体基底包括半导体材料层，例如外延硅、锗、硅锗、绝缘体上半导体、绝缘体上硅锗(Silicon-germanium-on-insulator；SGOI)或前述的组合。在一替代实施例中，基底202是基于例如玻璃纤维增强树脂核心的绝缘核心。一种范例核心材料是玻璃纤维树脂、例如FR-4。核心材料的替代材料包括双马来酰亚胺-三氮杂苯(bismaleimide-triazine；BT)树脂，或者其他印刷电路板材料或薄膜。例如ABF(Ajinomoto Build-up Film)的堆积薄膜或其他层压材料亦可用于基底202。

在一些实施例中，第二封装元件200包括凸块结构210。在一些实施例中，凸块结构210可以是导电球结构(例如球栅阵列(BGA))、导电柱结构或导电膏结构，在接合工艺中，上述结构被安装在基底202上且电性耦合至基底202。

在一些实施例中，一或多个电子元件220形成在第二封装元件200上。电子元件220接合到基底202且由基底202所暴露。在一些实施例中，电子元件220嵌入在基底202中。在一些实施例中，电子组件220可以是有源及/或无源装置。举例而言，电子元件220可以是各种不同的装置，例如晶体管、电容器、电阻器、前述的组合等，且可用于产生装置堆叠设计的结构和功能要求。在一些实施例中，可使用任何适合的方法形成电子元件。

基底202亦可包括金属化层和通孔(未图示)，其中结合垫204物理地及/或电性地耦接至金属化层和通孔。金属化层可形成在有源装置和无源装置上方，且被设计为连接各种装置以形成功能电路。金属化层可由介电材料(例如低界电常数介电材料)和导电材料(例如铜)的交替层所形成，具有将导电材料层互连的通孔，且可通过任何适合的工艺(例如沉积、镶嵌、双重镶嵌或其他类似的工艺)来形成。在一些实施例中，基底202大致上不具有有源装置和无源装置。

在一些实施例中，将导电连接器162回流以将第一封装元件100附接至结合垫204。导电连接器162将第二封装元件200(包括基底202中的金属化层)电性地及/或物理地耦接至第一封装元件100。在第一实施例中，阻焊剂206形成于第一封装元件100上。在一些实施例中，阻焊剂206形成在基底202上。在一些实施例中，导电连接器162可设置在阻焊剂206中的开口中，以电性地且机械地耦接至结合垫204。在一些实施例中，阻焊剂206可用于保护基底202的区域免受外部损坏。

在一些实施例中，导电连接器162可在其回流之前在上方形成环氧树脂助焊剂(未图示)，而在将第一封装元件100附接到第二封装元件200之后，导电连接器162与剩余环氧树脂助焊剂的至少一些环氧树脂部分回流。剩余的环氧树脂部分可作为底部填充物，以减少应力并保护由于回流导电连接器162而产生的接头。在一些实施例中，底部填充物208可形成在第一封装元件100和第二封装元件200之间，且围绕导电连接器162。底部填充物208可在第二封装元件200被附接之后通过毛细管流动工艺形成，或者可以在第二封装元件200被附接之前通过合适的沉积方法形成。

在图17中，阻焊剂206形成在基底202上。在一些实施例中，阻焊剂206形成在基底202的整个顶面上，增强基底202的保护以免受外部损坏。电子元件220电性地且机械地耦合至基底202上的接合垫204。

在图18中，环状结构300安装在第二封装元件200上以形成封装结构10。在一些实施例中，环状结构300设置在第一封装元件100周围。举例而言，开口S形成在环状结构300中以容纳第一封装元件100。环状结构300包括第一接脚310、第二接脚320和本体340。在一些实施例中，第一接脚310和第二接脚320位于第一封装元件100的单一侧且向基底202延伸。本体340连接至第一接脚310和第二接脚320，第一接脚310、第二接脚320和本体340形成凹槽303，用于容纳电子元件220。在一些实施例中，凹槽303的高度大于电子元件220的高度。因此，电子元件220可以成功地容纳在凹槽303中。类似地，凹槽303的宽度大于电子元件220的宽度，及/或凹槽303的长度大于电子元件220的长度。

因此，电子元件220被环状结构300覆盖和保护，降低了电子元件220受损的可能性。在一些实施例中，电子元件220与第一接脚310、第二接脚320及/或本体340分隔开。因此，在电子元件220和环状结构300之间提供缓冲区，使封装结构10的组装更容易，且也降低电子元件220被环状结构300损坏的可能性。

在一些实施例中，环状结构300通过粘着材料350附接到基底202。举例而言，粘着材料350设置在第一接脚310和第二接脚320上。由于环状结构300包括多个与基底202的接触(例如第一接脚310和第二接脚320)，此有助于减少封装结构10的翘曲。

如图18所示，环状结构300具有大致上相互垂直的顶面302、外边缘304和内边缘306。在一些实施例中，内边缘306面向第一封装元件100，外边缘304与内边缘306相对，顶面302连接外边缘304和内边缘306。在一些实施例中，环状结构300的顶面302低于第一封装件100的顶面。如此一来，散热装置400可设置在第一封装元件100上且接触第一封装元件100，减少环状结构300干扰第一封装元件100散热的可能性。在一些实施例中，热界面材料(thermal interface material；TIM)410设置在第一封装元件100和散热装置400之间以增强第一封装元件100的散热。

在一些实施例中，环状结构300的外边缘304与基底202的边缘之间在方向X上的距离Dl介于0至约10mm的范围内。换言之，在一些实施例中，外边缘304与基底202的边缘对齐。在一些实施例中，环状结构300的内边缘306与第一封装元件100的边缘(例如密封剂152的边缘)之间在方向X上的距离D2介于0至约10mm的范围内。在一些实施例中，距离D1和D2可以相同或不同，本公开所属技术领域中技术人员可进行调整，以减少封装结构10的翘曲。

在图19中，环状结构300的顶面302与第一封装元件100的顶面大致上齐平。在一些实施例中，粘着剂420设置在环状结构300的顶面302上。粘着剂420附接到散热装置400。在一些实施例中，粘着剂420与热界面材料410大致上齐平。因此，散热装置400可以大致上呈水平。

在图20中示出封装结构10的俯视图。应注意的是，本实施例并未示出散热装置400以示出环状结构300的细节。在一些实施例中，凹槽303形成于环状结构300的每一侧，且多个电子元件220设置在凹槽303中。

在图21中，本实施例中所示的封装结构10包括与图17中所示的封装结构10相同或相似的元件。为了清楚和简洁起见，这些元件将被标示为相同的标号，且将不再详细说明。应注意的是，在本实施例中，环状结构300的本体340是通过粘着材料360接合至第一接脚310与第二接脚320。在一些实施例中，第一接脚310、第二接脚的材料为320和本体340相同。在一些实施例中，第一接脚310、第二接脚320和本体340的材料不同，本公开所属技术领域中技术人员可决定所使用的材料，以减少封装结构10翘曲。更具体而言，由于材料的物理特性不同，本公开所属技术领域中技术人员可以选择不同的材料来减少封装结构10在特定区域的翘曲，提高封装结构10的整体平面度。

在图22中，环状结构300具有宽度WT，第一接脚310具有宽度Wl，第二接脚320具有宽度W2。举例而言，宽度WT、W1和W2是在方向X上测量。在一些实施例中，宽度WT大于宽度W1和W2的总和。在一些实施例中，宽度W1和W2相等。在一些实施例中，宽度W1和W2不同，例如宽度W1大于宽度W2。相似地，环状结构300的长度为LT，第一接脚310的长度为L1，而第二接脚320的长度为L2。举例而言，长度LT、L1和L2是在方向Y上测量。在一些实施例中，长度LT大于长度L1和L2的总和。在一些实施例中，长度L1和L2相等。在一些实施例中，长度L1和L2不同，例如长度L1大于长度L2。在一些实施例中，宽度WT等于长度LT，宽度W1等于长度L1，并且宽度W2等于长度L2。然而，在一些实施例中，上述宽度WT、W1和W2并非各自对应于长度LT、L1和L2。开口S具有对应于第一封装元件100的宽度W和长度L。此外，应注意的是，可决定上述宽度WT、W1和W2以及长度LT、L1和L2，以最小化封装结构10的翘曲。

在图23中，环状结构300还具有位于第一接脚310和第二接脚320之间的第三接脚330。在一些实施例中，第三接脚330连接至本体340且被配置以支撑本体340。第三接脚330的配置有利于减少封装结构10的翘曲。在一些实施例中，环状结构300的宽度大于第一接脚310、第二接脚320和第二接脚320的宽度的总和。环状结构300还具有两个凹槽303，其中一个凹槽303形成在第一接脚310和第二接脚320之间，另一个凹槽303形成在第二接脚320和第三接脚330之间。在一些实施例中，电子元件220(本实施例中未示出)可位于第一接脚310和第二接脚320之间的凹槽303中。在一些实施例中，电子元件220可以位于第二接脚320和第三支脚330之间的凹槽303中。在一些实施例中，多个电子元件220可以位于两个凹槽303中。在一些实施例中，未设有电子元件220于凹槽303的任一者中。

在图24中，第一接脚310包括多个第一段部311，且第一段部311之间形成有开口312。第二接脚320包括多个第二段部321，且在第二段部321之间形成开口322。在一些实施例中，开口312和322的高度小于或与凹槽303的高度大致相同。在一些实施例中，开口312和322位于且面向基底202。基底202的顶面由开口312和322暴露。在一些实施例中，开口312与开口322大致对齐。在一些实施例中，开口312在方向X或方向Y上与开口322重叠。在本实施例中，环状结构300的每一侧分别设置一个开口312和一个开口322。开口312和322的排列有助于减少封装结构10的翘曲。在一些实施例中，开口312和322的尺寸不同，开口312和322的尺寸可被称为在X方向或Y方向上的宽度或长度。举例而言，如图21所示，在Y方向上开口312的尺寸大于开口322的尺寸。通过控制开口312和322的尺寸，可调整第一接脚310和第二接脚320的足迹以最佳地减少封装结构10的翘曲。

在图25中，形成在第一段部311之间的开口312与第二段部321之间的开口322大致对齐。在一些实施例中，开口312在方向X或方向Y上与开口322重叠。在本实施例中，两个开口312与两个开口322位于环状结构300的每一侧。相似地，开口312与322的排列亦有助于减少封装结构10的翘曲。应注意的是，开口312和322的位置或数量可根据每个封装结构10的情况来调整。

在图26中，第一接脚310包括位于环状结构300的角落处的多个段部，且第二接脚320包括位于环状结构300的每一侧的中央的多个段部。在一些实施例中，第二接脚320在环状结构300的每一侧由第一接脚310所暴露。相似地，第一接脚310和第二接脚320的配置也有助于减少封装结构10的翘曲。应注意的是，以上说明了环状结构300的各种实施例，且这些实施例可以基于以上的说明进行调整及/或组合。

提供了封装结构的实施例。封装结构包括环状结构，设置于基板上且覆盖电子元件。环状结构是配置以保护电子元件。此外，环状结构包括朝向基板延伸的多个接脚，以减少封装结构的翘曲。举例而言，环状结构包括位于第一封装元件的单一侧上的第一接脚和第二接脚。以各种形式控制和调整第一接脚和第二接脚的足迹，以减少封装结构的翘曲。此外，电子元件容纳在第一接脚和第二接脚之间的凹槽中以防止损坏。电子元件与第一接脚、第二接脚分隔开，使封装结构的组装更容易。环状结构的顶面大致低于第一封装元件的顶面，因而降低环状结构干扰第一封装元件散热的可能性。

在一些实施例中，一种封装结构包括第一封装元件和第二封装元件。第二封装元件包括基底，第一封装元件设置于基底上。此封装结构亦包括电子元件，设置于基底上。此封装结构还包括环状结构，设置于第二封装元件上且在第一封装元件周围。环状结构具有第一接脚和第二接脚，第一接脚和第二接脚朝向基底延伸，电子元件被环状结构覆盖且位于第一接脚和第二接脚之间，且第一封装元件显露于环状结构。

在一些实施例中，电子元件与第一接脚、第二接脚分隔开。

在一些实施例中，环状结构还具有本体，连接至第一接脚和第二接脚，且电子元件与本体分隔开。

在一些实施例中，本体通过粘着材料连接至第一接脚和第二接脚。

在一些实施例中，环状结构还具有第三接脚，设置于第一接脚和第二接脚之间。

在一些实施例中，第一接脚包括多个第一段部，第二接脚包括多个第二段部，且第一段部之间的开口对齐于第二段部之间的开口。

在一些实施例中，环状结构具有顶面，且环状结构的顶面低于第一封装元件的顶面。

在一些实施例中，一种封装结构包括第一封装元件和第二封装元件。第二封装元件包括基底，第一封装元件设置于基底上。此封装结构亦包括环状结构，设置于第二封装元件上且在第一封装元件周围。环状结构具有第一接脚和第二接脚，第一接脚和第二接脚位于第一封装元件的单一侧且朝向基底延伸，凹槽形成于第一接脚和第二接脚之间且用于容纳电子元件。

在一些实施例中，电子元件设置于基底上，电子元件被环状结构围绕且与环状结构分隔开。

在一些实施例中，第一接脚包括多个第一段部，第二接脚包括多个第二段部，且第一段部之间的开口对齐于第二段部之间的开口。

在一些实施例中，第一段部之间的开口和第二段部之间的开口面朝基底。

在一些实施例中，在环状结构的每一侧，第二接脚显露于第一接脚。

在一些实施例中，环状结构还具有本体，连接至第一接脚和第二接脚，且本体通过粘着材料连接至第一接脚和第二接脚。

在一些实施例中，环状结构还具有第三接脚，设置于第一接脚和第二接脚之间。

在一些实施例中，第一接脚的宽度不同于第二接脚的宽度。

在一些实施例中，环状结构具有顶面，且环状结构的顶面与第一封装元件的顶面大致齐平。

在一些实施例中，一种封装结构的制造方法包括：提供基底；在基底上设置电子元件；将第一封装元件安装至基底；以及在基底上且在第一封装元件周围设置环状结构。环状结构具有第一接脚和第二接脚，第一接脚和第二接脚朝向基底延伸，电子元件被环状结构覆盖且位于第一接脚和第二接脚之间，且第一封装元件显露于环状结构。

在一些实施例中，设置环状结构还包括形成凹槽，位于第一接脚和第二接脚之间，且电子元件被容纳于凹槽中。

在一些实施例中，凹槽的高度大于电子元件的高度。

在一些实施例中，设置环状结构还包括在第一接脚和第二接脚之间形成第三接脚。

以上概述了许多实施例的特征，使本公开所属技术领域中技术人员可以更加理解本公开的各实施例。本公开所属技术领域中技术人员应可理解，可以本公开实施例为基础轻易地设计或改变其他工艺及结构，以实现与在此介绍的实施例相同的目的及/或达到与在此介绍的实施例相同的优点。本公开所属技术领域中技术人员也应了解，这些相等的结构并未背离本公开的精神与范围。在不背离随附权利要求的精神与范围的前提下，可对本公开实施例进行各种改变、置换及变动。

Claims (10)

1.一种封装结构，包括：

一第一封装元件；

一第二封装元件，包括一基底，其中该第一封装元件设置于该基底上；

一电子元件，设置于该基底上；以及

一环状结构，设置于该第二封装元件上且在该第一封装元件周围，其中该环状结构具有一第一接脚和一第二接脚，该第一接脚和该第二接脚朝向该基底延伸，该电子元件被该环状结构覆盖且位于该第一接脚和该第二接脚之间，且该第一封装元件显露于该环状结构。

2.如权利要求1所述的封装结构，其中该电子元件与该第一接脚、该第二接脚分隔开。

3.如权利要求1所述的封装结构，其中该环状结构还具有一本体，连接至该第一接脚和该第二接脚，且该电子元件与该本体分隔开。

4.如权利要求3所述的封装结构，其中该本体通过一粘着材料连接至该第一接脚和该第二接脚。

5.如权利要求1所述的封装结构，其中该环状结构还具有一第三接脚，设置于该第一接脚和该第二接脚之间。

6.如权利要求1所述的封装结构，其中该第一接脚包括多个第一段部，该第二接脚包括多个第二段部，且多个所述第一段部之间的一开口对齐于多个所述第二段部之间的一开口。

7.如权利要求1所述的封装结构，其中该环状结构具有一顶面，且该环状结构的该顶面低于该第一封装元件的一顶面。

8.一种封装结构，包括：

一第一封装元件；

一第二封装元件，包括一基底，其中该第一封装元件设置于该基底上；以及

一环状结构，设置于该第二封装元件上且在该第一封装元件周围，其中该环状结构具有一第一接脚和一第二接脚，该第一接脚和该第二接脚位于该第一封装元件的单一侧且朝向该基底延伸，一凹槽形成于该第一接脚和该第二接脚之间且用于容纳一电子元件。

9.如权利要求8所述的封装结构，其中该电子元件设置于该基底上，该电子元件被该环状结构围绕且与该环状结构分隔开。

10.一种封装结构的制造方法，包括：

提供一基底；

在该基底上设置一电子元件；

将一第一封装元件安装至该基底；以及

在该基底上且在该第一封装元件周围设置一环状结构，其中该环状结构具有一第一接脚和一第二接脚，该第一接脚和该第二接脚朝向该基底延伸，该电子元件被该环状结构覆盖且位于该第一接脚和该第二接脚之间，且该第一封装元件显露于该环状结构。

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