JP2008198656A - 半導体基板の製造方法 - Google Patents

Abstract

【課題】高品質なＧｅ系エピタキシャル膜を大面積で得ること。
【解決手段】Ｓｉ基板１０の主面上にＧｅエピタキシャル膜を成長させる。Ｇｅエピタキシャル膜１１中にはＳｉ基板１０との界面から高密度の欠陥が導入されるが、７００乃至９００℃の熱処理を施して貫通転位１２をＳｉ基板界面近傍のループ転位状欠陥１２´に変化させる。続いて、イオン注入層を形成したＳｉＧｅエピタキシャル膜１１と支持基板２０の少なくとも一方の主面に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施し、主面同士を密着させて貼り合わせる。更に、貼り合わせ界面に外部衝撃を加え、水素イオン注入界面１３に沿ってＧｅエピタキシャル膜の剥離を行ってＧｅ薄膜１４を得、さらにこのＧｅ薄膜１４の表面に最終表面処理（ＣＭＰ研磨等）を施して水素イオン注入起因のダメージを除去すれば、Ｇｅ薄膜１４をその表面に有するＧｅＯＩ基板が得られる。
【選択図】図２

Description

本発明は、ゲルマニウム（Ｇｅ）やシリコンゲルマニウム（ＳｉＧｅ）などのゲルマニウム系エピタキシャル膜を異種基板上に備えた半導体基板の製造方法に関する。

半導体デバイス中でのキャリア移動度を高めて処理速度を向上させる手法としては、ＳＯＩ（Silicon on insulator）基板の利用が従来から知られているが、近年では、ＧｅＯＩ（Germanium on insulator）基板の利用が提案されている。その理由は、Ｇｅ結晶中のキャリア移動度はＳｉ結晶と比較して電子移動度で約２倍、ホール移動度で約４倍と速く、高速動作の半導体デバイス設計に有利であるためである。

Ｇｅ膜の異種基板上へのエピタキシャル成長としては、Ｓｉ基板上にＧｅ濃度を僅かずつ高めたSi_1-xGe_x層を何層にも堆積し、最終的にＳｉを含有しないＧｅ層を得る手法が知られている(例えば、非特許文献１参照)。この手法において、Si_1-xGe_x層中のＧｅ濃度を徐々に高めることとされているのは、ＳｉとＧｅは格子定数が約４％異なるため、Ｇｅ膜を直接Ｓｉ基板上にエピタキシャル成長させるとミスフィット転位と呼ばれる格子欠陥が導入されるため、このミスフィット転位の発生を抑制するためである。

そして、このようにして得たＧｅ層に水素イオンを打ち込み、酸化膜付きシリコンウェーハなどの支持基板と貼り合せを行い、４００乃至６００℃程度の温度範囲で熱処理を施すことで水素イオン注入界面でマイクロキャビティと呼ばれる微小な水素の空洞を発生させ、熱的に剥離を行い、ＧｅＯＩ基板を得るという手法が知られている。

しかし、この手法では、Si_1-xGe_xのエピタキシャル成長を何回も繰り返す必要があるために製造コストが高まり、何よりも、Ｇｅエピタキシャル層中に導入される格子欠陥を充分なレベルにまで減少させることは困難である。また、支持基板とＧｅ層の貼り合せ界面の結合強度を増すための剥離後熱処理が施されることとなるが、その熱処理温度は８００乃至９００℃と比較的高温とされており、Ｇｅの融点が９１８℃であることを考えると、工業的生産方法として適する方法であるとは言い難い。

尤も、エピタキシャル基板としてＧｅ基板を用いれば上記のような問題は生じないが、Ｇｅ基板はその大口径化が極めて難しく、更にはＧｅが希少元素であるために極めて高コストな結果となるため、Ｇｅ基板の利用は現実的ではない。
R. People, "Physics and applications of GexSi1-x/Si strained layer structures," IEEE Journal of Quantum Electronics, QE-22, 1696(1986). M. Halbwax et al., "UHV-CVD growth and annealing of thin fully relaxed Ge films on (001)Si," Optical Materials, 27(2005), pp.822-825.

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、比較的簡便な手法により、高品質なＧｅ系エピタキシャル膜を大面積で得る半導体基板の製造方法を提供することにある。

このような課題を解決するために、本発明のＧｅＯＩ（Germanium on insulator）基板の製造方法は、シリコン（Ｓｉ）基板上にゲルマニウム（Ｇｅ）膜を化学気相堆積法でエピタキシャル成長させるステップＡと、前記Ｇｅ膜に７００乃至９００℃の温度範囲で熱処理を施すステップＢと、前記Ｇｅ膜の表面側から水素イオンを注入するステップＣと、前記Ｇｅ膜および支持基板の少なくとも一方の主面に表面活性化処理を施すステップＤと、前記Ｇｅ膜と前記支持基板の主面同士を貼り合わせるステップＥと、前記Ｇｅ膜と前記支持基板の貼り合わせ界面に外部衝撃を付与して前記Ｇｅ膜の水素イオン注入界面に沿ってＧｅ結晶を剥離して前記支持基板の主面上にＧｅ薄膜を形成するステップＦとを備えている（請求項１）。

好ましくは、前記ステップＡは、前記Ｇｅ膜のエピタキシャル成長前に、前記Ｓｉ基板の主面に５０ｎｍ以下の膜厚のシリコンゲルマニウム（ＳｉＧｅ）からなるバッファ層を成長させる工程を備えている（請求項２）。

本発明のＳＧＯＩ（Silicon Germanium on insulator）基板の製造方法は、シリコン（Ｓｉ）基板上にシリコンゲルマニウム（ＳｉＧｅ）膜を化学気相堆積法でエピタキシャル成長させるステップＡと、前記ＳｉＧｅ膜に７００乃至１２００℃の温度範囲で熱処理を施すステップＢと、前記ＳｉＧｅ膜の表面側から水素イオンを注入するステップＣと、前記ＳｉＧｅ膜および支持基板の少なくとも一方の主面に表面活性化処理を施すステップＤと、前記ＳｉＧｅ膜と前記支持基板の主面同士を貼り合わせるステップＥと、前記ＳｉＧｅ膜と前記支持基板の貼り合わせ界面に外部衝撃を付与して前記ＳｉＧｅ膜の水素イオン注入界面に沿ってＳｉＧｅ結晶を剥離して前記支持基板の主面上にＳｉＧｅ薄膜を形成するステップＦとを備えている（請求項３）。

好ましくは、前記ＳｉＧｅ膜のＧｅ含有量がモル比で１０％以上である（請求項４）。

上記ＧｅＯＩ基板およびＳＧＯＩ基板の製造方法において、前記ステップＣは、前記水素イオンの注入前に、前記Ｇｅ膜または前記ＳｉＧｅ膜の表面粗さをＲｍｓ値で０．５ｎｍ以下とする表面処理工程を備えているようにしてもよい（請求項５）。

好ましくは、前記表面処理工程は、ＣＭＰ研磨で実行される（請求項６）。

また、好ましくは、前記ステップＥの貼り合わせは、１００℃以上４００℃以下の温度範囲で実行される（請求項７）。

なお、本発明において、前記支持基板は、酸化膜付きシリコンウェーハ、石英、ガラス、サファイア、炭化珪素（ＳｉＣ）、アルミナ、窒化アルミニウムなどとすることができる（請求項８）。

本発明によれば、大口径基板が得られるシリコンウェーハ等をエピタキシャル成長用基板として用い、この基板上にＧｅ系結晶をエピタキシャル成長させて得られた膜を絶縁性の支持基板上に貼り合わせ法で転写することとしたので、低コストのＧｅＯＩ基板やＳＧＯＩ基板の提供が可能となる。

以下に、図面を参照して、本発明の半導体基板製造プロセス例について説明する。なお、以下の実施例においては支持基板を主面に酸化膜を設けたシリコンウェーハとして説明するが、これに限らず、石英基板、ガラス基板、サファイア基板、炭化珪素（ＳｉＣ）基板、アルミナ基板、窒化アルミニウム基板などであってもよい。

（ＧｅＯＩ基板）
図１（Ａ）乃至（Ｃ）および図２（Ａ）乃至（Ｄ）は、本発明の半導体基板の製造プロセス例を説明するための図で、本実施例では、ＧｅＯＩ基板の製造プロセス例について説明する。これらの図中、符号１０はゲルマニウム（Ｇｅ）を化学気相堆積法（ＣＶＤ法）でエピタキシャル成長させるためのシリコン（Ｓｉ）基板である。このＳｉ基板１０は、例えば、ＣＺ法（チョクラルスキ法）により育成された一般に市販されているＳｉ基板であり、その導電型や比抵抗率などの電気特性値や結晶方位や結晶径は、本発明の方法で製造されるＧｅエピタキシャル膜が供されるデバイスの設計値やプロセス等に依存して適宜選択される。

このＳｉ基板１０の主面上に、水素ガスをキャリアガスとして、真空雰囲気中にゲルマン（ＧｅＨ₄）の高純度ガスを導入してＧｅの膜をＣＶＤ法でエピタキシャル成長させる。このＧｅエピタキシャル膜１１中にはＳｉ基板１０との界面から高密度の欠陥（貫通転位）１２が導入されるが（図１（Ａ））、このような貫通転位を含むＧｅエピタキシャル膜１１に適当な熱処理を施して貫通転位１２が運動するためのエネルギを付与すると、貫通転位１２はＳｉ基板界面近傍のループ転位状欠陥に変化する現象が知られている（非特許文献２参照）。

そこで、本発明では、Ｇｅエピタキシャル膜１１中の転位をＳｉ基板１０との界面近傍に集める（図中の符号１２´）ために、６５０乃至９００℃（好ましくは、７００乃至９００℃）の温度範囲で熱処理を施すこととしている（図１（Ｂ））。なお、この熱処理時の雰囲気ガスは、窒素やアルゴンなどの不活性ガスまたは酸素ガスの何れか、若しくはこれらの混合ガスとする。

続いて、Ｇｅエピタキシャル膜１１の表面側から水素イオンを注入し、Ｓｉ基板１０との界面近傍領域に水素イオン注入層を形成する（図１（Ｃ））。この水素イオン注入により、Ｇｅエピタキシャル膜１１の表面から所定の深さ（平均イオン注入深さＬ）にイオン注入層（ダメージ層）が形成され、イオン注入界面１３が形成される。

この際のイオン注入条件は、どの程度の厚さのＧｅ薄膜を剥離させるかに依存して決定されるが、例えば、平均イオン注入深さＬを０．５μｍ以下とし、イオン注入条件を、ドーズ量１×１０¹⁶〜５×１０¹⁷ａｔｏｍｓ／ｃｍ²、加速電圧５０〜１００ｋｅＶなどとする。

なお、Ｓｉ基板１０上にＧｅをエピタキシャル成長するに先立ち、予め膜厚５０ｎｍ以下のＳｉＧｅ混晶のバッファ層を成長させておくこととすると、更に低欠陥レベルのＧｅ膜を得ることが可能である。このようなバッファ層は、Ｇｅエピタキシャル膜がコヒーレント成長するように、例えばＧｅ_0.88Ｓｉ_0.12などの組成とする。また、上記水素イオンの注入に先立ち、Ｇｅエピタキシャル膜１１の表面粗さをＲｍｓ値で０．５ｎｍ以下となるようにＣＭＰ研磨などの手法により表面処理を施しておくと、後の工程での貼り合わせの密着性が高まり好ましい。

このようにしてイオン注入層を形成したＧｅエピタキシャル膜１１と、後にハンドルウエーハとなる絶縁性の支持基板２０の少なくとも一方の主面（接合面）に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施す（図２（Ａ））。なお、このような表面処理は、接合面となる表面の有機物除去や表面上のＯＨ基を増大させて表面活性化を図るなどの目的で行われるものであり、Ｇｅエピタキシャル膜１１と支持基板２０の双方の接合面に処理を施す必要は必ずしもなく、何れか一方の接合面にのみ施すこととしてもよい。

このような表面処理が施されたＧｅエピタキシャル膜１１と支持基板２０の主面を接合面として密着させて貼り合わせる（図２（Ｂ））。上述したように、Ｇｅエピタキシャル膜１１と支持基板２０の少なくとも一方の主面（接合面）は、プラズマ処理やオゾン処理などにより表面処理が施されて活性化しているために、室温の貼り合わせでも後工程での機械的剥離や機械研磨に十分耐え得るレベルの接合強度を得ることができる。従って、いわゆる「ＳＯＩＴＥＣ法」などで必要とされる高温熱処理（１０００℃前後）を施す必要がない。

尤も、より高い貼り合せ強度をもたせたいような場合には、１００℃以上４００℃以下の温度で貼り合わせることとしてもよく、一旦室温で貼り合わせた後に１００℃以上４００℃以下の温度範囲での加熱処理を施すこととしてもよい。本発明で上記の熱処理温度が４００℃以下と設定される理由は、４００℃を超える温度で熱処理を施すと、水素イオン注入界面でマイクロキャビティと呼ばれる微小な空洞が発生し、剥離後のＧｅ薄膜の表面荒れにつながるためである。

なお、支持基板２０が石英基板である場合には、この熱処理温度の上限値を３５０℃とすることが好ましい。これは、Ｓｉと石英との熱膨張係数差と当該熱膨張係数差に起因する歪量、およびこの歪量とＳｉ基板１０ならびに石英基板の厚みを考慮したものである。Ｓｉ基板１０と石英基板の厚みが概ね同程度である場合、Ｓｉの熱膨張係数（２．３３×１０^-6）と石英の熱膨張係数（０．６×１０^-6）の間に大きな差異があるために、３５０℃を超える温度で熱処理を施した場合には、両基板間の剛性差に起因して、熱歪によるクラックや接合面における剥離などが生じたり、極端な場合にはＳｉ基板や石英基板が割れてしまうということが生じ得る。このため、熱処理温度の上限を３５０℃と選択し、より好ましくは１００〜３００℃の温度範囲で熱処理を施す。

続いて、貼り合わせ界面に外部衝撃を加え、水素イオン注入界面１３に沿ってＧｅエピタキシャル膜の剥離を行ってＧｅ薄膜１４を得（図２（Ｃ））、さらにこのＧｅ薄膜１４の表面に最終表面処理（ＣＭＰ研磨等）を施して水素イオン注入起因のダメージを除去すれば、Ｇｅ薄膜１４をその表面に有するＧｅＯＩ基板が得られる（図２（Ｄ））。

（ＳＧＯＩ基板）
本実施例は、ＳＧＯＩ基板の製造方法のプロセス例である。なお、基本的なプロセスは実施例１と同様であるので、再度、図１（Ａ）乃至（Ｃ）および図２（Ａ）乃至（Ｄ）を参照しつつ説明する。本実施例では、図中の符号１１はシリコンゲルマニウム（ＳｉＧｅ）を化学気相堆積法（ＣＶＤ法）でエピタキシャル成長させて得られたＳｉＧｅエピタキシャル膜である。

このＳｉＧｅエピタキシャル膜１１中にも、Ｓｉ基板１０との界面から高密度の欠陥（貫通転位）１２が導入されるが（図１（Ａ））、ＳｉＧｅエピタキシャル膜１１中の転位をＳｉ基板１０との界面近傍に集める（図中の符号１２´）ために、６５０乃至１２００℃（好ましくは、７００乃至１２００℃）の温度範囲で熱処理を施すこととしている（図１（Ｂ））。なお、この熱処理時の雰囲気ガスは、窒素やアルゴンなどの不活性ガスまたは酸素ガスの何れか、若しくはこれらの混合ガスとする。

続いて、ＳｉＧｅエピタキシャル膜１１の表面側から水素イオンを注入してＳｉ基板１０との界面近傍領域に水素イオン注入層を形成し（図１（Ｃ））、ＳｉＧｅエピタキシャル膜１１の表面から所定の深さ（平均イオン注入深さＬ）にイオン注入界面１３を形成する。

なお、Ｓｉ基板１０との界面近傍領域での転位発生レベルを低く抑えるために、ＳｉＧｅエピタキシャル膜の組成をＧｅ含有量がモル比で１０％以上となるように設定することが好ましい。また、既に実施例１で説明したように、上記水素イオンの注入に先立ち、ＳｉＧｅエピタキシャル膜１１の表面粗さをＲｍｓ値で０．５ｎｍ以下となるようにＣＭＰ研磨などの手法により表面処理を施しておくと、後の工程での貼り合わせの密着性が高まり好ましい。

このようにしてイオン注入層を形成したＳｉＧｅエピタキシャル膜１１と、後にハンドルウエーハとなる絶縁性の支持基板２０の少なくとも一方の主面（接合面）に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施し（図２（Ａ））、主面同士を密着させて貼り合わせる（図２（Ｂ））。

なお、より高い貼り合せ強度をもたせたいような場合には、１００℃以上４００℃以下の温度で貼り合わせることとしてもよく、一旦室温で貼り合わせた後に１００℃以上４００℃以下の温度範囲での加熱処理を施すこととしてもよいことは上述のとおりである。

続いて、貼り合わせ界面に外部衝撃を加え、水素イオン注入界面１３に沿ってＳｉＧｅエピタキシャル膜の剥離を行ってＳｉＧｅ薄膜１４を得（図２（Ｃ））、さらにこのＳｉＧｅ薄膜１４の表面に最終表面処理（ＣＭＰ研磨等）を施して水素イオン注入起因のダメージを除去すれば、ＳｉＧｅ薄膜１４をその表面に有するＳＧＯＩ基板が得られる（図２（Ｄ））。

本発明は、比較的簡便な手法により、高品質なＧｅ系エピタキシャル膜を大面積で有する半導体基板の提供を可能とする。

本発明の半導体基板の製造方法を説明するための図である。 本発明の半導体基板の製造方法を説明するための図である。

符号の説明

１０ Ｓｉ基板
１１ ＧｅまたはＳｉＧｅエピタキシャル膜
１２ 欠陥
１３ イオン注入界面
１４ ＧｅまたはＳｉＧｅ薄膜
２０ 支持基板

Claims (8)

1. シリコン（Ｓｉ）基板上にゲルマニウム（Ｇｅ）膜を化学気相堆積法でエピタキシャル成長させるステップＡと、
   前記Ｇｅ膜に７００乃至９００℃の温度範囲で熱処理を施すステップＢと、
   前記Ｇｅ膜の表面側から水素イオンを注入するステップＣと、
   前記Ｇｅ膜および支持基板の少なくとも一方の主面に表面活性化処理を施すステップＤと、
   前記Ｇｅ膜と前記支持基板の主面同士を貼り合わせるステップＥと、
   前記Ｇｅ膜と前記支持基板の貼り合わせ界面に外部衝撃を付与して前記Ｇｅ膜の水素イオン注入界面に沿ってＧｅ結晶を剥離して前記支持基板の主面上にＧｅ薄膜を形成するステップＦと、
   を備えていることを特徴とする半導体基板の製造方法。
2. 前記ステップＡは、前記Ｇｅ膜のエピタキシャル成長前に、前記Ｓｉ基板の主面に５０ｎｍ以下の膜厚のシリコンゲルマニウム（ＳｉＧｅ）からなるバッファ層を成長させる工程を備えている請求項１に記載の半導体基板の製造方法。
3. シリコン（Ｓｉ）基板上にシリコンゲルマニウム（ＳｉＧｅ）膜を化学気相堆積法でエピタキシャル成長させるステップＡと、
   前記ＳｉＧｅ膜に７００乃至１２００℃の温度範囲で熱処理を施すステップＢと、
   前記ＳｉＧｅ膜の表面側から水素イオンを注入するステップＣと、
   前記ＳｉＧｅ膜および支持基板の少なくとも一方の主面に表面活性化処理を施すステップＤと、
   前記ＳｉＧｅ膜と前記支持基板の主面同士を貼り合わせるステップＥと、
   前記ＳｉＧｅ膜と前記支持基板の貼り合わせ界面に外部衝撃を付与して前記ＳｉＧｅ膜の水素イオン注入界面に沿ってＳｉＧｅ結晶を剥離して前記支持基板の主面上にＳｉＧｅ薄膜を形成するステップＦと、
   を備えていることを特徴とする半導体基板の製造方法。
4. 前記ＳｉＧｅ膜のＧｅ含有量がモル比で１０％以上である請求項３に記載の半導体基板の製造方法。
5. 前記ステップＣは、前記水素イオンの注入前に、前記Ｇｅ膜または前記ＳｉＧｅ膜の表面粗さをＲｍｓ値で０．５ｎｍ以下とする表面処理工程を備えている請求項１乃至４の何れか１項に記載の半導体基板の製造方法。
6. 前記表面処理工程は、ＣＭＰ研磨で実行される請求項５に記載の半導体基板の製造方法。
7. 前記ステップＥの貼り合わせは、１００℃以上４００℃以下の温度範囲で実行される請求項１乃至６の何れか１項に記載の半導体基板の製造方法。
8. 前記支持基板は、酸化膜付きシリコンウェーハ、石英、ガラス、サファイア、炭化珪素（ＳｉＣ）、アルミナ、窒化アルミニウムであることを特徴とする請求項１乃至７の何れか１項に記載の半導体基板の製造方法。

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