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CN103840009B - 像素结构 - Google Patents

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Abstract

一种像素结构，包含基板、栅极线与晶体管。栅极线包含设置于基板上的栅极。栅极包含至少一封闭开口。晶体管设置于基板上，且电性连接栅极线。晶体管包含栅极、介电层、通道层、源极、漏极与像素电极。介电层设置于栅极与基板上。通道层设置于部分的介电层上。至少一部分的通道层与至少一部分的封闭开口重叠。源极与漏极设置于通道层上，并分别位于封闭开口的二侧。像素电极电性连接漏极。

Description

像素结构
技术领域
本发明是有关于一种像素结构。
背景技术
薄膜晶体管元件具有一源极、一漏极与一栅极。源极与漏极之间存在一通道层，且此通道层的位置的至少一部分与栅极重叠，但通道层与栅极之间彼此绝缘。当栅极通电时，通道层中与栅极位置重叠的区域将受到栅极的影响而带电，因而使源极与漏极之间形成导通状态。反之，当栅极无电流通过时，源极与漏极之间则形成断路状态，也因此薄膜晶体管元件被作为常见的一种开关元件。
现有半导体的薄膜晶体管元件包含非晶硅、复晶硅、氧化物半导体、金属氧化物半导体等材料。当薄膜晶体管元件应用于显示器，作为其开关元件时，会因为上述材料的关系而使得逆向漏电流过高，即在薄膜晶体管的栅极无电流通过时，源极与漏极之间仍为导通状态。一但薄膜晶体管无法有精准的开关特性，与薄膜晶体管电性连接的像素电极便有漏电的问题，也造成像素电压无法有较长的维持时间。
发明内容
鉴于已知技术的缺失，本发明一方面提供一种像素结构，用以改善薄膜晶体管元件的逆电流的产生。
一种像素结构包含基板、栅极线与晶体管。栅极线包含设置于基板上的栅极。栅极包含至少一封闭开口。晶体管设置于基板上，且电性连接栅极线，包含栅极、介电层、通道层、源极、漏极与像素电极。介电层设置于栅极与基板上。通道层设置于部分的介电层上。至少一部分的介电层介于栅极与通道层之间。至少一部分的通道层与至少一部分的封闭开口重叠。源极与漏极设置于通道层上，并分别位于封闭开口的二侧。像素电极电性连接漏极。
在一或多个实施方式中，栅极为栅极线的一部分。
在一或多个实施方式中，栅极突出于栅极线。
在一或多个实施方式中，封闭开口为四边形，其中封闭开口的其中相对的二侧相邻源极与漏极，且封闭开口的另外二侧不接触通道层。
在一或多个实施方式中，栅极包含多个封闭开口，且源极与漏极分别位于封闭开口的相对二侧。
在一或多个实施方式中，多个封闭开口于平行源极与漏极二侧之间的距离总合为1.5微米至5微米。
在一或多个实施方式中，封闭开口相邻源极与漏极的二侧相距1.5微米至5微米。
在一或多个实施方式中，晶体管还包含保护层，覆盖通道层、源极与漏极。
在一或多个实施方式中，晶体管还包含二掺杂层，分别位于通道层与源极之间以及通道层与漏极之间。
在一或多个实施方式中，晶体管的结构为背通道蚀刻型、通道保护型、共平面型或交错型。
附图说明
图1绘示依照本发明第一实施方式的一种像素结构的俯视图；
图2绘示图1的晶体管的俯视图；
图3绘示沿着图2的线段A-A的剖面图；
图4绘示沿着图2的线段B-B的剖面图；
图5绘示本发明第二实施方式的晶体管的俯视图；
图6绘示本发明第三实施方式的晶体管的俯视图。
【主要元件符号说明】
100：栅极线110：栅极
112：封闭开口200：晶体管
210：基板
220：介电层230：通道层
240：源极245、255：掺杂层
250：漏极260：像素电极
270：保护层272：贯穿孔
A-A、B-B：线段d、d1、d2：距离
具体实施方式
以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。
图1绘示依照本发明第一实施方式的一种像素结构的俯视图。像素结构包含基板210（如图2所绘示）、栅极线100与晶体管200。晶体管200电性连接栅极线100。应注意的是，图1的像素结构的俯视设计仅用以说明，并不限于上述的附图，该领域通常知识者可依照需求适当变化设计。
请同时参照图2至图4。图2绘示图1的晶体管200的俯视图。图3绘示沿着图2的线段A-A的剖面图。图4绘示沿着图2的线段B-B的剖面图。晶体管200设置于基板210上，且晶体管200包含栅极110、介电层220、通道层230、源极240、漏极250与像素电极260。栅极110设置于基板210上，且包含至少一封闭开口112。介电层220设置于栅极110与基板210上。通道层230设置于部分的介电层220上。至少一部分的通道层230与至少一部分的封闭开口112重叠，且另一部分的通道层230与栅极110重叠。源极240与漏极250分别设置于通道层230上，且分别位于封闭开口112的二侧。像素电极260电性连接漏极250。
对于晶体管200而言，当栅极线100提供顺向电压于栅极110时，通过通道层230的电流量几乎与不具有封闭开口112的晶体管200相同；反之，当栅极线100提供逆向电压于栅极110时，通过通道层230的电流量可远小于不具有封闭开口112的晶体管200，因此本发明一实施方式的像素结构可有效抑制逆电流。
在本实施方式中，栅极110为栅极线100的一部分，即栅极110与栅极线100之间并无实质上的界线。换言之，封闭开口112位于栅极线100上。此种设计有利于制作像素结构的便利性，制作者在图案化栅极线100时，不必另外设计栅极110的图案，只需要在栅极线100上欲完成晶体管200的指定位置形成封闭开口112即可，不需要增加任何额外的步骤。
上述的封闭开口112可为四边形，如正方形或矩形，但本发明不以此为限。在一或多个实施方式中，封闭开口112的其中相对的二侧相邻源极240与漏极250，且封闭开口112的另外二侧不接触通道层230。如此一来，能够确保在源极240与漏极250之间的通道层230中流通的电流，尤其是自漏极250流向源极240的逆电流，势必会经过封闭开口112，以达成抑制逆电流的目的。
为了能够有效达到抑制或减少逆电流的产生，封闭开口112相邻源极240与漏极250的二侧之间的距离d范围可介于1.5微米至5微米之间。应注意的是，上述的距离d的范围仅为例示，并非用以限制本发明。本发明所属技术领域中具有通常知识者，应视实际需要，弹性设计距离d的范围。
晶体管200可还包含保护层270。保护层270覆盖通道层230、源极240与漏极250，用以保护晶体管200。而保护层270可包含一贯穿孔272以露出漏极250，因此像素电极260便可自贯穿孔272而与漏极250电性连接。保护层270的材质包含氮化硅、氧化硅、氢氧化硅、氧化铝或上述的任意组合。
晶体管200可还包含二掺杂层245与255。掺杂层245位于通道层230与源极240之间，且掺杂层255位于通道层230与漏极250之间。掺杂层245与255的材质可为N型掺杂非晶硅。
另外，上述的栅极110可先在基板210上形成一金属层，之后再图案化金属层以形成栅极110。金属层的材质包含钨化钼、钼、铝、钛、铜、银、金或上述的任意组合。金属层的形成方法可为物理气相沉积法，如溅镀法，或是化学气相沉积法。而图案化金属层以形成栅极110的方法则可为微影及蚀刻法。另外源极240与漏极250的形成方式与材质和栅极110相同，因此便不再赘述。
上述的介电层220的材质包含氮化硅、氧化硅、氢氧化硅、氧化铝或上述的任意组合。通道层230的材质包含非晶硅、复晶硅、非晶镓铟锌氧化物（a-IGZO）、非晶铟锌氧化物（a-IZO）、氮化镓或上述的任意组合。像素电极260的材质可包含铟锌氧化物、铟锡氧化物或上述的任意组合。应注意的是，上述各层的材质与形成方法皆为例示，并非用以限制本发明。本发明所属技术领域具有通常知识者，应视实际需要，弹性选择各层的材质与形成方法。
应注意的是，晶体管200的结构并不以上述（背通道蚀刻（BackChannelEtching,BCE）型）的结构为限。在一或多个实施方式中，只要晶体管200的栅极110包含至少一封闭开口112，且至少一部分的通道层230设置于封闭开口112上，晶体管200的结构可为背通道蚀刻型、通道保护（ChannelProject,CHP）型、共平面（Coplanar）型或交错（Stagger）型。
应注意的是，在下面的说明中，已在上述实施方式提过的像素结构的细节将不再赘述，仅就下列实施方式的变化处加以详述。
图5绘示本发明第二实施方式的晶体管的俯视图。在本实施方式中，晶体管电性连接栅极线100。晶体管的栅极110突出于栅极线100。栅极110包含至少一封闭开口112。至少一部分的通道层230与至少一部分的封闭开口112重叠，且另一部分的通道层230与栅极110重叠。源极240与漏极250分别设置于通道层230上，且分别位于封闭开口112的二侧。像素电极260电性连接漏极250。
第二实施方式与第一实施方式的差异在于栅极110与栅极线100之间的关系。在一或多个实施方式中，栅极110与栅极线100之间可不具有明显的界线，如图2所绘示。但是在其他实施方式中，栅极110也可突出于栅极线100，如图5所绘示。详细而言，栅极110可突出于栅极线100的任一侧，也可同时突出于栅极线100的两侧，本发明并不以此为限。如此一来，因仅在需设计晶体管的部分栅极线100才设置栅极110，其他部分的栅极线100本身的布线面积便可有效减少，也能进一步增加像素结构的开口率。另外，为了能够有效达到抑制或减少逆电流的产生，封闭开口112相邻源极240与漏极250的二侧之间的距离可介于1.5微米至5微米之间，但本发明并不以此为限。
上述的栅极110、源极240与漏极250的材质包含钨化钼、钼、铝、钛、铜、银、金或上述的任意组合。通道层230的材质包含非晶硅、复晶硅、非晶镓铟锌氧化物（a-IGZO）、非晶铟锌氧化物（a-IZO）、氮化镓或上述的任意组合。像素电极260的材质可包含铟锌氧化物、铟锡氧化物或上述的任意组合。应注意的是，上述各元件的材质皆为例示，并非用以限制本发明。本发明所属技术领域具有通常知识者，应视实际需要，弹性选择各元件的材质。至于第二实施方式的像素结构，其余的参数或细节皆与第一实施方式相同，因此便不再赘述。
图6绘示本发明第三实施方式的晶体管的俯视图。在本实施方式中，晶体管电性连接像素结构的栅极线100。栅极线100包含栅极110，且栅极110包含两个封闭开口112。至少二部分的通道层230分别与至少一部分的两个封闭开口112重叠。源极240与漏极250设置于通道层230上，并分别位于二封闭开口112的二侧。像素电极260电性连接漏极250。
第三实施方式与第一实施方式的差异在于：晶体管于源极240与漏极250之间的封闭开口112的数量。在一或多个实施方式中，晶体管的封闭开口112的数量并不限于一个，即晶体管的源极240与漏极250之间的栅极110部分可具有多个封闭开口112，而源极240与漏极250分别位于这些封闭开口112的相对二侧。详细而言，在本实施方式中，封闭开口112例如可为两个相邻排列的矩形开口。通道层230的其中两部分分别与两个封闭开口112重叠。两个封闭开口112介于源极240与漏极250之间，且两个封闭开口112和源极240与漏极250排成一列。封闭开口112其中一者的一侧与源极240相邻，封闭开口112其中另一者的一侧与漏极240相邻。因此，在源极240与漏极250之间流通的电流将会一并通过两个封闭开口112部分的通道层230，以达到抑制逆电流的目的。应注意的是，上述封闭开口112的数量仅为例示，并非用以限制本发明。本发明所属技术领域具有通常知识者，应视实际需要，弹性设计封闭开口112的数量。
另一方面，为了能够有效达到抑制或减少逆电流的产生，封闭开口112于平行源极240与漏极250二侧之间的距离（于此例中为距离d1与d2）总合可为1.5微米至5微米，但本发明不以此为限。
上述的栅极110、源极240与漏极250的材质包含钨化钼、钼、铝、钛、铜、银、金或上述的任意组合。通道层230的材质包含非晶硅、复晶硅、非晶镓铟锌氧化物（a-IGZO）、非晶铟锌氧化物（a-IZO）、氮化镓或上述的任意组合。像素电极260的材质可包含铟锌氧化物、铟锡氧化物或上述的任意组合。应注意的是，上述各元件的材质皆为例示，并非用以限制本发明。本发明所属技术领域具有通常知识者，应视实际需要，弹性选择各元件的材质。至于第三实施方式的像素结构，其余的参数或细节皆与第一实施方式相同，因此便不再赘述。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (9)

1.一种像素结构，其特征在于，该像素结构包含：
一基板；
一栅极线，包含设置于该基板上的一栅极，该栅极包含至少一封闭开口；
一晶体管，设置于该基板上，且电性连接该栅极线，包含：
该栅极；一介电层，设置于该栅极与该基板上；
一通道层，设置于部分的该介电层上，至少一部分的该通道层与至少一部分的该封闭开口重叠；
一源极与一漏极，设置于该通道层上，并分别位于该封闭开口的二侧，该封闭开口为一四边形，其中该封闭开口的其中相对的二侧相邻该源极与该漏极，且该封闭开口的另外二侧不接触该通道层；以及
一像素电极，电性连接该漏极。
2.如权利要求1所述的像素结构，其特征在于，该栅极为该栅极线的一部分。
3.如权利要求1所述的像素结构，其特征在于，该栅极突出于该栅极线。
4.如权利要求1所述的像素结构，其特征在于，该栅极包含多个的该封闭开口，且该源极与该漏极分别位于该些封闭开口的相对二侧。
5.如权利要求4所述的像素结构，其特征在于，该些封闭开口于平行该源极与该漏极二侧的距离总合为1.5微米至5微米。
6.如权利要求1所述的像素结构，其特征在于，该封闭开口相邻该源极与该漏极的二侧相距1.5微米至5微米。
7.如权利要求1所述的像素结构，其特征在于，该晶体管还包含一保护层，覆盖该通道层、该源极与该漏极。
8.如权利要求1所述的像素结构，其特征在于，该晶体管还包含二掺杂层，分别位于该通道层与该源极之间以及该通道层与该漏极之间。
9.如权利要求1所述的像素结构，其特征在于，该晶体管的结构为背通道蚀刻型、通道保护型、共平面型或交错型。
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