CN103814439B - 模块基板 - Google Patents
模块基板 Download PDFInfo
- Publication number
- CN103814439B CN103814439B CN201280043670.0A CN201280043670A CN103814439B CN 103814439 B CN103814439 B CN 103814439B CN 201280043670 A CN201280043670 A CN 201280043670A CN 103814439 B CN103814439 B CN 103814439B
- Authority
- CN
- China
- Prior art keywords
- substrate
- insulating resin
- module substrate
- electronic devices
- components
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H10W70/60—
-
- H10W72/00—
-
- H10W74/014—
-
- H10W74/016—
-
- H10W74/114—
-
- H10W90/00—
-
- H10W90/701—
-
- H10W99/00—
-
- H10W72/0198—
-
- H10W72/072—
-
- H10W72/07236—
-
- H10W72/241—
-
- H10W72/823—
-
- H10W72/90—
-
- H10W72/923—
-
- H10W72/9415—
-
- H10W90/724—
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Manufacturing & Machinery (AREA)
- Combinations Of Printed Boards (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
本发明提供一种模块基板,该基板具有如下特点:不仅在基板的周缘部,而且在所安装的多个电子元器件之间也设置多个柱状连接端子,以此抑制基板中央附近的绝缘树脂顶面的凹陷。基板(5)的一个表面安装有多个电子元器件(4、4h),并且用绝缘树脂(3)密封。多个柱状连接端子(2、7)设置在基板(5)的周缘部以及一个或多个小区域(8)内,一个或多个小区域(8)设置于除了基板(5)的周缘部以外的基板(5)上的、没有安装多个电子元器件(4、4h)的位置。
Description
技术领域
本发明涉及一种在基板的一个表面安装有多个电子元器件、且用绝缘树脂密封的模块基板,特别是涉及一种不仅在基板的周缘部、而且在所安装的多个电子元器件之间也设置有多个柱状连接端子的模块基板。
背景技术
以往,开发了各种如下的电路基板:在基板的周缘部形成多个柱状柱体,使柱状柱体从密封有内部连接用电极的绝缘树脂的顶面露出,并将柱状柱体用作为外部电极。例如专利文献1中披露了如下半导体集成电路元件的制造方法:搭载有半导体芯片的布线基板的周缘部配置有柱状的导电性柱体,使导电性柱体的一部分从密封有布线基板的树脂密封部露出,来形成外部电极。
此外,专利文献2中披露了如下的半导体装置的制造方法:在配置有电路元件的有机基板的周缘部,固定多个形成为柱状或者棒状的内部连接用电极以使得连接板位于上方,并进行树脂密封以覆盖连接板。对于树脂密封后的内部连接用电极的表面,通过进行研磨或者磨削直到至少去除连接板为止,从而进行平坦化,并使内部连接用电极露出,以用作为外部连接用电极。
现有技术文献
专利文献
专利文献1:日本专利特开2007-287762号公报
专利文献2:日本专利第3960479号公报
专利文献3:日本专利特开2004-071961号公报
发明内容
发明所要解决的技术问题
但是,在专利文献1和2的结构中,由于只在基板的周缘部形成多个柱状的柱体(内部连接用电极),因此,注入对安装于柱状的柱体内侧的电子元器件等进行密封的密封材料、模塑材料等绝缘树脂时,绝缘树脂容易聚集在配置于基板周缘部的柱状柱体的周围,在柱状柱体不存在的基板中央附近,绝缘树脂的厚度可能会变得很薄。在基板的中央附近的绝缘树脂厚度变薄的情况下,会发生如下问题:绝缘树脂将很难平坦化,并且成为在安装至安装基板时发生焊剂树脂的堆积或者空气夹杂等的原因。
此外,例如在专利文献3中,披露了在基板的周缘部以外的部分也设置柱状柱体的复合模块的制造方法。但是,柱状柱体只是为了提高密封效果而分散存在,在柱状柱体不存在的基板中央附近的绝缘树脂厚度可能变薄的问题没有得到解决。
本发明是鉴于上述情况而完成的,其目的在于提供如下的模块基板:不仅在基板的周缘部,而且在所安装的多个电子元器件之间也设置多个柱状连接端子,以此抑制基板中央附近的绝缘树脂顶面的凹陷。
解决技术问题的手段
为了达到上述目的,本发明所涉及的模块基板的特征在于:在基板的一个表面安装有多个电子元器件并用绝缘树脂密封,在所述模块基板的周缘部以及一个或多个小区域设置有多个柱状连接端子,一个或多个小区域指设置于除了所述基板的周缘部以外的所述基板上的、没有安装多个所述电子元器件的位置。
上述结构中,基板的一个表面安装有多个电子元器件,并且用绝缘树脂密封。多个柱状连接端子配置在基板的周缘部以及一个或多个小区域内,一个或多个小区域设置于除了基板周缘部以外的基板上的、没有安装多个电子元器件的位置。由此,能够抑制基板中央附近的绝缘树脂的顶面凹陷,并且能够使得绝缘树脂的平坦化工序得到简化或者省略。另外,由于能够抑制基板中央附近的绝缘树脂的顶面凹陷,因此在将模块基板安装至安装基板时,焊剂树脂不会堆积于绝缘树脂顶面,还能够抑制空气夹杂等的发生。
此外,本发明所涉及的模块基板优选为,所述小区域设置于多个所述电子元器件之间。
上述结构中,由于小区域设置于多个电子元器件之间,因此能够有效地抑制绝缘树脂的顶面凹陷,同时能够使得绝缘树脂的平坦化工序得到简化或者省略。另外,由于能够抑制绝缘树脂的顶面凹陷,因此在将模块基板安装至安装基板时,焊剂树脂不会堆积于绝缘树脂的顶面,还能够抑制空气夹杂等的发生。
另外,本发明所涉及的模块基板中,配置于所述小区域的柱状连接端子配置成,高度低的电子元器件与最靠近该电子元器件的柱状连接端子之间的距离比高度高的电子元器件与最靠近该电子元器件的柱状连接端子之间的距离要短。
上述结构中,配置于小区域的柱状连接端子配置成,高度低的电子元器件与最靠近该电子元器件的柱状连接端子之间的距离比高度高的电子元器件与最靠近该电子元器件的柱状连接端子之间的距离要短。由此,由于缩短了高度低的电子元器件与最靠近的柱状连接端子之间的距离,因此能够有效地将高度低的电子元器件附近容易凹陷的绝缘树脂的顶面维持平坦,其结果是能够抑制基板中央附近的绝缘树脂的顶面凹陷,并且能够使得绝缘树脂平坦化的工序得到简化或者省略。
另外,本发明所涉及的模块基板优选为,所述小区域设置于如下位置:该位置最大限度地远离配置于所述基板的周缘部的柱状连接端子。
上述结构中,由于小区域设置在最大限度地远离配置于基板周缘部的多个柱状连接端子的位置,因此能够有效地将越是远离配置于基板周缘部的柱状连接端子越是容易凹陷的绝缘树脂的顶面维持平坦,其结果是能够抑制基板中央附近的绝缘树脂的顶面凹陷,并且能够使得绝缘树脂的平坦化工序得到简化或者省略。
此外,本发明所涉及的模块基板优选为,所述基板为矩形,所述小区域设置于包含所述基板的对角线交点的位置。
上述结构中,基板为矩形,由于小区域设置在包含基板对角线交点的位置,所以能够有效地将离配置于基板周缘部的柱状连接端子最远的基板中央附近容易发生凹陷的绝缘树脂的顶面维持平坦,其结果是能够抑制基板中央附近的绝缘树脂的顶面凹陷,能够使得绝缘树脂的平坦化工序得到简化或者省略。
此外,本发明所涉及的模块基板优选为,所述小区域中,多个所述柱状连接端子呈十字形配置。
上述结构中,由于在小区域中多个柱状连接端子呈十字形配置,因此能够有效地将多个柱状连接端子的周围部分容易凹陷的绝缘树脂的顶面维持平坦,其结果是能够抑制基板中央附近的绝缘树脂的顶面凹陷,并且能够使得绝缘树脂的平坦化工序得到简化或者省略。
此外,本发明所涉及的模块基板优选为,多个所述柱状连接端子与接地电极相连接。
上述结构中,由于多个柱状连接端子与接地电极相连接,因此出现接地不良的可能性很小,能够提高模块特性。
此外,本发明所涉及的模块基板优选为,所述小区域设置在与动作因热量而产生变化的电子元器件相邻的位置。
上述结构中,由于小区域设置在与动作因热量而产生变化的电子元器件相邻的位置,因此能够提高散热性,能够预先防止因热量而导致电子元器件的动作不良。
此外,本发明所涉及的基板优选为,所述绝缘树脂的顶面是平坦的。
上述结构中,由于绝缘树脂的顶面平坦,因此能够使得绝缘树脂的平坦化工序得以简化或者省略,在将模块基板安装至安装基板时,焊剂树脂不会在绝缘树脂的顶面堆积,且能够抑制空气夹杂等的产生。
此外,本发明所涉及的模块基板优选为,所述基板的另一个表面安装有多个所述电子元器件。
上述结构中,由于基板的另一个表面也安装有多个电子元器件,因此能够提高电子元器件的安装密度,能够使模块基板小型化。
发明效果
根据上述结构,能够抑制基板中央附近的绝缘树脂的顶面凹陷,并且能够使得绝缘树脂的平坦化工序得到简化或者省略。另外,由于能够抑制基板中央附近的绝缘树脂的顶面凹陷,因此在将模块基板安装至安装基板时,焊剂树脂不会堆积于绝缘树脂的顶面,还能够抑制空气夹杂等的发生。
附图说明
图1是表示本发明实施方式所涉及的模块基板的结构的俯视图和剖视图。
图2是表示本发明实施方式所涉及的模块基板的其他结构的俯视图。
图3是表示本发明实施方式所涉及的模块基板的制造工序的剖视图。
图4是表示本发明实施方式所涉及的模块基板的其他结构的俯视图。
图5是表示本发明实施方式所涉及的模块基板的其他结构的俯视图。
图6是表示本发明实施方式所涉及的模块基板的、在两个表面安装有电子元器件时的结构的剖视图。
图7是表示现有模块基板的结构的俯视图和剖视图。
具体实施方式
下面对于本发明的实施方式,参照附图进行详细说明。图7是表示现有模块基板的结构的俯视图和剖视图。图7(a)是现有模块基板1的俯视图,多个柱状连接端子2配置于基板5的周缘部。此外图7(b)是现有模块基板1的剖视图,多个柱状连接端子2距离基板5一个表面的高度比电子元器件(SMD)4距离基板5一个表面的高度要高。
在用绝缘树脂3密封所安装的电子元器件4的情况下,尽管能够将设置于基板5周缘部的多个柱状连接端子2附近的绝缘树脂3的顶面6维持平坦,但是越是远离配置于基板5周缘部的多个柱状连接端子2,绝缘树脂3的顶面6越是凹陷,其结果是基板5中央附近的绝缘树脂3的顶面6产生凹陷。由此,使绝缘树脂3的顶面6平坦的、所谓平坦化变得困难,其成为在安装至安装基板时焊剂树脂堆积、或者空气夹杂等的原因。
因此在本实施方式中,在除了基板5周缘部以外的基板5上的、没有安装电子元器件4的位置也配置多个柱状连接端子。图1是表示本发明实施方式所涉及的模块基板1的结构的俯视图和剖视图。图1(a)是表示本发明实施方式所涉及的模块基板1的俯视图,将多个柱状连接端子2配置在基板5的周缘部,并且在基板5的中央附近的小区域8处也配置多个柱状连接端子7。此外,图1(a)中,为了说明用边界线示出了小区域8,但该边界线只是假想线。在其他附图中也是一样。此外图1(b)是本发明实施方式所涉及的模块基板1的剖视图,多个柱状连接端子2、7距离基板5一个表面的高度比电子元器件(SMD)4、4h距离基板5一个表面的高度要高。
因此,不仅在配置于基板5周缘部的柱状连接端子2附近,能够将绝缘树脂3的顶面6维持平坦,而且在基板5中央附近的没有安装电子元器件4、4h的位置所设置的小区域8中配置的多个柱状连接端子7的附近,也能够将绝缘树脂3的顶面6维持平坦。也就是说,在远离配置于基板5周缘部的多个柱状连接端子2的位置,例如基板5的中央附近,也能够抑制绝缘树脂3的顶面6的凹陷,能够将绝缘树脂3的顶面6维持为平坦或者接近平坦的形状。由此,能够简化或者省略绝缘树脂3的平坦化工序。另外,由于能够抑制基板5中央附近的绝缘树脂3的顶面6的凹陷,因此在将模块基板1安装于安装基板时,焊剂树脂不会堆积于绝缘树脂3的顶面6,还能够抑制空气夹杂等的发生。
在图1的示例中,虽然设置了一个小区域8,但实际上,如果不设置多个小区域8,对于基板5的中央附近的绝缘树脂3的顶面6凹陷的抑制效果将会减半。因此,优选将配置了多个柱状连接端子7的多个小区域8设置在除了基板5周缘部以外的基板5上的、没有安装电子元器件4、4h的位置。
小区域8不限于设置于基板5的中央附近,只要设置在除了基板5周缘部以外的基板5上的、没有安装电子元器件4、4h的位置即可。图2是表示本发明实施方式所涉及的模块基板1的其他结构的俯视图。
如图2所示,不在基板5的中央附近,只要在除了基板5的周缘部以外的基板5上的、没有安装电子元器件4、4h的位置,例如电子元器件4与电子元器件4h之间、电子元器件4、4h与设置于基板5周缘部的多个柱状连接端子2之间等的位置,都可以设置小区域8。例如,通过在相邻的电子元器件4与电子元器件4h之间设置小区域8,从而能够有效地抑制绝缘树脂3的顶面6的凹陷。
此外,在电子元器件4与电子元器件4h的高度存在差异的情况下,优选将多个柱状连接端子7配置成:高度较低的电子元器件4与最靠近电子元器件4的柱状连接端子7之间的距离(图3(a)中所示的b)比高度较高的电子元器件4h与最靠近电子元器件4h的柱状连接端子7之间的距离(图3(a)中所示a)要短。由于缩短了高度较低的电子元器件4与最靠近的柱状连接端子7之间的距离,因此能够有效地将在高度较低的电子元器件4附近容易凹陷的绝缘树脂3的顶面6维持平坦,其结果是能够抑制绝缘树脂3的顶面6的凹陷。
图3是表示本发明实施方式所涉及的模块基板1的制造工序的剖视图。首先,如图3(a)所示,在外形为矩形的集成基板100的表面电极9中所期望的表面电极9上印刷焊料10。集成基板100为LTCC(低温共烧陶瓷:Low Temperature Co-fired Ceramics)基板、有机基板等,并无特别限定。
在制造集成基板100以作为LTCC基板时,首先在PET膜上镀覆陶瓷浆料之后进行干燥,以制成厚度为10~200μm的陶瓷生片。在所制成的陶瓷生片上利用金属模、激光等,从PET膜侧形成直径约0.1mm的过孔。
随后,在过孔内,填充将以银或者铜为主要成分的金属粉末、树脂、有机溶剂进行混炼后的电极糊料并使其干燥。然后,在陶瓷生片上,将相同的电极糊料通过丝网印刷等形成所期望的图案,并使其干燥。
在此状态下,层叠多个陶瓷生片,在压力100~1500kg/cm2,温度40~100℃下进行压接。随后,在电极糊料以银为主要成分时,在空气中以约850℃进行烧成,在铜为主要成分时,在氮气气氛中以约950℃进行烧成,并且在电极上用湿法镀膜等对Ni/Sn或者Ni/Au等进行成膜,从而制成集成基板100.
随后,如图3(b)所示,在印刷有焊料10的表面电极9上配置多个电子元器件4、4h,并且将多个柱状连接端子2配置在单片化为模块基板1时成为基板5的周缘部的表面电极9上。多个柱状连接端子7配置在单片化为模块基板1时除了基板5的周缘部以外的基板5上的、没有安装多个电子元器件4、4h的位置所设置的小区域8。
随后,如图3(c)所示,使用回流装置,将印刷好的焊料10熔融,将配置好的电子元器件4、4h以及多个柱状连接端子2、7与集成基板100接合。对于多余的焊剂等有机物,使用湿式清洁装置或者干式清洁装置进行去除。
随后,如图3(d)所示,将树脂片(绝缘树脂)3a进行层积。树脂片3a使用在PET膜上使复合树脂成型且半固化后的片材。复合树脂是使环氧树脂、酚醛树脂、氰酸酯树脂等热固化树脂与Al2O3、SiO2、TiO2等无机填料相混合后的复合材料。在将树脂片3a进行层积时,通过将具有所期望厚度的间隔物配置在集成基板100的周围,从而能够确保所层积的树脂片3a具有所期望的厚度。将此状态下的集成基板100放入烘箱,使树脂片3a完全固化,从而利用绝缘树脂3来密封电子元器件4、4h。
本实施方式中,如上所述,仅在集成基板100的一个表面层积树脂片3a并使其硬化,但在集成基板100的两个表面安装有电子元器件4、4h时,也可在一个表面及另一个表面分别进行层积并使其固化,也可在两个表面一起进行层积并使其固化。
随后,对于密封后的绝缘树脂3的顶面6,用没有图示的滚筒式刀片等进行研磨。即使在多个柱状连接端子2、7的高度因焊料10等的接合状态的差异而各不相同的情况下,由于对绝缘树脂3的顶面6进行了研磨,因此从绝缘树脂3的顶面6所露出的多个柱状连接端子2、7的剖面形状大致一致。因此,能够将模块基板1与安装基板可靠地进行连接。
最后如图3(e)所示,通过切割机等将集成基板100切断,单片化为模块基板1。当然,也可在单片化后的模块基板1上利用导电性糊料等形成屏蔽层。
如上所述,根据本实施方式,能够抑制基板5的中央附近的绝缘树脂3的顶面6的凹陷,并且能够使得绝缘树脂3的平坦化工序简化或省略。此外,由于能够抑制基板5的中央附近的绝缘树脂3的顶面6的凹陷,因此在将模块基板1安装至安装基板时,焊剂树脂不会在绝缘树脂3的顶面6上堆积,还能够抑制空气夹杂等的发生。
此外,多个柱状连接端子2、7也可与接地电极相连接。此时,由于能够不经由屏蔽层而以较短的路径进行接地,因此接地不良的可能性变小,能够提高模块特性。
此外,配置多个柱状连接端子7的一个或多个小区域8只要设置在除了基板5周缘部以外的基板5上的、没有安装电子元器件4、4h的位置即可,但是优选设置在基板5的中央附近。其原因是:例如绝缘树脂3的顶面6越是远离配置于基板5周缘部的多个柱状连接端子2越容易发生凹陷,通过将小区域8设置在基板5的中央附近,从而能够抑制基板5的中央附近的绝缘树脂3的顶面6的凹陷。
具体而言,小区域8优选设置在包括矩形基板5的对角线交点的位置。其原因是:能够有效地将越是远离配置于基板5周缘部的多个柱状连接端子2越是容易凹陷的绝缘树脂3的顶面6维持平坦,其结果是能够抑制基板5的中央附近的绝缘树脂3的顶面6的凹陷,能够使得绝缘树脂3的平坦化工序简化或者省略
图4是表示本发明实施方式涉及的模块基板1的其他结构的俯视图。如图4所示,小区域8设置在包括矩形基板5对角线交点的位置,在小区域8中,多个柱状连接端子7呈十字形配置。由于小区域8中多个柱状连接端子7呈十字形配置,因此能够有效地将多个柱状连接端子7的周边部分容易凹陷的绝缘树脂3的顶面6维持平坦。通过将多个柱状连接端子7呈十字形配置,从而能够在外观上将配置于基板5周缘部的多个柱状连接端子2所包围的区域划分为小尺寸的单元51。因此,能够将配置于基板5周缘部的多个柱状连接端子2上施加的绝缘树脂3的表面张力分别分散到小尺寸的单元51,其结果是,能够整体上抑制绝缘树脂3的顶面6的凹陷,能够使得绝缘树脂3的平坦化工序简化或者省略。此外,图4中,为了简化说明而用边界线示出单元51,但不用说该边界线当然是假想线。
小区域8不局限于设置在包括矩形基板5的对角线交点的位置,例如在基板5并非矩形时,只要设置在最大限度地远离配置于基板5周缘部的多个柱状连接端子2的位置即可。能够有效地将越是远离配置于基板5周缘部的多个柱状连接端子2越是容易凹陷的绝缘树脂3的顶面6维持平坦,其结果是能够抑制绝缘树脂3的顶面6的凹陷。
此外,小区域8优选设置在与例如IC等动作因热量而产生变化的电子元器件4、4h相邻的位置。其原因是:由于产生的热量容易通过多个柱状连接端子7散逸,因此能够提高电子元器件4、4h的散热性,能够事先防止因热量导致电子元器件4、4h的动作不良。
图5是表示本发明实施方式所涉及的模块基板1的其他结构的俯视图。图5所示的模块基板1中,在基板5的中央附近配置有动作因热量而产生变化的电子元器件4、例如IC。接着,将4个小区域8呈L字形设置以使得从四周包围电子元器件4,在各个小区域8中配置3根柱状连接端子7。由于小区域8被配置在与动作因热量而产生变化的电子元器件4相邻的位置,因此即使在电子元器件4发热时,热量也容易经由多个柱状连接端子7散逸,能够事先防止因热量导致电子元器件4的动作不良。
此外,自不必说本发明并不只限定于上述实施例,凡是在本发明主旨范围内,可以进行多种变形、置换等。例如,上述实施方式中对于在基板5的一个表面安装有电子元器件4、4h的情况进行了说明,但无需特别限定于此,也可在基板5的两个表面安装有电子元器件4、4h。
图6是表示本发明实施方式所涉及的模块基板1的、在基板5的两个表面安装有多个电子元器件4、4h时的结构的剖视图。如图6所示,在基板5的两个表面安装有多个电子元器件4、4h,基板5的两个表面由绝缘树脂3进行密封。
图6中,将模块基板1连接至安装基板的多个柱状连接端子2、7只配置于基板5的一个表面。未配置多个柱状连接端子2、7一侧的多个电子元器件4、4h既可以用绝缘树脂3进行密封,也可以不密封。通过在基板5的两个表面安装多个电子元器件4、4h,从而能够提高电子元器件4、4h的安装密度,能够使模块基板1小型化。
标号说明
1 模块基板
2、7 柱状连接端子
3 绝缘树脂
4、4h 电子元器件
5 基板
6 顶面
8 小区域
Claims (9)
1.一种模块基板,在基板的一个表面安装有多个电子元器件,并且用绝缘树脂密封,
多个柱状连接端子配置于所述基板的周缘部以及一个或多个小区域,
一个或多个所述小区域设置于除了所述基板的周缘部以外的所述基板上的、没有安装多个所述电子元器件的位置,
配置于所述小区域的柱状连接端子配置成,高度低的电子元器件与最靠近该电子元器件的柱状连接端子之间的距离比高度高的电子元器件与最靠近该电子元器件的柱状连接端子之间的距离要短。
2.如权利要求1所述的模块基板,其特征在于,
所述小区域设置于多个所述电子元器件之间。
3.如权利要求1所述的模块基板,其特征在于,
所述小区域设置在如下位置:该位置最大限度地远离配置于所述基板的周缘部的柱状连接端子。
4.如权利要求3所述的模块基板,其特征在于,
所述基板为矩形,
所述小区域设置在包括所述基板的对角线交点的位置。
5.如权利要求3或4所述的模块基板,其特征在于,
所述小区域中,多个所述柱状连接端子呈十字形配置。
6.如权利要求1至4中的任一项所述的模块基板,其特征在于,
多个所述柱状连接端子与接地电极相连接。
7.如权利要求1至4中的任一项所述的模块基板,其特征在于,
所述小区域设置在与动作因热量而产生变化的电子元器件相邻的位置。
8.如权利要求1至4中的任一项所述的模块基板,其特征在于,
所述绝缘树脂的顶面是平坦的。
9.如权利要求1至4中的任一项所述的模块基板,其特征在于,
所述基板的另一个表面安装有多个所述电子元器件。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011196634 | 2011-09-09 | ||
| JP2011-196634 | 2011-09-09 | ||
| PCT/JP2012/072304 WO2013035655A1 (ja) | 2011-09-09 | 2012-09-03 | モジュール基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103814439A CN103814439A (zh) | 2014-05-21 |
| CN103814439B true CN103814439B (zh) | 2016-10-19 |
Family
ID=47832100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201280043670.0A Active CN103814439B (zh) | 2011-09-09 | 2012-09-03 | 模块基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9591747B2 (zh) |
| JP (1) | JPWO2013035655A1 (zh) |
| CN (1) | CN103814439B (zh) |
| WO (1) | WO2013035655A1 (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9842798B2 (en) * | 2012-03-23 | 2017-12-12 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming a PoP device with embedded vertical interconnect units |
| US10049964B2 (en) | 2012-03-23 | 2018-08-14 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units |
| WO2016067908A1 (ja) * | 2014-10-29 | 2016-05-06 | 株式会社村田製作所 | 無線通信モジュール |
| US10535633B2 (en) | 2015-07-02 | 2020-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chip package having die structures of different heights and method of forming same |
| US9806058B2 (en) * | 2015-07-02 | 2017-10-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chip package having die structures of different heights and method of forming same |
| CN110036471B (zh) * | 2016-12-19 | 2023-10-10 | 拓自达电线株式会社 | 封装体基材和封装体基材的制造方法 |
| CN110301041B (zh) * | 2017-02-17 | 2023-07-04 | 株式会社村田制作所 | 电路模块以及电路模块的制造方法 |
| JP6860451B2 (ja) | 2017-09-05 | 2021-04-14 | 株式会社荏原製作所 | 機能性チップを備える基板を研磨する方法 |
| US11495588B2 (en) * | 2018-12-07 | 2022-11-08 | Advanced Micro Devices, Inc. | Circuit board with compact passive component arrangement |
| WO2020179504A1 (ja) * | 2019-03-07 | 2020-09-10 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
| US12027493B2 (en) * | 2019-11-04 | 2024-07-02 | Xilinx, Inc. | Fanout integration for stacked silicon package assembly |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287803A (ja) * | 2006-04-13 | 2007-11-01 | Sony Corp | 三次元半導体パッケージ製造方法 |
| CN101409241A (zh) * | 2007-10-09 | 2009-04-15 | 英飞凌科技股份有限公司 | 半导体芯片封装、半导体芯片组件和制造器件的方法 |
| JP2009170802A (ja) * | 2008-01-18 | 2009-07-30 | Oki Semiconductor Co Ltd | 半導体装置 |
Family Cites Families (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432999A (en) * | 1992-08-20 | 1995-07-18 | Capps; David F. | Integrated circuit lamination process |
| US6826827B1 (en) * | 1994-12-29 | 2004-12-07 | Tessera, Inc. | Forming conductive posts by selective removal of conductive material |
| JP3296130B2 (ja) * | 1995-04-13 | 2002-06-24 | 松下電器産業株式会社 | 電子部品の半田付け方法 |
| JPH08298269A (ja) * | 1995-04-25 | 1996-11-12 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| US5872051A (en) * | 1995-08-02 | 1999-02-16 | International Business Machines Corporation | Process for transferring material to semiconductor chip conductive pads using a transfer substrate |
| JP3345541B2 (ja) * | 1996-01-16 | 2002-11-18 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US6927491B1 (en) * | 1998-12-04 | 2005-08-09 | Nec Corporation | Back electrode type electronic part and electronic assembly with the same mounted on printed circuit board |
| JP3343730B2 (ja) * | 1999-08-27 | 2002-11-11 | 埼玉日本電気株式会社 | 実装基板及び電気部品の実装方法 |
| JP2001217340A (ja) * | 2000-02-01 | 2001-08-10 | Nec Corp | 半導体装置及びその製造方法 |
| JP4120133B2 (ja) * | 2000-04-28 | 2008-07-16 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| SG99939A1 (en) * | 2000-08-11 | 2003-11-27 | Casio Computer Co Ltd | Semiconductor device |
| JP4072816B2 (ja) * | 2002-08-08 | 2008-04-09 | 太陽誘電株式会社 | 複合モジュール及びその製造方法 |
| US6987031B2 (en) * | 2002-08-27 | 2006-01-17 | Micron Technology, Inc. | Multiple chip semiconductor package and method of fabricating same |
| DE112004001163B4 (de) * | 2003-08-20 | 2017-12-28 | Denso Corporation | Halbleiteranordnung eines vertikalen Typs |
| JP4205613B2 (ja) * | 2004-03-01 | 2009-01-07 | エルピーダメモリ株式会社 | 半導体装置 |
| JP4865197B2 (ja) * | 2004-06-30 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4689244B2 (ja) * | 2004-11-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| FR2890235B1 (fr) * | 2005-08-30 | 2007-09-28 | Commissariat Energie Atomique | Procede d'hybridation par protuberances de soudure de tailles differentes de deux composants entre eux et dispositif mettant en oeuvre deux composants hybrides entre eux selon ce procede |
| JP2007287762A (ja) | 2006-04-13 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路素子とその製造方法および半導体装置 |
| JP4949733B2 (ja) * | 2006-05-11 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP3960479B1 (ja) | 2006-07-07 | 2007-08-15 | 国立大学法人九州工業大学 | 両面電極構造の半導体装置の製造方法 |
| US20080136004A1 (en) * | 2006-12-08 | 2008-06-12 | Advanced Chip Engineering Technology Inc. | Multi-chip package structure and method of forming the same |
| US20080150101A1 (en) * | 2006-12-20 | 2008-06-26 | Tessera, Inc. | Microelectronic packages having improved input/output connections and methods therefor |
| US8304923B2 (en) * | 2007-03-29 | 2012-11-06 | ADL Engineering Inc. | Chip packaging structure |
| KR100909322B1 (ko) | 2007-07-02 | 2009-07-24 | 주식회사 네패스 | 초박형 반도체 패키지 및 그 제조방법 |
| US9093322B2 (en) * | 2007-07-13 | 2015-07-28 | Intel Mobile Communications GmbH | Semiconductor device |
| US8344505B2 (en) * | 2007-08-29 | 2013-01-01 | Ati Technologies Ulc | Wafer level packaging of semiconductor chips |
| JP2009266994A (ja) * | 2008-04-24 | 2009-11-12 | Casio Comput Co Ltd | 半導体装置およびその実装構造 |
| US8415789B2 (en) * | 2008-05-09 | 2013-04-09 | Kyushu Institute Of Technology | Three-dimensionally integrated semicondutor device and method for manufacturing the same |
| US7888184B2 (en) * | 2008-06-20 | 2011-02-15 | Stats Chippac Ltd. | Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof |
| JP2010245157A (ja) | 2009-04-02 | 2010-10-28 | Kyushu Institute Of Technology | 配線用部品及びその製造方法、並びに該配線用部品を組み込んで用いる電子デバイスパッケージ及びその製造方法 |
| JP2011124297A (ja) * | 2009-12-09 | 2011-06-23 | Casio Computer Co Ltd | 半導体装置形成用基板および半導体装置の製造方法 |
| US8476775B2 (en) * | 2009-12-17 | 2013-07-02 | Stats Chippac Ltd. | Integrated circuit packaging system with embedded interconnect and method of manufacture thereof |
| US8569894B2 (en) * | 2010-01-13 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with single sided substrate design and manufacturing methods thereof |
| CN102792785A (zh) * | 2010-04-13 | 2012-11-21 | 株式会社村田制作所 | 模块基板、模块基板的制造方法、以及端子连接基板 |
| TWI538071B (zh) * | 2010-11-16 | 2016-06-11 | 星科金朋有限公司 | 具連接結構之積體電路封裝系統及其製造方法 |
| KR20140006587A (ko) * | 2012-07-06 | 2014-01-16 | 삼성전자주식회사 | 반도체 패키지 |
| US9196573B2 (en) * | 2012-07-31 | 2015-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump on pad (BOP) bonding structure |
| CN104641459B (zh) * | 2013-01-25 | 2017-08-11 | 富士电机株式会社 | 半导体装置 |
| JP6176320B2 (ja) * | 2013-04-25 | 2017-08-09 | 富士電機株式会社 | 半導体装置 |
| US9064873B2 (en) * | 2013-07-30 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Singulated semiconductor structure |
| US9252065B2 (en) * | 2013-11-22 | 2016-02-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mechanisms for forming package structure |
-
2012
- 2012-09-03 WO PCT/JP2012/072304 patent/WO2013035655A1/ja not_active Ceased
- 2012-09-03 JP JP2013532573A patent/JPWO2013035655A1/ja active Pending
- 2012-09-03 CN CN201280043670.0A patent/CN103814439B/zh active Active
-
2014
- 2014-03-07 US US14/201,150 patent/US9591747B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287803A (ja) * | 2006-04-13 | 2007-11-01 | Sony Corp | 三次元半導体パッケージ製造方法 |
| CN101409241A (zh) * | 2007-10-09 | 2009-04-15 | 英飞凌科技股份有限公司 | 半导体芯片封装、半导体芯片组件和制造器件的方法 |
| JP2009170802A (ja) * | 2008-01-18 | 2009-07-30 | Oki Semiconductor Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013035655A1 (ja) | 2013-03-14 |
| JPWO2013035655A1 (ja) | 2015-03-23 |
| US9591747B2 (en) | 2017-03-07 |
| CN103814439A (zh) | 2014-05-21 |
| US20140185248A1 (en) | 2014-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103814439B (zh) | 模块基板 | |
| JP5773082B2 (ja) | モジュール | |
| US8179678B2 (en) | Electronic component module | |
| US8315060B2 (en) | Electronic component module and method of manufacturing the electronic component module | |
| JP3143888U (ja) | 部品内蔵モジュール | |
| JP6107941B2 (ja) | 複合基板 | |
| KR101477392B1 (ko) | 전자 소자 모듈 | |
| US9343844B2 (en) | Electronic component | |
| CN103227164A (zh) | 半导体封装构造及其制造方法 | |
| JP2006100759A (ja) | 回路装置およびその製造方法 | |
| JP2020035820A (ja) | モジュールおよびその製造方法 | |
| CN103608915B (zh) | 电路模块 | |
| US20140167276A1 (en) | Substrate for semiconductor package, semiconductor package using the substrate, and method of manufacturing the semiconductor package | |
| WO2014017160A1 (ja) | モジュールおよびモジュール搭載装置 | |
| CN115274464A (zh) | 一种线路板制备方法以及线路板 | |
| JP2014045012A (ja) | 多数個取り配線基板 | |
| JP2018133549A (ja) | 集合基板およびその製造方法 | |
| JP2013149674A (ja) | モールドパッケージおよびその製造方法 | |
| JP2013110299A (ja) | 複合モジュール | |
| JP7438656B2 (ja) | 集合基板 | |
| JP4209341B2 (ja) | 半導体装置およびその製造方法 | |
| WO2017082416A1 (ja) | 電子部品パッケージ | |
| KR101983175B1 (ko) | 전자 소자 모듈 및 그 제조 방법 | |
| JP2013197564A (ja) | 複合モジュールおよび複合モジュールの製造方法 | |
| JP2015128114A (ja) | 多数個取り配線基板およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |