CN103208300B - 一种读灵敏放大器比较电路 - Google Patents

Abstract

本发明公开了一种读灵敏放大器比较电路，包括：存储器单元电路、钳位电路、第一、第二钳位电路、第一、第二电流转换电压电路；第一电流源产生电路，输出端连接所述第一钳位电路及存储器单元电路；第二电流源产生电路，输出端连接所述第二钳位电路及参考单元电路；所述第一电流转换电压电路连接在地和第一钳位电路之间，所述第二电流转换电压电路连接在地和第二钳位电路之间；所述比较器的一个输入端连接所述第一电流转换电压电路和所述第一钳位电路之间的连接点，另一个输入端连接所述第二电流转换电压电路和所述第二钳位电路的连接点。本发明可以应用在低电源电压情况下。

Description

一种读灵敏放大器比较电路

技术领域

本发明涉及电路领域，尤其涉及一种读灵敏放大器比较电路。

背景技术

在存储器memory中，数据以1和0两种形式存储，分别对应擦除单元Erasecell和编程单元Programcell这两种基本的存储器单元。在读取存储器数据时，为了判断出某个存储器单元是Erasecell或Programcell，就需要将存储器单元与一个参考单元进行比较，这就需要用到读放大器senseamplifier比较电路。

传统的senseamplifier结构如图1所示，包括：左右两部分电路及一个比较器；该比较器包括两个输入端，一个输出端。

左半部分电路中，浮栅型MOS存储器件Mcell代表一个被行译码电路和列译码电路选中的存储器单元，其源极接地，控制栅极接行译码电路，读取电压WL通过行译码电路加在该存储器单元Mcell的控制栅极上，产生电流Icell；该存储器单元Mcell的漏极通过列译码电路连接到N型MOS管MN1的源极，以及N型MOS管MN3的栅极；该存储器单元Mcell的漏极电压为BL。

所述列译码电路与N型MOS管MN1、MN3的连接点的电压为sensebl；该连接点还连接在所述存储器单元的漏端电容CBL的一端，该漏端电容CBL的另一端接地。

所述N型MOS管MN1是一个钳位管，其目的是将电压sensebl钳位在0.8V～1.2V之间，以避免存储器单元的drainstress(漏极应力)效应。钳位管MN1的漏极与作为负载管的P型MOS管MP1的漏极和栅极相连，栅极与所述N型MOS管MN3的漏极相连。

所述N型MOS管MN3是一个反馈管，其源极接地，漏极还与P型MOS管MP3的漏极相连，用于产生所述钳位管MN1所需的偏置电压Vfb。

所述P型MOS管MP3的栅极连接偏置电压Vbias，源极连接电压源V_DD，用于为所述反馈管MN3提供偏置电压。

所述负载管MP1的源极连接电压源V_DD；所述电流Icell通过所述列译码电路，以及钳位管MN1，最终施加在一二极管连接形式的负载管MP1上，从而在该负载管MP1的栅极和漏极上产生电压sain，作为所述比较器的一个输入；显然不同的存储器单元产生不同的电流Icell，从而产生不同的比较电压sain。

右半部分电路中，浮栅型MOS存储器件Mref代表参考单元，用于提供一个可供比较的基准，行参考电压Rowref施加在该参考单元Mref的控制栅极上，产生一个参考电流Iref。该参考单元Mref的源极接地，漏极连接到N型MOS管Mcol的源极，漏极电压为RBL。

所述N型MOS管Mcol为列译码管，列参考电压Colref施加在该列译码管Mcol的栅极上；该列译码管Mcol的漏极连接到N型MOS管MN2的源极，以及N型MOS管MN4的栅极，该连接点的电压为rsensebl。

所述N型MOS管MN2是一个钳位管，其目的是将电压rsensebl钳位在0.8V～1.2V之间，以避免drainstress(漏极应力)效应。钳位管MN2的漏极与作为负载管的P型MOS管MP2的漏极和栅极相连，栅极与所述N型MOS管MN4的漏极相连。

所述N型MOS管MN4是一个反馈管，其源极接地，漏极还与P型MOS管MP4的漏极相连，用于产生所述钳位管MN2所需的偏置电压Vrfb。

所述P型MOS管MP4的栅极连接偏置电压Vrefbias，源极连接电压源V_DD，用于为所述反馈管MN4提供偏置电压。

所述负载管MP2的源极连接电压源V_DD；所述电流Iref通过所述列译码管Mcol，以及钳位管MN2，最终施加在一二极管连接形式的负载管MP2上，从而在该负载管MP1的栅极和漏极上产生电压sainref，作为所述比较器的另一个输入。

最终，所述比较器比较电压sain和电压sainref，产生或0或1的输出信号SAout，从而完成了对存储器单元的数据读取。

上面的传统结构中，负载管MP1与MP2作为负载用于产生电压，其源漏会消耗掉较大的电压裕度，以保证比较电路具备足够的精度和速度，这就限制了其在低电源电压情况下的应用。随着技术的进步，所使用的电源电压逐步降低，目前已降至1.8V乃至1.5V以下，这种情况下，上述传统结构的senseamplifier比较电路就不再适用。

发明内容

本发明要解决的技术问题是提供一种可以应用在低电源电压情况下的读灵敏放大器比较电路。

为了解决上述问题，本发明提供了一种读灵敏放大器比较电路，包括：比较器；存储器单元电路、钳位电路、第一、第二钳位电路、第一、第二电流转换电压电路；

第一电流源产生电路，输出端连接所述第一钳位电路及存储器单元电路；

第二电流源产生电路，输出端连接所述第二钳位电路及参考单元电路；

所述第一电流转换电压电路连接在地和第一钳位电路之间，所述第二电流转换电压电路连接在地和第二钳位电路之间；

所述比较器的一个输入端连接所述第一电流转换电压电路和所述第一钳位电路之间的连接点，另一个输入端连接所述第二电流转换电压电路和所述第二钳位电路的连接点。

进一步地，所述第一钳位电路包括：

第一钳位管、用于为所述第一钳位管提供偏置电压的第一偏置电路；

所述第一钳位管为一P型MOS管，该P型MOS管的栅极连接所述第一偏置电路，源极连接所述第一电流源产生电路的输出端，漏极连接所述第一电流转换电压电路。

进一步地，所述第一偏置电路包括：

一个P型MOS管和一个N型MOS管，该P型MOS管和N型MOS管的共漏点连接所述第一钳位管的栅极；

所述P型MOS管的源极接高电平，栅极连接第一偏置电压；

所述N型MOS管的源极接地，栅极连接所述第一钳位管的源极。

进一步地，所述第一电流转换电压电路为连接在所述第一钳位管漏极和地之间的第一负载。

进一步地，所述第一负载包括一个二极管连接形式的N型MOS管；该第一负载中的N型MOS管的源极接地，漏极和栅极与所述第一钳位管的漏极相连。

进一步地，所述第二钳位电路包括：

第二钳位管、用于为所述第二钳位管提供偏置电压的第二偏置电路；

所述第二钳位管为一P型MOS管，该P型MOS管的栅极连接所述第二偏置电路，源极连接所述第二电流源产生电路的输出端，漏极连接所述第二电流转换电压电路。

进一步地，所述第二偏置电路包括：

一个P型MOS管和一个N型MOS管，该P型MOS管和N型MOS管的共漏点连接所述第二钳位管的栅极；

所述P型MOS管的源极接高电平，栅极连接第二偏置电压；

所述N型MOS管的源极接地，栅极连接所述第二钳位管的源极。

进一步地，所述第二电流转换电压电路为连接在所述第二钳位管漏极和地之间的第二负载。

进一步地，所述第二负载包括一个二极管连接形式的N型MOS管；该第二负载中的N型MOS管的源极接地，漏极和栅极与所述第二钳位管的漏极相连。

进一步地，所述第一钳位电路用于将所述第一电流源产生电路的输出端的电压钳位在0.8V～1.2V之间；所述第二钳位电路用于将所述第二电流源产生电路的输出端的电压钳位在0.8V～1.2V之间。

进一步地，所述存储器单元电路包括：

行译码电路、列译码电路、连接在列译码电路和地之间的电容；

存储器单元，为一浮栅型MOS存储器件，控制栅极连接所述行译码电路，源极接地，漏极通过所述列译码电路连接所述第一钳位电路、第一电流源产生电路及所述电容；

所述参考单元电路包括：

参考单元，为一浮栅型MOS存储器件，源极接地，控制栅极连接行参考电压；

列译码管，为一N型MOS管，源极与所述参考单元的漏极相连，栅极连接列参考电压，漏极连接所述第二钳位电路及第二电流源产生电路。

进一步地，所述第一、第二电流源产生电路各包括：

一个P型MOS管，栅极连接第三偏置电压，源极连接电压源，漏极作为输出端。

本发明将原本堆叠在存储单元上方的负载管和钳位管折叠了下来，从而消除了传统结构中负载管两端消耗电压裕度所带来的不利影响，实现了在低电源电压下的应用。

附图说明

图1为传统的读灵敏放大器比较电路的结构示意图；

图2为实施例一的读灵敏放大器比较电路的结构示意图；

图3为实施例一的例子中读灵敏放大器比较电路的结构示意图。

具体实施方式

下面将结合附图及实施例对本发明的技术方案进行更详细的说明。

需要说明的是，如果不冲突，本发明实施例以及实施例中的各个特征可以相互结合，均在本发明的保护范围之内。

实施例一，一种读灵敏放大器比较电路，如图2所示，包括：比较器、存储器单元电路、参考单元电路、第一、第二钳位电路；

第一电流源产生电路，输出端连接所述第一钳位电路及存储器单元电路；

第二电流源产生电路，输出端连接所述第二钳位电路及参考单元电路；

第一电流转换电压电路，连接在地和第一钳位电路之间；

第二电流转换电压电路，连接在地和第二钳位电路之间；

所述比较器的一个输入端连接所述第一电流转换电压电路和所述第一钳位电路之间的连接点，另一个输入端连接所述第二电流转换电压电路和所述第二钳位电路的连接点。

本实施例中，所述第一钳位电路可以但不限于用于将所述第一电流源产生电路输出端的电压钳位在0.8V～1.2V之间；所述第二钳位电路可以但不限于用于将所述第二电流源产生电路输出端的电压钳位在0.8V～1.2V之间。

本实施例中，所述存储器单元电路可以但不限于包括：

行译码电路、列译码电路、连接在列译码电路和地之间的电容；

存储器单元，为一浮栅型MOS存储器件，控制栅极连接所述行译码电路，源极接地，漏极通过所述列译码电路连接所述第一钳位电路、第一电流源产生电路及所述电容。

本实施例中，所述存储器单元、行译码电路、列译码电路及电容的选取及其连接关系可参考现有的读灵敏放大器比较电路；如果读灵敏放大器比较电路中的存储器单元电路有其它形式，也同样适用于本实施例。

本实施例中，所述参考单元电路可以但不限于包括：

参考单元，为一浮栅型MOS存储器件，源极接地，控制栅极连接行参考电压；

列译码管，为一N型MOS管，源极与所述参考单元的漏极相连，栅极连接列参考电压，漏极连接所述第二钳位电路及第二电流源产生电路。

本实施例中，所述参考单元的选取、参考电压的取值可参考现有的读灵敏放大器比较电路；如果读灵敏放大器比较电路中的参考单元电路有其它形式，也同样适用于本实施例。

本实施例中，所述第一钳位电路可以但不限于包括：

第一钳位管、用于为所述第一钳位管提供偏置电压的第一偏置电路。

本实施例中，所述第一钳位管可以但不限于为一P型MOS管，该P型MOS管的栅极连接所述第一偏置电路，源极连接所述第一电流源产生电路的输出端，漏极连接所述第一电流转换电压电路。

本实施例中，所述第二钳位电路可以但不限于包括：

第二钳位管、用于为所述第二钳位管提供偏置电压的第二偏置电路。

本实施例中，所述第二钳位管可以但不限于为一P型MOS管，该P型MOS管的栅极连接所述第二偏置电路，源极连接所述第二电流源产生电路的输出端，漏极连接所述第二电流转换电压电路。

本实施例中，所述第一/第二钳位电路也可以采用其它的钳位元件实现，比如钳位二极管等，或采用其它具有钳位功能的电路实现。

本实施例中，所述第一电流转换电压电路可以但不限于为连接在所述第一钳位管漏极和地之间的第一负载；所述第二电流转换电压电路可以但不限于为连接在所述第二钳位管漏极和地之间的第二负载。

实际应用时，也可以是其它能将电流转换为电压的元件或电路。

本实施例中，所述第一负载可以但不限于包括一个二极管连接形式的N型MOS管，该第一负载中的N型MOS管的源极接地，漏极和栅极与所述第一钳位管的漏极相连。

本实施例中，所述第二负载可以但不限于包括一个二极管连接形式的N型MOS管，该第二负载中的N型MOS管的源极接地，漏极和栅极与所述第二钳位管的漏极相连。

实际应用时，所述第一、第二负载也可以是电阻等其它可作为负载使用的元件或电路。

本实施例中，所述第一偏置电路具体可以包括：

一个P型MOS管和一个N型MOS管，该P型MOS管和N型MOS管的共漏点连接所述第一钳位管的栅极；

所述P型MOS管的源极接高电平，栅极连接第一偏置电压；

所述N型MOS管的源极接地，栅极连接所述第一钳位管的源极。

本实施例中，所述第二偏置电路具体可以包括：

一个P型MOS管和一个N型MOS管，该P型MOS管和N型MOS管的共漏点连接所述第二钳位管的栅极；

所述P型MOS管的源极接高电平，栅极连接第二偏置电压；

所述N型MOS管的源极接地，栅极连接所述第二钳位管的源极。

其中，第一、第二偏置电路中的第一、第二偏置电压可以相同或不同。

实际应用时第一、第二偏置电路也可以采用其它实施方式，比如采用连接在电压源和地之间的负载来为所述第一、第二钳位管提供所述偏置电压。

本实施例中，所述钳位电路、电流转换电压电路的实现可参考现有的读灵敏放大器比较电路；如果读灵敏放大器比较电路有其它实现形式，也同样适用于本实施例。

本实施例中，所述第一、第二电流源产生电路各可以包括：

一个P型MOS管，栅极连接第三偏置电压，源极连接高电平，漏极作为输出端。

其中，第一、第二电流源产生电路中的第三偏置电压可以相同或不同。

实际应用时也可以采用其它实施方式，比如直接采用一个电流源等，还可以在P型MOS管的基础上增加负载或其它元件。

本实施例中，所述电流比较电路还可以包括一用于提供所述高电平的电压源；所述高电平并不限于由电压源产生，也可以是其它外接的高电平。

本实施例的一个具体例子如图3所示，包括：左右两部分电路及一个比较器C；该比较器C包括两个输入端，一个输出端。

左半部分电路中，存储器单元电路包括存储器单元Mcell2、所述存储器单元的漏端电容CBL2、行译码电路和列译码电路。

浮栅型MOS存储器件Mcell2代表一个被行译码电路和列译码电路选中的存储器单元，其源极接地，控制栅极接行译码电路，读取电压WL通过行译码电路加在该存储器单元Mcell2的控制栅极上，产生电流Icell；该存储器单元Mcell2的漏极通过列译码电路连接到P型MOS管MP9的漏极、P型MOS管MP5的源极、以及N型MOS管MN7的栅极；该存储器单元Mcell的漏极电压为BL。

所述P型MOS管MP9源极连接电压源V_DD，偏置电压Vpbias输入该P型MOS管MP9的栅极；该P型MOS管MP9作为第一电流源产生电路，为左半部分电路提供电流源。

所述列译码电路与P型MOS管MP9、MP5、N型MOS管MN7的连接点的电压为sensebl；该连接点还连接在所述存储器单元的漏端电容CBL2的一端，该漏端电容CBL2的另一端接地。

所述P型MOS管MP5是第一钳位管，其目的是将电压sensebl钳位在0.8V～1.2V之间，以避免存储器单元的drainstress(漏极应力)效应。钳位管MP5的漏极与作为负载管的N型MOS管MN5的漏极和栅极相连，栅极与所述N型MOS管MN7的漏极相连。

第一偏置电路中，所述N型MOS管MN7是一个反馈管，作为第一负载，其源极接地，漏极还与P型MOS管MP7的漏极相连，用于产生所述钳位管MP5所需的偏置电压Vfb，并为其提供反馈环路。所述P型MOS管MP7的栅极连接偏置电压Vbias，源极连接电压源V_DD，用于为所述反馈管MN7提供偏置电压。

所述负载管MN5的源极接地，所述电流Icell通过所述列译码电路，以及钳位管MP5，最终施加在以二极管形式连接在电路中的负载管MN5上，从而在该负载管MN5的栅极和漏极上产生电压sain，作为所述比较器的一个输入；显然不同的存储器单元产生不同的电流Icell，从而产生不同的比较电压sain。

右半部分电路中，浮栅型MOS存储器件Mref2代表参考单元，用于提供一个可供比较的基准，行参考电压Rowref施加在该N型MOS管Mref的控制栅极上，产生一个参考电流Iref。该参考单元Mref2的源极接地，漏极连接到N型MOS管Mcol2的源极，漏极电压为RBL。

所述N型MOS管Mcol2为列译码管，电压Colref施加在该列译码管Mcol2的栅极上；该列译码管Mcol2的漏极连接到连接到P型MOS管MPl0的漏极、P型MOS管MP6的源极、以及N型MOS管MN8的栅极；该连接点的电压为rsensebl。

所述P型MOS管MP10的源极连接电压源V_DD，参考偏置电压Vrefpbias输入该P型MOS管MP10的栅极，该P型MOS管MP10作为第二电流源产生电路，为右半部分电路提供电流源。

所述P型MOS管MP6是第二钳位管，其目的是将电压rsensebl钳位在0.8V～1.2V之间，以避免drainstress效应。钳位管MP6的漏极与作为负载管的N型MOS管MN6的漏极和栅极相连，栅极与所述N型MOS管MN8的漏极相连。

第二偏置电路中，所述N型MOS管MN8是一个反馈管，作为第二负载，其源极接地，漏极还与P型MOS管MP8的漏极相连，用于产生所述钳位管MN5所需的偏置电压Vrfb。所述P型MOS管MP8的栅极连接偏置电压Vrefbias，源极连接电压源V_DD，用于为所述反馈管MN8提供偏置电压。

所述负载管MN6的源极接地，所述电流Iref通过所述列译码管Mcol2，以及钳位管MP6，最终施加在以二极管形式连接在电路中的负载管MN6上，从而在该负载管MN6的栅极和漏极上产生电压sainref，作为所述比较器的另一个输入。

最终，所述比较器比较电压sain和电压sainref，产生或0或1的输出信号SAout，从而完成了对存储器单元的数据读取。

实际应用时不限于采用上述例子中的具体电路。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。

Claims (11)

1.一种读灵敏放大器比较电路，包括：比较器；存储器单元电路、参考单元电路、第一、第二钳位电路、第一、第二电流转换电压电路；

其特征在于，还包括：

第一电流源产生电路，输出端连接所述第一钳位电路及存储器单元电路；

第二电流源产生电路，输出端连接所述第二钳位电路及参考单元电路；

所述第一电流转换电压电路连接在地和第一钳位电路之间，所述第二电流转换电压电路连接在地和第二钳位电路之间；

所述比较器的一个输入端连接所述第一电流转换电压电路和所述第一钳位电路之间的连接点，另一个输入端连接所述第二电流转换电压电路和所述第二钳位电路之间的连接点；

其中，所述第一钳位电路用于将所述第一电流源产生电路的输出端的电压钳位在0.8V～1.2V之间；所述第二钳位电路用于将所述第二电流源产生电路的输出端的电压钳位在0.8V～1.2V之间。

2.如权利要求1所述的读灵敏放大器比较电路，其特征在于，所述第一钳位电路包括：

第一钳位管、用于为所述第一钳位管提供偏置电压的第一偏置电路；

所述第一钳位管为一P型MOS管，该P型MOS管的栅极连接所述第一偏置电路，源极连接所述第一电流源产生电路的输出端，漏极连接所述第一电流转换电压电路。

3.如权利要求2所述的读灵敏放大器比较电路，其特征在于，所述第一偏置电路包括：

一个P型MOS管和一个N型MOS管，所述第一偏置电路中的所述P型MOS管和N型MOS管的共漏点连接所述第一钳位管的栅极；

所述第一偏置电路中的所述P型MOS管的源极接高电平，栅极连接第一偏置电压；

所述N型MOS管的源极接地，栅极连接所述第一钳位管的源极。

4.如权利要求2所述的读灵敏放大器比较电路，其特征在于：

所述第一电流转换电压电路为连接在所述第一钳位管漏极和地之间的第一负载。

5.如权利要求4所述的读灵敏放大器比较电路，其特征在于：

所述第一负载包括一个二极管连接形式的N型MOS管；该第一负载中的N型MOS管的源极接地，漏极和栅极与所述第一钳位管的漏极相连。

6.如权利要求1所述的读灵敏放大器比较电路，其特征在于，所述第二钳位电路包括：

第二钳位管、用于为所述第二钳位管提供偏置电压的第二偏置电路；

所述第二钳位管为一P型MOS管，该P型MOS管的栅极连接所述第二偏置电路，源极连接所述第二电流源产生电路的输出端，漏极连接所述第二电流转换电压电路。

7.如权利要求6所述的读灵敏放大器比较电路，其特征在于，所述第二偏置电路包括：

一个P型MOS管和一个N型MOS管，所述第二偏置电路中的所述P型MOS管和N型MOS管的共漏点连接所述第二钳位管的栅极；

所述第二偏置电路中的所述P型MOS管的源极接高电平，栅极连接第二偏置电压；

所述N型MOS管的源极接地，栅极连接所述第二钳位管的源极。

8.如权利要求6所述的读灵敏放大器比较电路，其特征在于：

所述第二电流转换电压电路为连接在所述第二钳位管漏极和地之间的第二负载。

9.如权利要求8所述的读灵敏放大器比较电路，其特征在于：

所述第二负载包括一个二极管连接形式的N型MOS管；该第二负载中的N型MOS管的源极接地，漏极和栅极与所述第二钳位管的漏极相连。

10.如权利要求1到9中任一项所述的读灵敏放大器比较电路，其特征在于，所述存储器单元电路包括：

行译码电路、列译码电路、连接在列译码电路和地之间的电容；

存储器单元，为一浮栅型MOS存储器件，控制栅极连接所述行译码电路，源极接地，漏极通过所述列译码电路连接所述第一钳位电路、第一电流源产生电路及所述电容；

所述参考单元电路包括：

参考单元，为一浮栅型MOS存储器件，源极接地，控制栅极连接行参考电压；

列译码管，为一N型MOS管，源极与所述参考单元的漏极相连，栅极连接列参考电压，漏极连接所述第二钳位电路及第二电流源产生电路。

11.如权利要求1到9中任一项所述的读灵敏放大器比较电路，其特征在于，所述第一、第二电流源产生电路各包括：

一个P型MOS管，栅极连接第三偏置电压，源极连接电压源，漏极作为输出端。