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JP2012128938A - 参照メモリセルを利用した不揮発性メモリを読取る構造及び方法 - Google Patents

参照メモリセルを利用した不揮発性メモリを読取る構造及び方法 Download PDF

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JP2012128938A JP2011259527A JP2011259527A JP2012128938A JP 2012128938 A JP2012128938 A JP 2012128938A JP 2011259527 A JP2011259527 A JP 2011259527A JP 2011259527 A JP2011259527 A JP 2011259527A JP 2012128938 A JP2012128938 A JP 2012128938A
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Abstract

【課題】従来技術における直流電流バイアスによる電流の大幅消耗を減少させ、又メモリセルのしきい電圧を迅速に且つ高解析度で検出する目的を達成する。
【解決手段】本発明は、参照メモリセルを利用したＮＶＭ読取構造を提供して、適切な検出速度及び良好な正確度により参照メモリセルMrf及び読取ＮＶＭセルMCの両者間のしきい電圧差を識別する。
【選択図】 図２

Description

本発明は、半導体の不揮発性メモリ(ｎｏｎ-ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ、ＮＶＭ)の蓄積情報を検出する集積回路(ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ)に関し、特に参照メモリセル(ｒｅｆｅｒｅｎｃｉｎｇ ｍｅｍｏｒｙ ｃｅｌｌ)により不揮発性メモリの蓄積情報を検出する回路及びその操作方法に関する。
半導体不揮発性メモリ（ＮＶＭ）及び特にＥＥＰＲＯＭ(Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ-Ｏｎｌｙ Ｍｅｍｏｒy)は、コンピュータ、電子通信ハードウェアから消費家電製品まで広範囲にわたって電子装置分野に応用されている。ＥＥＰＲＯＭセルのデータ蓄積方式は、電荷担体（ｃｈａｒｇｅ ｃａｒｒｉｅｒ）をＭＯＳＦＥＴ （Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ)のチャネル領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）上方の電荷蓄積層(ｃｈａｒｇｅ-ｓｔｏｒａｇｅ ｌａｙｅｒ)に注入してＭＯＳＦＥＴのしきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）（素子のON/OFF電圧）を調整する。例えば、トランジスタのチャネル領域上方のフローティングゲート、又は電荷トラップ誘導体層（ｃｈａｒｇｅ-ｔｒａｐ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）、又はナノ結晶（ｎａｎｏ-ｃｒｙａｔａｌｓ）に電子が堆積した場合、ＭＯＳＦＥＴは比較的高いしきい電圧を有することになる。蓄積する電荷の増減により、メモリセルの独特のしきい電圧を調整することで前記メモリセルの情報状態を代表することができる。半導体メモリセルの電源がＯＦＦの時、前記これらの蓄積された電荷は前記半導体メモリセル中に依然存在し続ける。よって、電源がＯＦＦであっても、前記メモリセル中で、しきい電圧に相対する前記蓄積された情報は「不揮発性（ｎｏｎ-ｖｏｌａｔｉｌｅ）」である。ＥＥＰＲＯＭの一種であるフラッシュＥＥＰＲＯＭは、複数のＥＥＰＲＯＭセルをメモリセル配列（ｃｅｌｌ ａｒｒａｙ）に特別に配置した後、セクター消去又は全体消去のみ行える。従来のＥＥＰＲＯＭと比較して、フラッシュＥＥＰＲＯＭは高い集積度及び高速での書き込み/消去に優れており、故にフラッシュＥＥＰＲＯＭ配列は電子装置のプログラムコード及びデジタルデータの大量蓄積に幅広く応用されている。
図１は、参照ＮＶＭセルによるＥＥＰＲＯＭセルを読み取る従来の電流検出の構造チャート図である。図１を参考にすると、複数のバイアスがそれぞれ読取ＥＥＰＲＯＭセルMCの制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）とソース電極（ｓｏｕｒｃｅ ｅｌｅｃｔｒｏｄｅ）及びプルアップ素子（ｐｕｌｌ-ｕｐ ｅｌｅｍｅｎｔ）１３０の一端に印加され、前記プルアップ素子１３０の別の一端は前記読取ＥＥＰＲＯＭセルMCのドレイン(ｄｒａｉｎ)電極に接続されている。前記読取ＥＥＰＲＯＭセルMCのドレイン電極の電流が流れると、電流は電流増幅器（ｃｕｒｒｅｎｔ ａｍｐｌｉｆｉｅｒ)１２０により増幅される。もう一方、前記参照ＮＶＭセルMrfを接続する右側回路は、左側回路（前記読取ＥＥＰＲＯＭセルMCを接続）と同一の回路形態を有する。前記読取ＮＶＭセルMC及び前記参照ＮＶＭセルMrfを接続する上記の対称回路は、二つの出力電圧(ViL及びViR)を生成して、差動電圧検出増幅器（differential voltage sensing amplifier）１１０にフィードされ、二つの増幅されたドレイン電流の大きさを比較する。その後、差動電圧検出増幅器１１０は、比較結果をデータラッチバッファ（ｄａｔａ ｌａｔｃｈ ｂｕｆｆｅｒ）（図示せず）に更に送信する。前記データラッチバッファの出力は、バイアスを印加された読取ＮＶＭセルMCが生成した電流が前記参照ＮＶＭセルMrfが生成した参照電流より大きいか否かを表す。特別な例では、前記参照ＮＶＭセルMrf及び読取ＮＶＭセルMCに同じバイアスを印加したとき、前記データラッチバッファの出力は、ドレイン電流が少ない読取ＮＶＭセルMCのしきい電圧が参照ＮＶＭセルMrfのしきい電圧より大きい、又は、ドレイン電流が少ない参照ＮＶＭセルMrfのしきい電圧が読取ＮＶＭセルMCのしきい電圧より大きいことを表す。よって、同じバイアスを同じ参照ＮＶＭセルMrf及び読取ＮＶＭセルMCに印加したとき、従来の電流検出方法では、基本的に、参照ＮＶＭセルMrf及び読取ＮＶＭセルMC両者のしきい電圧を比較する。しかし、対称回路とメモリセル間は、製造工程の不均等性のために一致しないので、メモリセルのしきい電圧が不明確になる。上記のしきい電圧が不明確であるという課題を解決するために、実際に応用する場合、メモリセルしきい電圧保護帯域(cell threshold voltage guard band)を考慮しなければならない。メモリセルのマルチビット／セル記憶(ｍｕｌｔｉ-ｂｉｔ ｐｅｒ ｃｅｌｌ ｓｔｏｒａｇｅ)の応用において、複数のメモリ状態（ｍｅｍｏｒｙ ｓｔａｔｅ）ＮＶＭセルによりＮＶＭセルのしきい電圧の異なる電位を代表し、上記のメモリセルしきい電圧保護帯域は前記メモリ状態の数を制限する。
従来の電流検出の構造には以下のような欠点がある。二つの電流が二つのメモリセルMrf及びMCを通過しなければならず、且つ、二つの電流増幅器１２０により二つの電流を増幅し、差動電圧検出増幅器１１０の二つの入力端において電圧状態を安定に維持しなければならない。よって、プルアップ素子１３０からＮＶＭセルが生成した直流電流ルート且つ大部分が増幅されたカレントミラー（ｍｉｒｒｏｒｅｄ ｃｕｒｒｅｎｔ)が生成した直流電流ルートであるので、従来の電流検出の構造は、高い電力消費という欠点を有している。実際の応用において、大量のＮＶＭセルを並列読み出しするとき、従来の電流検出回路の高電力消費の欠点は、半導体ＮＶＭ回路設計に対して重大な制限をもたらしている。
従来技術における直流電流バイアスによる電流の大幅消耗を減少させ、又メモリセルのしきい電圧を迅速に且つ高解析度で検出する目的を達成する。
上述した問題点を解決するため、本発明は、参照メモリセルを利用したＮＶＭ読取構造を提供して、適切な検出速度及び良好な正確度により参照メモリセルMrf及び読取ＮＶＭセルMCの両者間のしきい電圧差を識別する。特に、本発明の回路構造により、検出期間の電流切り替えによる少量の電流が消費される読取動作のほかに、回路に如何なる直流電流ルートも生成しない。
図２は、本発明のデータ読取装置の回路構造図である。図２を参考にすると、読取ＮＶＭセルMCのソース電極及びドレイン電極はそれぞれ接地及び負荷コンデンサCCの一端に接続され、且つ前記負荷コンデンサCCの別の一端は接地される。前記負荷コンデンサCCの総容量値は、第一調整コンデンサ(ａｄｊｕｓｔｍｅｎｔ ｃａｐａｃｉｔｏｒ)(図示せず)の容量値と、ビット線(ｂｉｔ ｌｉｎｅ)容量値と、その他余剰の寄生容量値(ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ)を含む。対称的に、参照ＮＶＭセルMrfのソース電極及びドレイン電極はそれぞれ接地及び負荷コンデンサCrfの一端に接続され、且つ前記負荷コンデンサCrfの別の一端は接地される。前記負荷コンデンサCrfの総容量値は、第二調整コンデンサ(図示せず)の容量値と、ビット線の容量値と、その他余剰の寄生容量値を含む。それぞれ読取線(read line)に位置する第一調整コンデンサの容量値及び参照線(referencing line)に位置する第二調整コンデンサの容量値を調整して、負荷コンデンサCrf及び負荷コンデンサCCの容量値を相互に一致させる。つまり、負荷コンデンサCrf及び負荷コンデンサCCの容量値は、いずれも、受け入れられる許容誤差範囲に近い容量値CLであるか、又は前記容量値CLに実質的に等しい。読取ＮＶＭセルMCと負荷コンデンサCCとの間のノードＸ及び参照ＮＶＭセルMrfと負荷コンデンサCrfとの間のノードYは、それぞれ二つのスイッチＱ1及びＱ2に接続される。二つのスイッチＱ1及びＱ2を介して、負荷コンデンサCC及びCrfをそれぞれ所定電圧値VRまで充電する。同時に図３に示すように、ノードＸとYはそれぞれ差動電圧検出増幅器２１０の二つの入力端に接続される。読取ＮＶＭセルMC及び参照ＮＶＭセルMrfは同一タイプのＮＶＭセルであることに注意されたい。
図３は、本発明の差動電圧検出増幅器の回路構造図である。図３を参考にすると、本発明の差動電圧検出増幅器２１０は、４つのＰ型ＭＯＳＦＥＴ及び7つのＮ型ＭＯＳＦＥＴからなり、そのうちトランジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２及びＭＮ３は、トランジスタＭＰ３、ＭＰ４、ＭＮ４、ＭＮ５、ＭＮ６に対して鏡面対称（ｍｉｒｒｏｒｅｄ ｓｙｍｍｅｔｒｙ）をなしている。差動電圧検出増幅器２１０の二つの入力端(ViL及びViR)はトランジスタＭＮ2及びＭＮ5のゲート極である。出力ノードＯＵＴ及び出力リバース(reverse)ノードＯＵＴＢが対称差動回路の二つの端点であり、それぞれ、トランジスタＭＰ１、ＭＰ２及びＭＮ１のドレイン電極上とトランジスタＭＰ４、ＭＰ３及びＭＮ４のドレイン電極上に位置する。トランジスタＭＰ１、ＭＰ３及びＭＮ７のゲート極はイネーブル信号ＳＡＥｎｂを受信する。イネーブル信号ＳＡＥｎｂが「低電圧レベル」状態である場合、差動電圧検出増幅器２１０は無効（Disable）にされ、トランジスタＭＰ７は閉じられて電流の流れのルートを切断される。同時に、トランジスタＭＰ１及びＭＰ３は通電され、電圧VDDにより輸出ノードＯＵＴ及びＯＵＴＢを充電し、出力ノードＯＵＴ及びＯＵＴＢは「高電圧レベル」状態を維持する。前記イネーブル信号ＳＡＥｎｂが「高電圧レベル」状態に変化した場合、トランジスタＭＰ１及びＭＰ３が閉じられ、トランジスタＭＰ７が通電され、出力ノードＯＵＴ及びＯＵＴＢが対地放電を開始する。差動電圧検出増幅器２１０の左右側の回路はできるだけ対称になるような構造であるので、故に、トランジスタＭＮ2及びＭＮ5の二つのゲート極の間では、わずかな電圧差であっても左右対称の電流ルートの均衡が崩れる。トランジスタＭＰ2/ＭＮ1/ＭＮ3及びＭＰ４／ＭＮ４／ＭＮ６からなるラッチ(ｌａｔｃｈ)回路が形成する正のフィードバック（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）を介して、非対称電流がさらに増幅される。その後、出力ノードＯＵＴ及びＯＵＴＢはそれぞれ「高電圧レベル」状態及び「低電圧レベル」状態にラッチされる。この逆もまた同様である。
図４は、本発明の操作順序を示すものである。図４の最上部の図形はViL及びViR(即ち図2中のノードＸ及びYの電圧)の電圧シーケンス図である。先ず、前記読取ＮＶＭセルMC及び前記参照ＮＶＭセルMrfが起動していない(deactivated)場合、充電期間TC内において、二つのスイッチＱ1及びＱ2を介して(制御信号ＣＳによりスイッチＱ1及びＱ2を通電して)、増幅器２１０の二つの入力端(ノードＸ及びY)をそれぞれ所定の電圧値VRまで予備充電(ｐｒｅ−ｃｈａｒｇｉｎｇ)する。予備充電の後、ゲート極バイアスVgsを読取ＮＶＭセルMCのゲート極及び参照ＮＶＭセルMrfのゲート極に印加し、読取ＮＶＭセルMC及び参照ＮＶＭセルMrfを起動(ａｃｔｉｖａｔｅ)する。経過(elapsing)期間Teにおいて、二つのコンデンサCC及びCrfは、読取ＮＶＭセルMC及び参照ＮＶＭセルMrfを介して放電を開始する。前記ゲート極バイアスVgsがしきい電圧Vthに相対する大きさの関係により、二つの入力電圧ViL及びViRがその放電速度に基づき下降する。図4の最上方の図形中の点線(i)は、ゲート極バイアスがしきい電圧より小さい（即ちVgs<Vth)の状況の下、入力電圧ViL及びViRと時間軸の関係を表し、点線(ii)は、ゲート極バイアスがしきい電圧に等しい(即ちVgs=Vth)状況の下、入力電圧ViL及びViRと時間軸の関係を表し、実線(iii)は、ゲート極バイアスがしきい電圧より大きい(即ちVgs>Vth)状況の下、入力電圧ViL及びViRと時間軸の関係を表す。前記経過期間Teの後、差動電圧検出増幅器２１０を有効にさせて(前記イネーブル信号ＳＡＥｎｂが「高電圧レベル」状態に変更され)、二つの入力端(ViL及びViR)の電圧差を検出し、更に、出力ノードＯＵＴ及びＯＵＴＢを「高電圧レベル/低電圧レベル」状態又は「低電圧レベル/高電圧レベル」状態にラッチする。ゲート極バイアスVgsの大きさがしきい電圧Vthの大きさに相対して大きいほど、その放電速度も速くなり且つ二つの入力端の電圧(ViL及びViR)の低下も更に速くなる。よって、同一のゲート極バイアスVgsを読取ＮＶＭセルMC及び参照ＮＶＭセルMrfに印加する場合、読取ＮＶＭセルMCのしきい電圧が参照ＮＶＭセルMrfのしきい電圧より大きい場合、差動電圧検出増幅器２１０は前記出力ノードＯＵＴを「低電圧レベル」状態にラッチする。この逆もまた同様である。
図４の実施例において、ゲート極バイアスVgsと参照ＮＶＭセルMrfのしきい電圧Vthrfとの間の関係は、Vgs=Vthrfに設定される。ここで注意しなければならないことは、本明細書及び全ての図面において、Vthc及びVthrfは、それぞれ読取ＮＶＭセルMC及び参照ＮＶＭセルMrfのしきい電圧を表す。よって、図４の最下方図形に示すように、検出期間Tsにおいて、Vgs<Vthc (点線)及びVgs>Vthc (実線)の状況下で、出力ノードＯＵＴはそれぞれ「低電圧レベル」状態及び「高電圧レベル」状態にラッチされる。検出期間Tsの終了後、差動電圧検出増幅器210は無効にされ、二つの出力ノードＯＵＴ及びＯＵＴＢはいずれも「高電圧レベル」状態まで充電され、次の検出を待つ（スタンバイモード）。
図１は参照ＮＶＭセルによりＥＥＰＲＯＭセルを読取る従来の電流検出構造図である。 図２は本発明のデータ読取装置の回路構造図である。 図３は本発明の差動電圧検出増幅器の回路構造図である。 図４は本発明の（１）充電（２）経過（３）検出の三段階の工程により操作を完成することを表示し、又、（ａ）読取ＮＶＭセルのしきい電圧がゲート極バイアスに等しい場合(点線(ii))、(ｂ)読取ＮＶＭセルのしきい電圧がゲート極バイアスより大きい場合(点線(i))、(c)読取ＮＶＭセルのしきい電圧がゲート極バイアスより小さい場合(実線(iii))、の三つの状況の下で、図３の差動電圧検出増幅器の二つの入力端の電圧変化を表示する。 図５は図６の実施例に基づき、回路シュミレーションの結果の検出シーケンス図を表示する。（１）異なる(Vgs - Vth)差異量の下、差動電圧検出増幅器の二つの入力端の電圧変化、（２）(Vgs - Vthrf =0)である時、差動電圧検出増幅器の出力端ＯＵＴの対応電圧変化を表示する。 図６は本発明の実施例のＮＯＲフラッシュＥＥＰＲＯＭ配列の回路構造図である。 図７は本発明の別の実施例のＮＡＮＤフラッシュＥＥＰＲＯＭ配列の回路構造図である。
以下の説明は本発明のいくつかのより好ましい実施例を示すものである。当業者であれば、本発明は各種可能な方法により実施できることが理解でき、また、以下の実施例又は実施例中の特徴に制限されるものではない。
＜実施例＞
図６は、本発明の実施例のＮＯＲフラッシュＥＥＰＲＯＭ配列の回路構造図である。図６を参考にすると、本発明のＮＯＲフラッシュメモリ配列(即ち、図中の読取メモリ配列)は、一列(row)に計M個の読取ＮＶＭセルMCのゲート極が接続してワード線(word line)を相互に形成し、水平配列の読取ＮＶＭセルMCのソース電極が共通接地(common ground)に接続され、そして、一行(Column)に計N個の読取ＮＶＭセルMCのドレイン極が接続してビット線(bit line)を相互に形成するように構成される。pＸ1マルチプレックススイッチ(Multiplex switch)６２を介して、各ビット線はそれぞれ、各前記K個の差動電圧検出増幅器ＳＡ1〜ＳＡkの入力端に接続され、同時に、各前記K個の差動電圧検出増幅器ＳＡ1〜ＳＡkの二つの入力端に接続された二つの負荷コンデンサCC及びCrfの総容量値は、それぞれ調整コンデンサの容量値、ビット線の容量値及び寄生容量値を含む。二つの独立した調整コンデンサ（図示せず）を読取メモリセル回路ルート及び参照メモリセル回路ルートにそれぞれ加入することにより、二つのコンデンサCC及びCrfの総容量値を相互にマッチさせる（即ち両者の総容量値が実質的に容量値CLに等しくなる）。本実施例において、128百万ビット(mega-bit)フラッシュメモリ配列中、二つの負荷コンデンサCC及びCrfの総容量値は、約300fF(300Ｘ10-15ファラッド)である。
制御回路が、「読取」命令及びメモリ配列の読取アドレスを下達する場合、前記読取アドレスに対応する選択された読取ビット線及び参照ビット線を読取電圧VR=1.2Vで約10ns(十億分の一秒、nano-second)、予備充電する(制御信号ＣｈＥｎｂが各スイッチに通電することにより、負荷コンデンサCC及びCrfを充電する)。次に、ゲート極電圧Vgsを対応する前記読取アドレスの選択されたビット線及び参照ＮＶＭセルMrfのゲート極に印加した後、各選択されたビット線、参照ビット線及びその接続ノードは、それぞれ選択された読取ＮＶＭセルMC及び参照ＮＶＭセルMrfを介して放電を開始する。経過期間Te10nsの経過後、差動電圧検出増幅器ＳＡ1〜ＳＡkは有効にされる(前記イネーブル信号ＳＡＥｎｂが「高電圧レベル」状態に変更される)。検出期間Ts20ns内で、各差動電圧検出増幅器ＳＡ1〜ＳＡkは、自身の二つの入力端の電圧差を検出し、それに基づき出力ノードを「低電圧レベル」状態又は「高電圧レベル」状態にラッチする。よって、本発明は、K個の読取ＮＶＭセルの平行検出が達成できる。検出期間Tsの終了後、全ての差動電圧検出増幅器ＳＡ1〜ＳＡkはいずれも無効にされ、同時に全ての差動電圧検出増幅器ＳＡ1〜ＳＡkの二つの出力ノードＯＵＴ及びＯＵＴＢはいずれも「高電圧レベル」状態に充電され（即ちスタンバイモード）、次の検出を待つ。ここで注意しなければならないことは、図６及び図７中の各差動電圧検出増幅器はいずれも図３の回路形態を有するとともに、各読取ＮＶＭセルMC及び参照ＮＶＭセルMrfは同一タイプのＮＶＭセルである。
図５は、図６の実施例に基づいて、回路シュミレーション結果を示した検出シーケンス図である。回路シュミレーションを行う前に、参照ＮＶＭセルMrfのしきい電圧Vthrfは予めプログラム化され、印加するゲート極バイアスVgsに等しくする。即ちVgs=Vthrfにする。図５の中間のシーケンス図からわかるように、読取ＮＶＭセルのしきい電圧が参照ＮＶＭセルより大きい(即ちVthc>Vthrf)場合、出力ノードＯＵＴは「低電圧レベル」状態にラッチされる。読取ＮＶＭセルのしきい電圧が参照メモリセルより小さい(即ちVthc<Vthrf)場合、検出期間Ts内において、出力ノードＯＵＴが「高電圧レベル」状態にラッチされる。図５に示すように、スタンバイモード下では、各差動電圧検出増幅器ＳＡ1〜ＳＡkの二つの出力端は、いずれも「高電圧レベル」状態に戻る。
図７は、本発明の別の実施例のＮＡＮＤフラッシュＥＥＰＲＯＭ配列の回路構造図である。図７を参考にすると、本発明のＮＡＮＤフラッシュメモリ配列（即ち、図における読取メモリ配列）は、複数の読取ＮＡＮＤストリング（String）を含み、その内、各読取ＮＡＮＤストリングはN個の直列接続の読取ＮＶＭセルMCを有する。各読取ＮＡＮＤストリングは、ストリング選択線(String Selected Line、ＳＳＬ)上のトランジスタを介して、個別に対応する読取ビット線に接続され、前記個別に対応する読取ビット線は、更に差動電圧検出増幅器ＳＡ1〜ＳＡMの一つに接続される。各読取ＮＡＮＤストリングにおいて、ＳＳＬ及び接地選択線(Ground Selected Line、ＧＳＬ)にそれぞれ接続される二つのＭＯＳＦＥＴは、二つのスイッチとして、共有の読取ビット線及び接地線にそれぞれアクセスする。典型的なＮＡＮＤメモリ配列中には、M個の差動電圧検出増幅器(ＳＡ1〜ＳＡM)を含む。図７に示すように、M個の差動電圧検出増幅器(ＳＡ1〜ＳＡM)のうちの半分は回路の上方に配置され、奇数の読取ビット線(ｏｄｄ ｂｉｔ ｌｉｎｅｓ)に接続され、別の半分は回路の下方に配置され、偶数の読取ビット線(ｅｖｅｎ ｂｉｔ ｌｉｎｅｓ)に接続される。N個の直列接続の参照ＮＶＭセルMrfを有する參考ＮＡＮＤストリング（即ち図7中の参照メモリセル配列）に関しても、各読取ＮＡＮＤストリングと同一の回路形態を有する。ここで注意しなければならないことは、長さの制限のために、図7中ではいくつかの読取ＮＶＭセルMC及び参照ＮＶＭセルMrfしか表示されていない。二つの独立した調整コンデンサ（図示しない）を読取ビット線及び参照ビット線にそれぞれ加入することにより、各前記読取ＮＡＮＤストリング及び前記参照ＮＡＮＤストリングの負荷コンデンサCC及びCrfの総容量値を相互に一致させる。つまり、各前記読取ＮＡＮＤストリング及び前記参照ＮＡＮＤストリングの負荷コンデンサCC及びCrfの総容量値を、所定容量値CLに近い受け入れられる許容誤差範囲内又は実質上前記所定容量値CLに等しくする。
制御回路が、「読取」命令及びメモリ配列の読取アドレスを下達する場合、ＳＳＬ及びＧＳＬを起動することにより、選択されたＮＡＮＤストリングを選択された読取ビット線及び接地線にそれぞれ接続する。一方、各選択された読取ＮＡＮＤストリング中にバイアスVpassを全ての選択されていないワード線に印加して、前記バイアスVpassを選択された読取ＮＶＭセルMCのソース電極及びドレイン電極に送る。同様に、参照ＮＡＮＤストリングにバイアス(Vpass)を印加する方式もまた選択された読取ＮＡＮＤストリングにバイアス(Vpass)を印加する方式と同一である。この後、低電圧レベル（前記低電圧レベルは、前記これらの選択された読取ＮＶＭセルMC及び前記選択された参照ＮＶＭセルMrfを閉じる(turn off)ことができるだけ低くする必要がある）を選択された読取ワード線及び参照ワード線に印加し、選択された読取ワード線及び参照ワード線を起動できなくさせる(deactivated)。次に、前記これらの選択された読取ビット線及び参照ビット線は、読取電圧VRまで予備充電される(制御信号ＣｈＥｎｂが各スイッチに通電することにより、負荷コンデンサCC及びCrfを充電する)。ビット線が予備充電の終了後、選択された読取ワード線及び参照ワード線は、ゲート極電圧Vgsを印加されて、前記これらの選択された読取ＮＶＭセルMC及び前記選択された参照ＮＶＭセルMrfを介して、前記これらの選択された読取ビット線及び参照ビット線が放電を開始する。経過期間Teを経て、差動電圧検出増幅器(ＳＡ1〜ＳＡM)は、有効にさせられる(前記イネーブル信号ＳＡＥｎｂが「高電圧レベル」状態に変化させられる)。読取ＮＶＭセルMCのしきい電圧が参照ＮＶＭセルMrfのしきい電圧より大きい(即ちVthc>Vthrf)場合、出力ノードＯＵＴは「低電圧レベル」状態にラッチされる。読取ＮＶＭセルMCのしきい電圧が参照メモリセルMrf より小さい（即ちVthc<Vthrf)場合、出力ノードＯＵＴは「高電圧レベル」状態にラッチされる。検出期間Ts内において、各差動電圧検出増幅器ＳＡ1〜ＳＡMは自身の二つの入力端の電圧差を検出し、又それに基づき出力ノードを「低電圧レベル」状態又は「高電圧レベル」状態にラッチする。よって、複数の読取ＮＶＭセルの平行検出が達成される。検出期間Tsの終了後、全ての差動電圧検出増幅器ＳＡ1〜ＳＡMはいずれも無効にされ且つスタンバイモード状態（即ち、「高電圧レベル」状態）まで充電され、次の検出を待つ。
ここで注意しなければならないことは、上述の読取回路及び検出方法は如何なるタイプの半導体ＮＶＭセルに適応できる。形態、操作波形又は異なるタイプの半導体ＮＶＭセルに基づき、異なる回路を使用することは、当業者が理解できることである。以上の実施例はここで単に例示するだけであり、本発明の範囲を限定するものではなく、本発明の本質から外れなければ、当業者は各種変形又は変更を行うことができる。
１２０ 電流増幅器
１３０ プルアップ素子
１１０、２１０ 差動電圧検出増幅器
６２ ｐｘ１マルチプレックススイッチ
MC 読取ＮＶＭセル
Mrf 参照ＮＶＭセル
CC、Crf 負荷コンデンサ
Ｑ1、Ｑ2 スイッチ
ＭＰ１〜ＭＰ４、ＭＮ１〜ＭＮ７ ＭＯＳＦＥＴ

Claims (37)

  1. 自身の第一入力端と第二入力端との間の電圧差を検出する検出増幅器と
    前記第一入力端及び前記第二入力端にそれぞれ接続され、前記第一入力端及び前記第二入力端を所定電圧までそれぞれ充電する第一コンデンサ及び第二コンデンサと、
    前記第一入力端及び前記第二入力端にそれぞれ接続される読取不揮発性メモリ(ＮＶＭ)セル及び参照ＮＶＭセルと、
    を含み、
    そのうち、前記読取ＮＶＭセルの制御ゲート極及び前記参照ＮＶＭセルの制御ゲート極にゲート極バイアスを同時に印加する場合、前記第一コンデンサ及び前記第二コンデンサが前記読取ＮＶＭセル及び前記参照ＮＶＭセルを介して放電を行い、
    前記第一コンデンサ及び前記第二コンデンサの容量値が実質的に同一であることを特徴とするデータ読取装置。
  2. 前記読取ＮＶＭセル及び前記参照ＮＶＭセルが同一タイプのＮＶＭセルであることを特徴とする請求項１記載のデータ読取装置。
  3. 前記第一コンデンサ及び前記第二コンデンサはいずれも第一端及び第二端を有し、前記第一コンデンサの第二端及び前記第二コンデンサの第二端はいずれも接地され、
    前記第一コンデンサの第一端が前記読取ＮＶＭセルのドレイン極と前記第一入力端に接続され、前記第二コンデンサの第一端は前記参照ＮＶＭセルのドレイン極と前記第二入力端に接続されることを特徴とする請求項１記載のデータ読取装置。
  4. 前記第一コンデンサ及び前記第二コンデンサの各容量値は、いずれも調整コンデンサの容量値とビット線容量値と寄生容量値の少なくとも一を含むことを特徴とする請求項１記載のデータ読取装置。
  5. 制御信号に基づき、前記第一コンデンサを前記所定電圧に接続する第一スイッチと、
    前記制御信号に基づき、前記第二コンデンサを前記所定電圧に接続する第二スイッチと、
    を更に含むことを特徴とする請求項１記載のデータ読取装置。
  6. 前記検出増幅器は、
    操作電圧に接続される第一ソース極、イネーブル信号を受信する第一ゲート極、及び第一出力電圧を生成する第一ドレイン極を備える第一Ｐチャネルトランジスタと、
    前記操作電圧に接続される第二ソース極、第二出力電圧を生成する第二ゲート極、及び前記第一ドレイン極に接続される第二ドレイン極を備える第二Ｐチャネルトランジスタと、
    前記第二ドレイン極に接続される第三ドレイン極、及び前記第二ゲート極に接続される第三ゲート極を備える第一Ｎチャネルトランジスタと、
    前記第一Ｎチャネルトランジスタの第三ソース極に接続される第四ドレイン極、及び前記第一入力端として定義される第四ゲート極を備える第二Ｎチャネルトランジスタと、
    前記第三ソース極に接続される第五ドレイン極、前記第三ゲート極に接続される第五ゲート極、及び前記第二Ｎチャネルトランジスタの第四ソース極に接続される第五ソース極を備える第三Ｎチャネルトランジスタと、
    前記操作電圧に接続される第六ソース極と、前記イネーブル信号を受信する第六ゲート極と、前記第二ゲート極に接続される第六ドレイン極とを備える第三Ｐチャネルトランジスタと、
    前記操作電圧に接続される第七ソース極と、前記第二ドレイン極に接続される第七ゲート極と、前記第六ドレイン極及び前記第二ゲート極に接続される第七ドレイン極と、を備える第四Ｐチャネルトランジスタと、
    前記第七ドレイン極に接続される第八ドレイン極と、前記第七ゲート極に接続される第八ゲート極とを備える第四Ｎチャネルトランジスタと、
    前記第四Ｎチャネルトランジスタの第八ソース極に接続される第九ドレイン極と前記第二入力端として定義される第九ゲート極とを備える第五Ｎチャネルトランジスタと、
    前記第九ドレイン極に接続される第十ドレイン極と、前記第八ゲート極に接続される第十ゲート極と、前記第五Ｎチャネルトランジスタの第九ドレイン極及び前記第五ソース極に接続される第十ソース極と、を備える第六Ｎチャネルトランジスタと、
    前記第十ソース極に接続される第十一ドレイン極と、前記イネーブル信号を受信する第十一ゲート極と、接地される第十一ソース極と、を備える第七Ｎチャネルトランジスタと、
    を含むことを特徴とする請求項１記載のデータ読取装置。
  7. 前記イネーブル信号がロジック１(logic 1)である場合、前記第一出力電圧及び前記第二出力電圧が相補であることを特徴とする請求項６記載のデータ読取装置。
  8. 前記イネーブル信号がロジック１であり、且つ前記第一入力端の電圧が前記第二入力端の電圧より大きい場合、前記第一出力電圧がロジック０であり、且つ前記第二出力電圧がロジック１であり、
    又、前記イネーブル信号がロジック１であり、且つ前記第一入力端の電圧が前記第二入力端の電圧より小さい場合、前記第一出力電圧がロジック１であり、前記第二出力電圧がロジック０であることを特徴とする請求項７記載のデータ読取装置。
  9. 前記イネーブル信号がロジック０の場合、前記第一出力電圧と前記第二出力電圧がロジック１であることを特徴とする請求項６記載のデータ読取装置。
  10. 充電期間内において、第一コンデンサ及び第二コンデンサに予備充電電圧を印加し、前記ＮＶＭセルが前記第一コンデンサに並列接続であり、参照メモリセルが前記第二コンデンサに並列接続であるステップと、
    経過期間及び検出期間内において、前記ＮＶＭセルの制御ゲートと前記参照メモリセルの制御ゲートにゲート極電圧を印加することにより、前記ＮＶＭセル及び前記参照メモリセルを介して前記第一コンデンサ及び前記第二コンデンサを放電するステップと、
    前記検出期間内において、前記第一コンデンサを跨ぐ第一電圧レベルと前記第二コンデンサを跨ぐ第二電圧レベルとの間の電圧差を検出するステップと、
    を含み、
    そのうち、前記第一コンデンサ及び前記第二コンデンサの容量値が実質的に同一であることを特徴とする不揮発性メモリ（ＮＶＭ）セルを読取る方法。
  11. 前記ＮＶＭセル及び前記参照メモリセルが同一タイプのＮＶＭセルであることを特徴とする請求項１０記載の方法。
  12. 前記第一コンデンサ及び前記第二コンデンサの各容量値がいずれも調整コンデンサの容量値、ビット線容量値及び寄生容量値のうちの少なくとも一つを含むことを特徴とする請求項１０記載の方法。
  13. 前記検出ステップの結果は、前記ＮＶＭセルのしきい電圧が前記参照メモリセルのしきい電圧より大きいか否かを表示することを特徴とする請求項１０記載の方法。
  14. 前記ＮＶＭセルのしきい電圧が前記参照メモリセルのしきい電圧より大きい場合、前記経過期間及び前記検出期間内において、前記第二コンデンサの放電速度が前記第一コンデンサより速いことを特徴とする請求項１３記載の方法。
  15. 前記第一電圧レベルの高さが前記ゲート極電圧と前記ＮＶＭセルのしきい電圧との間の電圧差に関係し、又、前記第二電圧レベルの高さが前記ゲート極電圧と前記参照メモリセルのしきい電圧との間の電圧差に関係することを特徴とする請求項１０記載の方法。
  16. 前記第一コンデンサ及び前記第二コンデンサはいずれも第一端と第二端を有し、又、前記第一コンデンサの第二端及び前記第二コンデンサの第二端はいずれも接地され、
    前記第一コンデンサの第一端が前記ＮＶＭセルのドレイン極と前記第一入力端に接続され、又、前記第二コンデンサの第一端が前記参照メモリセルのドレイン極と前記第二入力端に接続されることを特徴とする請求項１０記載の方法。
  17. 行（Column)と列(row)を有するＮＯＲ型回路形態に配置される複数のＮＶＭセルと、
    参照ビット線に接続される参照メモリセルと、
    複数の第一コンデンサと、
    第二コンデンサと、
    所定数のＮＶＭセルにそれぞれ接続される複数の読取ビット線と、
    前記第一コンデンサのうちの一つ及び対応する選択された読取ビット線に接続される第一入力端と、前記第二コンデンサ及び前記参照ビット線に接続される第二入力端をそれぞれ有する複数の検出増幅器と、
    を含み、
    そのうち、各前記第一コンデンサは、対応する選択される読取ビット線を読取電圧まで充電し、前記第二コンデンサは、前記参照ビット線を前記読取電圧まで充電し、
    前記参照メモリセルの制御ゲート及び選択されたワード線にゲート極電圧を印加する場合、前記参照ビット線と各前記選択された読取ビットがそれぞれ前記参照メモリセルと各対応する選択されたＮＶＭセルを介して放電し、
    各前記第一コンデンサと前記第二コンデンサの容量値が実質的に同一であること
    を特徴とするＮＯＲ型不揮発性メモリ(ＮＶＭ)裝置。
  18. 各前記第一コンデンサと前記第二コンデンサの各容量値はいずれも、調整コンデンサの容量値とビット線容量値と寄生容量値のうちの少なくとも一を含むことを特徴とする請求項１７記載の装置。
  19. 各前記ＮＶＭセルと前記参照メモリセルが同一タイプのＮＶＭセルであることを特徴とする請求項１７記載の装置。
  20. 各前記選択された読取ビット線にとって、前記対応する選択されたＮＶＭセルは前記第一コンデンサと並列接続であり、又前記参照メモリセルは前記第二コンデンサと並列接続であることを特徴とする請求項１７記載の装置。
  21. 各前記第一コンデンサと前記第二コンデンサはいずれも第一端と第二端を有し、又、各前記第一コンデンサの第二端と前記第二コンデンサの第二端はいずれも接地され、
    各前記選択された読取ビット線にとって、前記第一コンデンサの第一端が前記対応する選択されたＮＶＭセルのドレインと前記第一入力端に接続され、又、前記第二コンデンサの第一端が前記参照メモリセルのドレイン極と前記第二入力端に接続されることを特徴とする請求項２０記載の装置。
  22. 各前記検出増幅器は、
    操作電圧に接続される第一ソース極と、イネーブル信号を受信する第一ゲート極と、第一出力電圧を生成する第一ドレイン極と、を備える第一Ｐチャネルトランジスタと、
    前記操作電圧に接続される第二ソース極と、第二出力電圧を生成する第二ゲート極と、前記第一ドレイン極に接続される第二ドレイン極と、を備える第二Ｐチャネルトランジスタと、
    前記第二ドレイン極に接続される第三ドレイン極と、前記第二ゲート極に接続される第三ゲート極と、を備える第一Ｎチャネルトランジスタと、
    前記第一Ｎチャネルトランジスタの第三ソース極に接続される第四ドレイン極と、前記第一入力端として定義される第四ゲート極と、を備える第二Ｎチャンネルトランジスタと、
    前記第三ソース極に接続される第五ドレイン極と、前記第三ゲート極に接続される第五ゲート極と、前記第二Ｎチャネルトランジスタの第四ソース極に接続される第五ソース極と、を備える第三Ｎチャネルトランジスタと、
    前記操作電圧に接続される第六ソース極と、前記イネーブル信号を受信する第六ゲート極と、前記第二ゲート極に接続される第六ドレイン極と、を備える第三Ｐチャネルトランジスタと、
    前記操作電圧に接続される第七ソース極と、前記第二ドレイン極に接続される第七ゲート極と、前記第六ドレイン極及び前記第二ゲート極に接続される第七ドレイン極と、を備える前記第四Ｐチャネルトランジスタと、
    前記第七ドレイン極に接続される第八ドレイン極と、前記第七ゲート極に接続される第八ゲート極と、を備える第四Ｎチャネルトランジスタと、
    前記第四Ｎチャネルトランジスタの第八ソース極に接続される第九ドレイン極と、前記第二入力端として定義される第九ゲート極と、を備える第五Ｎチャネルトランジスタと、
    前記第九ドレイン極に接続される第十ドレイン極と、前記第八ゲート極に接続される第十ゲート極と、前記第五Ｎチャネルトランジスタの第九ソース極と第五ソース極に接続される第十ソース極と、を備える第六Ｎチャネルトランジスタと、
    前記第十ソース極に接続される第十一ドレイン極と、前記イネーブル信号を受信する第十一ゲート極と、接地される第十一ソース極と、を備える第七Ｎチャネルトランジスタと、
    を含むことを特徴とする請求項１７記載の装置。
  23. ＮＯＲ型不揮発性メモリ（ＮＶＭ）装置を読取る方法であって、
    前記ＮＯＲ型ＮＶＭ装置は、
    複数のＮＶＭセルと、参照メモリセルと、複数の検出増幅器を含み、
    前記ＮＶＭセルは行(Column)と列(row)を有するＮＯＲ型回路形態に配置され、
    各前記検出増幅器はそれぞれ第一入力端と第二入力端を有し、前記第一入力端は複数の第一コンデンサのうちの一つ及び対応する選択された読取ビット線に接続され、前記第二入力端は第二コンデンサ及び参照ビット線に接続され、
    前記方法は、
    充電期間内において、各前記対応する選択された読取ビット線の第一コンデンサと第二コンデンサに読取電圧を印加して、各前記対応する選択された読取ビット線の第一コンデンサと前記第二コンデンサを所定電圧まで充電するステップと、
    経過期間及び検出期間内において、前記参照メモリセルの制御ゲートと選択されたワード線にゲート極電圧を印加して、前記参照メモリセルと各対応する選択されたＮＶＭセルを介して、前記参照ビット線と各前記対応する選択された読取ビット線を放電するステップと、
    前記検出期間内において、各前記検出増幅器により、前記参照ビット線と前記対応する選択された読取ビット線との間の電圧差を検出するステップと、
    を有し、
    各前記第一コンデンサと前記第二コンデンサの容量値は実質的に同一であることを特徴とするＮＯＲ型不揮発性メモリ（ＮＶＭ）装置を読取る方法。
  24. 前記ＮＶＭセルと前記参照メモリセルが同一タイプのＮＶＭセルであることを特徴とする請求項２３記載の方法。
  25. 前記検出ステップの結果は、前記対応する選択されたＮＶＭセルのしきい電圧が前記参照メモリセルのしきい電圧より大きいか否かを表示することを特徴とする請求項２３記載の方法。
  26. 前記対応する選択されたビット線の対応する選択されたＮＶＭセルのしきい電圧が前記参照メモリセルのしきい電圧より大きい場合、前記経過期間と前記検出期間内において、前記第二コンデンサの放電速度が前記対応する選択されたビット線の前記第一コンデンサより速いことを特徴とする請求項２５記載の方法。
  27. 各前記対応する選択されたビット線にとって、前記対応する選択されたＮＶＭセルは前記第一コンデンサと並列接続であり、前記参照メモリセルは前記第二コンデンサと並列接続であることを特徴とする請求項２３記載の方法。
  28. ＮＡＮＤ型不揮発性メモリ（ＮＶＭ）装置であって、
    複数の読取ＮＡＮＤストリングを含み、各読取ＮＡＮＤストリングが複数の直列接続のＮＶＭセルを含むＮＡＮＤ型メモリ配列と、
    参照ビット線に接続され、複数の直列接続の参照メモリセルを含む参照ＮＡＮＤストリングと、
    複数の第一コンデンサと、
    第二コンデンサと、
    前記読取ＮＡＮＤストリングのうちの一つにそれぞれ接続される複数の読取ビット線と、
    前記第一コンデンサのうちの一つ及び対応する読取ビット線に接続される第一入力端、前記第二コンデンサ及び前記参照ビット線に接続される第二入力端をそれぞれ有する複数の検出増幅器と、
    を含み、
    そのうち、各前記第一コンデンサは各対応する選択された読取ビット線を読取電圧まで充電し、前記第二コンデンサは前記参照ビット線を前記読取電圧まで充電し、
    選択されたワード線にゲート極電圧を印加する場合、前記参照ビット線と各前記選択された読取ビット線は、前記参照メモリセルと各対応する選択されたＮＶＭセルを介して放電し、
    各前記第一コンデンサと前記第二コンデンサの容量値は実質的に同一である
    ことを特徴とするＮＡＮＤ型不揮発性メモリ（ＮＶＭ）装置。
  29. 各前記第一コンデンサと前記第二コンデンサの各容量値は、いずれも調整コンデンサの容量値とビット線容量値と寄生容量値のうち少なくとも一つを含むことを特徴とする請求項２８記載の装置。
  30. 前記ＮＶＭセルと各前記参照メモリセルは同一タイプのＮＶＭセルであることを特徴とする請求項２８記載の装置。
  31. 各前記第一コンデンサと前記第二コンデンサはいずれも、第一端と第二端を有し、各前記第一コンデンサと前記第二コンデンサの第二端はいずれも接地され、
    前記各前記検出増幅器にとって、前記第一コンデンサの第一端は前記対応する読取ビット線に接続され、前記対応する読取ビット線は更に対応する選択された読取ＮＡＮＤストリングと前記第一入力端に接続され、
    前記第二コンデンサの第一端は前記参照ビット線に接続され、前記参照ビット線は更に前記参照ＮＡＮＤストリングと前記第二入力端に接続されることを特徴とする請求項２８記載の装置。
  32. 各前記検出増幅器は、
    操作電圧に接続される第一ソース極と、イネーブル信号を受信する第一ゲート極と、第一出力電圧を生成する第一ドレイン極と、を備える第一Ｐチャネルトランジスタと、
    前記操作電圧に接続される第二ソース極と、第二出力電圧を生成する第二ゲート極と、前記第一ドレイン極に接続される第二ドレイン極と、を備える第二Ｐチャネルトランジスタと、
    前記第二ドレイン極に接続される第三ドレイン極と、前記第二ゲート極に接続される第三ゲート極と、を備える第一Ｎチャネルトランジスタと、
    前記第一Ｎチャネルトランジスタの第三ソース極に接続される第四ドレイン極と、前記第一入力端として定義される第四ゲート極と、を備える第二Ｎチャネルトランジスタと、
    前記第三ソース極に接続される第五ドレイン極と、前記第三ゲート極に接続される第五ゲート極と、前記第二Ｎチャネルトランジスタの第四ソース極に接続される第五ソース極と、を備える第三Ｎチャネルトランジスタと、
    前記操作電圧に接続される第六ソース極と、前記イネーブル信号を受信する第六ゲート極と、前記第二ゲート極に接続される第六ドレイン極と、を備える第三Ｐチャネルトランジスタと、
    前記操作電圧に接続される第七ソース極と、前記第二ドレイン極に接続される第七ゲート極と、前記第六ドレイン極及び前記第二ゲート極に接続される第七ドレイン極と、を備える第四Ｐチャネルトランジスタと、
    前記第七ドレイン極に接続される第八ドレイン極と、前記第七ゲート極に接続される第八ゲート極と、を備える第四Ｎチャネルトランジスタと、
    前記第四Ｎチャネルトランジスタの第八ソース極に接続される第九ドレイン極と、前記第二入力端として定義される第九ゲート極と、を備える第五Ｎチャネルトランジスタと、
    前記第九ドレイン極に接続される第十ドレイン極と、前記第八ゲート極に接続される第十ゲート極と、前記第五Ｎチャネルトランジスタの第九ソース極と前記第五ソース極に接続される第十ソース極と、を備える第六Ｎチャネルトランジスタと、
    前記第十ソース極に接続される第十一ドレイン極と、前記イネーブル信号を受信する第十一ゲート極と、接地される第十一ソース極と、を備える第七Ｎチャネルトランジスタと、
    を含むことを特徴とする請求項２８記載の装置。
  33. ＮＡＮＤ型ＮＶＭ装置が、ＮＡＮＤ型メモリ配列と、参照ＮＡＮＤストリングと、複数の検出増幅器を含み、
    前記ＮＡＮＤ型メモリ配列は、複数の読取ＮＡＮＤストリングを含み、各読取ＮＡＮＤストリングは、複数の直列接続ＮＶＭセルを含み、前記参照ＮＡＮＤストリングは複数の直列接続参照メモリセルを含み、各前記検出増幅器は第一入力端と第二入力端をそれぞれ有し、前記第一入力端は複数の第一コンデンサのうちの一つ及び対応する読取ビット線に接続され、前記第二入力端は第二コンデンサ及び参照ビット線に接続されるＮＡＮＤ型不揮発性メモリ（ＮＶＭ）装置を読取る方法であって、
    前記方法は、
    少なくとも一つの選択された読取ＮＡＮＤストリング及び前記参照ＮＡＮＤストリングにおいて、複数の選択されていないワード線に読取伝送電圧(read pass voltage)を印加するステップと、
    充電期間内において、各選択された読取ビット線の第一コンデンサと前記第二コンデンサに読取電圧を印加することにより、各選択された読取ビット線と前記参照ビット線を所定電圧まで充電するステップと、
    経過期間及び検出期間内において、ゲート極電圧を選択されたワード線に印加して、選択された参照メモリセルと各対応する選択されたＮＶＭセルを介して、前記参照ビット線と各対応する選択された読取ビット線を放電するステップと、
    前記検出期間内において、各前記検出増幅器により、前記参照ビット線と前記対応する選択された読取ビット線との間の電圧差を検出するステップと、を含み、
    各前記第一コンデンサと前記第二コンデンサの容量値は実質的に同一であることを特徴とするＮＡＮＤ型不揮発性メモリ（ＮＶＭ）装置を読取る方法。
  34. 前記ＮＶＭセルと各前記参照メモリセルは同一タイプのＮＶＭセルであることを特徴とする請求項３３記載の方法。
  35. 前記検出ステップの結果は、前記対応する選択された読取ビット線の対応する選択されたＮＶＭセルのしきい電圧が前記参照ビット線の選択された参照メモリセルのしきい電圧より大きいか否かを表すことを特徴とする請求項３３記載の方法。
  36. 前記対応する選択された読取ビット線の対応する選択されたＮＶＭセルのしきい電圧が前記参照メモリセルのしきい電圧より大きい場合、前記経過期間及び前記検出期間内において、前記第二コンデンサの放電速度は前記対応する選択された読取ビット線の前記第一コンデンサよりも速いことを特徴とする請求項３３記載の方法。
  37. 前記読取電圧を印加するステップの前に、前記選択されたワード線にバイアスを印加するステップを更に含み、
    前記バイアスのレベルは前記選択された参照メモリセルと各対応する選択されたＮＶＭセルを閉じることができることを特徴とする請求項３３記載の方法。
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