[go: up one dir, main page]

CN103003931A - 半导体元件用外延基板、半导体元件、pn接合二极管元件以及半导体元件用外延基板的制造方法 - Google Patents

半导体元件用外延基板、半导体元件、pn接合二极管元件以及半导体元件用外延基板的制造方法 Download PDF

Info

Publication number
CN103003931A
CN103003931A CN2011800350349A CN201180035034A CN103003931A CN 103003931 A CN103003931 A CN 103003931A CN 2011800350349 A CN2011800350349 A CN 2011800350349A CN 201180035034 A CN201180035034 A CN 201180035034A CN 103003931 A CN103003931 A CN 103003931A
Authority
CN
China
Prior art keywords
layer
group iii
iii nitride
epitaxial substrate
substrate according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800350349A
Other languages
English (en)
Other versions
CN103003931B (zh
Inventor
三好实人
杉山智彦
市村干也
田中光浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Insulators Ltd
Original Assignee
NGK Insulators Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Insulators Ltd filed Critical NGK Insulators Ltd
Publication of CN103003931A publication Critical patent/CN103003931A/zh
Application granted granted Critical
Publication of CN103003931B publication Critical patent/CN103003931B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/043—Manufacture or treatment of planar diodes
    • H10P14/00—
    • H10P14/24—
    • H10P14/2901—
    • H10P14/2904—
    • H10P14/3216—
    • H10P14/3251—
    • H10P14/3416—
    • H10P14/3444—

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

本发明提供一种恰当抑制从上覆层的元素扩散且特性优异的半导体元件用外延基板。在衬底上以使（0001）结晶面与基板面大致平行的方式层叠形成III族氮化物层群的半导体元件用外延基板，包括：沟道层，其由具有Inx1Aly1Gaz1N组成的第一III族氮化物构成，其中x1＋y1＋z1＝1且z1＞0；势垒层，其由具有Inx2Aly2N组成的第二III族氮化物构成，其中x2＋y2＝1且x2＞0、y2＞0；扩散防止层，其由AlN构成且具有3nm以上的厚度；上覆层，其由具有Inx3Aly3Gaz3N组成的第三III族氮化物构成，其中x3＋y3＋z3＝1且z3＞0。

Description

半导体元件用外延基板、半导体元件、PN接合二极管元件以及半导体元件用外延基板的制造方法
技术领域
本发明涉及一种半导体元件用外延基板，特别涉及由III族氮化物半导体构成的多层构造外延基板。
背景技术
由于氮化物半导体具有高的绝缘击穿电场和高的电子饱和速度，因此作为新一代高频/大功率设备用半导体材料而倍受瞩目。例如，对由AlGaN构成的势垒层和由GaN构成的沟道层进行层叠而成的HEMT（高电子迁移率晶体管）元件利用以下特征：通过氮化物材料特有的大极化效应（自发极化效应和压电极化效应）来在层叠界面（异质界面）上生成高浓度的二维电子气（2DEG）（例如，参照非专利文献1）。
作为HEMT元件用基板的衬底，有时使用例如硅或SiC等具有与III族氮化物不同组成的单晶（异种单晶）。此时，通常应变超晶格层或低温生长缓冲层等的缓冲层形成在衬底上作为初期生长层。从而，在衬底上外延形成势垒层、沟道层、缓冲层，这是使用由异种单晶构成的衬底的HEMT元件用基板的最基本的构成方式。进而，以促进二维电子气的空间性封入为目的，在势垒层和沟道层之间还可以设置厚度1nm左右的隔离层。隔离层例如由AlN等构成。进而，以改善HEMT元件用基板最表面的能级控制或与电极接触特性为目的，也可以在势垒层上形成例如由n型GaN层或超晶格层构成的上覆层。
众所周知在用GaN形成沟道层、用AlGaN形成势垒层的这种最通常结构的氮化物HEMT元件的情况下，存在于HEMT元件用基板中的二维电子气的浓度随着形成势垒层的AlGaN的AlN摩尔比的增加而增加（例如，参照非专利文献2）。可知如果能够大幅提高二维电子气浓度，则能够大幅提高HEMT元件的可控制电流密度即可使用电力密度。
另外，如用GaN形成沟道层、用InAlN形成势垒层的HEMT元件那样，具有如下结构的HEMT元件也备受瞩目：对压电极化效应的依赖小、能够几乎只利用自发极化以高浓度生成二维电子气、且应变少（例如，参照非专利文献3）。
当形成用GaN形成沟道层、用InAlN形成势垒层的InAlN/GaN构造的HEMT元件时，以抑制电流崩塌等为目的，有时在势垒层上形成由GaN、AlGaN等至少含有Ga的InAlGaN构成的上覆层。此时，根据上覆层的形成条件，Ga元素在作为势垒层的InAlN层中扩散，作为其结果外延膜的电子状态产生变动，设备特性劣化。
另外，相同地当形成InAlN/GaN构造的HEMT元件时，出于在栅极构造与InAlN层之间用PN接合来替代肖特基接合的目的，有时将含有Mg的氮化物上覆层形成在势垒层上。此时，根据上覆层的形成条件，作为受主已参杂的Mg元素在作为势垒层的InAlN层中扩散，因此无法得到良好的PN接合。
先行技術文献
非专利文献
非专利文献1：“Highly Reliable250W High Electron MobilityTransistor Power Amplifier”，TOSHIHIDE KIKKAWA，Jpn.J.Appl.Phys.44，(2005)，4896
非专利文献2：“Gallium Nitride Based High PowerHeteroj uncion Field Effect Transistors：process Development andPresent Status at USCB”，Stacia Keller，Yi-Feng Wu，GiacintaParish，Naiqian Ziang，Jane J.Xu，Bernd P.Keller，Steven P.DenBaars，and Umesh K.Mishra，IEEE Trans.Electron Devices48，(2001)，552
非专利文献3：“Can InAlN/GaN be an alternative to highpower/high temperature AlGaN/GaN devices?”，F.Medj doub，J.-F.Carlin，M.Gonschorek，E.Feltin，M.A.Py，D.Ducatteau，C.Gaquiere，N.Grandjean，and E.Kohn，IEEE IEDM Tech.Digestin IEEE IEDM2006，673
发明内容
本发明是鉴于上述课题而做出的，其目的在于提供一种能够恰当抑制元素从上覆层的扩散且特性优异的半导体元件用外延基板。
为解决上述课题，本发明的第一方案中，一种使III族氮化物层群以使（0001）结晶面与基板面大致平行的方式层叠形成在衬底上的半导体元件用外延基板，包括：沟道层，其由具有Inx1Aly1Gaz1N组成的第一III族氮化物构成，其中x1＋y1＋z1＝1且z1＞0；势垒层，其由具有Inx2Aly2N组成的第二III族氮化物构成，其中x2＋y2＝1且x2＞0、y2＞0；扩散防止层，其由AlN构成且具有3nm以上的厚度；上覆层，其由具有Inx3Aly3Gaz3N组成的第三III族氮化物构成，其中x3＋y3＋z3＝1且z3＞0。
在基于第一方案的本发明第二方案的外延基板中，使所述第二III族氮化物的带隙大于所述第一III族氮化物的带隙。
在基于第一或第二方案的本发明第三方案的外延基板中，使所述第二III族氮化物为Inx2Aly2N，其中x2＋y2＝1且0．14≦x2≦0．24，并且使所述第三III族氮化物为Aly3Gaz3N，其中y3＋z3＝1且z3＞0。
在基于第一或第二方案的本发明第四方案的外延基板中，使所述上覆层为在具有Aly3Gaz3N组成的所述第三III族氮化物中参杂受主元素的层，其中y3＋z3＝1且z3＞0。
在基于第四方案的本发明第五方案的外延基板中，使所述受主元素为Mg。
在基于第一至第五方案中任一方案的本发明第六方案的外延基板中，使所述第一III族氮化物为Aly1Gaz1N，其中y1＋z1＝1且z1＞0。
在基于第六方案的本发明第七方案的外延基板中，使所述第一III族氮化物为GaN。
在基于第一至第七方案中任一方案的本发明第八方案的外延基板中，以如下方式形成：在所述沟道层和所述势垒层之间还设有由第四III族氮化物构成的隔离层，该第四III族氮化物具有Inx4Aly4Gaz4N组成，其中x4＋y4＋z4＝1且y4＞0，所述第四III族氮化物的带隙大于所述第二III族氮化物的带隙。
在基于第八方案的本发明第九方案的外延基板中，使所述第四III族氮化物为AlN。
在本发明第十方案中，使用第一至第九方案中任一方案的半导体元件用外延基板制作半导体元件。
在本发明第十一方案中，使用第四或第五方案的半导体元件用外延基板制作PN接合二极管元件。
在本发明第十二方案中，一种将III族氮化物层群以使（0001）结晶面与基板面大致平行的方式层叠形成在衬底上的半导体元件用外延基板的制造方法，包括：沟道层形成工序，在衬底上用具有Inx1Aly1Gaz1N组成的第一III族氮化物来形成沟道层，其中x1＋y1＋z1＝1且z1＞0；势垒层形成工序，在所述沟道层上用具有Inx2Aly2N组成的第二III族氮化物来形成势垒层，其中x2＋y2＝1且x2＞0、y2＞0；扩散防止层形成工序，在所述势垒层上形成由AlN构成的扩散防止层；上覆层形成工序，在所述扩散防止层上形成由具有Inx3Aly3Gaz3N组成的第三III族氮化物构成的上覆层，其中x3＋y3＋z3＝1且z3＞0。
在基于第十二方案的本发明第十三方案的外延基板的制造方法中，使所述第二III族氮化物的带隙大于所述第一III族氮化物的带隙。
在基于第十二或第十三方案的本发明第十四方案的外延基板的制造方法中，使所述第二III族氮化物为Inx2Aly2N，其中x2＋y2＝1且0．14≦x2≦0．24，并且使所述第三III族氮化物为Aly3Gaz3N，其中y3＋z3＝1且z3＞0。
在基于第十二或第十三方案的本发明第十五方案的外延基板的制造方法的、所述上覆层形成工序中，通过在具有Aly3Gaz3N组成的所述第三III族氮化物中参杂受主元素来形成所述上覆层，其中y3＋z3＝1且z3＞0。
在基于第十五方案的本发明第十六方案的外延基板的制造方法中，使所述受主元素为Mg。
在基于方案十二至十六中任一方案的本发明第十七方案的外延基板的制造方法中，使所述第一III族氮化物为Aly1Gaz1N，其中y1＋z1＝1且z1＞0。
在基于第十七方案的本发明第十八方案的外延基板的制造方法中，使所述第一III族氮化物为GaN。
基于第十二至第十八方案中任一项方案的本发明第十九方案的外延基板的制造方法以如下方式构成：在所述沟道层和所述势垒层之间还设有由第四III族氮化物构成的隔离层，该第四III族氮化物具有Inx4Aly4Gaz4N组成，其中x4＋y4＋z4＝1且y4＞0，所述第四III族氮化物的带隙大于所述第二III族氮化物的带隙。
在基于第十九方案的本发明第二十方案的外延基板的制造方法中，使所述第四III族氮化物为AlN。
根据本发明第一至第二十的方案，由于不仅在势垒层上设置上覆层，而且在两层之间设置了作为扩散防止层的AlN层，因此外延基板能够防止元素从上覆层向势垒层的扩散。由此，能够实现具有上覆层且特性优异的外延基板，以及使用该外延基板的半导体元件和PN接合二极管元件。
特别地，根据本发明第三和第十四的方案，虽然具备上覆层但也能够实现与不具备该上覆层的外延基板相同程度的表面电阻、二维电子气浓度以及二维电子气迁移率。
特别地，根据本发明第四、第五、第十一、第十五以及第十六的方案，能够实现PN接合部分的反向漏电流被适当降低的外延基板、以及使用了该外延基板的半导体元件和PN接合二极管元件。
附图说明
图1是概略表示本发明实施方案的外延基板10结构的剖面模式图。
图2是具备扩散防止层6的外延基板10的主要元素的沿深度掺杂分布图（depth profile）。
图3是不具备扩散防止层6的外延基板10的主要元素的沿深度掺杂分布图。
图4是具备扩散防止层6的外延基板10的主要元素的浓度分布图。
图5是不具备扩散防止层6的外延基板10的主要元素的浓度分布图。
具体实施方式
＜外延基板的结构＞
图1是概略表示本发明实施方案的外延基板10的结构的剖面模式图。外延基板10具有层叠形成了衬底1、缓冲层2、沟道层3、隔离层4、势垒层5、扩散防止层6、上覆层7的结构。此外，图1各层厚度比率并不反映实际的比率。作为优选的一例，缓冲层2、沟道层3、隔离层4、势垒层5、扩散防止层6、上覆层7均采用MOCVD法（有机金属化学的气象生长法）外延形成（在下文中详述）。
以下，在各层的形成中使用MOCVD法的情况进行说明，但只要是能够以使各层具有良好的结晶性的形成各层的方法，可以使用其他外延生长方法、例如，MBE、HVPE、LPE等各种气相生长法或液相生长法中选择的适合的方法，也可组合不同的生长法而使用。
对于衬底1，只要是能够在其上形成结晶性良好的氮化物半导体层的，就无特别限定。使用单晶6H－SiC基板是一个优选例，但是也可以使用由蓝宝石、Si、GaAs、尖晶石、MgO、ZnO、铁素体等构成的基板。
另外，缓冲层2是由AlN以数百nm左右的厚度形成的层，以使在其上形成的沟道层3、隔离层4、势垒层5、扩散防止层6以及上覆层7的结晶质量优异。例如，缓冲层2以200nm的厚度形成是一个优选例。
沟道层3是由Inx1Aly1Gaz1N（x1+y1+z1=1）组成的III族氮化物（第一III族氮化物）以数μm左右的厚度形成的层。优选地，沟道层3由具有Aly1Gaz1N（y1+z1=1、z1＞0）组成的III族氮化物形成，更优选地，由GaN形成。
一方面，势垒层5是由具有Inx2Aly2N（x2+y2=1、x2＞、y2＞0）组成的III族氮化物（第二III族氮化物）以数nm-数十nm左右的厚度形成的层。优选地0.14≦x2≦0.24。当x2的值在该范围之外时，作用于势垒层5的应变将会超过±0.5%，在外延基板10上形成肖特基接合时，结晶应变对肖特基接合的可靠性产生的影响变大，因此不优选。
此外，沟道层3和势垒层5满足如下组成范围而形成：与构成前者（沟道层3）的第一III族氮化物的带隙（band gap）相比构成后者（势垒层5）的第二III族氮化物的带隙更大。
扩散防止层6由AlN以1nm—十数nm左右的厚度形成。优选为以3nm—10nm左右的厚度形成的层。设置扩散防止层6的目的在于，防止上覆层7的Ga或Mg等元素向势垒层5的扩散。在后文中详述扩散防止层6的作用效果。
上覆层7是由Inx3Aly3Gaz3N（x3+y3+z3=1、z3＞0）组成的III族氮化物以数nm—数十nm左右的厚度形成。优选地，以10nm—50nm左右的厚度形成。
上覆层7的具体组成根据外延基板10的形成目的而适当选定。例如，使用外延基板10构成HEMT元件时，若欲得到抑制电流崩塌的效果，优选上覆层7由GaN（x3＝y3＝0）或Aly3Gaz3N（x3＝0）形成。更具体地，优选以满足0≦y3≦0.2的方式设置。
或者，当使用外延基板10构成半导体元件时，若欲形成PN接合，而不是通过设置栅极来形成肖特基接合，则优选通过在GaN中参杂作为受主元素的Mg来形成上覆层7。
进而，在沟道层3和势垒层5之间设有隔离层4。隔离层4是由具有Inx4Aly4Gaz4N（x4+y4+z4=1）的组成的、至少含有Al（满足y4＞0）III族氮化物（第四III族氮化物），以0.5nm-1.5nm范围的厚度形成的层。
在具有这种层结构的外延基板10中，在沟道层3和隔离层4的界面（更详细地讲，在沟道层3的该界面附近）形成有二维电子气区域3e，在该二维电子气区域3e中存在高浓度的二维电子气。
优选地，隔离层4和势垒层5分别满足如下范围而形成：构成前者（隔离层4）的第四III族氮化物的带隙为构成后者（势垒层5）的第二III族氮化物带隙以上。此时，合金散射效应受到抑制，从而二维电子气的浓度和迁移率得到提高。更优选地，隔离层4由AlN（x4=0、y4=1、z4=0）所形成。此时，隔离层4为Al和N的二元化合物，因此与包含Ga的三元化合物的情况相比，合金散射效应进一步受到抑制，从而二维电子气的浓度和迁移率得到提高。此外，在上述组成范围的讨论中，并未排除隔离层4含有杂质的情况。
此外，外延基板10并非必须具备隔离层4，在沟道层3上直接形成势垒层5也是可以的。此时，在沟道层3和势垒层5的界面形成二维电子气区域3e。
在具有如上所述结构的外延基板10上通过适当设置电极图案以及其他构成要素，能够得到HEMT元件或二极管元件等各种半导体元件。
＜HEMT元件的制作方法＞
其次，对具有如上所述的结构的HEMT元件10的制作的方法进行说明。
外延基板10的制作能通过使用公知的MOCVD炉来进行。具体而言，使用以能够将In、Al、Ga的有机金属（MO）原料气体（TMI、TMA、TMG）、Mg等掺杂剂元素的原料气体（Cp2Mg等）、氨气、氢气、氮气向反应器内供应的方式构成的MOCVD炉。
首先，准备例如（0001）面方位的直径为2英寸的6H-SiC基板等作为衬底1，将该衬底1设置于在MOCVD炉的反应器内设置的基座上。在反应器内进行真空排气置换之后，保持反应器内压力为5kPa-50kPa之间的规定值，在形成氢/氮混合流状态的氛围的情况下，通过加热基座使基板升温。
如果基座温度达到作为缓冲层形成温度的950℃-1250℃之间的规定温度（例如1050℃），则向反应器内导入Al原料气体和NH3气体，形成作为缓冲层2的AlN层。
在形成AlN层之后，将基座温度保持为规定的沟道层形成温度，向反应器内导入与沟道层3的组成相对应的有机金属原料气体和氨气，从而形成作为沟道层3的Inx1Aly1Gaz1N层（但是，x1=0、0≦y1≦0.3）。在此，沟道层形成温度T1是从950℃以上且1250℃以下的温度范围中，根据沟道层3的AlN摩尔分率y1值所确定的值。此外，在形成沟道层3时，对反应器压力无特别限定，可从10kPa-大气压（100kPa）的范围内适当选择。
在形成Inx1Aly1Gaz1N层之后，接着，在保持基座温度的同时，保持反应器内处于氮气氛围，在使反应器压力变为10kPa之后向反应器内导入有机金属原料气体和氨气，以规定厚度形成作为隔离层4的Inx4Aly4Gaz4N层。
在形成Inx4Aly4Gaz4N层之后，为了形成作为势垒层5的Inx2Aly2N，将基座温度保持为650℃以上且800℃以下的规定势垒层形成温度，并将反应器内压力保持在1kPa-30kPa之间的规定值。然后，向反应器内导入氨气和与势垒层5的组成相对应的流量比的有机金属原料气体，以使所谓的V/III比变为3000以上且20000以下之间的规定值。
在形成Inx4Aly4Gaz4N层之后，接着，在使基座温度变为规定的扩散防止层形成温度的基础上，调整有机金属原料气体的流量比，以规定厚度形成成为扩散防止层6的AlN层。
在形成AlN层之后，接着，在使基座温度变为规定的上覆层形成温度的基础上，根据上覆层7的组成调整有机金属原料气体的流量比，以规定厚度形成成为上覆层7的Inx2Aly2N层。当参杂Mg等受主元素时，也以适当的流量比供给该元素的原料气体。当形成完上覆层7时，外延基板10也制作完成。
＜扩散防止层的作用效果＞
其次，对在外延基板10上设置扩散防止层6的作用效果进行说明。
如上所述，扩散防止层6是出于防止上覆层7的Ga或Mg等元素向势垒层5的扩散的目的而设置。此外，这些元素的扩散是在为形成上覆层7而外延基板10被加热的期间进行的。图2至图5是表示扩散防止层6的有无和元素分布之间关系的图。
首先，图2和图3是对两种外延基板10通过俄歇电子分光法而测得的Ga元素、Al元素、In元素的沿深度掺杂分布图，该两种外延基板10在有无扩散防止层6的方面不同但在其他方面相同的条件下制得。图2是具有扩散防止层6的外延基板10的沿深度掺杂分布图，图3是不具有扩散防止层6的外延基板10的沿深度掺杂分布图。此外，所有外延基板10的势垒层5均由In0.18Al0.82N形成且上覆层7由GaN形成。另外，图2和图3中溅射时间为0min.的位置均相当于外延基板10的表面（上覆层7的表面），溅射时间的值越大表示越远离表面的位置。
图2中，在溅射时间为5min.处Ga浓度急剧下降至0，Al浓度急剧上升而形成峰值。可以解释为该峰值相当于扩散防止层6的AlN层。另外，进一步在溅射时间大于6min.的范围Al浓度和In浓度分别大致恒定。然而，并不存在设有扩散防止层6的Ga和In共存的区域。
与此相比，图3中，从溅射时间大于3min.的附近开始Ga浓度缓慢下降，在15min.附近处逐渐变成0。一方面，在5min.附近处Al浓度和In浓度上升。另外，Al浓度的分布图中没有发现峰值。
这些结果表示，与没有设置扩散防止层6（图3）而Ga元素从上覆层7向势垒层5扩散的情况相比，当设有扩散防止层6（图2）时，从上覆层7向势垒层5的Ga元素的扩散正好被扩散防止层6防止。
一方面，图4和图5是对两种外延基板10通过SIMS（二次离子质量分析法）而测得的Mg元素和Al元素的浓度分布图，该两种外延基板10在有无扩散防止层6的方面不同但在其他方面相同的条件下制得。图4为具有扩散防止层6的外延基板10的浓度分布图，图5为不具有扩散防止层6的外延基板10的浓度分布图。此外，所有外延基板10的势垒层5均由In0.18Al0.82N形成，上覆层7由参杂有Mg的GaN形成。
图4中，在表面深度为15nm—20nm附近处Mg浓度急剧下降，另一方面，在表面深度为20nm—25nm附近处Al浓度急剧上升，且在表面深度为24nm附近处形成有峰值。可以解释为该峰值相当于扩散防止层6的AlN层。另外，在表面深度大于28nm的范围Al浓度分别大致恒定。
与此相比，图5中，从表面深度为2nm附近开始至25nm附近处Mg浓度缓慢下降。另一方面，在20nm—30nm附近处Al浓度上升。另外，Al浓度的分布图中没有发现峰值。
这些结果表示，与没有设置扩散防止层6（图5）而Mg元素从上覆层7向势垒层5扩散的情况相比，当设有扩散防止层6（图4）时，从上覆层7向势垒层5的Mg元素的扩散正好被扩散防止层6防止。
即，图2至图5所示的结果明确表示，形成作为扩散防止层6的AlN层对抑制元素从上覆层7的扩散方面有效。
而且，如本实施方案般具有上覆层7和扩散防止层6的外延基板10与仅具有上覆层7而不具有扩散防止层6的外延基板相比，能够实现优异的特性。
例如，虽然具备上覆层7但也能够实现与不具备上覆层7的外延基板相同程度的表面电阻（sheet resistance）、二维电子气浓度和二维电子气迁移率。
或者另外，当使用参杂了作为受主元素Mg的GaN来形成上覆层7并形成PN接合时，该PN接合的反向漏电流降至1nA以下。
此外，如上所述，优选扩散防止层6厚度在3nm以上。即使低于3nm在某种程度上也能够得到扩散防止效果，但从确保良好的电气特性的观点出发，优选扩散防止层6以3nm以上的厚度形成。
以上，如上述说明般，根据本实施方案，不仅在势垒层上设置上覆层，而且在两层之间设置作为扩散防止层的AlN层，由此在外延基板中能够防止从上覆层向势垒层的元素扩散。由此，能够实现具有上覆层且特性优异的外延基板，进一步能够实现使用该外延基板的半导体元件和PN接合二极管元件。
实施例
（实施例1）
在本实施例中共制作了54种势垒层5、扩散防止层6、上覆层7的形成条件不同组合的外延基板10。具体地，对于势垒层5将组成分为三个不同水平。对于扩散防止层6，包括没有形成该扩散防止层6的情况（膜厚0nm）在内，将膜厚分为五个不同水平。对于上覆层7，包括没有形成该上覆层7的情况在内，将组成分为四个不同水平，将膜厚分为两个不同水平。对制得的各外延基板10采用霍尔效应法来评价其电气特性。
形成隔离层4为止对所有外延基板10以相同步骤形成。
具体而言，首先，作为衬底1准备了多张（0001）面方位的直径为2英寸的6H-SiC基板。厚度为300μm。将各基板设置在MOCVD炉反应器内，置换为真空气体之后，使反应器内压力变为30kPa，形成了氢气/氮气混合流动状态的氛围。其次，通过加热基座来对衬底1进行升温。
如果基座温度达到1050℃，向反应器内导入TMA鼓泡气体和氨气，形成厚度为200nm的AlN层作为缓冲层。
接着，使基座温度变为规定温度，以规定流量比向反应器内导入作为有机金属原料气体的TMG鼓泡气体和氨气，以2μm的厚度形成了GaN层作为沟道层3。
在得到沟道层3之后，使反应器压力变为10kPa，接着向反应器内导入TMA鼓泡气体和氨气，形成厚度为1nm的AlN层作为隔离层4。
在形成隔离层4之后，接着形成势垒层5。势垒层5的组成分采用In0.14Al0.86N、In0.18Al0.82N、In0.22Al0.78N的三个不同水平。此外，在各试料中的基座温度为，770℃、745℃、720℃。另外，势垒层5的厚度均设为20nm。
对于作为扩散防止层6的形成对象的试料，在形成势垒层5之后,以1nm的厚度形成作为扩散防止层6的AlN层。此外，将基座温度设为800℃。
对于作为上覆层7的形成对象的试料，在形成势垒层5或扩散防止层6之后，以10nm或50nm的厚度形成上覆层7。上覆层7的组成分为GaN、Al0.15Ga0.85N、Al0.20Ga0.80N的三个不同水平。此外，基座温度设为800℃。
对于各试料形成规定的层之后，将基座温度降至室温附近，并且将反应器内恢复至大气压后，取出制得的外延基板10。通过以上步骤得到各外延基板10。
为了用霍尔效应法来评价电气特性，对各外延基板10的表面（上覆层7的表面）蒸镀由Ti／Al／Ni／Au（各膜厚为25／75／15／100nm）构成的多层金属膜，从而形成欧姆电极。接着，为使这种电极的接触特性良好，在氮气氛围中进行了800℃的30秒的热处理。
对在该方案中进行了电极形成的外延基板10通过霍尔效应法来测定二维电子气浓度（2DEG浓度）、二维电子气迁移率（2DEG迁移率）、表面电阻。在表1至表3中一览示出各外延基板10的固有制作条件和电气特性的评价结果。
[表1]
Figure BDA00002741933500121
Figure BDA00002741933500131
[表2]
Figure BDA00002741933500132
[表3]
Figure BDA00002741933500142
从表1至表3中可知，与势垒层5的组成无关，形成3nm以上厚度的扩散防止层6并形成了上覆层7的外延基板10（样本号1－4—6、10—12、16—18、22—24、28—30、34—36、40—42、46—48、52—54）能够得到与不具备扩散防止层6和上覆层7的外延基板10（样本号1－2、8、14、20、26、32、38、44、50）相同的电气特性。
这样的结果表示，通过以3nm以上厚度形成扩散防止层6，即使有上覆层也能够得到具有与不具备上覆层时相同的电气特性的外延基板10。
另外，对具有扩散防止层6的外延基板10（样本号1－23）、不具有该扩散防止层6的外延基板10（样本号1－20），利用俄歇电子分光法，得到Ga元素、Al元素、In元素的沿深度掺杂分布图。前者的结果如图2所示，后者的结果如图3所示。如上所述，从图3中可以确认Ga元素从上覆层7向势垒层5扩散，与此相比，从图2中可以确认Ga元素从上覆层7向势垒层5的扩散正好被扩散防止层6防止。这些结果明确表示，形成作为扩散防止层6的AlN层对抑制Ga元素从上覆层7的扩散方面有效。
此外，在以1.5nm厚度形成扩散防止层6的基础上形成上覆层7的外延基板10（样本号1－3、9、15、21、27、33、39、45、51）与不具有扩散防止层6的外延基板10相比，电气特性得到了改善。即，虽然具有局限性，但也可以说根据扩散防止层6得到了扩散防止效果。
（实施例2）
在本实施例中共制作了45种势垒层5、扩散防止层6、上覆层7的形成条件不同组合的外延基板10。具体地，对于势垒层5的成分分为三个不同水平。对于扩散防止层6，包括没有形成该扩散防止层6的情况（膜厚0nm）在内，将膜厚分为五个不同水平。对于上覆层7，将作为受主元素而参杂的Mg元素的目标浓度分为三个不同水平。并且，使用各外延基板10，制作同心圆型PN二极管元件，并测定反向偏置时的漏电流（反向漏电流）。
形成扩散防止层6位置与实施例1相同。
在形成势垒层5或扩散防止层6之后，通过在GaN层参杂作为受主元素的Mg来形成上覆层7。将Mg元素的目标浓度分为1.0×1018／cm3、1.0×1019／cm3、5.0×1019／cm3三个不同水平。厚度均设为50nm。此外，基座温度设为950℃。
对于各试料形成上覆层7之后，将基座温度降至室温付近，并且将反应器内回复至大气压后，取出制得的外延基板10。之后，作为Mg受主的活化处理，对设有上覆层7的试料在氮气氛围中以600℃进行了30分钟的热处理。通过以上步骤，制得各外延基板10。
接着，使用制得的外延基板10，制作了作为Ｐ型电极具有中央圆形电极且作为n型电极具有外侧环形电极的同心圆型PN二极管元件。
具体地，首先，通过公知的RIE（反应离子蚀刻）处理，在外延基板10的表面的外周部分实施以同心圆状除去上覆层7和扩散防止层6的凹槽蚀刻（recess etching），使势垒层5露出。
其次，在露出的势垒层5的表面蒸镀由Ti／Al／Ni／Au（各膜厚为25／75／15／100nm）构成的多层金属电极，从而形成n型欧姆电极。进一步，为使这种n型电极的接触特性良好，在氮气氛围中进行了800℃、30秒的热处理。
其次，在未被RIE处理除去的残留外延基板10的表面部分（同心圆的中央部分）蒸镀由Ni／Au（各膜厚为20／200nm）构成的多层金属电极，形成了ｐ型欧姆电极。此外，ｐ型电极以直径1mm的俯视呈圆形的形状形成。进一步，为使这种ｐ型电极的接触特性良好，在氮气氛围中进行了500℃、30秒的热处理。由此，制得同心圆型PN二极管元件。
对以上述方式制得的二极管元件施加反向偏置电压，测定漏电流。在表4至表6中一览示出在各二极管元件中使用的外延基板10的固有制作条件和漏电流的测定结果。
[表4]
[表5]
Figure BDA00002741933500172
[表6]
Figure BDA00002741933500181
从表4至表6中可知，未形成扩散防止层6而形成上覆层7的外延基板10（样本号2－1、6、11、16、21、26、31、36、41）与形成1．5nm厚度的扩散防止层6并形成了上覆层7的外延基板10（样本号2－2、7、12、17、22、27、32、37、42），产生了μA级反向漏电流，与此相比，形成3nm以上厚度的扩散防止层6且形成上覆层7的外延基板10（样本号2－3—5、8—10、13—15、18—20、23—25、28—30、33—35、38—40、42—45），使反向漏电流降至1nA以下。
这样的结果表示，通过以3nm以上的厚度形成扩散防止层6，能够得到正好抑制反向漏电流的外延基板10。
另外，对具有扩散防止层6的外延基板10（样本号2－19）和不具有该扩散防止层6的外延基板10（样本号2－16），利用SIMS分析，得到Mg元素和Al元素的浓度分布图。前者的结果如图4所示，后者的结果如图5所示。如上所述，从图5中可以确认Mg元素从上覆层7向势垒层5的扩散，与此相比，从图4中可以确认Mg元素从上覆层7向势垒层5的扩散正好被扩散防止层6防止。这些结果明确表示，形成作为扩散防止层6的AlN层对抑制Mg元素从上覆层7的扩散方面有效。
附图标记说明
1   衬底
2   缓冲层
3   沟道层
3E  二维电子气区域
4   隔离层
5   势垒层
6   扩散防止层
7   上覆层
10  外延基板

Claims (20)

1.一种半导体元件用外延基板，使III族氮化物层群以使（0001）结晶面与基板面大致平行的方式层叠形成在衬底上，其特征在于，包括：
沟道层，其由具有Inx1Aly1Gaz1N组成的第一III族氮化物构成，其中x1＋y1＋z1＝1且z1＞0；
势垒层，其由具有Inx2Aly2N组成的第二III族氮化物构成，其中x2＋y2＝1且x2＞0、y2＞0；
扩散防止层，其由AlN构成且具有3nm以上的厚度；
上覆层，其由具有Inx3Aly3Gaz3N组成的第三III族氮化物构成，其中x3＋y3＋z3＝1且z3＞0。
2.权利要求1所述的外延基板，其特征在于，所述第二III族氮化物的带隙大于所述第一III族氮化物的带隙。
3.权利要求1或2所述的外延基板，其特征在于，
所述第二III族氮化物为Inx2Aly2N，其中x2＋y2＝1且0．14≦x2≦0．24，
所述第三III族氮化物为Aly3Gaz3N，其中y3＋z3＝1且z3＞0。
4.权利要求1或2所述的外延基板，其特征在于，所述上覆层为在具有Aly3Gaz3N组成的所述第三III族氮化物中参杂受主元素的层，其中y3＋z3＝1且z3＞0。
5.权利要求4所述的外延基板，其特征在于，所述受主元素为Mg。
6.权利要求1或2所述的外延基板，其特征在于，所述第一III族氮化物为Aly1Gaz1N，其中y1＋z1＝1且z1＞0。
7.权利要求6所述的外延基板，其特征在于，所述第一III族氮化物为GaN。
8.权利要求1或2所述的外延基板，其特征在于，在所述沟道层和所述势垒层之间还设有由第四III族氮化物构成的隔离层，该第四III族氮化物具有Inx4Aly4Gaz4N组成，其中x4＋y4＋z4＝1且y4＞0，所述第四III族氮化物的带隙大于所述第二III族氮化物的带隙。
9.权利要求8所述的外延基板，其特征在于，所述第四III族氮化物为AlN。
10.一种半导体元件，其使用权利要求1或2所述的半导体元件用外延基板制作。
11.一种PN接合二极管元件，其使用权利要求4所述的半导体元件用外延基板制作。
12.一种半导体元件用外延基板的制造方法，将III族氮化物层群以使（0001）结晶面与基板面大致平行的方式层叠形成在衬底上，其特征在于，包括：
沟道层形成工序，在衬底上用具有Inx1Aly1Gaz1N组成的第一III族氮化物来形成沟道层，其中x1＋y1＋z1＝1且z1＞0；
势垒层形成工序，在所述沟道层上用具有Inx2Aly2N组成的第二III族氮化物来形成势垒层，其中x2＋y2＝1且x2＞0、y2＞0；
扩散防止层形成工序，在所述势垒层上形成由AlN构成的扩散防止层；
上覆层形成工序，在所述扩散防止层上形成由具有Inx3Aly3Gaz3N组成的第三III族氮化物构成的上覆层，其中x3＋y3＋z3＝1且z3＞0。
13.权利要求12所述的外延基板的制造方法，其特征在于，所述第二III族氮化物的带隙大于所述第一III族氮化物的带隙。
14.权利要求12或13所述的外延基板的制造方法，其特征在于，
所述第二III族氮化物为Inx2Aly2N，其中x2＋y2＝1且0．14≦x2≦0．24，
所述第三III族氮化物为Aly3Gaz3N，其中y3＋z3＝1且z3＞0。
15.权利要求12或13所述的外延基板的制造方法，其特征在于，
在所述上覆层形成工序中，通过在具有Aly3Gaz3N组成的所述第三III族氮化物中参杂受主元素来形成所述上覆层，其中y3＋z3＝1且z3＞0。
16.权利要求15所述的外延基板的制造方法，其特征在于，所述受主元素为Mg。
17.权利要求12或13所述的外延基板的制造方法，其特征在于，所述第一III族氮化物为Aly1Gaz1N，其中y1＋z1＝1且z1＞0。
18.权利要求17所述的外延基板的制造方法，其特征在于，所述第一III族氮化物为GaN。
19.权利要求12或13所述的外延基板的制造方法，其特征在于，
还包括在所述沟道层上形成由第四III族氮化物构成的隔离层的隔离层形成工序，该第四III族氮化物具有Inx4Aly4Gaz4N组成，其中x4＋y4＋z4＝1且y4＞0，所述第四III族氮化物的带隙大于所述第二III族氮化物的带隙，
在所述势垒层形成工序中，将所述势垒层形成在所述隔离层上。
20.权利要求19所述的外延基板的制造方法，其特征在于，所述第四III族氮化物为AlN。
CN201180035034.9A 2010-07-29 2011-07-26 半导体元件用外延基板、半导体元件、pn接合二极管元件以及半导体元件用外延基板的制造方法 Expired - Fee Related CN103003931B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010170320 2010-07-29
JP2010-170320 2010-07-29
PCT/JP2011/066948 WO2012014883A1 (ja) 2010-07-29 2011-07-26 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法

Publications (2)

Publication Number Publication Date
CN103003931A true CN103003931A (zh) 2013-03-27
CN103003931B CN103003931B (zh) 2016-01-13

Family

ID=45530090

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180035034.9A Expired - Fee Related CN103003931B (zh) 2010-07-29 2011-07-26 半导体元件用外延基板、半导体元件、pn接合二极管元件以及半导体元件用外延基板的制造方法

Country Status (5)

Country Link
US (1) US9024325B2 (zh)
EP (1) EP2600394B1 (zh)
JP (1) JP5782033B2 (zh)
CN (1) CN103003931B (zh)
WO (1) WO2012014883A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111354629A (zh) * 2020-04-26 2020-06-30 江西新正耀光学研究院有限公司 一种用于紫外LED的AlN缓冲层结构及其制作方法
CN112310215A (zh) * 2019-07-26 2021-02-02 新唐科技股份有限公司 增强型高电子迁移率晶体管元件及其制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013185089A1 (en) * 2012-06-07 2013-12-12 Iqe Kc, Llc Double aluminum nitride spacers for nitride high electron-mobility transistors
CN103828030B (zh) * 2012-08-10 2017-11-10 日本碍子株式会社 半导体元件、hemt元件、以及半导体元件的制造方法
JP6318474B2 (ja) * 2013-06-07 2018-05-09 住友電気工業株式会社 半導体装置の製造方法
JP6179266B2 (ja) * 2013-08-12 2017-08-16 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6064051B2 (ja) * 2013-11-06 2017-01-18 シャープ株式会社 窒化物半導体
JP2015165530A (ja) * 2014-03-03 2015-09-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6493523B2 (ja) * 2015-05-08 2019-04-03 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6792135B2 (ja) * 2015-10-30 2020-11-25 富士通株式会社 化合物半導体装置及びその製造方法
KR102547562B1 (ko) * 2015-11-02 2023-06-23 엔지케이 인슐레이터 엘티디 반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법
JP6870304B2 (ja) * 2016-12-05 2021-05-12 住友電気工業株式会社 半導体装置の製造方法
CN111406306B (zh) * 2017-12-01 2024-03-12 三菱电机株式会社 半导体装置的制造方法、半导体装置
CN111477536A (zh) * 2020-03-31 2020-07-31 华为技术有限公司 一种半导体外延结构及半导体器件
US20240105823A1 (en) * 2022-09-23 2024-03-28 Wolfspeed, Inc. Barrier Structure for Dispersion Reduction in Transistor Devices

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311913A (ja) * 2003-04-02 2004-11-04 Sumitomo Electric Ind Ltd 窒化物系半導体エピタキシャル基板、その製造方法、及びｈｅｍｔ用基板
US20040222431A1 (en) * 2003-05-09 2004-11-11 Flynn Jeffrey S. III-nitride optoelectronic device structure with high Al AlGaN diffusion barrier
CN1692502A (zh) * 2002-11-06 2005-11-02 三垦电气株式会社 半导体发光元件及其制造方法
US20060108606A1 (en) * 2004-11-23 2006-05-25 Saxler Adam W Cap layers and/or passivation layers for nitride-based transistors, transistor structures and methods of fabricating same
US20070164315A1 (en) * 2004-11-23 2007-07-19 Cree, Inc. Cap Layers Including Aluminum Nitride for Nitride-Based Transistors and Methods of Fabricating Same
US20070194343A1 (en) * 2006-02-16 2007-08-23 Lg Electronics Inc. Light emitting device having vertical structure, package thereof and method for manufacturing the same
JP2007273597A (ja) * 2006-03-30 2007-10-18 Toyota Central Res & Dev Lab Inc Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2009032873A (ja) * 2007-07-26 2009-02-12 Toyota Central R&D Labs Inc 窒化物半導体装置とその製造方法
US20090072272A1 (en) * 2007-09-17 2009-03-19 Transphorm Inc. Enhancement mode gallium nitride power devices
WO2009119357A1 (ja) * 2008-03-24 2009-10-01 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3761589B2 (ja) * 1993-03-26 2006-03-29 豊田合成株式会社 窒化ガリウム系化合物半導体発光素子
JP2005268493A (ja) * 2004-03-18 2005-09-29 National Institute Of Information & Communication Technology ヘテロ接合電界効果トランジスタ
JP5201437B2 (ja) * 2006-11-30 2013-06-05 国立大学法人 名古屋工業大学 絶縁ゲート電界効果トランジスタ
JP2008235613A (ja) * 2007-03-22 2008-10-02 Eudyna Devices Inc 半導体装置
JP2009054623A (ja) * 2007-08-23 2009-03-12 Toshiba Corp 半導体装置
JP2009231396A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
JP5509544B2 (ja) * 2008-06-11 2014-06-04 富士通株式会社 半導体装置及びその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1692502A (zh) * 2002-11-06 2005-11-02 三垦电气株式会社 半导体发光元件及其制造方法
JP2004311913A (ja) * 2003-04-02 2004-11-04 Sumitomo Electric Ind Ltd 窒化物系半導体エピタキシャル基板、その製造方法、及びｈｅｍｔ用基板
US20040222431A1 (en) * 2003-05-09 2004-11-11 Flynn Jeffrey S. III-nitride optoelectronic device structure with high Al AlGaN diffusion barrier
TWI244223B (en) * 2003-05-09 2005-11-21 Cree Inc III-nitride optoelectronic device structure with high al AlGaN diffusion barrier
US20060108606A1 (en) * 2004-11-23 2006-05-25 Saxler Adam W Cap layers and/or passivation layers for nitride-based transistors, transistor structures and methods of fabricating same
US20070164315A1 (en) * 2004-11-23 2007-07-19 Cree, Inc. Cap Layers Including Aluminum Nitride for Nitride-Based Transistors and Methods of Fabricating Same
US20070194343A1 (en) * 2006-02-16 2007-08-23 Lg Electronics Inc. Light emitting device having vertical structure, package thereof and method for manufacturing the same
JP2007273597A (ja) * 2006-03-30 2007-10-18 Toyota Central Res & Dev Lab Inc Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2009032873A (ja) * 2007-07-26 2009-02-12 Toyota Central R&D Labs Inc 窒化物半導体装置とその製造方法
US20090072272A1 (en) * 2007-09-17 2009-03-19 Transphorm Inc. Enhancement mode gallium nitride power devices
WO2009119357A1 (ja) * 2008-03-24 2009-10-01 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112310215A (zh) * 2019-07-26 2021-02-02 新唐科技股份有限公司 增强型高电子迁移率晶体管元件及其制造方法
CN112310215B (zh) * 2019-07-26 2023-07-04 新唐科技股份有限公司 增强型高电子迁移率晶体管元件及其制造方法
CN111354629A (zh) * 2020-04-26 2020-06-30 江西新正耀光学研究院有限公司 一种用于紫外LED的AlN缓冲层结构及其制作方法
CN111354629B (zh) * 2020-04-26 2023-04-07 江西力特康光学有限公司 一种用于紫外LED的AlN缓冲层结构及其制作方法

Also Published As

Publication number Publication date
US9024325B2 (en) 2015-05-05
JPWO2012014883A1 (ja) 2013-09-12
EP2600394A4 (en) 2014-10-01
EP2600394A1 (en) 2013-06-05
JP5782033B2 (ja) 2015-09-24
CN103003931B (zh) 2016-01-13
US20130134439A1 (en) 2013-05-30
WO2012014883A1 (ja) 2012-02-02
EP2600394B1 (en) 2017-12-27

Similar Documents

Publication Publication Date Title
CN103003931B (zh) 半导体元件用外延基板、半导体元件、pn接合二极管元件以及半导体元件用外延基板的制造方法
JP5580009B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
CN103828030B (zh) 半导体元件、hemt元件、以及半导体元件的制造方法
US8378386B2 (en) Epitaxial substrate for semiconductor device, semiconductor device, and method of manufacturing epitaxial substrate for semiconductor device
US8853735B2 (en) Epitaxial substrate for semiconductor device and semiconductor device
CN101981677A (zh) 半导体元件用外延基板、半导体元件及半导体元件用外延基板的制作方法
CN104126223A (zh) 半导体元件及半导体元件的制造方法
JPWO2012026396A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
WO2009119357A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP2010267658A (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
WO2012014675A1 (ja) 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
CN102024845B (zh) 半导体元件用外延基板、肖特基接合结构以及肖特基接合结构的漏电流抑制方法
JP5806545B2 (ja) 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
JP5583610B2 (ja) 半導体素子用エピタキシャル基板および半導体素子
JP2011222969A (ja) 半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子
JP2016167473A (ja) 窒化物半導体積層基板、窒化物半導体装置および窒化物半導体積層基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160113

CF01 Termination of patent right due to non-payment of annual fee