CN102611087B - 静电放电保护电路 - Google Patents
静电放电保护电路 Download PDFInfo
- Publication number
- CN102611087B CN102611087B CN201110217085.5A CN201110217085A CN102611087B CN 102611087 B CN102611087 B CN 102611087B CN 201110217085 A CN201110217085 A CN 201110217085A CN 102611087 B CN102611087 B CN 102611087B
- Authority
- CN
- China
- Prior art keywords
- terminal
- power supply
- transistor
- trigger
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000004044 response Effects 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 15
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 239000000969 carrier Substances 0.000 claims description 2
- 230000001960 triggered effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种静电放电保护电路，包括一检测电路、一触发电路与一钳压电路。检测电路设有两个迭接的电容，反映静电放电是否发生。触发电路设有三个迭接的晶体管，依据检测电路的运作控制钳压电路的触发。钳压电路设有两个迭接的晶体管，在受控触发时可导通静电放电路径。
Description
技术领域
本发明是关于一种静电放电保护电路，特别是关于一种以迭接架构将先进制程元件运用于高工作电压应用的静电放电保护电路。
背景技术
半导体芯片(晶粒、集成电路)是现代信息社会最重要的硬件基础。芯片中会集成多种功能各异的电路功能方块，不同的电路功能方块会有不同的工作电压需求，因此，芯片内也会划分出各种电源领域(power domain)，不同的电源领域分别提供不同的工作电压。例如说，芯片的输出入电路会经由输出入接垫和外界交换数据信号，需要较高的工作电压，如3.3伏；相对地，芯片中的核心电路，例如逻辑运算电路，就可运作于较低的工作电压，像是1.8伏。芯片会设置电源接垫以由外界汲取运作所需的电力，再由芯片内的各种电源轨线(power rail)来将不同的工作电压传输至不同电源领域的各个电路功能方块。
随着半导体制程朝着深次微米的先进制程发展演进，已经可在芯片中利用面积小、功耗低、速度快的先进制程元件来构筑各种电路功能方块。不过，由于先进制程元件的电压耐受程度较差，比较适合用来构筑低工作电压的电路功能方块，难以应用在高工作电压的电路功能方块。
为了防止芯片在搬运、加工、组装与测试的过程中遭到静电放电的破坏，需在芯片中安排静电放电保护机制；而暴露于外界的电源接垫与输出入接垫就成为静电放电保护机制的部署重点。例如说，可在一第一电源轨线与一第二电源轨线之间安排静电放电保护电路，并在输出入接垫与第一电源轨线之间安排放电路径。如此，当输出入接垫与第二电源轨线的电源接垫间有静电放电事件发生时，静电放电的电流就可经由输出入接垫与第一电源轨线间的放电路径导通至第一电源轨线，再由静电放电保护电路导通至第二电源轨线，使静电放电的电流可以由第二电源轨线的电源接垫流出芯片，避免静电放电的电流流至其它的电路功能方块，进而达到静电放电保护的目的。
在一种已知技术中，静电放电保护电路设有两个迭接晶体管，其源极与漏极间的通道串接于3.3伏电源轨线与0伏(地端)电源轨线之间，栅极则耦接1.8伏电源轨线。配合此种静电放电保护电路，输出入电路需在3.3伏电源轨线与输出入接垫间配置两个的迭接p通道金属氧化物半导体晶体管，并在输出入接垫与0伏电源轨线间配置另两个迭接的n通道金属氧化物半导体晶体管。输出入电路中的两对迭接金属氧化物半导体晶体管不仅用来驱动信号输出，当静电放电发生时也用来将输出入接垫导通至3.3伏电源轨线或0伏电源轨线。
此种已知技术的缺点在于输出入电路需占用较大的布局面积来实现两对迭接的金属氧化物半导体晶体管，影响芯片的集积度与整体布局面积。
在另一种已知技术的静电放电保护电路中，会在3.3伏电源轨线与0伏电源轨线间配置串连的电阻与电容以检测静电放电是否发生，电阻与电容耦接处的电压会由一反相器反相，以控制一钳压晶体管的导通。反相器工作于3.3伏电源轨线与0伏电源轨线之间，钳压晶体管的漏极与源极也耦接在3.3伏电源轨线与0伏电源轨线之间，栅极受控于反相器。
由以上描述可知，此种已知的静电放电保护电路需要运作于3.3伏的高工作电压下，不能直接以先进制程元件实现。
发明内容
本发明的目的之一是提供一种静电放电保护电路，包含：一第一电源端、一第二电源端与一第三电源端，分别用以耦接一第一工作电压、一第二工作电压与一基准工作电压；一检测电路，设有一第一响应端与一第二响应端，并包含：一第一电容，耦接于该第一响应端与该第二响应端之间；一第二电容，耦接于该第二响应端与该第三电源端之间；一第一阻抗电路，耦接于该第一电源端与该第一响应端之间，于该第一电源端与该第一响应端之间提供一第一等效电阻；以及一电阻，耦接于该第二电源端与该第二响应端之间；一触发电路，设有一第一触发端与一第二触发端，并包含：一第一触发晶体管，耦接于该第一响应端、该第一电源端与该第一触发端之间；一第二触发晶体管，耦接于该第二响应端、该第一触发端与该第二触发端之间；以及一第三触发晶体管，耦接于该第二响应端、该第二触发端与该第三电源端之间；以及一钳压电路，具有一第一受控端与一第二受控端，分别耦接该第一触发端与该第二触发端，并包含：一第一钳压晶体管，具有一第一栅极、一第一漏极与一第一源极，分别耦接于该第一受控端、该第一电源端与一第一节点；一第二钳压晶体管，具有一第二栅极、一第二漏极与一第二源极，分别耦接该第二受控端、该第一节点与该第三电源端；以及一第二阻抗电路，耦接于该第一受控端与该第二电源端之间，于该第一受控端与该第二电源端之间提供一第二等效电阻，其中该第二阻抗电路包含一原生元件的晶体管，具有一栅极、一源极与一漏极，分别耦接该第二响应端、该第二电源端与该第一受控端，以及其中该原生元件的晶体管为通道中不掺杂载子的长通道的金属氧化物半导体晶体管。
为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1至图3示意的是依据本发明不同实施例的静电放电保护电路。
[主要元件标号说明]
10a-10c：静电放电保护电路 12、12’：检测电路
14：触发电路 16、16’：钳压电路
17-18、17’-18’：阻抗电路 R1-R3：电阻
MC1-MC2、M1-M3、N1-N2、MN、MP：晶体管
D1-D2：二极管 Pd：接垫
np1-np3、na1-na2、nb1-nb2、nc：节点
Vdd1、Vdd2、G：工作电压 PR1-PR3：电源轨线
具体实施方式
请参考图1，其所示意的是依据本发明一实施例的静电放电保护电路10a。节点np1、np2与np3为电源端，分别耦接工作电压Vdd1、Vdd2与G所对应的电源轨线PR1、PR2与PR3，用以耦接工作电压Vdd1、Vdd2与G；其中，工作电压Vdd1大于工作电压Vdd2。例如说，工作电压Vdd1与Vdd2可以分别是3.3伏与1.8伏，工作电压G则是0伏的地端工作电压。静电放电保护电路10a中设有一检测电路12、一触发电路14及一钳压电路16。
检测电路12的节点na1与na2作为两响应端，并设有晶体管MC1、MC2、阻抗电路17与电阻R2。晶体管MC1可以是一p通道金属氧化物半导体晶体管，其栅极耦接节点na2，源极与漏极则共同耦接至节点na1，以实现一电容。晶体管MC2可以是一n通道金属氧化物半导体晶体管，其栅极耦接节点na2，源极与漏极共同耦接至节点np3，以实现另一个电容。阻抗电路17中设有一电阻R1，耦接于节点np1与节点na1之间。电阻R2则耦接于节点np2与节点na2之间。
触发电路14的节点nb1与nb2为两触发端，并设有三晶体管M1、M2与M3。晶体管M1与M2可以是p通道金属氧化物半导体晶体管，晶体管M3则可以是n通道金属氧化物半导体晶体管。晶体管M1的栅极、源极与漏极分别耦接节点na1、节点np1与节点nb1，体极(bulk)则耦接节点np1。晶体管M2的栅极、源极与漏极分别耦接于节点na2、nb1与nb2，体极耦接节点np1。晶体管M3的栅极、源极与漏极则分别耦接节点na2、np3与nb2。
钳压电路16于节点nb1与nb2的两受控端耦接至触发电路14，其设有两晶体管N1、N2与一阻抗电路18。晶体管N1与N2可以是n通道金属氧化物半导体晶体管；晶体管N1的栅极、漏极与源极分别耦接节点nb1、np1与nc，晶体管N2的栅极、漏极与源极则分别耦接nb2、nc与np3。阻抗电路18设有一电阻R3，耦接于节点nb1与np2之间。
本发明静电放电保护电路10a可应用于芯片中；配合本发明的静电放电保护电路10a，芯片的接垫Pd(如一输出入接垫)与电源轨线PR1间仅需以一简单的二极管D1来实现静电放电路径，不需要在接垫Pd的输出入电路使用迭接的驱动晶体管。二极管D1的阳极耦接接垫Pd，阴极则耦接电源轨线PR1。同理，电源轨线PR3与接垫Pd间也只要设置一二极管D2，其阳极耦接电源轨线PR3，阴极耦接接垫Pd。
静电放电保护电路10a进行静电放电保护的情形可举例描述如下。当接垫Pd与电源轨线PR3之间发生静电放电事件而使接垫Pd的电压快速上升时，二极管D1导通，使电源轨线PR1的电压也随接垫Pd的电压快速升高。在检测电路12中，由于晶体管MC1、MC2与电阻R1、R2的电容电阻网络不会及时响应电源轨线PR1的快速电压上升，节点na1与na2的电压会维持于低电平(相对于电源轨线PR1的高电压)。因此，晶体管M1与M2会导通，将电源轨线PR1的高电压导通至节点nb1与nb2，连带使晶体管N1与N2受到触发而导通。导通的晶体管N1与N2会将电源轨线PR1导通至电源轨线PR3，使静电放电的电流可以被导引至电源轨线PR3而流出芯片。如此，静电放电的电流就不会流到芯片中的其它电路功能方块(图1中省略未绘出)而使芯片的功能受损。
相对于静电放电事件，当芯片要开启电源(power on)并进行正常运作时，静电放电保护电路10a中的晶体管N1与N2就不会导通，使电源轨线PR1不会被错误地导通至电源轨线PR3。当芯片开启电源时，电源轨线PR1与PR2的电压会缓慢地分别上升至工作电压Vdd1与Vdd2，检测电路12中的电容电阻网络可以及时响应，使节点na1的电压能追随电源轨线PR1的电压。因此，晶体管M1不会导通。同理，节点na2的电压会追随电源轨线PR2的电压，使晶体管M2也不导通。相对地，晶体管M3会将节点nb2导通至工作电压G，使晶体管N2维持关闭而不导通。如此，就可避免电源轨线PR1被导通至电源轨线PR3。
当电源轨线PR1与PR2的电压稳定于工作电压Vdd1与Vdd2而使芯片正常运作后，节点na2的电压会经由电阻R2维持于工作电压Vdd2，节点na1的电压由电阻R1维持于工作电压Vdd1。由于触发电路14中采用了三个晶体管的迭接架构，节点nb1与nb2的电压可以不相同；节点nb1的电压会由电阻R3维持于工作电压Vdd2，节点nb2的电压则因晶体管M3的导通而相当于工作电压G。因此，晶体管M1、M2与M3的栅极源极间电压差、栅极漏极间电压差与源极漏极间电压差均会维持在先进制程元件所能耐受的电压范围内。因此，本发明静电放电保护电路10a可以用先进制程元件构筑。
请参考图2，其所示意的是依据本发明另一实施例的静电放电保护电路10b。静电放电保护电路10b设有一检测电路12’，并沿用图1中的触发电路14与钳压电路16。类似检测电路12，检测电路12’中设有两个作为电容的晶体管MC1、MC2，以及电阻R2。较为不同的是，检测电路12’中的阻抗电路17’改采用一晶体管MP，以在节点np1与na1间提供一可变的等效电阻。晶体管MP可以是一具有长通道的p通道金属氧化物半导体晶体管，其栅极、源极与漏极分别耦接节点nb1、np1与na1，体极耦接节点np1。
当静电放电发生时，晶体管MP可在节点np1与na1间提供一个高电阻值的等效电阻。当芯片正常运作时，晶体管MP则在节点np1与na1间提供一个低电阻值的等效电阻，使节点na1的电压可趋近(并追随)节点np1的工作电压Vdd1，避免在晶体管M1至M3由电源轨线PR1导通漏电流。
请参考图3，其所示意的是依据本发明又一实施例的静电放电保护电路10c。静电放电保护电路10c沿用检测电路图1的检测电路12与触发电路14，并设有一钳压电路16’。类似于图1中的钳压电路16，钳压电路16’中设有晶体管N1与N2；较为不同的是，钳压电路16’中的阻抗电路18’采用一原生元件(native device)的晶体管MN，以在节点nb1与np2间提供一可变的等效电阻。晶体管MN可以是一长通道的金属氧化物半导体晶体管，其通道中不掺杂载子，使其导通的临限电压可以低至0伏。晶体管MN的栅极耦接节点na2，源极与漏极则耦接于节点np2与nb1之间。
当静电放电发生时，晶体管MN可在节点np1与nb1间提供一高电阻值的等效电阻。当芯片正常运作时，晶体管MN则在节点np1与nb1间提供一低电阻值的等效电阻，吸收晶体管M1的漏电流与晶体管N1中经由漏极栅极间大电容的位移电流(displacement current)，确保节点nb2的电压能趋近工作电压G。
总结来说，相较于已知技术，本发明可以放松静电放电保护机制对输出入电路的限制，简化输出入电路的电路架构，缩减其布局面积，另外，本发明也适合以先进制程元件来实现。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (8)
1.一种静电放电保护电路，包含：
一第一电源端、一第二电源端与一第三电源端，分别用以耦接一第一工作电压、一第二工作电压与一基准工作电压；
一检测电路，设有一第一响应端与一第二响应端，并包含：
一第一电容，耦接于该第一响应端与该第二响应端之间；
一第二电容，耦接于该第二响应端与该第三电源端之间；
一第一阻抗电路，耦接于该第一电源端与该第一响应端之间，于该第一电源端与该第一响应端之间提供一第一等效电阻；以及
一电阻，耦接于该第二电源端与该第二响应端之间；
一触发电路，设有一第一触发端与一第二触发端，并包含：
一第一触发晶体管，耦接于该第一响应端、该第一电源端与该第一触发端之间；
一第二触发晶体管，耦接于该第二响应端、该第一触发端与该第二触发端之间；以及
一第三触发晶体管，耦接于该第二响应端、该第二触发端与该第三电源端之间；以及
一钳压电路，具有一第一受控端与一第二受控端，分别耦接该第一触发端与该第二触发端，并包含：
一第一钳压晶体管，具有一第一栅极、一第一漏极与一第一源极，分别耦接于该第一受控端、该第一电源端与一第一节点；
一第二钳压晶体管，具有一第二栅极、一第二漏极与一第二源极，分别耦接该第二受控端、该第一节点与该第三电源端；以及
一第二阻抗电路，耦接于该第一受控端与该第二电源端之间，于该第一受控端与该第二电源端之间提供一第二等效电阻，
其中该第二阻抗电路包含一原生元件的晶体管，具有一栅极、一源极与一漏极，分别耦接该第二响应端、该第二电源端与该第一受控端，以及其中该原生元件的晶体管为通道中不掺杂载子的长通道的金属氧化物半导体晶体管；其中，当静电放电发生时，该第二阻抗电路可在该第一受控端与该第二电源端间提供一第一等效电阻；当正常运作时，该第二阻抗电路可在该第一受控端与该第二电源端间提供一第二等效电阻，且该第二等效电阻与该第一等效电阻相异。
2.根据权利要求1所述的静电放电保护电路，其中该第一电容是一p通道金属氧化物半导体晶体管，具有一第一电容栅极、一第一电容源极与一第一电容漏极，分别耦接该第二响应端、该第一响应端与该第一响应端。
3.根据权利要求1所述的静电放电保护电路，其中该第二电容是一n通道金属氧化物半导体晶体管，具有一第二电容栅极、一第二电容源极与一第二电容漏极，分别耦接该第二响应端、该第三电源端与该第三电源端。
4.根据权利要求1所述的静电放电保护电路，其中该第一钳压晶体管与该第二钳压晶体管是n通道金属氧化物半导体晶体管。
5.根据权利要求1所述的静电放电保护电路，其中该第一工作电压高于该第二工作电压。
6.根据权利要求1所述的静电放电保护电路，其中该第一触发晶体管与该第二触发晶体管是p通道金属氧化物半导体晶体管，而该第三触发晶体管是n通道金属氧化物半导体晶体管。
7.根据权利要求1所述的静电放电保护电路，其中该第一阻抗电路包含一p通道金属氧化物半导体晶体管，具有一栅极、一源极与一漏极，分别耦接该第一触发端、该第一电源端与该第一响应端。
8.根据权利要求1所述的静电放电保护电路，其中该第一阻抗电路包含一第二电阻，耦接于该第一电源端与该第一响应端之间。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100102008 | 2011-01-19 | ||
| TW100102008A TWI405325B (zh) | 2011-01-19 | 2011-01-19 | 靜電放電保護電路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102611087A CN102611087A (zh) | 2012-07-25 |
| CN102611087B true CN102611087B (zh) | 2015-01-21 |
Family
ID=46490587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110217085.5A Active CN102611087B (zh) | 2011-01-19 | 2011-07-29 | 静电放电保护电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8724269B2 (zh) |
| CN (1) | CN102611087B (zh) |
| TW (1) | TWI405325B (zh) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8766365B2 (en) * | 2012-02-21 | 2014-07-01 | Micron Technology, Inc. | Circuit-protection devices |
| KR102000738B1 (ko) | 2013-01-28 | 2019-07-23 | 삼성디스플레이 주식회사 | 정전기 방지 회로 및 이를 포함하는 표시 장치 |
| US9536840B2 (en) | 2013-02-12 | 2017-01-03 | Qualcomm Incorporated | Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods |
| US9171608B2 (en) * | 2013-03-15 | 2015-10-27 | Qualcomm Incorporated | Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods |
| US9076656B2 (en) * | 2013-05-02 | 2015-07-07 | Freescale Semiconductor, Inc. | Electrostatic discharge (ESD) clamp circuit with high effective holding voltage |
| US9502892B2 (en) * | 2013-09-18 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection circuit and related method |
| CN103795026B (zh) * | 2014-02-28 | 2016-08-17 | 北京大学 | 输入级esd保护电路 |
| US9893517B2 (en) * | 2014-12-15 | 2018-02-13 | Arm Limited | Electrostatic discharge protection circuitry |
| TWI618219B (zh) * | 2016-03-09 | 2018-03-11 | 世界先進積體電路股份有限公司 | 驅動電路 |
| US10777547B2 (en) * | 2016-05-25 | 2020-09-15 | Taiwan Semiconductor Manufacturing Company Limited | ESD protection device |
| US10644501B2 (en) | 2016-07-14 | 2020-05-05 | Vanguard International Semiconductor Corporation | Driving circuit |
| TWI627727B (zh) * | 2017-04-14 | 2018-06-21 | 瑞昱半導體股份有限公司 | 靜電放電防護裝置與其偵測電路 |
| US10163893B1 (en) | 2017-08-28 | 2018-12-25 | Micron Technologies, Inc. | Apparatus containing circuit-protection devices |
| CN107565533B (zh) * | 2017-08-29 | 2019-05-28 | 灿芯创智微电子技术（北京）有限公司 | 一种clamp类型的静电保护电路 |
| CN107634055B (zh) * | 2017-09-26 | 2020-03-27 | 中颖电子股份有限公司 | 静电释放保护架构 |
| US10431577B2 (en) | 2017-12-29 | 2019-10-01 | Micron Technology, Inc. | Methods of forming circuit-protection devices |
| TWI670911B (zh) * | 2018-05-01 | 2019-09-01 | 瑞昱半導體股份有限公司 | 靜電放電防護裝置 |
| US10930639B2 (en) | 2019-02-19 | 2021-02-23 | Nxp Usa, Inc. | ESD protection circuit providing multiple detection signals |
| US12081018B2 (en) * | 2021-07-09 | 2024-09-03 | Changxin Memory Technologies, Inc. | Electrostatic discharge protection network for chip |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437407B1 (en) * | 2000-11-07 | 2002-08-20 | Industrial Technology Research Institute | Charged device model electrostatic discharge protection for integrated circuits |
| US6747861B2 (en) * | 2001-11-15 | 2004-06-08 | Industrial Technology Research Institute | Electrostatic discharge protection for a mixed-voltage device using a stacked-transistor-triggered silicon controlled rectifier |
| TWI273693B (en) * | 2004-03-19 | 2007-02-11 | Mediatek Inc | Electrostatic discharge protection device |
| US7221551B2 (en) * | 2004-06-11 | 2007-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cascaded gate-driven ESD clamp |
| US7242561B2 (en) * | 2005-01-12 | 2007-07-10 | Silicon Integrated System Corp. | ESD protection unit with ability to enhance trigger-on speed of low voltage triggered PNP |
| US7639462B2 (en) * | 2005-10-25 | 2009-12-29 | Honeywell International Inc. | Method and system for reducing transient event effects within an electrostatic discharge power clamp |
| US7289307B2 (en) * | 2005-11-09 | 2007-10-30 | Silicon Integrated Systems Corp. | High voltage ESD circuit by using low-voltage device with substrate-trigger and gate-driven technique |
| US7397280B2 (en) * | 2006-03-02 | 2008-07-08 | Industrial Technology Research Institute | High-voltage tolerant power-rail ESD clamp circuit for mixed-voltage I/O interface |
-
2011
- 2011-01-19 TW TW100102008A patent/TWI405325B/zh active
- 2011-07-29 CN CN201110217085.5A patent/CN102611087B/zh active Active
-
2012
- 2012-01-18 US US13/352,724 patent/US8724269B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN102611087A (zh) | 2012-07-25 |
| TW201232756A (en) | 2012-08-01 |
| TWI405325B (zh) | 2013-08-11 |
| US8724269B2 (en) | 2014-05-13 |
| US20120182654A1 (en) | 2012-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102611087B (zh) | 静电放电保护电路 | |
| US7521970B2 (en) | High voltage tolerant input buffer | |
| US8743515B2 (en) | ESD clamp with novel RC triggered circuit | |
| US9948283B2 (en) | Semiconductor device | |
| US8395870B2 (en) | Input/output circuit | |
| KR20100016050A (ko) | 트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로 | |
| US20150043113A1 (en) | Esd clamp circuit | |
| TWI674720B (zh) | 電源保護電路 | |
| US10177135B2 (en) | Integrated circuit and electrostatic discharge protection circuit thereof | |
| CN107004638A (zh) | 半导体集成电路 | |
| US9698774B2 (en) | 20V to 50V high current ASIC PIN diode driver | |
| US7705654B2 (en) | Fast turn on active DCAP cell | |
| EP3101686A1 (en) | Semiconductor integrated circuit device | |
| US8754632B2 (en) | Integrated circuit with power state determination circuit | |
| CN101877583B (zh) | 缓冲装置及静电放电防护电路 | |
| EP2530842B1 (en) | High voltage tolerant bus holder circuit and method of operating the circuit | |
| CN101093984B (zh) | 电压箝位电路、半导体芯片和电压箝位方法 | |
| US20100123509A1 (en) | Pad circuit for the programming and i/o operations | |
| TW202505837A (zh) | Ｅｓｄ保護電路和包括ｅｓｄ保護電路的電子裝置 | |
| CN114079452A (zh) | 非对称输入输出结构 | |
| US11862968B2 (en) | Circuit and method for high voltage tolerant ESD protection | |
| CN103560779B (zh) | 输入缓冲器 | |
| CN105790753A (zh) | 输出缓冲器 | |
| US9171834B2 (en) | Over voltage protection for a thin oxide load circuit | |
| CN107342280A (zh) | 具有静电放电保护功能的输出电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20170526 Address after: Hsinchu Science Park, Taiwan, China Co-patentee after: Taiwan Semiconductor Manufacturing Co.,Ltd. Patentee after: GLOBAL UNICHIP CORP. Address before: Hsinchu Science Park, Taiwan, China force line six, No. ten Patentee before: GLOBAL UNICHIP CORP. |