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CN107004638A - 半导体集成电路 - Google Patents

半导体集成电路 Download PDF

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CN107004638A
CN107004638A CN201580062180.9A CN201580062180A CN107004638A CN 107004638 A CN107004638 A CN 107004638A CN 201580062180 A CN201580062180 A CN 201580062180A CN 107004638 A CN107004638 A CN 107004638A
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Abstract

本公开的半导体集成电路包括：与受保护电路连接的第一电源线和第二电源线；被供给有与供给到第一电源线和第二电源线的电压不同的电压的第三电源线；连接在所述第一电源线和第二电源线之间并检测在所述第一电源线中产生的浪涌的检测电路；包括串联连接的至少一个反相器并且连接在所述第一电源线和第二电源线之间的反相器电路；连接在所述第一电源线和第二电源线之间并且受到所述检测电路的输出控制使得所述浪涌流过第二电源线的保护晶体管；和至少与所述第三电源线和所述保护晶体管连接的时间常数电路。

Description

半导体集成电路
技术领域
本公开涉及一种包括消除在电源线中产生的浪涌的电路的半导体集成电路。
背景技术
通常，诸如大规模集成电路(LSI)等半导体集成电路随着半导体集成电路的小型化和电压的降低而增大了保护具有预定功能的内部电路(在下文中，被称为受保护电路)免受在电源线中产生的浪涌的影响的重要性。
通过相对于电源线的外部端子的静电放电(ESD)，电源线电压急剧增大，即，ESD浪涌作为在电源线中产生的代表性浪涌而是公知的。
为了防止ESD浪涌在外部端子中产生的高电压脉冲损坏受保护电路，用于ESD保护的器件或电路与受保护电路一起集成在半导体基板上。
例如，作为用于ESD保护的器件或电路，GGMOS(栅极接地的MOS)、晶闸管和RCMOS是公知的。虽然根据目的来适当地使用用于ESD保护的器件或电路，但是近年来经常使用设计相对简单的具有RCMOS构成的ESD保护电路(例如，参考专利文献1和非专利文献1)。
引用文献列表
专利文献
专利文献1：日本未审查专利申请公开No.2012-253266
非专利文献
非专利文献1：C.A.Torres et al；“Modular,Portable,and Easily SimulatedESD Protection Networks for Advanced CMOS Technologies”，ElectricalOverstress/Electrostatic Discharge Symposium，September 11～13。SymposiumProceedings，pp.81～94，Fig.1。
发明内容
作为具有RCMOS构成的ESD保护电路，其中在电源配线和接地配线之间设置有检测电路、反相器电路和保护晶体管的构成是公知的。在所述构成中，检测电路使用电阻器和电容器，反相器电路使用CMOS，并且保护晶体管将在电源配线中产生的浪涌传递到接地配线。MOS晶体管用作保护晶体管。
在具有上述RCMOS构成的ESD保护电路中，当产生浪涌时，保护晶体管接通以将浪涌从电源配线传递到接地配线。当没有浪涌产生时，保护晶体管关闭并处于待机状态。然而，即使当用作保护晶体管的MOS晶体管处于截止状态时，也会产生截止泄漏电流，并且截止泄漏电流导致待机状态下的功耗增大。因此，期望减少截止泄漏电流。
专利文献1提出：在具有RCMOS构成的ESD保护电路中，通过将设置在反相器电路的最后一级中的反相器的一端连接到不同于电源配线和接地配线的第三电源线来减少截止泄漏电流。然而，在专利文献1所述的电路中，当产生浪涌时，过电流可能流过与第三电源线连接的反相器，从而可能导致ESD保护功能的丧失。
因此，期望提供一种半导体集成电路，其能够在维持ESD保护功能的同时减少正常操作期间的功耗。
根据本公开实施方案的半导体集成电路包括：与受保护电路连接的第一电源线和第二电源线；被供给有与供给到所述第一电源线和第二电源线的电压不同的电压的第三电源线；连接在所述第一电源线和第二电源线之间并检测在所述第一电源线中产生的浪涌的检测电路；包括串联连接的至少一个反相器并且连接在所述第一电源线和第二电源线之间的反相器电路；连接在所述第一电源线和第二电源线之间并且受到所述检测电路的输出控制使得所述浪涌流过所述第二电源线的保护晶体管；和至少与所述第三电源线和所述保护晶体管连接的时间常数电路。
在根据本公开实施方案的半导体集成电路中，时间常数电路与第三电源线和保护晶体管连接，从而使得可以减少保护晶体管的截止泄漏电流。
在根据本公开实施方案的半导体集成电路中，时间常数电路与第三电源线和保护晶体管连接。这使得可以减少保护晶体管的截止泄漏电流，并且可以在维持ESD保护功能的同时减少正常操作期间的功耗。
需要指出的是，这里记载的效果是非限制性的。由本技术实现的效果可以是本公开中所记载的效果中的一种或多种。
附图说明
图1是示出了典型的ESD保护电路的构成例的电路图。
图2是示出了流过NMOS晶体管的截止泄漏电流的说明图。
图3是示出了其中截止泄漏电流减少的ESD保护电路的例子的电路图。
图4是示出了根据本公开第一实施方案的半导体集成电路的例子的电路图。
图5是示出了由图4所示的电路引起的截止泄漏电流的减少的说明图。
图6是示出了根据第一实施方案的第一变形例的半导体集成电路的例子的电路图。
图7是示出了根据第一实施方案的第二变形例的半导体集成电路的例子的电路图。
图8是示出了根据第一实施方案的第三变形例的半导体集成电路的例子的电路图。
图9是示出了根据第二实施方案的半导体集成电路的例子的电路图。
图10是示出了由图9所示的电路引起的截止泄漏电流的减少的说明图。
具体实施方式
下面，参照附图对本公开的一些实施方案进行详细说明。需要指出的是，按照以下顺序进行说明。
0.ESD保护电路的说明(图1～图3)
0.1构成
0.1.1第一比较例的构成
0.1.2第二比较例的构成
0.2问题
1.第一实施方案
1.1构成和操作(图4和图5)
1.2效果
1.3变形例
1.3.1第一变形例和第二变形例(其中反相器的级数设定为两级以上的构成例)(图6和图7)
1.3.2第三变形例(其中保护晶体管由PMOS晶体管构成的构成例)(图8)
2.第二实施方案(图9和图10)
3.其他实施方案
<0.ESD保护电路的说明>
首先，对作为根据本公开的半导体集成电路的比较例的ESD保护电路的构成和问题进行说明。
[0.1构成]
[0.1.1第一比较例的构成]
图1示出了根据本公开的半导体集成电路的第一比较例的电路。图1所示的第一比较例的电路示出了基于上述非专利文献1的记载的具有典型的RCMOS构成的ESD保护电路100的构成例。
图1所示的ESD保护电路100包括：外部端子(VDD端子)2T与其连接的电源配线(第一电源线)2；和外部端子(VSS端子)3T与其连接的基准电压配线(第二电源线)3。在电源配线2和基准电压配线3之间施加电源电压VDD。
ESD保护电路100还包括在电源配线2和基准电压配线3之间的反相器电路4、保护晶体管5和检测电路8。
保护晶体管5将由ESD引起的在电源配线2中产生的高电压脉冲传递到基准电压配线3。例如，保护晶体管5可以由NMOS晶体管构成并且可以具有与电源配线2连接的漏极端子和与基准电压配线3连接的源极端子。
检测电路8构成包括检测电阻器Ra和检测电容器Ca的RC串联电路。
反相器电路4包括每个都具有CMOS构成的至少一个反相器。在图1中示出了其中第一反相器Inv1、第二反相器Inv2和第三反相器Inv3串联连接的三级构成的例子。反相器电路4的输入端与检测电阻器Ra和检测电容器Ca之间的节点连接。反相器电路4的输出端与保护晶体管5的栅极端子连接。
例如，ESD保护电路100通过利用从检测电阻器Ra和检测电容器Ca获得的时间常数而设计成不对电源配线2的正常电位上升和波动产生反应。当在正常通电期间有意提高电源配线2的电位时，其脉冲的上升速度小于ESD浪涌产生时的上升速度。因此，连接检测电阻器Ra与检测电容器Ca的节点的电位VRC的上升相对于电源配线2的电位上升不存在延迟。
相比而言，当将比正常操作中估计的频率高的频率的脉冲(例如，ESD浪涌)施加到电源配线2时，连接检测电阻器Ra与检测电容器Ca的节点的电位VRC在电源配线2的电位上升之后上升。作为ESD的代表性模型的人体模型(HBM)中的电位在诸如几百纳秒的极短时间内上升，并且通过如此高频率的电位的上升，以使得上述电位VRC在电源配线2的电位上升之后上升的方式来确定检测电路8的时间常数。
当电位VRC在电源配线2的电位上升之后上升时，在反相器电路4中产生的正脉冲被施加到保护晶体管5的栅极，直到电位VRC达到反相器电路4的反相器的阀值时停止施加。结果，在由正脉冲限定的时间内保护晶体管5导通，从而将ESD浪涌从电源配线2传递到基准电压配线3。这保护了连接在电源配线2和基准电压配线3之间的充当受保护电路的内部电路免受ESD浪涌的影响。
当电位VRC达到反相器电路4的反相器的阀值时，终止向保护晶体管5的栅极施加正脉冲。这使得快速关闭保护晶体管5。以这种方式，ESD保护电路100利用由RC串联电路构成的检测电路8来检测ESD浪涌，从而响应于检测电路8的检测结果来快速地将ESD浪涌从电源配线2消除。
ESD保护电路100的操作必须满足以下情况(1)和(2)中的要求。
(1)在正常操作期间(未施加浪涌)：
这里，“在正常操作期间(未施加浪涌)”表示其中在正常操作期间预定存在电源配线2的电位变动、但不会向电源配线2施加足以使保护晶体管5接通的浪涌的操作状态。预定的电源配线2的电位变动表示电源启动和关闭时的电位变动以及由电路操作引起的其中电源配线2的电位以小的振幅波动的电位变动。
当电源配线2保持在电源电压VDD时，检测电容器Ca处于高阻抗状态。因此，连接检测电阻器Ra与检测电容器Ca的节点的电位VRC变为基本上H(VDD)电平。H电平的电位被施加到作为三个反相器中的第一级的第一反相器Inv1的输入端，并且第一反相器Inv1的输出相应地变为L(VSS)电平。第一反相器Inv1的输出(L电平)确定了第二反相器Inv2和第三反相器Inv3的相应输出。此时，第二反相器Inv2的输出变为H电平，并且第三反相器Inv3的输出变为L电平。
因此，由于此时保护晶体管5的栅极处于L(VSS)电平，所以保护晶体管5的沟道关闭。这防止了电流从被供给有电源电压VDD的电源配线2流向被供给有基准电压VSS的基准电压配线3。
(2)当在组装工作期间施加ESD浪涌时：
在这种情况下，通常进行ESD测试。通常在组装工作期间，作为静电防护措施常仅将基准电压配线3连接至基准电位(例如，接地电压)。相比而言，电源配线2与其连接的VDD端子2T没有接线。此时，由于不是向每个反相器都供电，所以保护晶体管5的栅极电位是不确定的(例如，浮动)。
在这种状态下，当向VDD端子2T突然施加ESD浪涌时，使用ESD浪涌代替电源电压VDD，反相器电路4和保护晶体管5变得可操作短时间。在这种情况下，即使在组装工作期间，保护晶体管5也接通短时间，从而允许消除ESD浪涌。
[0.1.2第二比较例的构成]
图3示出了根据本公开的半导体集成电路的第二比较例的电路。图3所示的第二比较例的电路示出了基于上述专利文献1的记载的其中截止泄漏电流减少的具有RCMOS构成的ESD保护电路101的构成例。
在图3的ESD保护电路101中，示出了图1的ESD保护电路100中的反相器电路4具有具体的晶体管构成。与图1的ESD保护电路100一样，在图3的ESD保护电路101中也设置有作为外部端子的VDD端子2T和VSS端子3T；然而，在图示中省略了外部端子。另外，在图3的电路例子中，设置有与电源配线2和基准电压配线3连接并被供给有电源的受保护电路6。ESD保护电路101和受保护电路6集成在一个半导体基板上，从而构成半导体集成电路。
在ESD保护电路101中，反相器电路4的第一反相器Inv1、第二反相器Inv2和第三反相器Inv3中的每一个都由在电源配线2和基准电压配线3之间串联连接的PMOS晶体管4P和NMOS晶体管4N构成。第一级中的第一反相器Inv1的PMOS晶体管4P和NMOS晶体管4N共用的栅极连接在检测电阻器Ra和检测电容器Ca之间。此外，第一反相器Inv1的PMOS晶体管4P和NMOS晶体管4N共用的漏极与下一级中的第二反相器Inv2的输入端连接。第二反相器Inv2和第三反相器Inv3都具有与第一反相器Inv1的构成基本上相似的构成。最后一级中的第三反相器Inv3的输出端与保护晶体管5的栅极端子连接。
在ESD保护电路101中，仅最后一级中的第三反相器Inv3的NMOS晶体管4N的源极端子与不同于基准电压配线3的第三电源线7连接。
第三电源线7是供给负电压(-VS)的配线，并且可以与未示出的外部端子(-VS端子)连接。需要指出的是，当受保护电路6是使用同一负电压(-VS)的电路时，ESD保护电路101可以优选与受保护电路6共享第三电源线7。另外，例如，当负电压(-VS)从半导体集成电路内的电源电压VDD产生时，不需要外部端子。
在上述(1)的正常操作期间，保护晶体管5的泄漏电流成为图1的ESD保护电路100的构成中的问题。图2是典型的NMOS晶体管的栅极电压Vg相对于漏极电流Id的特性曲线图。当在正常操作期间保护晶体管5的栅极电压Vg为0V时，其沟道关闭。然而，称为截止泄漏电流的微量电流在保护晶体管5的源极和漏极之间流动。例如，在图2的例子中，当栅极电压Vg为0V时，可以产生每单位栅极宽度(1μm)约0.1nA的截止泄漏电流。保护晶体管5通常具有允许大量电流流过其中的尺寸，并且具有通常为1mm以上的较大的栅极宽度，从而导致较大的功耗。
为了减少截止泄漏电流，在图3的ESD保护电路101中，仅对最后一级中的第三反相器Inv3的NMOS晶体管4N的源极端子施加低于基准电压VSS的负电压偏压(-VS)。
在ESD保护电路101中，在上述(1)的正常操作期间(未施加浪涌)，第三电源线7的电压独立于基准电压配线3设定。这减少了保护晶体管5的截止泄漏电流。例如，将负电压(-VS)供给到第三电源线7。在这种情况下，在最后一级中的第三反相器Inv3的操作期间，第三反相器Inv3的NMOS晶体管4N将负电压(-VS)施加到保护晶体管5的栅极。与图1的ESD保护电路100一样，当施加负电压(-VS)时与当施加基准电压VSS(通常为0V)时相比，保护晶体管5的截止泄漏电流减少了。
[0.2问题]
如上所述，在图3的ESD保护电路101中，在保护晶体管5之前的第三反相器Inv3的NMOS晶体管4N的源极侧和背栅极未被设定为基准电压VSS而被设定为负电压(-VS)。这导致在上述(1)的正常操作期间(未施加浪涌)保护晶体管5的栅极电压变为负值，从而减少了保护晶体管5的截止泄漏电流。
然而，在图3的ESD保护电路101中，除了第三反相器Inv3的NMOS晶体管4N的源极之外，还需要将NMOS晶体管4N的背栅极(P阱)设定为负电压。为了将背栅极设定为负电压，需要将第三反相器Inv3的NMOS晶体管4N的阱单独与其他MOS晶体管分开。与图1的ESD保护电路100相比，这在设计和布局上是困难的，原因是需要使用与其他MOS晶体管不同的电源的阱。
<1.第一实施方案>
接着，对本公开的第一实施方案进行说明。在下文中，适当省略了对与图1和图3所示的电路的部分(包括构成和操作)类似的部分的说明。
[1.1构成和操作]
图4示出了根据本公开第一实施方案的半导体集成电路的构成例。
在图4的电路例子中，ESD保护电路1和受保护电路6集成在一个半导体基板中，从而构成半导体集成电路。与图3的半导体集成电路一样，图4的半导体集成电路与受保护电路6连接，并且包括将电源电压VDD供给到受保护电路6的电源配线2和基准电压配线3。另外，图4的半导体集成电路包括被供给有与供给到电源配线2和基准电压配线3的电压不同的电压的第三电源线7。
与图1的电路例子一样，图4的ESD保护电路1还包括在电源配线2和基准电压配线3之间的反相器电路4、保护晶体管5和检测电路8。
在图4的ESD保护电路1中，与图3的电路例子一样，示出了图1的ESD保护电路100中的反相器电路4具有具体的晶体管构成。与图1的ESD保护电路100一样，在图4的ESD保护电路1中也设置有作为外部端子的VDD端子2T和VSS端子3T；然而，在图示中省略了外部端子。
在图4的ESD保护电路1中示出了其中反相器电路4仅由第一反相器Inv1这一级构成的例子；然而，与后述的变形例一样，反相器电路4可以具有包括两个或多个反相器的两级或多级构成。第一反相器Inv1由在电源配线2和基准电压配线3之间串联连接的PMOS晶体管4P和NMOS晶体管4N构成。
图4的ESD保护电路1还包括作为与图1和图3的电路例子中的组成部分不同的组成部分的时间常数电路9。时间常数电路9至少与第三电源线7和保护晶体管5连接。时间常数电路9可以包括彼此串联连接的电容器Cb和电阻器Rb。电容器Cb的一端可以与反相器电路4的输出端连接。电阻器Rb的一端可以与第三电源线7连接。电容器Cb的另一端可以连接到保护晶体管5的栅极端子和电阻器Rb的另一端。电阻器Rb的另一端可以连接到电容器Cb的另一端和保护晶体管5的栅极端子。
在ESD保护电路1中，保护晶体管5可以是NMOS晶体管。作为电源电压VDD的正电压可以供给到电源配线2，作为基准电压VSS的接地电压可以供给到基准电压配线3，并且负电压(-VS)可以供给到第三电源线7。
在图4的ESD保护电路1中，与图3的ESD保护电路101一样，在上述(1)的正常操作期间(未施加浪涌)，保护晶体管5的截止泄漏电流减少了。由于将负电压(-VS)供给到第三电源线7，所以通过时间常数电路9使得保护晶体管5的栅极电位变为负值。由于将低于基准电压VSS的负电压施加到保护晶体管5的栅极，所以同与图1的ESD保护电路100的情况一样的其中将基准电压VSS施加到保护晶体管5的栅极的情况相比，截止泄漏电流减少了。
图5是典型的NMOS晶体管的栅极电压Vg相对于漏极电流Id的特性曲线图。如上述图2所示，即使当栅极电压Vg为0V时，也会在保护晶体管5中产生每单位栅极宽度(1μm)约0.1nA的截止泄漏电流。例如，如图5所示，当栅极电压Vg为-0.8V时，截止泄漏电流要比栅极电压Vg为0V时的截止泄漏电流低一位数以上。
例如，在图4的ESD保护电路1中，当在上述(2)的组装工作期间施加ESD浪涌时，不能向电源配线2和第三电源线7分别供给电源电压VDD和负电压(-VS)，并且保护晶体管5的栅极电位可能变得不确定(例如，浮动)。在这种状态下，当向电源配线2突然施加ESD浪涌时，利用ESD浪涌代替电源电压VDD，反相器电路4和保护晶体管5变得仅可操作短时间。电容器Cb响应于ESD浪涌的脉冲输入而允许电流流过其中，并且使保护晶体管5的栅极接通，从而允许消除ESD浪涌。
[1.2效果]
如上所述，本实施方案使得可以减少保护晶体管5的截止泄漏电流，并且可以在维持ESD保护功能的同时在正常操作期间实现低功耗。例如，与图1的ESD保护电路100相比，本实施方案使得可以将功耗减至1/10以下。
另外，在图3的ESD保护电路101中需要将第三反相器Inv3的NMOS晶体管4N的阱单独与其他MOS晶体管分开，而在本实施方案中，简单地将时间常数电路9添加到的图1的ESD保护电路100中的配线处理就足够了。这不会导致设计和布局的问题。
需要指出的是，本说明书所述的效果是示例性而非限制性的。由本技术实现的效果可以是上述那些效果之外的效果。这同样适用于下述其他实施方案和变形例。
[1.3变形例]
接着，对第一实施方案的变形例进行说明。在下文中，适当省略了对与图4所示的电路的部分(包括构成和操作)类似的部分的说明。
[1.3.1第一变形例和第二变形例]
在图4所示的半导体集成电路中，反相器电路4可以由两级以上的反相器构成。
图6示出了根据第一实施方案的第一变形例的半导体集成电路的例子。
图6所示的半导体集成电路相对于图4所示的半导体集成电路可以包括包含具有三级构成的反相器电路4的ESD保护电路1A。换句话说，反相器电路4可以具有其中第一反相器Inv1、第二反相器Inv2和第三反相器Inv3串联连接的构成。在这种情况下，最后一级中的第三反相器Inv3的输出端可以充当反相器电路4的输出端。因此，时间常数电路9中的电容器Cb的一端可以与第三反相器Inv3的输出端连接。
其他构成和操作可以与图4所示的半导体集成电路的那些构成和操作基本上相似。另外，当反相器电路4具有五级以上的奇数级的构成时，反相器电路4之外的构成可以与图4所示的半导体集成电路的那些构成基本上相似。
图7示出了根据第一实施方案的第二变形例的半导体集成电路的例子。
图7所示的半导体集成电路相对于图4所示的半导体集成电路可以包括包含具有两级构成的反相器电路4的ESD保护电路1B。换句话说，反相器电路4可以具有其中第一反相器Inv1和第二反相器Inv2彼此串联连接的构成。在这种情况下，最后一级中的第二反相器Inv2的输出端可以充当反相器电路4的输出端。因此，时间常数电路9的电容器Cb的一端可以与第二反相器Inv2的输出端连接。
在图7所示的半导体集成电路中构成检测电路8的检测电阻器Ra和检测电容器Ca位置关系与在图4所示的半导体集成电路中的位置关系相反。换句话说，在图4所示的半导体集成电路中，检测电阻器Ra的一端与电源配线2连接，并且检测电容器Ca的一端与基准电压配线3连接。相比而言，在图7所示的半导体集成电路中，检测电容器Ca的一端与电源配线2连接，并且检测电阻器Ra的一端与基准电压配线3连接。
其他构成和操作可以与图4所示的半导体集成电路的那些构成和操作基本上相似。另外，当反相器电路4具有四级以上的偶数级的构成时，除反相器电路4和检测电路8之外的构成可以与图4所示的半导体集成电路的那些构成基本上相似。
[1.3.2第三变形例]
图8示出了根据第一实施方案的第三变形例的半导体集成电路的例子。
图8所示的半导体集成电路相对于图4所示的半导体集成电路可以包括包含具有两级构成的反相器电路4和由PMOS晶体管构成的保护晶体管5P的ESD保护电路1C。
反相器电路4可以具有其中第一反相器Inv1和第二反相器Inv2彼此串联连接的构成。在这种情况下，最后一级中的第二反相器Inv2的输出端可以充当反相器电路4的输出端。因此，时间常数电路9中的电容器Cb的一端可以与第二反相器Inv2的输出端连接。
在ESD保护电路1C中，作为电源电压VDD的第一正电压可以供给到电源配线2，作为基准电压VSS的接地电压可以供给到基准电压配线3，并且比第一正电压高的第二正电压VD可以供给到第三电源线7。
其他构成和操作可以与图4所示的半导体集成电路的那些构成和操作基本上相似。
<2.第二实施方案>
接着，对本公开的第二实施方案进行说明。在下文中，适当省略了对与上述第一实施方案中的部分(包括构成和操作)类似的部分的说明。
图9示出了根据第二实施方案的半导体集成电路的例子。
图9所示的半导体集成电路可以包括其中时间常数电路9的连接位置与图4所示的半导体集成电路中的时间常数电路9的连接位置不同的ESD保护电路1D。
在图4所示的半导体集成电路中，时间常数电路9可以与电源配线2、第三电源线7和保护晶体管5的背栅极端子连接。更具体地，时间常数电路9的电容器Cb的一端可以与电源配线2连接。电阻器Rb的一端可以与第三电源线7连接。电容器Cb的另一端可以连接到保护晶体管的背栅极端子和电阻器Rb的另一端。电阻器Rb的另一端可以连接到电容器Cb的另一端和保护晶体管5的背栅极端子。
此外，反相器电路4的输出端可以与保护晶体管5的栅极端子连接。在ESD保护电路1D中，保护晶体管5可以是NMOS晶体管。作为电源电压VDD的正电压可以供给到电源配线2，作为基准电压VSS的接地电压可以供给到基准电压配线3，并且负电压(-VS)可以供给到第三电源线7。其他构成可以与图4所示的半导体集成电路的那些构成基本上相似。
图10是典型的NMOS晶体管的栅极电压Vg相对于漏极电流Id的特性曲线图。如图10中的“ref”所示的特性曲线所示，即使当栅极电压Vg为0V时，也会在保护晶体管5中产生略小于每单位栅极宽度(1μm)约0.1nA的截止泄漏电流。
即使在本实施方案的ESD保护电路1D中，在上述(1)的正常操作期间(未施加浪涌)，保护晶体管5的截止泄漏电流也减少了。由于将负电压(-VS)供给到第三电源线7，所以负电压被供给到保护晶体管5的背栅极端子。这增大了保护晶体管5的阀值电压Vth。因此，如图10所示，栅极电压Vg相对于漏极电流Id的特性曲线整体下降，并且截止泄漏电流减少。
<3.其他实施方案>
本公开的技术不限于上述实施方案，并且可以进行各种变形。
例如，本技术可以具有以下构成中的任一种。
(1)一种半导体集成电路，包括：
与受保护电路连接的第一电源线和第二电源线；
被供给有与供给到所述第一电源线和第二电源线的电压不同的电压的第三电源线；
连接在所述第一电源线和第二电源线之间并检测在所述第一电源线中产生的浪涌的检测电路；
包括串联连接的至少一个反相器并且连接在所述第一电源线和第二电源线之间的反相器电路；
连接在所述第一电源线和第二电源线之间并且受到所述检测电路的输出控制使得所述浪涌流过所述第二电源线的保护晶体管；和
至少与所述第三电源线和所述保护晶体管连接的时间常数电路。
(2)根据上述(1)所述的半导体集成电路，其中
所述时间常数电路包括电容器和电阻器，以及
所述电阻器的一端与所述第三电源线连接。
(3)根据上述(2)所述的半导体集成电路，其中
所述电容器的一端与所述反相器电路的输出端连接，并且所述电容器的另一端连接到所述保护晶体管的栅极端子和所述电阻器的另一端，以及
所述电阻器的另一端连接到所述电容器的另一端和所述保护晶体管的所述栅极端子。
(4)根据上述(2)所述的半导体集成电路，其中
所述电容器的一端与所述第一电源线连接，并且所述电容器的另一端连接到所述保护晶体管的背栅极端子和所述电阻器的另一端，以及
所述电阻器的另一端连接到所述电容器的另一端和所述保护晶体管的所述背栅极端子。
(5)根据上述(1)～(4)中任一项所述的半导体集成电路，其中
所述保护晶体管是N沟道金属氧化物半导体晶体管，
所述第一电源线被供给有正电压，
所述第二电源线被供给有接地电压，以及
所述第三电源线被供给有负电压。
(6)根据上述(1)～(4)中任一项所述的半导体集成电路，其中
所述保护晶体管是P沟道金属氧化物半导体晶体管，
所述第一电源线被供给有第一正电压，
所述第二电源线被供给有接地电压，以及
所述第三电源线被供给有比所述第一正电压高的第二正电压。
本申请基于并要求于2014年12月5日向日本专利局提交的日本专利申请No.2144-247067的优先权，其全部内容通过引用的方式并入本文。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明所附的权利要求书或其等同物的范围内进行各种修改、组合、次组合以及改变。

Claims (6)

1.一种半导体集成电路，包括：
与受保护电路连接的第一电源线和第二电源线；
被供给有与供给到所述第一电源线和第二电源线的电压不同的电压的第三电源线；
连接在所述第一电源线和第二电源线之间并检测在所述第一电源线中产生的浪涌的检测电路；
包括串联连接的至少一个反相器并且连接在所述第一电源线和第二电源线之间的反相器电路；
连接在所述第一电源线和第二电源线之间并且受到所述检测电路的输出控制使得所述浪涌流过所述第二电源线的保护晶体管；和
至少与所述第三电源线和所述保护晶体管连接的时间常数电路。
2.根据权利要求1所述的半导体集成电路，其中
所述时间常数电路包括电容器和电阻器，以及
所述电阻器的一端与所述第三电源线连接。
3.根据权利要求2所述的半导体集成电路，其中
所述电容器的一端与所述反相器电路的输出端连接，并且所述电容器的另一端连接到所述保护晶体管的栅极端子和所述电阻器的另一端，以及
所述电阻器的另一端连接到所述电容器的另一端和所述保护晶体管的所述栅极端子。
4.根据权利要求2所述的半导体集成电路，其中
所述电容器的一端与所述第一电源线连接，并且所述电容器的另一端连接到所述保护晶体管的背栅极端子和所述电阻器的另一端，以及
所述电阻器的另一端连接到所述电容器的另一端和所述保护晶体管的所述背栅极端子。
5.根据权利要求1所述的半导体集成电路，其中
所述保护晶体管是N沟道金属氧化物半导体晶体管，
所述第一电源线被供给有正电压，
所述第二电源线被供给有接地电压，以及
所述第三电源线被供给有负电压。
6.根据权利要求1所述的半导体集成电路，其中
所述保护晶体管是P沟道金属氧化物半导体晶体管，
所述第一电源线被供给有第一正电压，
所述第二电源线被供给有接地电压，以及
所述第三电源线被供给有比所述第一正电压高的第二正电压。
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