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CN102237408B - 场效应晶体管与半导体元件的制造方法 - Google Patents

场效应晶体管与半导体元件的制造方法 Download PDF

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CN102237408B CN2010105341752A CN201010534175A CN102237408B CN 102237408 B CN102237408 B CN 102237408B CN 2010105341752 A CN2010105341752 A CN 2010105341752A CN 201010534175 A CN201010534175 A CN 201010534175A CN 102237408 B CN102237408 B CN 102237408B
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Abstract

本发明提供在基底上的场效应晶体管与半导体元件的制造方法，场效应晶体管其结构包含栅极堆叠、隔绝结构以及在基底的上表面下方的源极/漏极凹陷空穴，凹陷空穴介于栅极堆叠与隔绝结构之间。凹陷空穴具有较低部分与较高部分，较低部分具有第一应变层与第一介电膜，第一应变层介于隔绝结构与第一介电膜之间，第一介电膜的厚度小于第一应变层的厚度，较高部分具有第二应变层，位于第一应变层与第一介电膜之上。本发明可形成降低缺陷的应变结构，以提升载子的移动率，并且提高元件效能。

Description

场效应晶体管与半导体元件的制造方法
技术领域
本发明涉及集成电路的制造，特别涉及具有应变结构的场效应晶体管。
背景技术
随着半导体工业发展至纳米工艺技术世代，追求更高的元件密度、更高的效能以及更低的成本，对于制造与设计问题上的挑战更发展出三维的设计，例如鳍式场效应晶体管(fin field effect transistor FinFET)。典型的鳍式场效应晶体管具有由基底延伸的薄且垂直鳍片(fin)(或鳍片结构)，例如通过蚀刻至基底的硅层内，鳍式场效应晶体管的沟道可在此垂直鳍片中形成。在鳍片之上提供栅极，其例如为围绕着鳍片，沟道的两侧具有栅极可让栅极从沟道的两侧控制沟道。另外，鳍式场效应晶体管的优点还包括降低短沟道效应，以及达到较高的电流。
图1A显示传统的鳍式场效应晶体管100的立体图，图1B显示沿着图1A的线a-a的鳍式场效应晶体管100的剖面图。鳍片104/108包括在半导体基底102上方的凸起的有源区104，鳍片104/108被浅沟槽隔绝区(shallowtrench isolation；STI)结构106围绕。栅极结构110包括栅极介电层112、栅极电极114以及选择性的硬掩模层116，形成于鳍片104/108之上。侧壁间隙壁118形成在栅极结构110的两侧，更进一步地，鳍片104/108的一部分包含在鳍式场效应晶体管100的源极与漏极凹陷空穴中的应变结构108，应变结构108在鳍片凹陷工艺与外延生长步骤之后形成，应变结构108使用外延的硅锗(SiGe)，可用于提升载子移动率。
然而，要在互补式金属氧化物半导体(CMOS)的制造中实施这样的特征与工艺有其挑战，当栅极长度以及元件之间的间隙减少时，这些问题更加恶化，例如，由于鳍片104/108的部分104与应变结构108之间的晶格不匹配，无法产生有序的原子排列，因此，应变诱发的结晶缺陷108a会被埋置在应变结构108内，结晶缺陷108a会在元件操作期间提供载子传输路径，因此会增加元件不稳定性以及/或元件失效的可能性。
因此，业界亟需一种方法，以制造缺陷降低的应变结构。
发明内容
本发明的目的在于克服现有技术中的缺陷。
依据本发明的一实施例，场效应晶体管包括基底，具有上表面，栅极堆叠设置于基底之上，隔绝结构设置于基底内，以及源极/漏极凹陷空穴设置于基底的上表面之下，介于栅极堆叠与隔绝结构之间，其中凹陷空穴包括：较低部分，较低部分还包括第一应变层与第一介电膜，其中第一应变层设置在隔绝结构与第一介电膜之间；以及较高部分，其包括第二应变层设置在第一应变层与第一介电膜之上。
依据本发明的一实施例，半导体元件的制造方法包括：提供基底，形成凹陷空穴在基底内，其包括较高部分与较低部分，其中凹陷空穴的一个侧壁为介电质，且凹陷空穴的其他侧壁为基底所形成，在基底形成的侧壁部分上与凹陷空穴的底部部分上形成介电膜，移除在凹陷空穴的底部部分上的介电膜，在凹陷空穴的较低部分内外延生长第一应变层，邻接一部分的介电膜，移除不邻接第一应变层的介电膜，以及在凹陷空穴的较高部分内外延生长第二应变层。
本发明可形成降低缺陷的应变结构，以提升载子的移动率，并且提高元件效能。
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合附图，作详细说明如下。
附图说明
图1A显示传统的鳍式场效应晶体管的立体图。
图1B显示沿着图1A的线a-a的鳍式场效应晶体管的剖面示意图。
图2显示依据揭示的各种概念，应变结构的制造方法的流程图。
图3A-图3F显示依据揭示的各种概念，在制造的各阶段中，包括应变结构的鳍式场效应晶体管的各剖面示意图。
图4A-图4E显示依据揭示的各种概念，在制造的各阶段中，包括应变结构的鳍式场效应晶体管的各剖面示意图。
其中，附图标记说明如下：
100～传统的鳍式场效应晶体管；        102～基底；
104、108～鳍片结构；                 106～隔绝结构；
106a～隔绝结构的上表面；             108a～结晶缺陷；
110～栅极结构；                      112～栅极介电层；
114～栅极电极层；116～硬掩模层；     118～间隙壁；
200～方法；202、204、206、208、210、212、214～步骤；
300、400～半导体元件；               130～凹陷空穴；
130u～凹陷空穴的较高部分；           1301～凹陷空穴的较低部分；
130i～凹陷空穴的介电质侧壁；         130f～凹陷空穴的基底侧壁；
132、142～介电膜；                   132w～介电膜的侧壁部分；
132b、142b～介电膜的底部部分；
142w～介电膜的第一侧壁；             142s～介电膜的第二侧壁；
132a、142a～介电膜剩余的侧壁部分的上表面；
136、146～第一应变层；               136a、146a～缺陷；
136b、146b～第一应变层的上表面；
138、148～第二应变层；               308、408～应变结构。
具体实施方式
以下揭示提供许多不同的实施例或例子，以实施揭示的不同特征。以下所描述的元件与排列的特定例子用以简化说明，其仅用于做为实施例，并非限定此揭示。例如，在描述中所提及的形成第一特征在第二特征之上可包含各种实施例，其中第一与第二特征可以是直接接触，并且也可包含形成额外的特征于第一与第二特征之间的实施例，使得第一与第二特征不直接接触。此外，在此揭示的各种实施例中使用重复的参考标号以及/或文字，这些重复的标示用于简化说明以及使说明清楚，并不代表各种实施例以及/或各状态之间的关系。
参阅图2，其显示依据揭示的各种概念，半导体元件的制造方法200的流程图。方法200由区块202开始，其提供基底，方法200接着进行区块204，其在基底内形成凹陷空穴，包括较高部分与较低部分，其中凹陷空穴的一个侧壁为介电质，且凹陷空穴的其他侧壁为基底所形成。方法200接着进行区块206，其在基底侧壁部分上以及凹陷空穴的底部部分上形成介电膜。方法200接着进行区块208，其移除介电膜，包含移除在凹陷空穴的底部部分上的介电膜。方法200接着进行区块210，其中外延生长的第一应变层可在凹陷空穴的较低部分内外延长成，邻接一部分的介电膜。方法200接着进行区块212，其中不邻接第一应变层的一部分介电膜可被移除。方法200接着进行区块214，其中第二应变层可在凹陷空穴的较高部分内外延生长。以下说明依据图2的方法200，可制造的各种实施例的半导体元件。
参阅图3A-图3F与图4A-图4E，其显示依据揭示的各种概念，在制造的各阶段中，半导体元件300、400的应变结构308、408(在图3F与图4E中)的剖面示意图。在此揭示中所使用的名词半导体元件300、400为鳍式场效应晶体管(FinFET)，鳍式场效应晶体管为任何具有鳍片结构、多栅极的晶体管。半导体元件300、400可包含微处理器、记忆胞以及/或其他集成电路。图2的方法并非用于产生完整的半导体元件300、400，完整的半导体元件300、400可使用互补式金属氧化物半导体(CMOS)的工艺技术制造，因此，在图2的方法200之前、期间以及之后，可提供额外的工艺，并且一些其他的工艺在此只简单地描述。图2至图4E简化成使得此揭示较容易了解，例如，虽然图式中描绘出半导体元件300、400，可以理解的是，集成电路还可包括一些其他的元件，包括电阻器、电容器、电感器、熔线等。
参阅图3A，提供基底102，其具有鳍片结构(fin structure)104。在一实施例中，基底102包括结晶的硅基底，例如晶片。基底102还可包括各种掺杂区，由设计需求而定，例如p型基底或n型基底。在一些实施例中，掺杂区可掺杂p型或n型掺杂物，例如，掺杂区可掺杂p型掺杂物，如硼或BF3；n型掺杂物，如磷或砷；以及/或前述的组合。掺杂区可配置成n型鳍式场效应晶体管(n-type FinFET)，或者配置成p型鳍式场效应晶体管(p-type FinFET)。
基底102可由一些其他合适的元素半导体制成，例如钻石或锗；由合适的化合物半导体制成，例如砷化镓(gallium arsenide)、碳化硅(silicon carbide)、砷化铟(indium arsenide)或磷化铟(indium phosphide)；或由合适的合金半导体制成，例如硅锗碳化物(silicon germanium carbide)、镓砷磷化物(gallium arsenicphosphide)或镓铟磷化物(gallium indium phosphide)。此外，基底102还可包含外延层，其可以应变而提升效能，以及/或可包含绝缘层上的硅(silicon-on-insulator；SOI)结构。
鳍片结构104形成在基底102之上，包括一个或多个鳍片，在此实施例中，为了简化图式，鳍片结构104包括单一鳍片。鳍片包括任何合适的材料，例如鳍片结构104包括硅。鳍片结构104可更包括覆盖层设置在鳍片上，其可以是硅覆盖层。
鳍片结构104可使用任何合适的工艺形成，包括各种沉积、光刻以及/或蚀刻工艺。示范性的光刻工艺可包含形成光致抗蚀剂层在基底102之上，如在硅层上，将光致抗蚀剂曝光而图案化，进行曝后烤工艺，以及将光致抗蚀剂显影，形成包含光致抗蚀剂的遮蔽元件。然后，可使用此遮蔽元件在硅层内蚀刻出鳍片结构104，可使用反应性离子蚀刻(reactive ion etching；RIE)工艺以及/或其他合适的工艺蚀刻出鳍片结构104。在一例中，通过将硅基底102的一部分图案化以及蚀刻而形成硅鳍片104。在另一例中，鳍片结构104的硅鳍片可通过将沉积在绝缘层上的硅层图案化以及蚀刻而形成，例如在绝缘层上的硅(SOI)基底的硅-绝缘层-硅堆叠的最上层的硅层进行。
隔绝结构106可在基底102上形成，隔绝各种掺杂区，隔绝结构106可使用隔绝技术，例如局部的硅氧化(local oxidation of silicon；LOCOS)或浅沟槽隔绝(STI)，定义并电性隔绝各种掺杂区。在此实施例中，隔绝结构106包含浅沟槽隔绝(STI)。隔绝结构106可包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅玻璃(fluoride-doped silicate glass：FSG)、低介电常数介电材料，以及/或前述的组合。隔绝结构106以及在此实施例中的浅沟槽隔绝(STI)可由任何合适的工艺形成，在一例中，浅沟槽隔绝(STI)的形成可包含通过传统的光刻工艺将半导体基底102图案化，在基底102内蚀刻出沟槽，例如使用干蚀刻、湿蚀刻以及/或等离子体蚀刻工艺，以及用介电材料填充沟槽，例如使用化学气相沉积工艺。在一些实施例中，已填充的沟槽可具有多层结构，例如以氮化硅或氧化硅填充热氧化衬层。
再参阅图3A，栅极堆叠110形成在基底102之上，并且在一部分的鳍片结构104之上。栅极堆叠110通常包括栅极介电层112与栅极电极层114，可使用任何合适的工艺形成栅极堆叠110，包含在此所述的工艺。
在一例子中，栅极介电层112与栅极电极层114相继地沉积在基底102上，并且在一部分的鳍片结构104之上。在一些实施例中，栅极介电层112可包含氧化硅、氮化硅、氮氧化硅或高介电常数介电质。高介电常数介电质包括金属氧化物，用于高介电常数介电质的金属氧化物的例子包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物，以及前述的混合物。在此实施例中，栅极介电层112为高介电常数介电层，其厚度范围约在
Figure BSA00000336054400061
至
Figure BSA00000336054400062
之间。栅极介电层112可使用合适的工艺形成，例如原子层沉积(atomic layerdeposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、热氧化法、紫外光-臭氧氧化法(UV-ozone oxidation)或前述的组合。栅极介电层112可进一步包括界面层(interfacial layer)(未绘出)，降低在栅极介电层112与鳍片结构104之间的损害，界面层可包括氧化硅。
在一些实施例中，栅极电极层114可包括单层或多层结构。在此实施例中，栅极电极层114可包括多晶硅。另外，栅极电极层114可以是掺杂的多晶硅，具有均匀或不均匀的掺杂。此外，栅极电极层114可包含金属，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi，功函数与基底材料相容的其他导电材料，或前述的组合。在此实施例中，栅极电极层114的厚度范围包括约30nm至约60nm之间。栅极电极层114可使用合适的工艺形成，例如ALD、CVD、PVD、电镀或前述的组合。
然后，通过合适的工艺，例如旋转涂布法在栅极堆叠110之上形成一层光致抗蚀剂，并通过适当的光刻图案化方法将光致抗蚀剂图案化，形成图案化的光致抗蚀剂特征。在一实施例中，图案化的光致抗蚀剂特征的宽度范围约在15nm至45nm之间。然后，可使用干蚀刻工艺将图案化的光致抗蚀剂特征转移至其底下的层，例如栅极电极层114与栅极介电层112，形成栅极堆叠110。之后，可以将光致抗蚀剂层剥离。
在另一例子中，于栅极堆叠110之上形成硬掩模层116，于硬掩模层116上形成图案化的光致抗蚀剂层，将光致抗蚀剂层的图案转移至硬掩模层116，然后再转移至栅极电极层114与栅极介电层112，形成栅极堆叠110。硬掩模层116包括氧化硅。另外，硬掩模层116可选择性地包括氮化硅、氮氧化硅，以及/或其他合适的介电材料，并且可使用例如CVD或PVD的方式形成。硬掩模层116的厚度范围约在
Figure BSA00000336054400071
至
Figure BSA00000336054400072
再参阅图3A，半导体元件300更包括介电层118，形成于基底102与栅极堆叠110之上，介电层118可包含氧化硅、氮化硅、氮氧化硅或其他合适的材料。介电层118可包括单层或多层结构，介电层118可通过CVD、PVD、ALD或其他合适的技术形成，介电层118的厚度范围约在5nm至15nm之间。然后，在介电层118上进行各向异性的蚀刻，形成一对间隙壁118在栅极堆叠110的两侧上。
再参阅图3A，使鳍片结构104的其他部分(亦即没有栅极堆叠110与间隙壁118形成于其上的其他部分)凹陷，在基底102的上表面下方形成源极/漏极(source and drain；S/D)凹陷空穴(recess cavities)130，介于栅极堆叠110与隔绝结构106之间。在一实施例中，使用这对间隙壁118作为硬掩模，进行偏向蚀刻(biased etching)工艺，使未受保护或暴露出来的鳍片结构104的上表面凹陷，形成源极与漏极凹陷空穴130。在一实施例中，蚀刻工艺可在压力约为1mTorr至1000mTorr，功率约为50W至1000W，偏压电压约为20V至500V，温度约为40℃至60℃的条件下，使用HBr以及/或Cl2作为蚀刻气体进行。再者，在此实施例中，可调整蚀刻工艺的偏压电压，产生优选的蚀刻方向控制，达到希望的源极/漏极凹陷空穴130轮廓。凹陷空穴130可包括较高部分130u以及较低部分130l，在图3A中通过虚线分开。凹陷空穴130的一个侧壁130i由介电质构成，并且凹陷空穴130的其他侧壁130f由基底102构成。在一实施例中，较高部分130u的高度与较低部分130l的高度的比值可从0.8至1.2。在一些实施例中，介于基底102的上表面与源极/漏极凹陷空穴130的底部之间的高度130a的范围约在300nm至2000nm之间。
参阅图3B，于形成凹陷空穴130之后，可沿着凹陷空穴13的基底表面形成介电膜132。介电膜132包括侧壁部分132w以及底部部分132b，介电膜132可由氧化硅或氮氧化硅制成，使用热氧化工艺形成。例如，介电膜132可通过快速热氧化(rapid thermal oxidation；RPO)工艺或者在包含氧气或NO2的传统退火工艺中形成，介电膜132的厚度t1范围可约在
Figure BSA00000336054400073
至
Figure BSA00000336054400074
之间。
参阅图3C，形成介电膜132之后，接着进行干蚀刻工艺，移除介电膜132的底部部分132b，而介电膜132的侧壁部分132w则没有被移除。例如，干蚀刻工艺可以是等离子体蚀刻工艺，其在来源功率(source power)约为120W至160W，以及压力约为450mTorr至550mTorr的条件下，使用BF3、H2以及Ar作为蚀刻气体进行。
参阅图3D，介电膜132的底部部分132b移除之后，在凹陷空穴130的较低部分130l内外延生长第一应变层136，邻接一部分的介电膜132。在一实施例中，第一应变层136包括通过低压化学气相沉积(low-pressure chemicalvapor deposition；LPCVD)工艺外延生长的硅锗(SiGe)。第一应变层136可作为松弛层(relaxation layer)并且捕捉缺陷136a，以消除在n型鳍式场效应晶体管(n-type FinFET)的源极/漏极区内的第二应变层138(如图3F所示)中的结晶缺陷。低压化学气相沉积工艺可在温度约为400至800℃以及压力约在1Torr至200Torr的条件下，使用SiH4与GeH4做为反应气体进行。在另一实施例中，第一应变层136包括通过低压化学气相沉积(LPCVD)工艺外延生长的碳化硅(SiC)。第一应变层136可作为松弛层(relaxation layer)并且捕捉缺陷136a，以消除在p型鳍式场效应晶体管(p-type FinFET)的源极/漏极区内的第二应变层138(如图3F所示)中的结晶缺陷。低压化学气相沉积工艺可在温度约为400至800℃，以及压力约在1Torr至200Torr的条件下，使用SiH4与CH4做为反应气体进行。第一应变层136的厚度t2范围可约在15nm至45nm之间，介电膜132的厚度t1小于第一应变层136的厚度t2。
参阅图3E，于第一应变层136形成之后，使用湿蚀刻工艺，例如将基底102浸泡在氢氟酸(HF)中，移除没有邻接第一应变层136的介电膜132的侧壁部分132w的顶部部分，暴露出介电膜132剩余的侧壁部分132w的上表面132a。相较于硅、SiGe及SiC，湿蚀刻工艺对于氧化物具有较高的蚀刻选择率，因此蚀刻工艺移除介电膜132较鳍片结构104及第一应变层136快。
在此实施例中，第一应变层136设置在隔绝结构106与介电膜132剩余的侧壁部分132w之间。在一实施例中，第一应变层136的上表面136b与介电膜132剩余的侧壁部分132w的上表面132a大抵上是对齐的。在另一实施例中，第一应变层136的上表面136b以及介电膜132剩余的侧壁部分132w的上表面132a低于隔绝结构106的上表面106a。
参阅图3F，移除介电膜132的侧壁部分132w的顶部部分之后，在鳍片结构104的凹陷空穴130的较高部分130u内外延生长第二应变层138，覆盖在第一应变层136与介电膜132剩余的侧壁部分132w上。第一应变层136、介电膜132剩余的侧壁部分132w以及第二应变层138之后共同称为应变结构308。第一应变层136作为松弛层，并且可捕捉缺陷136a，消除在第二应变层138中的结晶缺陷。第二应变层138中的结晶缺陷于元件操作期间可提供载子传输路径，因此会增加元件不稳定以及/或元件失效的可能性。因此，上述半导体元件300的制造方法可形成降低缺陷的应变结构308，提升载子的移动率，并且提高元件效能。
在一实施例中，第二应变层138例如为通过低压化学气相沉积工艺外延生长的碳化硅(SiC)，其形成n型鳍式场效应晶体管(n-type FinFET)的源极/漏极区。生长SiC的低压化学气相沉积工艺的一例子在温度约为400至800℃，以及压力约在1Torr至200Torr的条件下，使用SiH4与CH4做为反应气体进行。在另一实施例中，第二应变层138例如为通过低压化学气相沉积工艺外延生长的硅锗(SiGe)，其形成p型鳍式场效应晶体管(p-type FinFET)的源极/漏极区，此低压化学气相沉积工艺在温度约为400至800℃，以及压力约在1Torr至200Torr的条件下，使用SiH4与GeH4做为反应气体进行。在又另一实施例中，第二应变层138例如为通过低压化学气相沉积工艺外延生长的硅(Si)，其形成p型鳍式场效应晶体管(p-type FinFET)与n型鳍式场效应晶体管(n-type FinFET)两者的源极/漏极区，此低压化学气相沉积工艺在温度约为400至800℃，以及压力约在1Torr至200Torr的条件下，使用SiH4做为反应气体进行。
另外，图4A显示在图3A的基底102上通过CVD工艺沉积介电膜之后的结构，通过CVD工艺形成的介电膜142沉积在所有暴露出来的表面之上，其可形成在隔绝结构106、硬掩模层116、间隙壁118以及凹陷空穴130上。介电膜142可包括第一侧壁部分142w、第二侧壁部分142s以及底部部分142b。介电膜142可由氧化硅或氮氧化硅制成，使用CVD工艺沉积而成。例如，介电膜142可在压力小于10mTorr，以及温度约为350至500℃的条件下，使用SiH4与N2O做为反应气体沉积而成，介电膜142的厚度t3范围可约在
Figure BSA00000336054400091
至
Figure BSA00000336054400092
之间。
参阅图4B，形成介电膜142之后，接着进行干蚀刻工艺，移除介电膜142的底部部分142b，而介电膜142的第一侧壁部分142w及第二侧壁部分142s则不会被移除。例如，干蚀刻工艺可在来源功率(source power)约为120W至160W，以及压力约为450mTorr至550mTorr的条件下，使用BF3、H2以及Ar作为蚀刻气体进行。
参阅图4C，移除介电膜142的底部部分142b之后，在凹陷空穴130的较低部分130l内外延生长第一应变层146，邻接一部分的介电膜142。在一实施例中，第一应变层146包括通过低压化学气相沉积(LPCVD)工艺外延生长的硅锗(SiGe)。第一应变层146可作为松弛层并且捕捉缺陷146a，消除在n型鳍式场效应晶体管(n-type FinFET)的源极/漏极区内的第二应变层148(如图4E所示)中的结晶缺陷。低压化学气相沉积工艺可在温度约为400至800℃以及压力约在1Torr至200Torr的条件下，使用SiH4与GeH4做为反应气体进行。在另一实施例中，第一应变层146包括通过低压化学气相沉积(LPCVD)工艺外延生长的碳化硅(SiC)。第一应变层146可作为松弛层(relaxation layer)并且捕捉缺陷146a，消除在p型鳍式场效应晶体管(p-type FinFET)的源极/漏极区内的第二应变层148(如图4E所示)中的结晶缺陷。在一实施例中，沉积碳化硅(SiC)的低压化学气相沉积工艺可在温度约为400至800℃以及压力约在1Torr至200Torr的条件下，使用SiH4与CH4做为反应气体进行。第一应变层146的厚度t4范围可约在12nm至40nm之间，介电膜142的厚度t3小于第一应变层146的厚度t4。
参阅图4D，于第一应变层146形成之后，使用湿蚀刻工艺，例如将基底102浸泡在氢氟酸(HF)中，移除没有邻接第一应变层146的介电膜142的第一与第二侧壁部分142w与142s的顶部部分，暴露出介电膜142剩余的第一与第二侧壁部分142w与142s的上表面142a与142b。因为湿蚀刻工艺对于氧化物的蚀刻较硅、SiGe及SiC快，蚀刻工艺移除介电膜142较鳍片结构104及第一应变层146快。
在此实施例中，第一应变层146设置在隔绝结构106与介电膜142剩余的第一侧壁部分142w之间。此外，介电膜142剩余的第二侧壁部分142s介于第一应变层146与隔绝结构106之间。在一实施例中，第一应变层146的上表面146b与介电膜142剩余的第一与第二侧壁部分142w与142s的上表面142a与142b大抵上是对齐的。在另一实施例中，第一应变层146的上表面146b以及介电膜142剩余的第一与第二侧壁部分142w、142s的上表面142a、142b低于隔绝结构106的上表面106a。
参阅图4E，移除介电膜142的第一与第二侧壁部分142w与142s的顶部部分之后，在凹陷空穴130的较高部分130u内外延生长第二应变层148，覆盖在第一应变层146与介电膜142剩余的第一与第二侧壁部分142w与142s上。另外，第一应变层146、介电膜142剩余的第一侧壁部分142w与第二侧壁部分142s以及第二应变层148之后共同称为应变结构408。第一应变层146作为松弛层，并且可捕捉缺陷146a，消除在第二应变层148中的结晶缺陷。第二应变层148中的结晶缺陷于元件操作期间可提供载子传输路径，因此会增加元件不稳定以及/或元件失效的可能性。因此，上述半导体元件400的制造方法可形成降低缺陷的应变结构408，以提升载子的移动率，并且提高元件效能。
在一实施例中，第二应变层148包括由低压化学气相沉积工艺外延生长的碳化硅(SiC)，其形成n型鳍式场效应晶体管(n-type FinFET)的源极/漏极区。此低压化学气相沉积工艺在温度约为400至800℃，以及压力约在1Torr至200Torr的条件下，使用SiH4与CH4做为反应气体进行。在另一实施例中，第二应变层148包括由低压化学气相沉积工艺外延生长的硅锗(SiGe)，其形成p型鳍式场效应晶体管(p-type FinFET)的源极/漏极区，此低压化学气相沉积工艺在温度约为400至800℃，以及压力约在1Torr至200Torr的条件下，使用SiH4与GeH4做为反应气体进行。在又另一实施例中，第二应变层148包括由低压化学气相沉积工艺外延生长的硅(Si)，其形成p型鳍式场效应晶体管(p-type FinFET)与n型鳍式场效应晶体管(n-type FinFET)两者的源极/漏极区，此低压化学气相沉积工艺在温度约为400至800℃，以及压力约在1Torr至200Torr的条件下，使用SiH4做为反应气体进行。
在图2、图3及图4所示的步骤进行之后，通常会进行后续工艺，包括硅化(silicidation)以及内连线工艺，完成半导体元件300与400的制造。
虽然本发明已公开优选实施例如上，然其并非用以限定本发明，在此技术领域中的普通技术人员当可了解，在不脱离本发明的精神和范围内，当可做些许更动与润饰。因此，本发明的保护范围当视随附的权利要求所界定的保护范围为准。

Claims (10)

1.一种场效应晶体管，包括：
一基底，包括一上表面；
一栅极堆叠，设置于该基底之上；
一隔绝结构，设置于该基底内；以及
一源极/漏极凹陷空穴，设置于该基底的该上表面之下，介于该栅极堆叠与该隔绝结构之间，该凹陷空穴包括：
一较低部分，该较低部分还包括一第一应变层与一第一介电膜，其中该第一应变层设置在该隔绝结构与该第一介电膜之间；以及
一较高部分，包括一第二应变层，设置在该第一应变层与该第一介电膜之上。
2.如权利要求1所述的场效应晶体管，其中在该基底的该上表面与该源极/漏极凹陷空穴的底部之间的高度范围介于300nm至2000nm之间。
3.如权利要求1所述的场效应晶体管，其中该第一介电膜的最大厚度范围介于
Figure FDA00002466138800011
至
Figure FDA00002466138800012
之间，且该第一介电膜的厚度小于该第一应变层的厚度。
4.如权利要求1所述的场效应晶体管，其中该第一应变层的上表面与该第一介电膜的上表面低于该隔绝结构的上表面。
5.如权利要求1所述的场效应晶体管，其中该较低部分还包括一第二介电膜，其中该第二介电膜设置在该第一应变层与该隔绝结构之间。
6.如权利要求1所述的场效应晶体管，其中该第一应变层包括SiGe，且该第二应变层包括Si或SiC的其中至少一种。
7.如权利要求1所述的场效应晶体管，其中该第一应变层包括SiC，且该第二应变层包括Si或SiGe的其中至少一种。
8.一种半导体元件的制造方法，包括：
提供一基底，其中一隔绝结构设置于该基底内；
形成一凹陷空穴在该基底内，包括一较高部分与一较低部分，其中该凹陷空穴的一个侧壁为介电质，且该凹陷空穴的其他侧壁为该基底；
形成一介电膜在该基底做成的侧壁部分上与该凹陷空穴的底部部分上；
移除在该凹陷空穴的该底部部分上的该介电膜；
外延生长一第一应变层在该凹陷空穴的该较低部分内，邻接一部分的该介电膜，其中该第一应变层位于该隔绝结构与该介电膜之间；
移除不邻接该第一应变层的一部分该介电膜；以及
外延生长一第二应变层在该凹陷空穴的该较高部分内。
9.如权利要求8所述的半导体元件的制造方法，其中形成一介电膜在该基底做成的侧壁部分上与该凹陷空穴的底部部分上的该步骤使用热氧化工艺或化学气相沉积工艺进行。
10.如权利要求8所述的半导体元件的制造方法，其中移除在该凹陷空穴的该底部部分上的该介电膜的该步骤使用干蚀刻工艺进行，且移除不邻接该第一应变层的一部分该介电膜的该步骤使用湿蚀刻工艺进行。
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