JPH05206407A

JPH05206407A - Ｍｏｓトランジスタおよびその製造方法

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Publication number: JPH05206407A
Application number: JP4034404A
Authority: JP
Inventors: Hirobumi Sumi; ▲博▼文角
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-01-23
Filing date: 1992-01-23
Publication date: 1993-08-13
Anticipated expiration: 2016-06-04
Also published as: JP3173094B2

Abstract

(57)【要約】【目的】本発明は、基板（または基体）表面に対して
ゲートを深さ方向に形成することで、ＭＯＳトランジス
タの形成面積を小さくして高集積化を図る。【構成】半導体基板11に設けた溝14の一方の側壁15と
底面16上とに第１のゲート絶縁膜17を介して第１のゲー
ト18を形成し、同溝14の他方の側壁20と底面21上とに第
２のゲート絶縁膜22を介して第２のゲート23を形成し、
溝14の内部を除く半導体基板11の上層に第１，第２のソ
ース・ドレイン領域19，24を設け、溝14の底面側の半導
体基板11の上層に第３のソース・ドレイン領域25を設け
たものである。または、絶縁性基体（図示せず）の上層
に設けた半導体部（図示せず）の上層と下層とにソース
・ドレイン領域（図示せず）を形成し、半導体部の両側
壁側にゲート絶縁膜（図示せず）を介してゲート（図示
せず）を形成したものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタと
その製造方法に関するものである。

【０００２】

【従来の技術】メモリ素子の大容量化、高集積化にとも
なって、素子の微細化が進んでいる。上記メモリ素子の
多くは、ＭＯＳ型メモリ素子である。その代表例を図１
８により説明する。図に示すように、半導体基板１１１
上にゲート絶縁膜１１２を介してゲート１１３が形成さ
れている。このゲート１１３の両側壁には、ゲートサイ
ドウォール絶縁膜１１４が形成されている。また上記ゲ
ート１１３の両側の上記半導体基板１１１の上層には、
ＬＤＤ構造のソース・ドレイン領域１１５，１１６が形
成されている。上記の如くに、ＭＯＳトランジスタ１１
０は形成されている。さらにＭＯＳトランジスタ１１０
を覆う状態に層間絶縁膜１１７が形成されている。上記
ソース・ドレイン領域１１６上の上記層間絶縁膜１１７
にはコンタクトホール１１８が設けられている。このコ
ンタクトホール１１８を介して、上記ソース・ドレイン
領域１１６に接続する配線１１９が形成されている。こ
の配線１１９は、例えばバリヤメタル層とアルミニウム
合金層とよりなる。

【０００３】次に上記ＭＯＳトランジスタ１１０の製造
方法を、図１９の製造工程図により説明する。図１９の
（１）に示すように、例えばＬＯＣＯＳ法によって、半
導体基板（例えば単結晶シリコン基板）１１１の上層
に、素子分離領域１２１を形成する。次いで熱酸化法に
よって酸化シリコン膜（１２２）を形成した後、化学的
気相成長法によって多結晶シリコン膜（１２３）を成膜
する。続いてホトリソグラフィーとエッチングとによっ
て、上記多結晶シリコン膜（１２３）でゲート１１３を
形成する。さらに、上記酸化シリコン膜（１２２）でゲ
ート絶縁膜１１２を形成する。次いでイオン注入法によ
って、上記ゲート１１３の両側の上記半導体基板１１１
の上層に、低濃度拡散層１２４，１２５を形成する。

【０００４】その後図１９の（２）に示す如く、化学的
気相成長法によって酸化シリコン膜（１２６）を形成し
た後、エッチバックして、ゲート１１３の側壁に酸化シ
リコン膜（１２６）よりなるゲートサイドウォール絶縁
膜１１４を形成する。次いで、ゲートサイドウォール絶
縁膜１１４とゲート１１３とをイオン注入マスクにし
て、上記低濃度拡散層１２４，１２５よりも深い状態に
高濃度拡散層１２７，１２８を形成する。このようにし
て上記低濃度拡散層１２４と高濃度拡散層１２７とによ
って、ソース・ドレイン領域１１５を形成し、また低濃
度拡散層１２５と高濃度拡散層１２８とによって、上記
ソース・ドレイン領域１１６を形成する。上記の如くし
て、ＭＯＳトランジスタ１１０は形成される。

【０００５】続いて図１９の（３）に示すように、化学
的気相成長法によって、上記ＭＯＳトランジスタ１１０
を覆う状態に、酸化シリコン膜よりなる層間絶縁膜１１
７を形成する。その後ホトリソグラフィーとエッチング
とによって、上記ソース・ドレイン領域１１６上の層間
絶縁膜１１７にコンタクトホール１１８を形成する。さ
らにスパッタ法によって、上記コンタクトホール１１８
の内部と上記層間絶縁膜１１７との上面とに配線層（１
２９）を成膜した後、ホトリソグラフィーとエッチング
とによって、配線層（１２９）の２点鎖線で示す部分を
除去して配線１１９を形成する。

【０００６】上記製造プロセスで微細なデバイス構造を
形成するには、ディープサブミクロン以下のレジストパ
ターンを形成するホトリソグラフィー技術が必要とな
る。

【０００７】

【発明が解決しようとする課題】しかしながら、ディー
プサブミクロン以下のレジストパターンを形成するのは
非常に困難である。従来のフォトマスクを用いてｇ線の
露光波長により、例えば微細なコンタクトホールを形成
する場合には、０．５μｍ程度の径のものを形成するの
が限界になっている。そこで、レジストパターンを形成
する露光工程において、異なる位相振幅を組み合わせる
ことによってレジストパターンを形成する、いわゆる位
相シフト法が提案されている。

【０００８】ところが位相シフト法では、フォトマスク
を製作する際に、マスクを透過する露光の位相をコンピ
ュータシミュレーションする必要があり、そのためマス
ク設計が非常に複雑になる。またフォトマスク基板に、
位相を均一にシフトさせるシフターを形成することが困
難である。特に、フォトマスクの遮光パターンの段差部
にシフターを形成する場合には、シフターの膜厚を均一
化するのが難しい。このため、設計値通りの位相シフト
を得ることが困難になっている。さらに、露光時には下
地の形状の影響を受けやすいので、例えば下地の凹凸に
よる反射によって、位相シフトの効果が十分に表れない
ことがある。この結果、形成されるレジストパターンの
解像度が低下して、微細パターンの形成が困難になる。
このように、ディープサブミクロン程度あるいはそれ以
下の微細パターンを形成することは非常に困難であり、
特にトランジスタのゲートを高集積にかつラテラルに搭
載した集積回路を量産レベルで形成することは非常に難
しい。

【０００９】本発明は、安定した加工技術で製造される
ディープサブミクロン以下のＭＯＳトランジスタおよび
その製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＭＯＳトランジスタおよびその製
造方法である。すなわちＭＯＳトランジスタとしては、
半導体基板に形成した溝と、この溝の一方側の側壁とこ
の一方側の側壁側における当該溝の底面とに設けた第１
のゲート絶縁膜と、この第１のゲート絶縁膜の表面に設
けた第１のゲートと、溝に対して第１のゲート絶縁膜側
の半導体基板の上層に形成した第１のソース・ドレイン
領域と、溝の他方側の側壁とこの他方側の側壁側におけ
る当該溝の底面とに設けた第２のゲート絶縁膜と、この
第２のゲート絶縁膜の表面に設けた第２のゲートと、溝
に対して第２のゲート絶縁膜側の半導体基板の上層に形
成した第２のソース・ドレイン領域と、第１のゲートと
第２のゲートとの間の半導体基板の上層に形成した第３
のソース・ドレイン領域とよりなるものである。

【００１１】上記ＭＯＳトランジスタの製造方法として
は、第１の工程で、半導体基板に溝を形成する。次いで
第２の工程で、少なくとも溝の内壁に絶縁膜とゲートを
形成する膜とを成膜する。その後、例えばエッチバック
によって、溝の側壁側に、絶縁膜を介してゲートを形成
する膜で第１，第２のゲートを形成し、さらに第１，第
２のゲートの裏面側に、絶縁膜で第１，第２のゲート絶
縁膜を形成する。その後、第３の工程で、半導体基板の
上層に導電性不純物を導入して第１，第２，第３のソー
ス・ドレイン領域を形成する。

【００１２】または別のＭＯＳトランジスタとしては、
絶縁性基体の上層に設けた半導体部の上層と下層とに第
１，第２のソース・ドレイン領域をそれぞれに形成し、
半導体部の両側壁側に、第１，第２のゲート絶縁膜を介
して第１，第２のゲートをそれぞれに形成したものであ
る。

【００１３】上記別のＭＯＳトランジスタ製造方法とし
ては、第１の工程で、基板上に半導体部を設ける。第２
の工程で、少なくとも半導体部の側壁側の全面に、絶縁
膜とゲートを形成する膜を成膜した後、例えばエッチバ
ックによって、半導体部の両側壁に、絶縁膜を介して、
ゲートを形成する膜で第１，第２のゲートを形成する。
さらに、第１，第２のゲートの半導体部側に、絶縁膜で
第１，第２のゲート絶縁膜を形成する。次いで第３の工
程で、半導体部の上層に導電性不純物を導入して第１の
ソース・ドレイン領域を設ける。続いて第４の工程で、
上記第１のソース・ドレイン領域側に絶縁性基体を形成
した後、上記基板を除去する。その後第５の工程で、第
１の半導体部の下層に導電性不純物を導入して第２のソ
ース・ドレイン領域を設ける。

【００１４】また、上記別のＭＯＳトランジスタにおい
て、ＭＯＳトランジスタの第２のソース・ドレイン領域
側に層間絶縁膜を設け、この層間絶縁膜を介して、第２
のソース・ドレイン領域に接続する表面配線を形成し、
またＭＯＳトランジスタの裏面側に設けた絶縁性基体を
介して、当該ＭＯＳトランジスタの第１のソース・ドレ
イン領域に接続する裏面配線を形成したものである。

【００１５】

【作用】上記ＭＯＳトランジスタでは、半導体基板に形
成した溝の側壁にＭＯＳトランジスタのゲートを形成し
たことにより、溝の深さとゲートの膜厚とによって、Ｍ
ＯＳトランジスタのチャネル長が決定される。このた
め、半導体基板面に対するＭＯＳトランジスタの形成面
積が小さくなる。このＭＯＳトランジスタの製造方法で
は、半導体基板に設けた溝内に形成されるゲートとゲー
ト絶縁膜とが、いわゆる自己整合的に形成される。この
ため、ゲートを形成する膜の厚さとエッチバック量によ
って、チャネル長が決定される。

【００１６】また別のＭＯＳトランジスタでは、絶縁性
基体の上層に半導体部を形成して、その側壁にＭＯＳト
ランジスタのゲートを設けるので、ＭＯＳトランジスタ
のゲートは絶縁性基体表面に対して深さ方向に形成され
る。このため、絶縁性基体表面に対するＭＯＳトランジ
スタの形成面積は縮小される。またＭＯＳトランジスタ
のチャネル長は、例えば半導体部の高さによって決ま
る。このＭＯＳトランジスタの製造方法では、基板上の
半導体部に形成するゲートとゲート絶縁膜とが、いわゆ
る自己整合的に形成される。このため、マスク合わせ余
裕等を設計で考慮する必要がないので、絶縁性基体表面
に対するゲートの形成面積が小さくなる。

【００１７】さらに半導体部を設けたＭＯＳトランジス
タの第１のソース・ドレイン領域に接続する裏面配線を
絶縁性基体面に設けるとともに、第２のソース・ドレイ
ン領域に接続する表面配線を層間絶縁膜面に設けたこと
により、例えば表面配線上に形成される別の層間絶縁膜
の平坦化が容易になる。

【００１８】

【実施例】本発明の第１の実施例を図１の概略構成断面
図により説明する。図に示すように、半導体基板（例え
ば単結晶シリコン基板）１１には素子分離領域１２，１
３が形成されている。素子分離領域１２，１３間の上記
半導体基板１１の上層側には溝１４が形成されている。
上記溝１４の一方側の側壁１５と同溝１４の側壁１５側
の底面１６上とには第１のゲート絶縁膜１７が形成され
ている。この第１のゲート絶縁膜１７は、例えば酸化シ
リコンよりなる。上記第１のゲート絶縁膜１７の表面に
は、上記半導体基板１１に接触しない状態に、第１のゲ
ート１８が形成されている。この第１のゲート１８は、
例えば多結晶シリコンよりなる。

【００１９】また上記溝１４に対して第１のゲート絶縁
膜１７側の半導体基板１１の上層には第１のソース・ド
レイン領域１９が形成されている。この第１のソース・
ドレイン領域１９には、ＭＯＳトランジスタ１がＰＭＯ
Ｓトランジスタの場合には、例えば導電性不純物として
ホウ素（Ｂ⁺）が導入されている。またはＭＯＳトラン
ジスタ１がＮＭＯＳトランジスタの場合には、例えば導
電性不純物としてリン（Ｐ⁺）が導入されている。

【００２０】一方上記溝１４の他方側の側壁２０と同溝
１４の側壁２０側の底面２１上とには第２のゲート絶縁
膜２２が形成されている。この第２のゲート絶縁膜２２
は、例えば酸化シリコンよりなる。この上記第２のゲー
ト絶縁膜２２の表面には、上記半導体基板１１に接触し
ない状態に、第２のゲート２３が形成されている。この
第２のゲート２３は、例えば多結晶シリコンよりなる。

【００２１】また上記溝１４に対して第２のゲート絶縁
膜２２側の半導体基板１１の上層には第２のソース・ド
レイン領域２４が形成されている。さらに第１のゲート
１８と第２のゲート２３との間の半導体基板１１の上層
には第３のソース・ドレイン領域２５が形成されてい
る。上記各第２，第３のソース・ドレイン領域２４，２
５は、ＭＯＳトランジスタ１，２がＰＭＯＳの場合に
は、例えば導電性不純物としてホウ素（Ｂ⁺）が導入さ
れている。またはＭＯＳトランジスタ１，２がＮＭＯＳ
の場合には、例えば導電性不純物としてリン（Ｐ⁺）が
導入されている。

【００２２】上記の如くして、デュアルゲート型のＭＯ
Ｓトランジスタ１，２が形成される。すなわち、上記Ｍ
ＯＳトランジスタ１は、第１のゲート絶縁膜１７と第１
のゲート１８と第１のソース・ドレイン領域１９と第３
のソース・ドレイン領域２５とによりなる。またＭＯＳ
トランジスタ２は、第２のゲート絶縁膜２２と第２のゲ
ート２３と第２のソース・ドレイン領域２４と第３のソ
ース・ドレイン領域２５とによりなる。したがって、第
３のソース・ドレイン領域２５は、ＭＯＳトランジスタ
１，２によって共用される。

【００２３】上記ＭＯＳトランジスタ１，２では、半導
体基板１１に形成した溝１４の側壁１５，２０のそれぞ
れに第１，第２のゲート１８，２３を形成したことによ
り、溝１４の深さと第１，第２のゲート１８，２３の膜
厚とによって、ＭＯＳトランジスタ１，２の各チャネル
長Ｌが決定される。すなわち上記ＭＯＳトランジスタ１
の全チャネル長Ｌは、ソース・ドレイン領域１９より溝
１４の側壁１５と底面１６とに沿って第３のソース・ド
レイン領域２５までの長さになる。またＭＯＳトランジ
スタ２の全チャネル長ＬもＭＯＳトランジスタ１と同様
に決定される。このように、溝１４の深さ方向に第１，
第２のゲート１８，２３が形成されているので、各第
１，第２のゲート１８，２３をラテラルに複数配列した
場合には、ＭＯＳトランジスタ１，２の形成面積が小さ
くなる。

【００２４】また、上記第１，第２，第３のソース・ド
レイン領域１９，２４，２５上に、例えばＳＡＬＩＣＩ
ＤＥよりなる低抵抗層（図示せず）を設けることも可能
である。上記の場合には、低抵抗層を形成しない場合と
比較して、第１，第２，第３のソース・ドレイン領域１
９，２４，２５の抵抗値がおよそ１／１０以下になるの
で、特にＭＯＳトランジスタ１，２の動作速度が速くな
る。

【００２５】次に上記第１の実施例のＭＯＳトランジス
タの製造方法を、図２に示す製造工程図により説明す
る。図２の（１）に示すように、例えば通常のＬＯＣＯ
Ｓ酸化法によって、半導体基板（例えば単結晶シリコン
基板）１１の上層の一部分に素子分離領域１２，１３を
形成する。次いで第１の工程として、既存のホトリソグ
ラフィーとドライエッチングとによって、上記素子分離
領域１２，１３間の半導体基板１１の上層に溝１４を形
成する。上記エッチングは、例えばマイクロ波プラズマ
エッチングで行う。このときのエッチング条件として
は、例えば、エッチングガスに流量が６０ｓｃｃｍのト
リクロロトリフルオロエタン（Ｃ₂Ｃｌ₃Ｆ₃）と流量
が１０ｓｃｃｍの六フッ化イオウ（ＳＦ₆）との混合ガ
スを用い、マイクロ波パワーを８５０Ｗ、ＲＦパワーを
１５０Ｗ、エッチング雰囲気の圧力を１．３３Ｐａに設
定する。

【００２６】次いで、上記ドライエッチングによって半
導体基板１１に生じたダメージ層（図示せず）を除去す
るための表面酸化を行う。この表面酸化条件としては、
例えば、温度雰囲気が８５０℃で、流量が１．５ＳＬＭ
の水素（Ｈ₂）と流量が６ＳＬＭの酸素（Ｏ₂）との混
合ガス中に放置する。そして例えば半導体基板１１の表
層に厚さが３０ｎｍの酸化シリコン膜（図示せず）が形
成されるまで、上記表面酸化を行う。その後、例えば希
釈フッ酸中におよそ１分間浸漬して、上記酸化シリコン
膜を除去する。

【００２７】次いで第２の工程を行う。この工程では、
まず図２の（２）に示す如く、例えば通常の熱酸化法に
よって、半導体基板１１の表面に絶縁膜３１として、例
えば酸化シリコン膜を１６ｎｍの厚さに形成する。この
ときの熱酸化条件としては、例えば、温度雰囲気が８５
０℃で、流量が６ｓｃｃｍの水素（Ｈ₂）と流量が４ｓ
ｃｃｍの酸素（Ｏ₂）との混合ガス中に放置する。そし
て半導体基板１１の表層に１６ｎｍの厚さの酸化シリコ
ン膜が形成されるまで熱酸化を行う。

【００２８】次いで、上記絶縁膜３１側の全面にゲート
を形成する膜３２を成膜する。このゲートを形成する膜
３２は、例えば厚さが２００ｎｍの多結晶シリコン膜と
厚さが１００ｎｍのタングステンシリサイド（ＷＳ
ｉ₂）膜とよりなる。上記多結晶シリコン膜は、例えば
化学的気相成長法によって成膜される。そしてこのとき
の成膜条件としては、例えば、反応ガスに流量が５００
ｓｃｃｍのシラン（ＳｉＨ₄）と流量が０．３５ｓｃｃ
ｍのホスフィン（ＰＨ₃）と流量が５０ｓｃｃｍの水素
（Ｈ₂）との混合ガスを用い、成膜温度を５８０℃、成
膜雰囲気の圧力を７９．８Ｐａに設定する。また上記タ
ングステンシリサイド膜は、例えば化学的気相成長法に
よって成膜する。この成膜条件としては、例えば、反応
ガスに流量が１０ｓｃｃｍの六フッ化タングステン（Ｗ
Ｆ₆）と流量が１０００ｓｃｃｍのシラン（ＳｉＨ₄）
と流量が３６０ｓｃｃｍのヘリウム（Ｈｅ）との混合ガ
スを用い、成膜温度を３６０℃、成膜雰囲気の圧力を２
６．６Ｐａに設定する。

【００２９】その後図２の（３）に示すように、例えば
ドライエッチングによって、上記ゲートを形成する膜３
２と絶縁膜３１とをエッチバックして、ゲートを形成す
る膜３２の２点鎖線で示す部分と絶縁膜３１の１点鎖線
で示す部分とを除去する。そして上記溝１４の一方側の
側壁１５とこの側壁１５側の底面１６とに、上記絶縁膜
３１を介して、ゲートを形成する膜３２で第１のゲート
１８を形成する。同時に上記溝１４の他方側の側壁２０
とこの側壁２０側の底面２１とに、上記絶縁膜３１を介
して、ゲートを形成する膜３２で第２のゲート２３を形
成する。上記ゲートを形成する膜３２のエッチング条件
としては、例えば、エッチングガスに流量が６５ｓｃｃ
ｍのトリクロロトリフルオロエタン（Ｃ₂Ｃｌ₃Ｆ₃）
と流量が５ｓｃｃｍの六フッ化イオウ（ＳＦ₆）との混
合ガスを用い、エッチング雰囲気の圧力を１．３３Ｐ
ａ、マイクロ波パワーを１００Ｗ、ＲＦパワーを１００
Ｗに設定する。

【００３０】さらに上記第１のゲート１８の裏面側に絶
縁膜３１で第１のゲート絶縁膜１７を形成する。同時
に、第２のゲート２３の裏面側に絶縁膜３１で第２のゲ
ート絶縁膜２２を形成する。絶縁膜３１のエッチング条
件としては、例えば、エッチングガスに流量が５０ｓｃ
ｃｍのオクタフルオロシクロブタン（Ｃ₄Ｆ₈）を用
い、エッチング雰囲気の圧力を２Ｐａ、ＲＦパワーを
１．２ｋＷに設定する。

【００３１】次いで第３の工程として、図２の（４）に
示す如く、通常のイオン注入法により、素子分離領域１
２，１３と第１，第２のゲート１８，２３と第１，第２
のゲート絶縁膜１７，２２とをイオン注入マスクにして
半導体基板１１の上層に導電性不純物をイオン注入す
る。そして溝１４に対して第１のゲート絶縁膜１７側の
半導体基板１１の上層に第１のソース・ドレイン領域１
９を形成するとともに、溝１４に対して第２のゲート絶
縁膜２２側の半導体基板１１の上層に第２のソース・ド
レイン領域２４を形成する。また同時に第１のゲート１
８と第２のゲート２３との間の半導体基板１１の上層に
第３のソース・ドレイン領域２５を形成する。

【００３２】上記イオン注入条件として、ＮＭＯＳトラ
ンジスタを形成する場合には、例えば導電性不純物にヒ
素（Ａｓ⁺）を用い、イオン打ち込みエネルギーを５０
ｋｅＶ、ドーズ量を５×１０¹⁵／ｃｍ²に設定する。ま
たはＰＭＯＳトランジスタを形成する場合には、例えば
導電性不純物に二フッ化ホウ素（ＢＦ₂ ⁺）を用い、イ
オン打ち込みエネルギーを２０ｋｅＶ、ドーズ量を３×
１０¹⁵／ｃｍ²に設定する。上記の如くして、ＭＯＳト
ランジスタ１，２が形成される。

【００３３】上記図２により説明した製造方法では、ゲ
ートを形成する膜３２をエッチバックして第１，第２の
ゲート１８，２３を形成するので、エッチング量を制御
することにより、各ＭＯＳトランジスタ１，２の全チャ
ネル長Ｌを決定することが可能になる。

【００３４】次に各ＭＯＳトランジスタ１，２のそれぞ
れの全チャネル長Ｌの制御方法を図３〜図５により説明
する。図３では、代表してＭＯＳトランジスタ１を例に
して説明する。図３に示すように、全チャネル長Ｌは、
第１のソース・ドレイン領域１９より溝１４の側壁１５
と底面１６とに沿って第３のソース・ドレイン領域２５
までの長さになる。すなわち、全チャネル長Ｌは、溝１
４の側壁１５側のチャネル長Ｌａと溝１４の底面１６側
のチャネル長Ｌｂとの和になる。上記全チャネル長Ｌを
決定する方法の一つに、チャネル長Ｌｂを制御する方法
がある。すなわち、ゲートを形成する膜（３２）の膜厚
とそのエッチバック量とによって、チャネル長Ｌｂを制
御する。なお、ＭＯＳトランジスタ２のチャネル長Ｌも
上記説明したＭＯＳトランジスタ１の場合と同様にして
制御することが可能である。

【００３５】次にチャネル長Ｌｂの制御方法の一例を、
図４のチャネル長Ｌｂとゲートを形成する膜の膜厚との
関係図によって説明する。図４の縦軸はチャネル長Ｌｂ
を表し、同図の横軸はゲートを形成する膜の膜厚を表
す。図に示すように、ゲートを形成する膜３２（図２参
照）の膜厚が厚くなるにしたがい、チャネル長Ｌｂは長
くなる。このときのゲートを形成する膜（３２）のエッ
チング速度は３００ｎｍ／分である。したがって、ゲー
トを形成する膜（３２）の膜厚が４００ｎｍの場合に
は、エッチバックすることによりチャネル長Ｌｂはおよ
そ２３０ｎｍに形成される。

【００３６】さらにチャネル長Ｌｂを精密に制御するに
は、ゲートを形成する膜（３２）をオーバエッチングす
ればよい。この場合のチャネル長Ｌｂとオーバエッチン
グ時間との関係の一例を、図５により説明する。図５の
縦軸はチャネル長Ｌｂを表し、同図の横軸はゲートを形
成する膜（３２）のオーバエッチング時間を表す。なお
オーバエッチングは、４００ｎｍの厚さに成膜されてい
るゲートを形成する膜（３２）の平面上に形成されてい
る部分を全て除去した後に行った。図に示すように、オ
ーバエッチング時間が長くなるにしたがい、チャネル長
Ｌｂは短くなる。したがって、例えばチャネル長Ｌｂを
１８０ｎｍに形成するには、オーバエッチングを１０秒
間行えばよい。

【００３７】上記したように、ゲートを形成する膜（３
２）の膜厚によってチャネル長Ｌｂを制御することが可
能になる。またゲートを形成する膜（３２）をオーバエ
ッチングすることによって、チャネル長Ｌｂを正確に制
御することができる。

【００３８】また全チャネル長Ｌは、チャネル長Ｌａを
変えることによっても制御することが可能である。すな
わち、第１，第２のソース・ドレイン領域（１９），
（２４）の深さを変えることによって、チャネル長Ｌａ
を制御することが可能になる。また溝（１４）の深さに
よっても、チャネル長Ｌａは決定される。上記の如くし
て、チャネル長Ｌを制御することにより、ディープサブ
ミクロン以下の寸法のチャネル長Ｌを有するＭＯＳトラ
ンジスタ１，２を形成することが可能になる。

【００３９】次に第１の実施例で説明したＭＯＳトラン
ジスタ１，２の配線を、図６の概略断面図により説明す
る。図に示すように、ＭＯＳトランジスタ１，２を覆う
状態に層間絶縁膜３３が形成されている。第１，第２，
第３のソース・ドレイン領域１９，２４，２５上の層間
絶縁膜３３には、コンタクトホール３４，３５，３６が
設けられている。各コンタクトホール３４〜３６を介し
て、層間絶縁膜３３上には、各第１〜第３のソース・ド
レイン領域１９，２４，２５に接続する電極３７，３
８，３９が形成されている。

【００４０】上記電極３７〜３９の形成方法を説明す
る。例えば化学的気相成長法によって、ＭＯＳトランジ
スタ１，２を覆う状態に、層間絶縁膜３３を、例えば５
００ｎｍの厚さに成膜する。このときの成膜条件として
は、例えば、反応ガスに流量が２５０ｓｃｃｍのシラン
（ＳｉＨ₄）と流量が２５０ｓｃｃｍの酸素（Ｏ₂）と
流量が１００ｓｃｃｍの窒素（Ｎ₂）との混合ガスを用
い、成膜温度を４２０℃、成膜雰囲気に圧力を１３．３
Ｐａに設定する。

【００４１】続いて通常のホトリソグラフィーとエッチ
ングとによって、第１，第２，第３のソース・ドレイン
領域１９，２４，２５上の層間絶縁膜３３にコンタクト
ホール３４，３５，３６を設ける。次いで、例えばスパ
ッタ法によって、電極形成層（図示せず）を形成する。
この電極形成層は、例えば厚さが５０ｎｍのチタン（Ｔ
ｉ）膜と厚さが１００ｎｍの窒化酸化チタン（ＴｉＯ
Ｎ）膜よりなるバリヤメタル層と厚さが８００ｎｍの１
％のシリコン（Ｓｉ）を含むアルミニウム（Ａｌ）層と
で形成したものである。

【００４２】上記チタン膜のスパッタ条件としては、例
えばスパッタガスに流量が４０ｓｃｃｍのアルゴン（Ａ
ｒ）を用い、スパッタ雰囲気の圧力を０．４Ｐａ、直流
スパッタパワーを１ｋＷ、スパッタ率を９０ｎｍ／分に
設定する。上記窒化酸化チタン膜のスパッタ条件として
は、例えばスパッタガスに、流量が４７ｓｃｃｍの窒素
（Ｎ₂）と流量が３ｓｃｃｍの酸素（Ｏ₂）との混合ガ
スを用い、直流スパッタパワーを３ｋＷ、スパッタ率を
６０ｎｍ／分に設定する。上記１％のシリコン（Ｓｉ）
を含むアルミニウム（Ａｌ）層のスパッタ条件として
は、例えばスパッタガスに流量が４０ｓｃｃｍのアルゴ
ン（Ａｒ）を用い、直流スパッタパワーを６ｋＷ、スパ
ッタ率を８００ｎｍ／分に設定する。

【００４３】その後、通常のホトリソグラフィーとエッ
チングとによって、各コンタクトホール３４，３５，３
６を介して、各第１〜第３のソース・ドレイン領域１
９，２４，２５に接続する電極３７〜３９を上記電極形
成層で形成する。上記電極形成層をエッチングする装置
には、例えばＲＦ印加型ＥＣＲエッチング装置を用い
る。そのエッチング条件としては、例えば、エッチング
ガスに流量が６０ｓｃｃｍの三塩化ホウ素（ＢＣｌ₃）
と流量が９０ｓｃｃｍの塩素（Ｃｌ₂）との混合ガスを
用い、マイクロ波パワーを１ｋＷ、ＲＦパワーを５０
Ｗ、エッチング雰囲気の圧力を２．１３Ｐａに設定す
る。

【００４４】なお、上記ＭＯＳトランジスタ１，２の製
造方法において、第１，第２，第３のソース・ドレイン
領域１９，２４，２５の上層に低抵抗層を形成すること
によって、各ソース・ドレイン領域１９，２４，２５の
シート抵抗を５Ω／□以下にすることが可能である。そ
れとともに各ソース・ドレイン領域１９，２４，２５と
当該電極３７〜３９とのコンタクト抵抗を１０Ω以下に
することもできる。

【００４５】以下に、上記第１〜第３のソース・ドレイ
ン領域１９，２４，２５に低抵抗層を形成する方法を、
図７，図８の製造工程図（その１），（その２）により
説明する。前記図２の（２）に説明したようにゲートを
形成する膜３２を形成した後、図７の（１）に示すよう
に、例えば通常の化学的気相成長法によって、ゲートを
形成する膜３２の表面に絶縁膜４１を、例えば３００ｎ
ｍの厚さに成膜する。この絶縁膜４１は、例えば酸化シ
リコンよりなる。このときの成膜条件としては、例え
ば、反応ガスに流量が２５０ｓｃｃｍのシラン（ＳｉＨ
₄）と流量が２５０ｓｃｃｍの酸素（Ｏ₂）と流量が１
００ｓｃｃｍの窒素（Ｎ₂）とよりなる混合ガスを用
い、成膜温度を４２０℃、成膜雰囲気の圧力を１３．３
Ｐａに設定する。

【００４６】次いで図７の（２）に示す如く、例えばド
ライエッチングによって、上記絶縁膜４１とゲートを形
成する膜３２と絶縁膜３１とをエッチバックして、絶縁
膜４１の２点鎖線で示す部分とゲートを形成する膜３２
の１点鎖線で示す部分と絶縁膜３１の破線で示す部分と
を除去する。そして上記溝１４の一方側の側壁１５とこ
の側壁１５側の底面１６とに、上記絶縁膜３１を介し
て、ゲートを形成する膜３２よりなる第１のゲート１８
を形成する。同時に上記溝１４の他方側の側壁２０とこ
の側壁２０側の底面２１とに、上記絶縁膜３１を介し
て、ゲートを形成する膜３２よりなる第２のゲート２３
を形成する。このとき、各第１，第２のゲート１８，２
３の表面側には、絶縁膜４１よりなるゲートサイドウォ
ール４２，４３が形成される。さらに上記第１のゲート
１８の裏面側に絶縁膜３１で第１のゲート絶縁膜１７を
形成する。同時に、第２のゲート２３の裏面側に絶縁膜
３１で第２のゲート絶縁膜２２を形成する。

【００４７】上記絶縁膜４１と絶縁膜３１のエッチング
条件としては、例えば、エッチングガスに流量が５０ｓ
ｃｃｍのオクタフルオロシクロブタン（Ｃ₄Ｆ₈）を用
い、エッチング雰囲気の圧力を２Ｐａ、ＲＦパワーを
１，２ｋＷに設定する。上記ゲートを形成する膜３２の
エッチング条件としては、例えば、エッチングガスに流
量が６５ｓｃｃｍのトリクロロトリフルオロエタン（Ｃ
₂Ｃｌ₃Ｆ₃）と流量が５ｓｃｃｍの六フッ化イオウ
（ＳＦ₆）との混合ガスを用い、エッチング雰囲気の圧
力を１．３３Ｐａ、マイクロ波パワーを１００Ｗ、ＲＦ
パワーを１００Ｗに設定する。

【００４８】次いで前記図２の（４）で説明したと同様
にして、図７の（３）に示すように、通常のイオン注入
法により、半導体基板１１の上層に導電性不純物をイオ
ン注入する。そして溝１４に対して第１のゲート絶縁膜
１７側の半導体基板１１の上層に第１のソース・ドレイ
ン領域１９を形成するとともに、溝１４に対して第２の
ゲート絶縁膜２２側の半導体基板１１の上層に第２のソ
ース・ドレイン領域２４を形成する。また同時に第１の
ゲート１８と第２のゲート２３との間の半導体基板１１
の上層に第３のソース・ドレイン領域２５を形成する。

【００４９】次いで図８の（４）に示す如く、例えば化
学的気相成長法によって、各第１，第２のゲート１８，
２３側の全面に、窒化シリコン（ＳｉＮ）膜４４を、例
えば３０ｎｍの厚さに形成する。このときの成膜条件と
しては、例えば、反応ガスに流量が５０ｓｃｃｍのジク
ロルシラン（ＳｉＨ₂Ｃｌ₂）と流量が２００ｓｃｃｍ
のアンモニア（ＮＨ₃）と流量が２００ｓｃｃｍの窒素
（Ｎ₂）との混合ガスを用い、成膜温度を７６０℃、成
膜雰囲気の圧力を７０Ｐａに設定する。なお窒化シリコ
ン膜４４の代わりに、例えば水素を多量に含んだ窒化酸
化シリコン（ＳｉＯｘＮ）膜等の絶縁膜を用いることも
可能である。

【００５０】続いて通常のホトリソグラフィーとエッチ
ングとによって、上記窒化シリコン膜４４の２点鎖線で
示す部分を除去して、各第１，第２のゲート１８，２３
上に、上記窒化シリコン膜４４よりなるマスクパターン
４５，４６を形成する。上記エッチング条件としては、
例えば、エッチングガスに流量が５０ｓｃｃｍのトリフ
ルオロメタン（ＣＨＦ₃）を用い、ＲＦパワーを３００
Ｗ、エッチング雰囲気の圧力を２Ｐａに設定する。

【００５１】その後、図８の（５）に示すように、例え
ばスパッタ法によって、マスクパターン４５，４６側の
全面にチタン（Ｔｉ）膜４７を、例えば３０ｎｍの厚さ
に成膜する。このときのスパッタ条件としては、例え
ば、スパッタガスにアルゴン（Ａｒ）を用い、ＲＦバイ
アスを−５０Ｖ、直流スパッタパワーを１ｋＷ、アルゴ
ンの流量を４０ｓｃｃｍ、スパッタ雰囲気の圧力を０．
４Ｐａ、成膜温度を２００℃、成膜速度を６０ｎｍ／分
に設定する。

【００５２】次いで図８の（６）に示す如く、不活性ガ
ス中でＲＴＡ（Rapid Thermal annealing ）処理を行
って、チタン膜４７のチタンと第１〜第３のソース・ド
レイン領域１９，２４，２５のシリコンとをシリサイド
化反応させて、第１〜第３のソース・ドレイン領域１
９，２４，２５の各上層にチタンシリサイド（ＴｉＳｉ
₂）よりなる低抵抗層４８，４９，５０を形成する。上
記ＲＴＡの条件としては、例えば、温度雰囲気を６５０
℃、ＲＴＡ時間を３０秒に設定する。

【００５３】続いてアンモニア過水中に浸漬するウェッ
トエッチングによって、未反応チタン膜４７（２点鎖線
で示す部分）を除去する。次いで９００℃の不活性ガス
〔例えば窒素（Ｎ₂）〕中で３０秒間のＲＴＡを行うこ
とにより、上記低抵抗層４８，４９，５０の安定化を図
る。このようにして、各第１〜第３のソース・ドレイン
領域１９，２４，２５の各上層に低抵抗層４８〜５０が
形成される。

【００５４】上記低抵抗層４８〜５０は、チタンシリサ
イドで形成したが、他のシリサイド〔例えば、コバルト
シリサイド（ＣｏＳｉ₂），タングステンシリサイド
（ＷＳｉ₂），モリブデンシリサイド（ＭｏＳｉ₂）
等〕または選択タングステン（Ｗ）等の金属膜で形成す
ることが可能である。なお上記低抵抗層４８〜５０を形
成したＭＯＳトランジスタ１，２の各第１〜第３のソー
ス・ドレイン領域１９，２４，２５に電極を形成する方
法は、前記図６で説明したと同様の方法によればよい。

【００５５】次に本発明の第２の実施例を図９の概略構
成断面図により説明する。図に示すように、絶縁性基体
（例えば酸化シリコンよりなる基体）５１の上層には表
面が表出する状態に半導体部５２が設けられている。こ
の半導体部５２は例えば単結晶シリコンよりなる。上記
半導体部５２の一方側の側壁５３には第１のゲート絶縁
膜５４が形成されている。この第１のゲート絶縁膜５４
は、例えば酸化シリコンよりなる。さらに半導体部５２
側とは反対側の第１のゲート絶縁膜５４の面には、第１
のゲート５５が形成されている。この第１のゲート５５
は、例えば多結晶シリコンよりなる。

【００５６】また上記半導体部５２の他方側の側壁５６
には第２のゲート絶縁膜５７が形成されている。この第
２のゲート絶縁膜５７は、例えば酸化シリコンよりな
る。さらに半導体部５２側とは反対側の第２のゲート絶
縁膜５７の面には、第２のゲート５８が形成されてい
る。この第２のゲート５８は、例えば多結晶シリコンよ
りなる。

【００５７】さらに上記半導体部５２の下層には第１の
ソース・ドレイン領域５９が形成されている。この第１
のソース・ドレイン領域５９には、ＭＯＳトランジスタ
３，４がＰＭＯＳトランジスタの場合には、例えば導電
性不純物としてホウ素（Ｂ⁺）が導入されている。また
はＭＯＳトランジスタ３，４がＮＭＯＳトランジスタの
場合には、例えば導電性不純物としてリン（Ｐ⁺）が導
入されている。また上記半導体部５２の上層には第２の
ソース・ドレイン領域６０が形成されている。この第２
のソース・ドレイン領域６０には、ＭＯＳトランジスタ
３，４がＰＭＯＳトランジスタの場合には、例えば導電
性不純物としてホウ素（Ｂ⁺）が導入されている。また
はＭＯＳトランジスタ３，４がＮＭＯＳトランジスタの
場合には、例えば導電性不純物としてリン（Ｐ⁺）が導
入されている。

【００５８】上記の如くして、ＭＯＳトランジスタ３，
４が形成される。すなわち、上記ＭＯＳトランジスタ３
は、第１のゲート絶縁膜５４と第１のゲート５５と第１
のソース・ドレイン領域５９と第２のソース・ドレイン
領域６０とよりなる。またＭＯＳトランジスタ４は、第
２のゲート絶縁膜５７と第２のゲート５８と第１のソー
ス・ドレイン領域５９と第２のソース・ドレイン領域６
０とよりなる。したがって、第１，第２のソース・ドレ
イン領域５９，６０は、ＭＯＳトランジスタ３，４によ
って共用される。このようにＭＯＳトランジスタ３，４
はデュアルゲートを有するＭＯＳトランジスタ構造にな
るので、トランジスタ特性のドライブ能力は高くなる。

【００５９】またＭＯＳトランジスタ３，４では、半導
体部５２の側壁５３，５６に第１，第２のゲート絶縁膜
５４，５７を介して第１，第２のゲート５５，５８が形
成され、半導体部５２の上層と下層とに第１，第２のソ
ース・ドレイン領域５９，６０が形成されていることに
より、半導体部５２の厚さと各第１，第２のソース・ド
レイン領域５９，６０の深さとによって、ＭＯＳトラン
ジスタ３，４の各チャネル長Ｌが決定される。したがっ
て、ＭＯＳトランジスタ３，４の各チャネルは半導体部
５２の深さ方向に形成される。

【００６０】このため図１０に示すように、絶縁性基体
５１の上層に、複数の上記ＭＯＳトランジスタ３，４を
ラテラルに配置することも可能である。このように配置
することにより、ＭＯＳトランジスタ３，４を高集積に
実装することが可能になる。

【００６１】また、上記第１，第２のソース・ドレイン
領域５９，６０（図９参照）上に、例えばＳＡＬＩＣＩ
ＤＥよりなる低抵抗層（図示せず）を設けることもでき
る。この場合には、低抵抗層を形成しない場合と比較し
て、第１，第２のソース・ドレイン領域５９，６０の抵
抗値がおよそ１／１０以下になるので、特にＭＯＳトラ
ンジスタ３，４の動作速度が速くなる。

【００６２】次に上記第２の実施例のＭＯＳトランジス
タの製造方法の一例を、図１１，図１２の製造工程図
（その１），（その２）により説明する。なお、図では
ＭＯＳトランジスタをラテラルに配置した場合の製造工
程を示す。また図中において、同様の構成部品には同一
番号を付す。図１１の（１）に示すように、第１の工程
として、通常のホトリソグラフィーとエッチングとによ
って、基板（例えば単結晶シリコン基板）６１の上層に
溝６２，６３，６４を形成して、溝６２，６３間に半導
体部５２を形成するとともに、溝６３，６４間に上記同
様の半導体部５２を形成する。上記エッチングは、例え
ばマイクロ波プラズマエッチングで行う。このときのエ
ッチング条件は、前記第１の実施例中の図２の（１）で
説明したと同様なので、ここでの説明は省略する。

【００６３】次いで、上記ドライエッチングによって基
板６１に生じたダメージ層（図示せず）を除去するため
の表面酸化を行う。この表面酸化条件は、前記第１の実
施例中の図２の（１）で説明したと同様なので、ここで
の説明は省略する。その後、希釈フッ酸中におよそ１分
間浸漬して、上記表面酸化で形成した酸化シリコン膜を
除去する。

【００６４】次いで図１１の（２）に示す如く、第２の
工程を行う。この工程では、まず通常の熱酸化法によっ
て、半導体部５２側の全面に酸化シリコンの絶縁膜６５
を、例えば１６ｎｍの厚さに形成する。このときの熱酸
化条件は、前記第１の実施例中の図２の（２）で説明し
たと同様なので、ここでの説明は省略する。

【００６５】次いで、上記絶縁膜６５側の全面にゲート
を形成する膜６６を成膜する。このゲートを形成する膜
６６は、例えば厚さが２００ｎｍの多結晶シリコン膜と
厚さが１００ｎｍのタングステンシリサイド（ＷＳ
ｉ₂）膜とよりなる。上記多結晶シリコン膜は、例えば
化学的気相成長法によって成膜される。そしてこのとき
の成膜条件は、前記第１の実施例中の図２の（２）で説
明したと同様なので、ここでの説明は省略する。また上
記タングステンシリサイド膜は、例えば化学的気相成長
法によって成膜される。この成膜条件は、前記第１の実
施例中の図２の（２）で説明したと同様なので、ここで
の説明は省略する。

【００６６】その後図１１の（３）に示すように、例え
ばドライエッチングによって、上記ゲートを形成する膜
６６と絶縁膜６５とをエッチバックして、ゲートを形成
する膜６６の２点鎖線で示す部分と絶縁膜６５の１点鎖
線で示す部分とを除去する。そして半導体部５２の一方
側の側壁５３に、絶縁膜６５を介して、ゲートを形成す
る膜６６で第１のゲート５５を形成する。同時に当該半
導体部５２の他方側の側壁５６に、絶縁膜６５を介し
て、ゲートを形成する膜６６で第２のゲート５８を形成
する。さらに上記第１のゲート５５の裏面側に絶縁膜６
５で第１のゲート絶縁膜５４を形成する。同時に、第２
のゲート５８の裏面側に絶縁膜６５で第２のゲート絶縁
膜５７を形成する。上記エッチング条件は、前記第１の
実施例中の図２の（３）で説明したと同様なので、ここ
での説明は省略する。

【００６７】次いで第３の工程として図１１の（４）に
示す如く、通常のイオン注入法によって、第１，第２の
ゲート５５，５８と第１，第２のゲート絶縁膜５４，５
７とをイオン注入マスクにして半導体部５２の上層に導
電性不純物をイオン注入する。そして半導体部５２の上
層に第１のソース・ドレイン領域５９を形成する。同時
に半導体部５２，５２間の基板６１の上層にも、導電性
不純物がイオン注入される。上記イオン注入条件は、前
記第１の実施例中の図２の（４）で説明したと同様なの
で、ここでの説明は省略する。

【００６８】次いで図１２の（５）に示すように、第４
の工程として、通常の化学的気相成長法により、半導体
部５２側の全面に酸化シリコン膜６７を、例えば５００
ｎｍの厚さに成膜する。続いて、上記酸化シリコン膜６
７の上面にレジストを塗布して、表面が平坦なレジスト
膜（図示せず）を形成する。

【００６９】次いで、エッチバックによって、上記レジ
ストを除去し、さらに上記酸化シリコン膜６７の上層を
除去して、酸化シリコン膜６７の表面を平坦化する。こ
のときのエッチバックは、例えばバイアス印加のＥＣＲ
エッチング装置によって行う。エッチング条件として
は、例えば、エッチングガスに流量が１４ｓｃｃｍのシ
ラン（ＳｉＨ₄）と流量が３５ｓｃｃｍの酸化二窒素
（Ｎ₂Ｏ）と流量が７２ｓｃｃｍのアルゴン（Ａｒ）と
よりなる混合ガスを用い、マイクロ波パワーを１ｋＷ、
ＲＦパワーを４５０Ｗ、エッチング温度を４００℃、エ
ッチング雰囲気の圧力を０．１３３Ｐａに設定する。上
記表面を平坦化した酸化シリコン膜６７が絶縁性基体５
１になる。したがって、以下酸化シリコン膜６７は絶縁
性基体５１と記す。

【００７０】次いで例えば低圧化学的気相成長法によっ
て、絶縁性基体５１の上面に多結晶シリコン膜６８を、
例えば２００ｎｍの厚さに成膜する。このときの成膜条
件としては、例えば、反応ガスに流量が５００ｓｃｃｍ
のシラン（ＳｉＨ₄）と流量が０．３５ｓｃｃｍのホス
フィン（ＰＨ₃）と流量が５０ｓｃｃｍのヘリウム（Ｈ
ｅ）とよりなる混合ガスを用い、成膜温度を５８０℃、
成膜雰囲気の圧力を７９．８Ｐａに設定する。

【００７１】続いて研磨（例えばポリシング）によって
多結晶シリコン膜６８の表面を平坦化した後、単結晶シ
リコン基板６９を貼り合わせる。単結晶シリコン基板６
９を貼り合わせるには、通常の熱処理（例えば１０００
℃に加熱）によって接着する。

【００７２】その後図１２の（６）に示す如く、絶縁性
基体５１の表層に半導体部５２がいわゆる島状に表出す
る状態に、例えば研削および研磨によって基板６１の２
点鎖線で示す部分を除去する。なお図１２において、
（６），（７）の図面は、図１２の（５）に示した状態
を反転した状態で示す。

【００７３】次いで図１２の（７）に示すように第５の
工程として、例えば通常のイオン注入法によって、半導
体部５２の上層に導電性不純物をイオン注入して、第２
のソース・ドレイン領域６０を形成する。このときのイ
オン注入条件は、前記第１の実施例中の図２の（４）で
説明したと同様なので、ここでの説明は省略する。

【００７４】上記の如くして、第１のゲート絶縁膜５４
と第１のゲート５５とソース・ドレイン領域６０，５９
とによって、ＭＯＳトランジスタ３が構成される。また
第２のゲート絶縁膜５７と第２のゲート５８とソース・
ドレイン領域６０，５９とによって、ＭＯＳトランジス
タ４が構成される。

【００７５】上記第２の実施例の製造方法では、貼り合
わせ方式のＳＯＩ基板を用いた。このため、各ＭＯＳト
ランジスタ３，４においては接合リークを生じることが
ないので、ＭＯＳトランジスタ３，４は電気的特性に優
れたものとなり、信頼性が高まる。

【００７６】上記ＭＯＳトランジスタ３，４のチャネル
寸法は、上記半導体部５２の高さと第１，第２のソース
・ドレイン領域５９，６０の深さによって制御すること
が可能である。すなわち、前記図１１の（１）に示すよ
うに、半導体部５２は、基板６１に形成する溝６２〜６
４の深さによって決定される。また前記図１１の（４）
に示すように、第１のソース・ドレイン領域５９の深さ
は、イオン注入時の導電性不純物の打ち込み深さとその
後の熱工程（例えば単結晶シリコン基板６９を貼り合わ
せるときの熱処理）によって決定される。さらに前記図
１２の（７）に示すように、第２のソース・ドレイン領
域６０の深さは、イオン注入時の導電性不純物の打ち込
み深さとその後の熱工程（例えば配線工程におけるアル
ミニウム配線のシンター処理）によって決定される。

【００７７】次に上記ＭＯＳトランジスタ３，４の配線
例を、図１３の概略断面図により説明する。図に示すよ
うに、ＭＯＳトランジスタ３，４を覆う状態に層間絶縁
膜７１が形成されている。第２のソース・ドレイン領域
６０上の層間絶縁膜７１には、コンタクトホール７２が
設けられている。コンタクトホール７２を介して、層間
絶縁膜７１上には、第２のソース・ドレイン領域６０に
接続する電極７３が形成されている。

【００７８】上記電極７３の形成方法を説明する。まず
例えば化学的気相成長法によって、ＭＯＳトランジスタ
３，４を覆う状態に、層間絶縁膜７１を、例えば５００
ｎｍの厚さに成膜する。このときの成膜条件は、前記図
６で説明したと同様なので、ここでの説明は省略する。

【００７９】続いて通常のホトリソグラフィーとエッチ
ングとによって、第２のソース・ドレイン領域６０上の
層間絶縁膜７１にコンタクトホール７２を設ける。次い
で、例えばスパッタ法によって、電極形成層（図示せ
ず）を形成する。この電極形成層は、例えば厚さが５０
ｎｍのチタン（Ｔｉ）膜と厚さが１００ｎｍの窒化酸化
チタン（ＴｉＯＮ）膜よりなるバリヤメタル層と厚さが
８００ｎｍの１％のシリコン（Ｓｉ）を含むアルミニウ
ム（Ａｌ）層とを積層状態に形成したものである。上記
チタン膜，上記窒化酸化チタン膜，上記１％のシリコン
（Ｓｉ）を含むアルミニウム（Ａｌ）層等のスパッタ条
件は、前記図６で説明したと同様なので、ここでの説明
は省略する。

【００８０】その後、通常のホトリソグラフィーとエッ
チングとによって、上記電極形成層で、コンタクトホー
ル７２を介して第２のソース・ドレイン領域６０に接続
する電極７３を形成する。上記電極形成層をエッチング
する装置には、例えばＲＦ印加型ＥＣＲエッチング装置
を用いる。そのエッチング条件は、前記図６で説明した
と同様なので、ここでの説明は省略する。

【００８１】次に第３の実施例として、前記図９で説明
した、ＭＯＳトランジスタ３，４をラテラルに配設した
場合の配線構造の一例を、図１４により説明する。図に
示すように、絶縁性基体５１の上層に同様の構成をなす
ＭＯＳトランジスタ３，４とＭＯＳトランジスタ５，６
とが形成されている。よって、同様の構成部品には同一
番号を付す。上記ＭＯＳトランジスタ３，４，５，６の
各第２のソース・ドレイン領域６０側の全面には、層間
絶縁膜８１が形成されている。この層間絶縁膜８１は、
例えば酸化シリコンよりなる。

【００８２】上記ＭＯＳトランジスタ３，４の第１のソ
ース・ドレイン領域５９の下方における絶縁性基体５１
にはコンタクトホール８２が設けられている。このコン
タクトホール８２を介して、当該第１のソース・ドレイ
ン領域５９に接続する状態に、裏面配線８３が形成され
ている。またＭＯＳトランジスタ５，６の第２のソース
・ドレイン領域６０の上方における層間絶縁膜８１には
コンタクトホール８４が設けられている。このコンタク
トホール８４を介して、当該第２のソース・ドレイン領
域６０に接続する状態に、表面配線８５が形成されてい
る。

【００８３】上記の如くに、第１のソース・ドレイン領
域５９に接続する裏面配線８３を形成したことにより、
表面に形成される配線数を低減することが可能になる。
このため、多層配線を形成した場合には、配線による段
差が少なくなるので、配線の信頼性が高まる。なお図に
は示していないが、ＭＯＳトランジスタ３，４の第２の
ソース・ドレイン領域６０にも上記同様の表面配線（８
５）を形成することが可能である。またＭＯＳトランジ
スタ５，６の第１のソース・ドレイン領域５９にも上記
同様の裏面配線（８３）を形成することが可能である。
また、裏面配線８３側には、絶縁膜（図示せず）を介し
て表面を平坦化した多結晶シリコン膜（図示せず）を形
成し、さらにこの多結晶シリコン膜にシリコン基板（図
示せず）を貼り合わせて、いわゆるＳＯＩ構造を形成す
ることも可能である。

【００８４】次に上記配線構造の製造方法を、図１５，
図１６の配線構造の製造工程図（その１），（その２）
により説明する。なお、この製造方法では、一例とし
て、第２のソース・ドレイン領域に低抵抗層を形成する
場合を説明する。図１５の（１）に示すように、前記図
１１の（４）で説明したと同様にして、各半導体部５２
に第１のソース・ドレイン領域５９を形成した後、前記
図１２の（５）で説明したと同様の方法によって、各第
１のソース・ドレイン領域５９側の全面に第１の酸化シ
リコン膜９１を、例えば５００ｎｍの厚さに成膜する。
続いて、上記第１の酸化シリコン膜９１の上面にレジス
トを塗布し、表面が平坦なレジスト膜（図示せず）を形
成する。

【００８５】次いで、エッチバックによって、上記レジ
ストを除去し、さらに上記第１の酸化シリコン膜９１の
上層を除去して、第１の酸化シリコン膜９１の表面を平
坦化する。このときのエッチバック条件は、図１２の
（５）で説明したと同様なので、ここでの説明は省略す
る。上記表面を平坦化した第１の酸化シリコン膜９１は
絶縁性基体５１の一部になる。なお上記第１の酸化シリ
コン膜９１の表面は必ずしも平坦化しなくてよい。

【００８６】続いて通常のホトリソグラフィーとエッチ
ングとによって、例えば一方の第１のソース・ドレイン
領域５９上における酸化シリコン膜９１にコンタクトホ
ール８２を形成する。このときのエッチング条件として
は、例えば、エッチングガスに流量が５０ｓｃｃｍのオ
クタフルオロシクロブタン（Ｃ₄Ｆ₈）を用い、ＲＦパ
ワーを１．２ｋＷ、エッチング雰囲気の圧力を２Ｐａに
設定する。

【００８７】次いで通常のスパッタ法によって、コンタ
クトホール８２の内部と上記第１の酸化シリコン膜９１
の上面とに窒化チタン（ＴｉＮ）膜９２を、例えば１０
０ｎｍの厚さに形成する。続いて通常の化学的気相成長
法によって、上記窒化チタン膜の上面にタングステン
（Ｗ）膜９３を、例えば３００ｎｍの厚さに形成する。
上記窒化チタン膜９２とこのタングステン膜９３とが裏
面配線形成層９４になる。上記窒化チタン（ＴｉＮ）膜
の成膜条件としては、例えば、スパッタガスに窒素（Ｎ
₂）を用い、スパッタ雰囲気の圧力を０．５Ｐａ、直流
スパッタパワーを３ｋＷ、スパッタ率を６０ｎｍ／分に
設定する。また上記タングステン（Ｗ）膜の成膜条件と
しては、例えば、反応ガスに流量が９５ｓｃｃｍの六フ
ッ化タングステン（ＷＦ₆）と流量が５５０ｓｃｃｍの
ヘリウム（Ｈｅ）との混合ガスを用い、成膜温度を４５
０℃、成膜雰囲気の圧力を１０．６４ｋＰａに設定す
る。

【００８８】その後、通常のホトリソグラフィーとエッ
チングとによって、裏面配線形成層９４の２点鎖線で示
す部分と１点鎖線で示す部分とを除去し、裏面配線８３
を形成する。このときのエッチング条件としては、例え
ば、流量が５０ｓｃｃｍの六フッ化イオウ（ＳＦ₆）を
用い、マイクロ波パワーを８５０Ｗ、ＲＦパワーを１０
０Ｗに設定する。

【００８９】その後図１５の（２）に示すように、前記
図１２の（５）で説明したと同様の方法によって、裏面
配線８３側の全面に第２の酸化シリコン膜９５を、例え
ば５００ｎｍの厚さに成膜する。続いて、上記第２の酸
化シリコン膜９５の上面にレジストを塗布して、表面が
平坦なレジスト膜（図示せず）を形成する。次いで、エ
ッチバックによって、上記レジストを除去し、さらに上
記第２の酸化シリコン膜９５の上層を除去して、第２の
酸化シリコン膜９５の表面を平坦化する。このときのエ
ッチバック条件は、図１２の（５）で説明したと同様な
ので、ここでの説明は省略する。上記表面を平坦化した
第２の酸化シリコン膜９５と上記第１の酸化シリコン膜
９１とによって、絶縁性基体５１が形成される。

【００９０】次いで前記図１２の（５）で説明したと同
様にして、絶縁性基体５１の上面に多結晶シリコン膜６
８を、例えば２００ｎｍの厚さに成膜する。続いて研磨
（例えばポリシング）によって多結晶シリコン膜６８の
表面を平坦化した後、単結晶シリコン基板６９を貼り合
わせる。

【００９１】その後図１６の（３）に示す如く、図１２
の（６）で説明したと同様にして、絶縁性基体５１の上
層に半導体部５２がいわゆる島状に表出する状態になる
ように、例えば研削および研磨によって基板６１を除去
する。なお図１６において、（３）の図面は、上記図１
５の（２）に示した状態を反転した状態で示す。また図
１５の（２）で説明した多結晶シリコン膜６８と単結晶
シリコン基板６９との図示は省略した。

【００９２】次いで図１６の（４）に示すように、通常
のスパッタ法によって、半導体部５２側の全面にチタン
（Ｔｉ）膜９６を、例えば３０ｎｍの厚さに形成する。
このときのスパッタ条件としては、例えば、スパッタガ
スに流量が４０ｓｃｃｍのアルゴン（Ａｒ）を用い、Ｒ
Ｆバイアスを−５０Ｖ、直流スパッタパワーを１ｋＷ、
スパッタ雰囲気の圧力を０．４Ｐａ、成膜温度を２００
℃、スパッタ率を６０ｎｍ／分に設定する。なお図１６
の（４）および以下に説明する図１７の（５），（６）
において、多結晶シリコン膜６８と単結晶シリコン基板
６９との図示は省略した。

【００９３】続いて図１７の（５）に示す如く、ＲＴＡ
を行って、上記チタン膜９６のチタンと上記各半導体部
５２のシリコンとをシリサイド化反応させて、チタンシ
リサイド（ＴｉＳｉ₂）よりなる低抵抗層９７を形成す
る。その後アンモニア過水中に浸漬して未反応チタン膜
９６（２点鎖線で示す部分）を除去する。続いて９００
℃の不活性ガス〔例えば窒素（Ｎ₂）〕中に３０秒間放
置して、各低抵抗層９７を安定化する。上記低抵抗層９
７は、チタンシリサイドで形成したが、他のシリサイド
〔例えば、コバルトシリサイド（ＣｏＳｉ₂），タング
ステン（ＷＳｉ₂），モリブデンシリサイド（ＭｏＳｉ
₂）等〕または選択タングステン（Ｗ）等の金属膜で形
成することが可能である。

【００９４】次いで前記図１２の（７）で説明したと同
様にして、通常のイオン注入法によって、各半導体部５
２の上層に、上記低抵抗層９７を通して導電性不純物を
イオン注入し、第２のソース・ドレイン領域６０を形成
する。このときのイオン注入条件は、前記第１の実施例
中の図２の（４）で説明したと同様なので、ここでの説
明は省略する。

【００９５】次いで図１７の（６）に示す如く、例えば
化学的気相成長法によって、上記低抵抗層９７を形成し
た側の全面に酸化シリコン膜よりなる層間絶縁膜８１
を、例えば５００ｎｍの厚さに形成する。このときの成
膜条件は、前記図６で説明したと同様なので、ここでの
説明は省略する。その後、通常のホトリソグラフィーと
エッチングとによって、上記ＭＯＳトランジスタ５，６
の低抵抗層９７上の層間絶縁膜８１にコンタクトホール
８４を形成する。このときのエッチング条件は、前記図
６で説明したと同様なので、ここでの説明は省略する。

【００９６】次いで上記コンタクトホール８４の内部と
層間絶縁膜８１上とに表面配線形成膜９８を形成する。
この表面配線形成膜９８は、例えば５０ｎｍの厚さのチ
タン（Ｔｉ）膜と１００ｎｍの厚さの窒化酸化チタン
（ＴｉＯｘＮ）よりなるバリヤメタル層と１％のシリコ
ンを含むアルミニウム層とによって形成される。その後
通常のホトリソグラフィーとエッチングとによって、上
記表面配線形成層９８の２点鎖線で示す部分を除去し、
表面配線８５を形成する。このときのエッチング条件
は、前記図６で説明したと同様なので、ここでの説明は
省略する。

【００９７】なお図１５〜図１７には示していないが、
ＭＯＳトランジスタ３，４の第２のソース・ドレイン領
域６０にも上記同様の表面配線（８５）を形成すること
は可能である。またＭＯＳトランジスタ５，６の第１の
ソース・ドレイン領域５９にも上記同様の裏面配線（８
３）を形成することは可能である。

【００９８】上記の如くに、裏面配線８３と表面配線８
５とを形成したことにより、個々のＭＯＳトランジスタ
毎に第１のソース・ドレイン領域５９を引き出す領域を
形成する必要が無くなるので、配線面積を縮小すること
が可能になる。また表面側の配線数を低減することが可
能になるので、表面側の平坦化処理が容易になる。

【００９９】

【発明の効果】以上、説明したように請求項１の発明に
よれば、半導体基板に形成した溝の側壁にＭＯＳトラン
ジスタのゲートを形成したことにより、溝の深さとゲー
トの膜厚とによって、ＭＯＳトランジスタのチャネル長
が決定される。このため、半導体基板面に対するＭＯＳ
トランジスタの形成面積の縮小化を図ることができる。
請求項２の発明によれば、半導体基板に形成した溝内に
形成されるゲートとゲート絶縁膜とが、いわゆる自己整
合的に形成される。このため、ゲートを形成する膜の厚
さとそのエッチバック量によって、チャネル長を決定す
ることができる。請求項３の発明によれば、絶縁性基体
に半導体部を形成して、その側壁にＭＯＳトランジスタ
のゲートを形成したことにより、ＭＯＳトランジスタの
ゲートが絶縁性基体に対して深さ方向に形成されるの
で、ＭＯＳトランジスタの形成面積を小さくすることが
できる。請求項４の発明によれば、半導体部に形成され
るゲートとゲート絶縁膜とが、いわゆる自己整合的に形
成される。このため、マスク合わせ余裕等を設計で考慮
する必要がないので、ゲートの形成面積の縮小化を図る
ことができる。請求項５の発明によれば、半導体部に設
けたＭＯＳトランジスタの第１のソース・ドレイン領域
に接続する裏面配線を絶縁性基板面に設けたことによ
り、表面配線側の配線数の低減が図れるので、表面配線
上に形成される層間絶縁膜の平坦化が容易になる。よっ
て、配線の信頼性の向上が可能になる。

【図面の簡単な説明】

【図１】第１の実施例の概略構成断面図である。

【図２】第１の実施例の製造工程図である。

【図３】チャネル長の説明図である。

【図４】チャネル長Ｌｂとゲートを形成する膜の膜厚と
の関係図である。

【図５】チャネル長Ｌｂとオーバエッチング時間との関
係図である。

【図６】第１の実施例の配線の概略断面図である。

【図７】低抵抗層の製造工程図（その１）である。

【図８】低抵抗層の製造工程図（その２）である。

【図９】第２の実施例の概略構成断面図である。

【図１０】第２の実施例のＭＯＳトランジスタをラテラ
ルに配置した概略断面図である。

【図１１】第２の実施例の製造工程図（その１）であ
る。

【図１２】第２の実施例の製造工程図（その２）であ
る。

【図１３】第２の実施例の配線の概略断面図である。

【図１４】第３の実施例の概略断面図である。

【図１５】配線構造の製造工程図（その１）である。

【図１６】配線構造の製造工程図（その２）である。

【図１７】配線構造の製造工程図（その３）である。

【図１８】従来例の概略構成断面図である。

【図１９】従来例の製造工程図である。

【符号の説明】

１ＭＯＳトランジスタ２ＭＯＳトラ
ンジスタ３ＭＯＳトランジスタ４ＭＯＳトラ
ンジスタ５ＭＯＳトランジスタ６ＭＯＳトラ
ンジスタ１１半導体基板（例えば単結晶シリコン基板）１４溝１５側壁１６底面１７第１のゲ
ート絶縁膜１８第１のゲート１９第１のソ
ース・ドレイン領域２０側壁２１底面２２第２のゲート絶縁膜２３第２のゲ
ート２４第２のソース・ドレイン領域２５第３のソ
ース・ドレイン領域３１絶縁膜３２ゲートを
形成する膜５１絶縁性基体５２半導体部５３側壁５４第１のゲ
ート絶縁膜５５第１のゲート５６側壁５７第２のゲート絶縁膜５８第２のゲ
ート５９第１のソース・ドレイン領域６０第２のソ
ース・ドレイン領域６１基板６５絶縁膜６６ゲートを形成する膜８１層間絶縁
膜８３裏面配線８５表面配線

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成した溝と、前記溝の一方側の側壁とこの一方側の側壁側における当
該溝の底面とに設けた第１のゲート絶縁膜と、前記第１のゲート絶縁膜の表面に設けた第１のゲート
と、前記溝に対して前記第１のゲート絶縁膜側の前記半導体
基板の上層に形成した第１のソース・ドレイン領域と、前記溝の他方側の側壁とこの他方側の側壁側における当
該溝の底面とに設けた第２のゲート絶縁膜と、前記第２のゲート絶縁膜の表面に設けた第２のゲート
と、前記溝に対して前記第２のゲート絶縁膜側の前記半導体
基板の上層に形成した第２のソース・ドレイン領域と、前記第１のゲートと前記第２のゲートとの間の前記半導
体基板の上層に形成した第３のソース・ドレイン領域と
よりなることを特徴とするＭＯＳトランジスタ。
【請求項２】半導体基板に溝を形成する第１の工程
と、少なくとも前記溝の内壁に絶縁膜とゲートを形成する膜
とを積層する状態に成膜した後、エッチバックによっ
て、前記溝の一方側の側壁とこの一方側の側壁側におけ
る当該溝の底面とに前記絶縁膜を介して上記ゲートを形
成する膜で第１のゲートを形成するとともに、当該溝の
他方側の側壁とこの他方側の側壁側における当該溝の底
面とに前記絶縁膜を介して上記ゲートを形成する膜で第
２のゲートを形成し、続いて前記第１のゲートの裏面側
に前記絶縁膜で第１のゲート絶縁膜を形成するととも
に、前記第２のゲートの裏面側に前記絶縁膜で第２のゲ
ート絶縁膜を形成する第２の工程と、前記溝に対して前記第１のゲート絶縁膜側の前記半導体
基板の上層に導電性不純物を導入して第１のソース・ド
レイン領域を形成するとともに、前記溝に対して第２の
ゲート絶縁膜側の前記半導体基板の上層に導電性不純物
を導入して第２のソース・ドレイン領域を形成し、かつ
前記第１のゲートと前記第２のゲートとの間の前記半導
体基板の上層に導電性不純物を導入して第３のソース・
ドレイン領域を形成する第３の工程とよりなることを特
徴とするＭＯＳトランジスタの製造方法。
【請求項３】絶縁性基体の上層に設けた半導体部と、前記半導体部の一方側の側壁に設けた第１のゲート絶縁
膜と、前記半導体部とは反対側の前記第１のゲート絶縁膜面に
設けた第１のゲートと、前記半導体部の他方側の側壁に設けた第２のゲート絶縁
膜と、前記半導体部とは反対側の前記第２のゲート絶縁膜面に
設けた第２のゲートと、前記半導体部の上層に設けた第１のソース・ドレイン領
域と、前記半導体部の下層に設けた第２のソース・ドレイン領
域とよりなることを特徴とするＭＯＳトランジスタ。
【請求項４】基板上に半導体部を設ける第１の工程
と、前記半導体部の側壁に絶縁膜とゲートを形成する膜とを
積層する状態に成膜した後、少なくとも前記半導体部の
一方側の側壁に前記絶縁膜を介して前記ゲートを形成す
る膜で第１のゲートを形成するとともに当該半導体部の
他方側の側壁に前記絶縁膜を介して前記ゲートを形成す
る膜で第２のゲートを形成し、続いて前記絶縁膜で、前
記第１のゲートの半導体部側に第１のゲート絶縁膜を形
成するとともに前記第２のゲートの半導体部側に第２の
ゲート絶縁膜を形成する第２の工程と、前記半導体部の上層に導電性不純物を導入して第１のソ
ース・ドレイン領域を設ける第３の工程と、前記第１のソース・ドレイン領域側の全面に絶縁性基体
を形成した後、前記基板を除去する第４の工程と、前記第１のソース・ドレイン領域を形成した側とは反対
側の第１の半導体部に導電性不純物を導入して第２のソ
ース・ドレイン領域を設ける第４の工程とよりなること
を特徴とするＭＯＳトランジスタの製造方法。
【請求項５】請求項３記載のＭＯＳトランジスタにお
いて、前記ＭＯＳトランジスタの第２のソース・ドレイン領域
側に設けた層間絶縁膜と、前記層間絶縁膜を介して、前記第２のソース・ドレイン
領域に接続する表面配線と、前記ＭＯＳトランジスタの裏面側に形成された絶縁性基
体を介して、前記ＭＯＳトランジスタの第１のソース・
ドレイン領域に接続する裏面配線とを設けたことを特徴
とするＭＯＳトランジスタ。