CN102104009B

CN102104009B - 一种三维硅基电容器的制作方法

Info

Publication number: CN102104009B
Application number: CN200910242766.XA
Authority: CN
Inventors: 王惠娟; 万里兮; 吕壵
Original assignee: Institute of Microelectronics of CAS
Current assignee: National Center for Advanced Packaging Co Ltd
Priority date: 2009-12-16
Filing date: 2009-12-16
Publication date: 2012-10-10
Anticipated expiration: 2029-12-16
Also published as: CN102104009A

Abstract

本发明公开了一种利用半导体PN结结电容和硅通孔技术制作高密度三维硅基堆叠电容器的方法，包括：利用成熟的深度反应离子刻蚀、淀积、键合等微电子加工工艺，通过对单层硅基电容芯片刻蚀，形成大的深宽比通孔，并淀积铜，制作金凸点，并将相同的多层硅基电容对准，键合，使之形成多层堆叠三维硅基电容。该电容可取代传统的贴片电容应用于高频高速电路中，其特点是结构简单，电容量大，容值可调，与现有微电子工艺兼容。

Description

一种三维硅基电容器的制作方法

技术领域

本发明涉及微电子器件技术领域，特别涉及一种利用半导体PN结结电容和硅通孔(TSV through silicon vias)技术制作三维硅基堆叠电容器的方法，该电容器与单层的半导体结电容器相比具有单位容值大的特点，可用于中，高频退耦等场合。

背景技术

随着人们对电子产品的要求向小型化、多功能、环保型等方向的发展，人们努力寻求将电子系统越做越小，集成度越来越高，功能越做越多，越来越强。由此产生了许多新技术、新材料和新设计，例如叠层芯片封装技术以及与本发明密切相关的系统级封装(System-in-Package SiP，System-on-Package SoP)等技术就是这些技术的典型代表。前者简称3D封装技术，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。而TSV是实现3D封装中的关键技术之一。这归因于TSV相对于传统的互联方式，可实现全硅封装，与半导体CMOS工艺相兼容，且可等比例增大元器件密度，减小互连延时问题，实现高速互联。而电容的集成技术是实现SOP的必不可少技术。这种集成电容一般连接于电子系统中的供电网络中的电源与地之间，利用电容频率越高阻抗越小的原理，将电源网络中的高频噪声减少，从而对电源网络中的噪声起到抑制作用。3D技术可用于无源器件集成IPD(Integration Passive Devices)，将无源器件的裸片像有源芯片那样，通过刻蚀打孔堆叠等过程，将器件堆叠，实现器件更高的性能，应用于更广泛的领域。

硅基片微型通孔有其独特之处：1)硅基片通孔孔径远小于印刷电路板通孔孔径；2)硅基片通孔的深宽比远大于印刷电路板通孔的深宽比；3)硅基片通孔的密度远大于印刷电路板通孔的密度。基于以上特点，硅基片微型通孔的加工有别于传统的通孔加工方法，因此其研究对M EMS和半导体工艺的发展起着极其重要的作用。

实际应用中，由于电容器固有的寄生电感和电阻，任何一种电容器都不可能做到从低频到高频的全频段退耦。一般来说，电容器容值越大，对低频退耦效果就越好，但是体积就越大，寄生电感和电阻也越大，对高频的退耦效果就越差；电容器容值越小，体积就越小，寄生电感和电阻就越小，因此可用于高频，但由于容值小，低频退耦效果差。所以一般是将多个不同容值的电容器并联起来，大容值电容器对低频分量退耦，小容值电容器对高频分量退耦。这种解决方案对电子系统空间没有限制时是可行的，但对电子系统空间有严格限制时就不可行。

迄今为止，基于金属-绝缘层-金属(MIM)结构，尤其硅基上的埋入电容的电容密度其典型值为0.7～0.9nF/mm2，此电容密度是低值应用的理想选择，例如射频中阻抗匹配。但由于其电容密度小这一局限性，很难用于诸如射频下的退耦等问题，难以满足1～100nF电容量的要求。沟道式电容的出现就是为了增加有效电容面积，如万里兮等人提出的一种利用半导体PN结结电容构成的电容器，它提出一种利用半导体P区、N区界面处所形成的空间电荷区所具有的独特电容性质，同时在硅基上刻糟，增大电容的有效面积，以增大电容量，用以中频退耦但是对于电容量的要求仍有局限性。

台湾茂德科技股份有限公司李岳川等人在“形成沟槽电容于衬底的方法及沟槽电容”以及华邦电子股份有限公司施本成在“包含沟槽式电容的半导体装置及其制造方法”中也对MIM结构式沟道电容的制程也有详细的描述。Arkansas大学的Leonard等人甚至将电容制备成了MIMIMI...M结构。

本发明将芯片的三维堆叠概念引入到无源器件的三维堆叠，利用3D封装的关键技术，在以硅为基材的PN结多槽沟道电容上刻蚀微型硅通孔，并多层堆叠实现并联，从而达到在硅基上实现大电容密度的同时减少所需工序以及增强其高频性能，这一过程也符合全硅封装的新型概念。对于已经设计并制造出的2.5GHz下电容密度大于2nF/mm²的沟道电容，理论上堆叠十层电容密度可达20nF/mm²，使本发明的电容器可以用于中高频大范围内退耦。

发明内容

(一)要解决的技术问题

本发明的目的在于提供一种三维硅基电容器的制作方法，提出一种集成电容的概念。通过TSV技术对以硅为材料的电容进行多层堆叠并且互联，使各层间的电容成并联连接，以此来增加单位二维面积中的电容量。

(二)技术方案

为达到上述目的，本发明提供了一种三维硅基电容器的制作方法，包括下列步骤：

在硅片制作PN结，形成半导体结电容，利用该结电容为基本单元堆叠成三维电容器；

对硅片进行减薄；

在减薄的硅片背面淀积一层阻挡层，该阻挡层同时也作为刻蚀的终止层；

将硅片反转，用深度反应离子刻蚀或者激光刻蚀在硅片上形成通孔；

复制掩模层图形，在通孔表面形成一层SiO₂作为物理保护层以及电学绝缘层；

通过电化学反应往通孔内淀积铜，使通孔电气连接完整；

用化学机械研磨抛光及刻蚀去除多余的铜，使表面平坦；

再将硅片反转，湿法刻蚀去除阻挡层暴露通孔，并再次做抛光处理；

在硅通孔所填充的铜表面制作凸点，并将多层相同的电容芯片对准后键合，实现各层通孔间的连接；

将键合好的硅片安将在硅基板上，然后进行塑封、切割和检测程序完成整个电容器的制作。

上述方案中，所述对硅片进行减薄的步骤包括：对硅片减薄至一定厚度，其值取决于结电容是否有纵向结构，如有纵向结构，厚度要超过纵向结构；如果没有纵向结构，厚度要尽可能小。

上述方案中，所述在通孔表面形成一层SiO₂是在通孔表面使用PECVD或热氧化方法生长SiO₂。

上述方案中，所述通过电化学反应往通孔内淀积铜，是采用电镀或其他方法将通孔用铜填充。

上述方案中，所述在硅通孔所填充的铜表面制作凸点，是在各层硅片两面进行抛光处理，并在通孔位置制作凸点。

上述方案中，所述将键合好的硅片安将在硅基板上，是将形成的三维堆叠硅片以倒装焊方式焊接到基板上，然后进行塑封、切割和检测，进而形成完整的电容器。

(三)有益效果

本发明与常见的三维电容相比有数项优点。首先，本发明摆脱了传统的MIMIM...多层“三明治”结构形成电容的束缚，站在三维封装的角度，将器件集成。第二，直接利用PN结的结电为基本单元容，使整个电容以硅为基材制作完成，相对便宜，工艺成熟。第三，理论分析，本发明制作的电容器电容密度可达10nF到15nF每平方毫米，可在高频下，取代表面贴装电容，特别是在全硅封装领域得到重要应用。

附图说明

图1a是硅基芯片多层堆叠结果的基本示意图

图1b是本发明所制备完成后的的多层堆叠电容在应用中的的结构剖面图，其中：

101-以硅为基体的芯片裸片，在本发明中为PN结裸片电容；

102-以二氧化硅为基材的硅载片；

103-用以保护叠层器件的填充胶；

104-硅连接通孔TSV；

105-硅基版与PCB相连的焊球阵列；

106-各层TSV相连接的金Au凸点；

图2a至图2b是两种不同电极形成电容的结构剖面图，是用以叠层的多槽沟道电容的裸片示意图

201-P型低阻硅衬底；

202-介质层；

203-光刻胶材料；

204-通过扩散掺杂形成的n+区；

205-Al电极层。

图3a至图3d为用于本发明中所的PN结沟道式电容裸片的俯视图。其中：

301-电容的P型电极；

302-电容的N型电极；

303-通过于法刻蚀的方法所形成的沟道；

304-P型低阻硅衬底；

304-本发明中的TSV通孔。

图4a至图4g为多层堆叠电容器完成的流程剖面图。其中：

401-为发明所用到的电容芯片单元硅片；

402-为本发明中用来刻蚀保护以及支撑硅片用的阻挡层；

403-本发明中用作物理保护以及电学绝缘的氧化层；

404-本发明中用以电气连接的金属铜Cu通孔；

405-本发明中实现各层TSV相连接的金Au凸点。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图4a至图4g是根据本发明制作的多层堆叠三维结构电容器的流程示意图。

步骤1，将如图2所示的硅衬底电容为本发明的基本结构单元，本发明所选用成阵列分布该基本电容结构单元的四时硅片。该电容的制作已经完成，且整体厚度大约为300到400微米。将电容清洗后，需对硅片背面衬底减薄，减薄至200微米左右，便于下一步的刻蚀，需要在背面热氧化或淀积一层阻挡层402，如图4a所示。

步骤2，如图4b所示，利用深度反应离子刻蚀(DRIE)和激光刻蚀，形成高深宽比的硅通孔。以深度反应离子刻蚀为例，可采用Bosch工艺，其等离子体气体可以选择SF6，C2H4的混合气体，边刻蚀边保护，最后形成直径大约为20微米，深度为200微米的硅通孔。通孔在每个电容上的位置及分布可见图3d所示。

步骤3，如图4c所示，在通孔的表面形成一介质层403，用于制程中所需的掩模以及器件的物理保护及电学绝缘。其中该介质层，可例如为氧化硅层，其厚度可大约为2微米，形成方法例如是在摄氏850-950的温度下进行热氧化程序(thermal oxidation)或是以等离子体增强化学气相沉积(PECVD)等方式形成。

步骤4，如图4d所示，通过电化学反应往通孔中淀积铜金属404。需要先通过掩膜版在不需要淀积铜的地方复制图形，加以保护，然后在整个电容表面沉铜，利用化学的方法在表面形成一层种子层，然后去除保护图形，电镀铜，即可在种子层上迅速电镀上一层厚的铜，直到填满整个通孔。

步骤5，如图4e所示，通过化学机械抛光或研磨和刻蚀工艺去除阻挡层，在完成对阻挡层的去除后，还需要平坦上下表面的铜金属。

步骤6，如图4f所示，在铜金属通孔的下表面上制作金凸点。

步骤7，如图4g所示，将两块同样大小的电容芯片对准后，通过金属键合在一起，形成上下电气相连通的通路。

步骤8，以此类推可将多块电容芯片键合，形成叠层。

步骤9，将该器件置于退火炉内退火，并切片形成相应的小单元，如图4h所示。

另外，改变电容电极的位置，则硅通孔的位置也会随之改变，本发明设计了两种不同位置淀积的电容，如图2所示，前者为中心对称方式，后者为左右对称方式，图3a至3b也给出了中心对称电极的仰视图，以及形成硅通孔的位置，图3c至3d给出了左右对称电极的仰视图，以及形成硅通孔的位置。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种三维硅基电容器的制作方法，其特征在于，包括下列步骤：

对硅片进行减薄；

通过电化学反应往通孔内淀积铜，使通孔电气连接完整；

用化学机械研磨抛光及刻蚀去除多余的铜，使表面平坦；

将键合好的硅片安装在硅基板上，然后进行塑封、切割和检测程序完成整个电容器的制作。

2.根据权利要求1所述三维硅基电容器的制作方法，其特征在于，所述对硅片进行减薄的步骤包括：

对硅片减薄至一定厚度，其值取决于结电容是否有纵向结构，如有纵向结构，厚度要超过纵向结构；如果没有纵向结构，厚度要尽可能小。

3.根据权利要求1所述三维硅基电容器的制作方法，其特征在于，所述在通孔表面形成一层SiO₂是在通孔表面使用PECVD或热氧化方法生长SiO₂。

4.根据权利要求1所述三维硅基电容器的制作方法，其特征在于，所述通过电化学反应往通孔内淀积铜，是采用电镀或其他方法将通孔用铜填充。

5.根据权利要求1所述三维硅基电容器的制作方法，其特征在于，所述在硅通孔所填充的铜表面制作凸点，是在各层硅片两面进行抛光处理，并在通孔位置制作凸点。

6.根据权利要求1所述三维硅基电容器的制作方法，其特征在于，所述将键合好的硅片安装在硅基板上，是将形成的三维堆叠硅片以倒装焊方式焊接到基板上，然后进行塑封、切割和检测，进而形成完整的电容器。