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CN102077353A - 形成在体衬底上的双栅极与三栅极晶体管及形成该晶体管的方法 - Google Patents

形成在体衬底上的双栅极与三栅极晶体管及形成该晶体管的方法 Download PDF

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CN102077353A CN200980125396XA CN200980125396A CN102077353A CN 102077353 A CN102077353 A CN 102077353A CN 200980125396X A CN200980125396X A CN 200980125396XA CN 200980125396 A CN200980125396 A CN 200980125396A CN 102077353 A CN102077353 A CN 102077353A
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Abstract

如鳍形晶体管(FinFET)和三栅极晶体管之三维晶体管结构可基于增强的掩膜方式而形成，藉此在体半导体材料中以自我校准的方式形成漏极和源极区域(211D、211S)、所述鳍(210)和隔离结构(208A)。在定义基本的鳍结构(210)之后，可使用高效率之平面晶体管组构制造技术，藉此进一步增强该三维晶体管组构之总体效能。

Description

形成在体衬底上的双栅极与三栅极晶体管及形成该晶体管的方法
技术领域
一般而言，本发明系关于制造包含具有双栅极(鳍形场效晶体管(FinFET))或三栅极架构之高微缩晶体管组件的高度精密的集成电路。
背景技术
先进集成电路(如CPU、储存器件、特殊应用集成电路(ASIC)等)之制造必须根据特定电路布局(circuit layout)于给定芯片区域上形成大量的电路组件，其中场效晶体管代表了实质决定该集成电路效能之一种重要的电路组件类型。一般而言，目前实际使用有复数种制造方法技术，其中，对于许多复杂的电路系统类型(包含场效晶体管)而言，由于MOS技术在操作速度及/或功率消耗及/或成本效益上之优越特性，使得MOS技术系目前最具前景之其中一种制造方法技术。在利用例如MOS技术制造复杂之集成电路的期间，于包含结晶半导体层之衬底上形成数百万个晶体管，例如N通道晶体管及/或P通道晶体管。场效晶体管(不论是N沟道晶体管或P沟道晶体管)典型上包括所谓的PN接面(PN junction)，其系由高度掺杂区(称作为漏极和源极区)与轻微掺杂或无掺杂区(例如沟道区)之接口所形成，其中，该轻微掺杂或无掺杂区系配置成邻接所述高度掺杂区。在场效晶体管中，该通道区之导电性(亦即导电沟道的电流驱动能力)系由邻接该通道区而形成之栅极电极所控制，且该栅极电极系通过薄绝缘层(insulating layer)与该通道区分隔开。在因为施加适当控制电压至该栅极电极而形成导电沟道时，该沟道区之导电性取决于掺杂物浓度、电荷载子移动率以及(对于平面晶体管架构而言)该漏极和源极区之间的距离(又称作为通道长度)。
目前，由于硅几乎能够无限量的取得、硅和相关材料和制造方法之习知特性、以及在过去50年期间所累积之经验，所以绝大多数的集成电路系以硅为基础。因此，硅很可能仍将是未来电路世代用以量产的材料选择。硅在半导体器件之制造上具有主导性地位的一个原因系硅/二氧化硅接口之优越特性，使得半导体不同区彼此之间能够具有可靠的电性绝缘(electrical insulation)。该硅/二氧化硅接口在高温下相当稳定，而因此(如果需要的话)能够接着实施高温制造方法，例如，实施退火循环(anneal cycle)以活化掺杂物并且修复晶体损伤而不会牺牲该接口之电性特性。
对于上文中所指出之原因，二氧化硅较佳系用在场效晶体管中作为栅极绝缘层来将该栅极电极(通常由多晶硅或其它含金属材料所组成)与该硅通道区分隔开。在不断地改善场效晶体管器件效能的过程中，该通道区长度持续地缩减以改善切换速度和电流驱动能力。由于该晶体管效能系由施加至该栅极电极之电压所控制，其中，该电压系用以将该沟道区表面反转(invert)成为够高的电荷密度(charge density)以针对给定供应电压提供所期望之驱动电流，所以必须要维持某种程度之电容耦合(该电容耦合系由以该栅极电极、该沟道区及配置于两者间之二氧化硅所形成之电容所提供者)。而情况是，对于平面晶体管组构缩减其通道长度需要增加电容耦合，以避免于晶体管操作期间发生所谓的短通道行为(short channel behavior)。该短通道行为可能导致漏电流增加并导致临限电压(threshold voltage)对于该通道长度的依赖。大幅微缩尺寸且具有相对较低之供应电压及因此降低之临限电压的晶体管器件可能会面对漏电流呈指数增加的问题，而必须增强该栅极电极至该沟道区之电容耦合。因此，该二氧化硅层的厚度必须相对应地缩减，以提供该栅极和该通道区之间所需之电容。举例而言，大约0.08μm之通道长度可能需要厚度大约1.2nm之二氧化硅制成的栅极介电质。虽然，一般而言，具有极短沟道之高速晶体管组件可能较佳用于高速应用，反之具较长沟道之晶体管组件可用于较不具关键性之应用(如储存晶体管组件)，惟电荷载子直接穿隧(tunneling)通过极薄二氧化硅栅极绝缘层所造成之相对高之漏电流对于厚度范围1至2nm之氧化物而言可能达到无法符合效能驱动电路(performance driven circuit)之需求之数值。
因此，已经考虑取代二氧化硅作为栅极绝缘层的材料，特别是对于极薄二氧化硅栅极层而言。可能的替代材料包含显现出明显较高介电常数的材料，使得实际上相对应地形成之具有较大厚度之栅极绝缘层能够提供极薄二氧化硅层所得到之电容耦合。一般而言，以二氧化硅达到特定电容耦合所需的厚度称作为电容等效厚度(capacitance equivalent thickness；CET)。
因此已经有建议以具有高介电常数的材料来代替二氧化硅，如k值大约25之氧化钽(tantalum oxide)(Ta2O5)、k值大约150之氧化锶钛(strontium titanium oxide)(SrTiO3)、氧化铪(hafnium oxide)(HfO2)、HfSiO2、氧化锆(zirconium oxide)(ZrO2)等。
虽然基于上述特定策略之精密平面晶体管架构可于效能和可控制性上得到明显优势，但是有鉴于进一步的器件微缩，已提出新的晶体管组构，其中可设置”三维(three-dimensional)”架构以试图在得到所期望之通道宽度的同时，维持对于流过该通道区之电流之良好可控制性。为此目的，已提出所谓的FinFET，其中硅之薄片(sliver)或鳍(fin)可形成于绝缘体上硅(silicon-on-insulator；SOI)衬底之薄主动层(thin active layer)中，其中，栅极介电材料和栅极电极材料可设置于两侧壁上，藉此实现双栅极晶体管，其通道区可被完全空乏化(fully depleted)。典型上，在精密应用中，该硅鳍之宽度系10nm的等级而该硅鳍的高度系30nm等级。在基本双栅极晶体管架构的修改版本中，也可于该鳍的顶部表面上形成栅极介电材料和栅极电极，藉此实现三栅极晶体管架构。参考图1a至图1b，可进一步详述传统FinFET的基本组构及有关于传统制造技术之特性。
图1a示意地描绘包括传统之双栅极或鳍形场效晶体管(FinFET)150的半导体器件100之透视图。如图中所描绘，该器件100可包括具有形成于其上之埋置绝缘层(buried insulating layer)102(例如：以二氧化硅材料之形式)之衬底101(如硅衬底)。此外，在图1a中，所描绘的鳍110代表形成于该埋置绝缘层102上之硅层(未显示)之残留部位，藉此定义SOI组构。该鳍110可包括漏极和源极区111之丨部分以及沟道区(未显示)，该沟道区可被栅极电极结构120A、120B覆盖，所述栅极电极结构120A、120B可分别形成于该鳍110的侧壁110A、110B上并且可包括适当之栅极介电材料(如二氧化硅)以及电极材料(如多晶硅)。该鳍110的顶部表面可被罩盖层(cap layer)112覆盖，该罩盖层112可能由氮化硅和类似材料所组成。如图中所描绘，可通过形成于该罩盖层112上之电极材料连接栅极电极结构120A、120B两者。该鳍110可具有对应于该总体器件需求的高度111H、宽度111W及长度111L，其中该鳍110内的有效通道长度大致上可由该栅极电极结构120A、20B沿着该鳍110的长度方向之延伸所决定。
典型上，包括该FinFET 150的半导体器件100系通过对形成于该埋置绝缘层102上之主动硅层进行图案化所形成，且之后实施经过适当设计之制造程序以形成该栅极电极结构120A、120B及定义漏极和源极区111和通道区之适当的掺杂物分布，接着形成适当的接触层(contact layer)。
于操作期间，可通过施加适当之供应电压并且也施加适当之控制电压至所述栅极电极120A、120B来建立由漏极至源极之电流。因此，可自该鳍110之两侧控制该通道区(亦即，该鳍110被所述栅极电极结构120A、120B所包围之部位)，藉此得到预期可提供增强的通道控制之完全空乏组构。
图1b示意地描绘该器件100的顶部视图，其中该器件100设置有三个FET晶体管150。如图中所描绘，可通过磊晶再生长之硅材料(epitaxially re-grown silicon material)来连接所述晶体管150之漏极区和源极区，藉此分别于该漏极侧和该源极侧形成硅层130。典型上，于该漏极侧和该源极侧之硅材料可通过选择性磊晶生长技术来形成，因此也需要间隔件组件104以提供对于各种双栅极结构120A、120B之栅极电极材料所需之偏移(offset)。虽然所述半导体层103可设置于该漏极侧和该源极侧，作为个别晶体管单元150之漏极和源极区，不过由于存在有该间隔件组件104，因此可能必须设置该漏极和源极区之一部分(如所述区111)(如图1a所示者)，因此，由于所述鳍中有限之硅容积(silicon volume)和由于掺杂物向外扩散(out-diffusion)进入该埋置氧化物而产生普通高的串联电阻(series resistance)。因此，虽然这些晶体管由于该通道之完全空乏化及由于来自两个或三个栅极的控制而提供优越的短通道行为，但是当省略罩盖层112并且以栅极介电材料代替该罩盖层112(如图1a所示)时，驱动电流会受到每一个个别晶体管150的鳍110中之漏极和源极区之高串联电阻所限制，使得此技术目前无法与可设置于块体组构(bulk configuration)或局部空乏SOI组构中的标准平面晶体管架构竞争。
本发明系有关于可避免或至少减少上述问题所产生之一个或多个影响之各种方法和器件。
发明内容
为了提供对于本发明某些态样的基本了解，下文中描述本发明之简化概要。此发明内容并非本发明之彻底概观。而此发明内容并非意图识别本发明之重要或关键组件，或者描述本发明之范畴。此发明内容之唯一目的系以简化的形式来提出某些概念，作为稍后所讨论之更详细之说明书内容之前言。
一般而言，本发明系关于半导体器件和用以形成该半导体器件之技术，其中在硅材料中形成晶体管单元之对应鳍之后可利用广为接受之常见”二维”制造方法技术于硅体衬底上形成双栅极或三栅极晶体管。因此，可于所述鳍中设置增加的硅量，同时在形成所述鳍之后可采用广为接受之二维制造方法技术，藉此提供有效率降低总体串联电阻之方法，同时提供高效率之总体制造流程，其出发点系成本明显较低之衬底材料。
本文中所揭示之一个例示方法包括于半导体器件的半导体层上方形成层堆栈，其中该层堆栈包括形成于该半导体层上方的蚀刻停止层以及形成于该蚀刻停止层上方的第一掩膜层。该方法进一步包括图案化该第一掩膜层以得到掩膜特征，以及于该掩膜特征的侧壁上形成间隔件组件。此外，相对于该侧壁间隔件组件选择性地去除该掩膜特征，并且设置具有暴露该侧壁间隔件组件之一部分的第一开口的第二掩膜层，以便定义沟道区域和漏极和源极区域。该方法进一步包括利用该侧壁间隔件组件和该第二掩膜层作为蚀刻掩膜从而于该半导体层中形成沟槽，以于该半导体层中形成鳍，其中该鳍对应于该沟道区域。再者，至少于该鳍的侧壁上形成栅极电极结构，并且于该漏极和源极区域中形成漏极和源极区，其中该漏极和源极区连接至该鳍。
本文中进一步揭示之例示方法系关于形成晶体管。该方法包括于半导体层上方形成掩膜特征，其中该掩膜特征定义欲形成于该半导体层中的鳍的侧向尺寸。该方法另外包括形成具有第一开口和第二开口的掩膜层，其中该第一开口定义该鳍的长度，而该第二开口定义隔离结构的侧向尺寸和位置。再者，利用该掩膜层作为蚀刻掩膜而以共同的蚀刻制造方法于该半导体层中形成该鳍和隔离沟槽。该方法进一步包括于该鳍的第一侧壁之一部分上形成第一栅极电极结构，以及于该鳍的第二侧壁之一部分上形成第二栅极电极结构。最终，该方法包括于邻接该鳍的末端部位之该半导体层中形成漏极和源极区。
本文中所揭示之一个例示半导体器件包括半导体层以及形成于该半导体层中的第一凹陷和第二凹陷，其中该第一凹陷和第二凹陷具有共同的边界，以便定义高度小于该半导体层厚度的鳍。该半导体器件进一步包括形成于该鳍的第一侧壁上的第一栅极电极结构以及形成于该鳍的第二侧壁上的第二栅极电极结构。最终，该半导体器件包括连接至该鳍之漏极和源极区。
附图说明
本发明所揭示之内容可通过参考以下说明并配合附加图式而了解，其中相同的组件符号识别类似的组件，且其中：
图1a至图1b分别示意地描绘包括以SOI衬底为基础之传统FinFET晶体管单元的半导体器件之透视图和顶部视图；
图2a根据例示实施例示意地描绘包含形成于体衬底中之”三维”晶体管组构之透视图，其中该漏极和源极区和该鳍可通过提供相对于该栅极电极结构之自我校准制造方法技术而于共同制造方法中形成；
图2b至图2i根据例示实施例示意地描绘，于用以在体半导体层中形成多个鳍之各种制造阶段期间，包含复数个FinFET晶体管单元的半导体器件之透视图；
图2j根据例示实施例示意地描绘在实施井注入制造方法前该鳍之剖面图；
图2k至图2l分别示意地描绘在井注入制造方法之后之透视图和剖面图；
图2m至图2o根据例示实施例示意地描绘，于形成自我校准之栅极电极结构之各种制造阶段期间，该半导体器件之透视图；
图2p示意地描绘沿着该鳍之方向之剖面图；
图2q示意地描绘该半导体器件的顶部视图；
图2r至图2v根据例示实施例示意地描绘，于各种制造阶段期间，沿着该鳍的长度方向之透视剖面图；
图2w根据例示实施例示意地描绘具有金属替代栅极和高k介电材料沿着该鳍之宽度方向之剖面图；以及
图3a至图3c根据所描绘之其它实施例分别示意地描绘包含复数个双沟道晶体管单元的半导体器件之剖面图和透视图。
虽然本文中所提出之发明内容能够容许各种修改和替代形式，但是其特定实施例已通过范例之方式显示于附加图式中，并且详述于本文中。然而，应了解到，本说明书中之特定实施例并非意图限制本发明为所揭示之特殊形式，相反地，系意图涵盖所有落于如本发明附加申请专利范围所定义之精神与范畴中之修改、等效及替代态样。
具体实施方式
本发明之各种例示实施例系描述于下文中。为了清楚起见，并未在本说明书中描述实际实作之所有特征。当然将体会到在任何此类实际实施例之发展中，必须做出许多实作特定之决定以达到研发人员所期望之特定目标(如符合与系统相关及与商业相关的约束)，而这些目标将随着不同实作而变化。此外，将体会到此类研发所做之努力可能相当复杂且耗时，但是这对于获益于本揭示内容之熟习本领域者而言仍将只是例行工作。
本发明现在将参考附加图式进行描述。各种结构、系统及器件仅为了说明且避免以熟习本领域者所熟知之细节模糊本发明而示意地描述于所述图式中。但是，所包含之所述附加图式系用以描述并说明本发明所描绘之范例。本文中所使用之字词和措辞应该了解并解释成为与熟习本领域者所了解之字词和措辞具有相同之意义。未有特别定义之字词和措辞(亦即，具有不同于熟习本领域者所习知且惯用之意义者)被意指与本文中所使用者之字词和措辞一致。在一定程度上，字词和措辞系意图具有特别定义(亦即，不同于熟习本领域之技艺者所了解之意义者)，此特别定义将特别于本说明书中以定义模式提出，直接且明确地提供该字词和措辞之特别定义。
一般而言，本发明系关于方法和半导体器件，其中双栅极晶体管(亦可称作为FinFET)或三栅极晶体管可形成于体衬底(bulk substrate)上。也就是说，用以容置所述晶体管之沟道区的鳍组件可形成于半导体层内，其中所述鳍的高度系小于对应的半导体层的厚度。因此，意思是说，可于实际鳍组件之下设置额外半导体容积(如硅容积)的任何晶体管组构均可认为是体组构，不论任何另外的埋置绝缘层是否可设置于该体半导体层之”深度(depth)”中。在完成所述鳍和该两个或三个栅极电极结构以及所述低电阻漏极和源极区域之基本结构(在一些例示实施例中，可以自我校准(self-aligned)制造顺序来完成)之后，可利用广为接受的平面制造方法技术(planar process technique)，例如通过施加应变引发(strain-inducing)机制等，来调整该漏极和源极的掺杂物分布、增强该通道区之总体串联电阻。因此，可在维持三维晶体管组构优点之同时，明显地降低传统FinFET或三栅极晶体管之驱动电流限制，同时提供高效率之总体制造流程。
图2a示意地描绘半导体器件200之透视图，该半导体器件200可包括衬底201(如硅衬底或用以于其上形成半导体层203之其它任何适当载体材料)，该衬底201可代表可能包括额外组成物(如锗、碳等)之硅层，同时在其它案例中可使用其它任何适当的半导体化合物。在一个例示实施例中，该半导体层203可代表一硅基材料(silicon-based material)，其可代表该衬底201之实质结晶材料之一部分，其至少局部位于器件区域中，且其中将形成复数个双栅极或三栅极晶体管250。应了解到，视总体需求而定，该半导体器件200可于其它器件区域中具有SOI组构。如图中所描绘，该一个或多个晶体管250可具有形成于该半导体层203中之共同漏极区211D和共同源极区211S，其中该漏极和源极区211D、211S可通过个别鳍210连接，所述个别鳍210之每一者均可代表所述晶体管250之其中一者之通道区。因此，所述鳍210也可通过在邻接鳍210之间设置个别凹陷203R而形成于该半导体层203中，藉此定义所述鳍210之三维尺寸(dimension)，如高度、宽度及长度。再者，所述凹陷203R也可至少于所述鳍210的侧壁上定义欲形成之个别栅极电极结构的位置，在一些例示实施例中，也可定义于所述鳍210的顶部表面上。如同将于稍后详述者，该漏极和源极区211D、211S、所述鳍210以及所述凹陷203R中和所述鳍210上方之个别电极结构可利用自我校准的方式而与个别隔离结构(未显示)一起设置，所述个别隔离结构可包围该一个或多个晶体管250且亦可针对欲形成于所述凹陷内之栅极电极材料提供所述凹陷之绝缘，如将于稍后所详述者。
图2b示意地描绘于较早制造阶段的半导体器件200。如图中所描绘，层堆栈204可形成于该半导体层203上，且可由形成于于该半导体层203上的蚀刻停止层204A及形成于该蚀刻停止层204A上的掩膜层204B所组成。举例而言，该蚀刻停止层204A可以二氧化硅材料的形式设置，而该掩膜层204B可由硅所组成。再者，光阻剂特征(resist feature)205可依据所考虑之技术标准以具有宽度和间距之线状结构(line-like feature)形式来设置。也就是说，所述光阻剂特征205所定义之宽度和间距可代表对应技术标准之关键尺寸，其可基于对应之微影技术而一致且可重复产生地进行图案化。
如图2b中所示的半导体器件200可基于下列制造方法而形成。可以例如硅体衬底形式来设置包括该半导体层203之衬底201，同时如先前所说明，在其它案例中，对于该衬底201和该层203可采用不同之组构。其后，可通过例如基于广为接受之技术生长具有适当厚度(如大约2至5nm)之氧化物层来形成该蚀刻停止层204A。其后，可利用广为接受之电浆辅助或者热活化沉积配方(thermally activated deposition recipe)以(例如)硅材料之形式来沉积厚度(例如)大约60至80nm的掩膜层240B。通过在该层堆栈204中使用二氧化硅材料和硅，当形成适当硬掩膜以提供掩膜特征，而用于将被形成在半导体层203中的鳍时，可使用用于图案化该堆栈204之广为接受的配方(recipe)。应体会到，只要能够于进一步制造方法期间得到所需要的蚀刻停止能力，则可将其它材料用于该层堆栈204。当该蚀刻停止层204A系由二氧化硅所组成时，其可设置有适当的厚度，以便当例如该掩膜层204B罩盖该层204A时，避免因接触湿式化学蚀刻药剂(如氢氟酸(HF))所造成的侧向蚀刻(lateral etching)。以此方式，可抑制个别特征于个别湿式化学蚀刻制造方法期间所不希望的任何蚀刻不足(under-etching)。另一方面，由于这些鳍可基于在稍后制造阶段中将以共形方式形成在掩膜特征的侧壁上(该掩膜特征系将从掩膜层204B所形成)的侧壁间隔件组件而形成，所以该掩膜层204B的厚度可设置成相等于或大于所述鳍210所期望之最终宽度。再者，在设置该层堆栈204之后，可基于广为接受之微影技术设置该光阻剂特征205。
图2c示意地描绘具掩膜特征204M的半导体器件200，该掩膜特征204M于其侧向尺寸大致上可对应于所述光阻剂特征205(图2b)，同时所述特征204M的高度系由该掩膜层204B(图2b)之初始厚度所定义。所述特征204M可基于经适当设计的蚀刻制造方法而形成，其中，在一些例示实施例中，当所述层204B、204A分别系由硅和二氧化硅所组成时，可使用广为接受且用于图案化多晶硅栅极电极的蚀刻配方来作为基础。其后，可基于任何适当之技术将所述光阻剂特征205去除。
图2d示意地描绘具有形成于该掩膜特征204M之暴露侧壁部位上的侧壁间隔件组件206之器件200。举例而言，所述间隔件组件206可由氮化硅所组成，同时只要可确认所期望的蚀刻选择性程度以及与后续制造方法之兼容性，则可使用其它适当的材料(如碳化硅、含氮碳化硅等)。可通过沉积氮化硅材料(例如：通过热活化化学气相沉积(CVD)技术)来形成所述间隔件206，同时控制该沉积厚度，其中，该沉积厚度大致上对应于基于所述间隔件206而将形成的鳍的期望之最终宽度。在沉积该间隔件材料之后，可实施非等向性蚀刻制造方法(anisotropic etch process)，其对于该蚀刻停止层204A具有选择性。在一些例示实施例中，可使用对所述掩膜特征204M具有选择性的蚀刻配方，且可利用习知之制造方法技术来完成，而在其它案例中，只要维持该层204A的高度蚀刻停止能力，则亦可使用对该间隔件材料和该掩膜特征204M未具有选择性的蚀刻配方。
图2e示意地描绘在选择性去除所述掩膜特征204M之后的器件200，其可通过适当地选择可针对该蚀刻停止层204A和该间隔件组件206提供够高的选择性的蚀刻化学药剂来完成。举例而言，可使用基于溴化氢(hydrogen bromide)之复数种电浆辅助蚀刻配方，而在其它案例中可采用湿式化学蚀刻技术，例如当使用二氧化硅、氮化硅及硅作为蚀刻停止材料层204A、间隔件206及掩膜特征204M的材料时，可使用基于氢氧化四甲基铵(Tetra Methyl Ammonium Hydroxide)(TMAH)的蚀刻配方。氢氧化四甲基铵对于氧化物(2000-3000∶1)和氮化物(10000∶1)具有高度选择性，藉此有效率地去除暴露的掩膜特征204M，同时避免过度地消耗所述间隔件206的材料，其中所述间隔件206代表用以在该半导体层203中形成所述鳍之硬掩膜组件。例如基于TMAH之湿式化学蚀刻制造方法也可结合电浆辅助制造方法，用以去除可能形成于所述掩膜特征204M之暴露表面部分上之天然氧化物。
图2f示意地描绘在进一步之制造阶段中的半导体器件200，该进阶之制造阶段形成用以于沟道区域的半导体层203中形成鳍之另外的掩膜，同时定义个别漏极和源极区域(如图2a所示)。如图中所描绘，掩膜层207可包括可对应于漏极和源极区域(如图2a中所描绘之漏极和源极区211D、211S)的掩膜组件207A、207B。再者，掩膜组件207C可代表沟道区域和其中欲形成用于双栅极或三栅极晶体管之栅极电极结构之区，同时，掩膜特征207D可代表其中欲形成在半导体层203中之隔离沟槽之个别区域。一方面的掩膜特征207A、207B和另一方面的掩膜特征207C、207D可由不同材料所组成，以便能够在稍后的制造阶段中选择性去除所述掩膜组件207C、207D。举例而言，所述特征207A、207B可由氮化硅所组成，而所述特征207C、207D可由硅材料所组成。
该掩膜层207可通过沉积适当的材料层(如硅)而形成，其厚度可选择为大于或等于必要的最终栅极高度，其中该必要之最终栅极高度系为了从所述鳍(其系将形成于该半导体层203内)顶部阻挡源极/漏极注入种类所必需者。举例而言，该掩膜层207的厚度可为大约70至90nm。其后，可通过微影制造方法图案化该层207，其中可同时定义所述掩膜特征207C、207D的位置，也藉此以自我校准的方式提供该漏极和源极区域、所述栅极电极及隔离结构的侧向尺寸和位置。在实施对应之微影制造方法后，可利用广为接受的蚀刻配方非等向性蚀刻该掩膜层207，如先前所说明，例如，相对于二氧化硅而言选择性地蚀刻硅。其后，可沉积用以形成所述掩膜组件207A、207B之适当填充材料(例如：以氮化硅的形式)，其中通过实施平面化制造方法(如化学机械研磨(CMP))可平面化对应产生的表面形貌(topography)，其中，残留的掩膜特征207C、207D可使用为化学机械研磨停止层以提供该平面化制造方法之增强控制。接下来，可选择性地去除对应于所述栅极电极和沟道区域和所述隔离结构的掩膜组件207C、207D，例如利用如先前所述之类似制造方法技术。举例而言，为了选择性地相对于氮化物和氧化物而有效率地去除硅，可使用TMAH。
图2g示意地描绘在上述制造方法顺序结束之后的半导体器件200。因此，个别开口207N、207M形成于该掩膜层207中，藉此定义沟道区域(亦即于其中将形成所述鳍之区域)和隔离沟槽区域，而残留的掩膜组件207A、207B可代表将形成之漏极和源极区域。可基于所述开口207N、207M实施非等向性蚀刻制造方法，以便首先蚀刻通过该蚀刻停止层204A并且蚀刻进入该半导体层203达期望之深度，如形成隔离沟槽所需之深度。举例而言，可使用大约250至350nm的蚀刻深度，其中可基于广为接受之电浆辅助配方实施蚀刻制造方法。其后，可通过适当介电材料(如二氧化硅)来填充形成于该半导体层200中之对应沟槽，其中亦可填充所述开口207N、207M。另外，为了密实(densify)该介电填充材料，可实施退火制造方法(anneal process)，并且可通过CMP去除任何过量的材料，藉此提供平面化表面形貌，其中所述掩膜组件207A、207B可作为CMP停止层。
图2h示意地描绘在上述制造方法顺序结束之后的半导体器件200。如图中所描绘，于对应于所述开口207M(如图2g中所示)之该半导体层203中可形成隔离结构208，其中，在此制造阶段中，所述隔离结构208的介电材料可向上延伸至所述掩膜组件207A、207B所定义的表面。同样地，由于在基于该掩膜层207所实施之先前的沟槽蚀刻制造方法中，所述间隔件组件206(如图2e所示)亦可作为所述开口207N中之硬掩膜，故隔离结构208A可形成为邻接于将形成之所述鳍之个别下侧部位210L，藉此提供所述”深”鳍210L。
图2i示意地描绘在进一步之制造阶段中的半导体器件200。如图中所描绘，可去除形成于所述隔离结构208上方及所述隔离结构208A和所述深鳍210L上方的介电材料(参照图2h)，同时亦通过定义所述结构208、208A中介电材料之凹陷程度，而于所述隔离结构208、208A中产生为了实际形成鳍210之期望之凹陷208R。利用经高度稀释之氢氟酸溶液，可完成对应受控的材料去除，其中，对于给定的蚀刻速率，为了调整所述鳍210的高度210H(其代表所述深鳍210L之上侧部位)，可调整凹陷208R之深度。此外，在一些例示实施例中，为了暴露所述鳍210之上侧表面，可基于(例如)选择性非等向性蚀刻制造方法来去除该”罩盖层”(亦即，如图2e所示之所述间隔件组件206)。在此案例中，所述鳍210可代表三栅极晶体管组件之沟道区。
图2j示意地描绘沿着该开口207C(如图2i中所示)之剖面图。如图中所描绘，所述隔离区208A形成于该半导体层203内，以便延伸达到如所述隔离结构208(如图2i中所示)所需之特定深度，其中所述深鳍210A将各个隔离区208A分隔开。再者，在一些例示实施例中，定义所述鳍210的有效高度之凹陷208R可选择成为大约20至30nm，视总体器件需求而定。另一方面，所述间隔件组件206(如图2i中所示)可决定所述鳍210之宽度210W，其中所述间隔件组件206可于所述凹陷208R之形成期间作为蚀刻掩膜。另一方面，所述开口207C之宽度(如图2i中所示)可决定所述鳍210的长度(亦即，图2j中垂直于图示平面之尺寸)。再者，在此制造阶段中，所残留的蚀刻停止层204A仍然可设置于所述鳍210的顶部表面上。因此，可以所述鳍210之形式设置所述晶体管组件之基本组构，其中应体会到的是，与图2a所描绘之基本组构不同的是，所述凹陷208R可设置于个别隔离区208A中，而非设置于该半导体材料层203中。
图2k示意地描绘在进一步之制造阶段中的半导体器件200，其中可应用经适当设计之”平面”制造方法技术以完成该三栅极晶体管组构。在图2k中，为了定义N沟道晶体管和P沟道晶体管之基本晶体管特性，可实施注入顺序209。对于N通道晶体管而言，可引进P型掺杂物种类以避免击穿(punch through)，其可通过在0°倾斜角度下实施该注入209来完成，其中可依据广为接受之微影技术以光阻剂掩膜作为其它类型晶体管的掩膜。在一些例示实施例中，该注入制造方法209可包含倾斜注入步骤(tilted implantation step)209A，其中该离子束(ion beam)可对应于大致上平行于所述鳍210宽度方向之转动轴而倾斜。因此，于该倾斜注入步骤209A期间，可将代表N通道晶体管之逆掺杂物(counter dopant)之P型掺杂物混入该漏极和源极区域211D、211S的暴露侧壁211F。另一方面，可利用5至10°之倾斜角度和利用适当之注入扫描方式(implantation scan regime)来抑制掺杂物种类明显混入所述鳍210。同样地，可将N型掺杂物种类引入P通道晶体管，同时掩膜对应之N通道晶体管。于该漏极和源极区域211D、211S的暴露侧壁部位211F混合所述逆掺杂物种类可因此针对可在稍后制造阶段中形成于所述凹陷208R内之栅极介电材料和栅极电极材料提供增加之”隔离区域”，使得所增加之隔离区域可提供缩减之寄生栅极-源极/漏极电容(parasitic gate-source/drain capacitance)。因此，可使该注入制造方法209和209A之剂量(dose)和能量适当地适应于将于稍后制造阶段中实施之对应源极/漏极注入制造方法。
图21示意地描绘该器件200在该注入制造方法209后之剖面图。如图中所描绘，可将所述井注入种类(如209W所指示者)依据该器件之需求而混入该深鳍210L中，并且向下达到所期望之深度。应体会到，也可将对应之井注入209W引入该隔离区208A。接下来，该器件200可通过实施广为接受之清洁制造方法(cleaning processes)而准备形成栅极介电材料(如栅极氧化物)，并接着进行该介电材料之沉积及/或氧化(如于所述鳍210之暴露表面部位上生长二氧化硅材料)。其后，可基于广为接受之”平面”制造方法配方(以例如多晶硅之形式)来沉积栅极电极材料。
图2m示意地描绘在上述制造方法顺序之后、在通过去除任何过量栅极电极材料(例如基于CMP)和利用掩膜组件207A、207B作为CMP停止材料来平面化所产生的表面形貌之后的半导体器件200。因此，可包括复数个个别栅极电极结构(未显示)之栅极电极结构220可形成于掩膜组件207A、207B之间，同时所述个别牺牲”栅极电极结构”220S可形成于所述隔离结构208上方。应体会到，在一些例示实施例中，该栅极电极结构220可代表结合栅极介电质(dielectrics)之实际栅极电极，并且可选择关于该介电材料和类似材料厚度之适当参数。在其它案例中，如图2m所示之栅极电极结构220可用以作为定位件(place holder)，并且可在稍后之制造阶段中以基于含金属电极材料和高k介电材料的精密栅极电极结构来代替栅极电极结构220。
图2n示意地描绘在进一步之阶段中的半导体器件200，其中掩膜材料230可以例如氧化物层(其可基于氧化和类似制造方法产生)之形式形成于个别电极材料220、220S上。再者，为了保护暴露部位(其中将不形成栅极电极结构)，可于该器件200上方形成蚀刻掩膜231。也就是说，该蚀刻掩膜231可暴露对应于所述牺牲结构220S之部位，并且可覆盖结构220。其后，可利用例如用以去除暴露的掩膜材料230之氢氟酸(hydrofluoric acid)来实施经适当设计的蚀刻顺序，并且在这之后为了选择性地去除所述结构220S的材料(例如：为多晶硅之形式)，可实施选择性电浆辅助蚀刻制造方法，其选择性系针对氮化物和氧化物。再者，在此案例中，可使用类似平面晶体管组构所使用之技术的蚀刻策略。在其它案例中，如先前所说明者，可使用湿式化学蚀刻药剂。
图2o示意地描绘在上述制造方法顺序和去除该蚀刻掩膜231之后的半导体器件200。因此，在暴露隔离结构208的同时，所述掩膜组件207A、207B仍然可覆盖该漏极和源极区域211D、211S。其后，可针对该掩膜材料230和所述隔离结构208选择性地去除所述掩膜组件207A、207B。当所述掩膜组件207A、207B系由氮化硅所组成时，可利用热磷酸(phosphoric acid)来完成。
图2p示意地描绘在去除所述掩膜组件207A、207B之后沿着所述鳍210之宽度方向之剖面图。因此，如图中所描绘，该栅极电极结构220形成于所述凹陷208R中和上方以及所述鳍210周围和上方，同时各个栅极介电质221A、221B、221C系设置于所述鳍210的表面上。也就是说，在所示之实施例中，可设置有三栅极组构，其中所述鳍210之两个侧壁上可形成有所述栅极介电质221A、221C，同时所述鳍210的顶部表面上亦可形成有该栅极介电材料221B。再者，该掩膜材料230仍然可形成于该栅极电极结构220上，亦即，其栅极电极材料222(如多晶硅材料)上。
图2q示意地描绘如图2p中所示该器件200的顶部视图。因此，该隔离结构208侧向地包围着包括该漏极和源极区域211D、211S和形成为该鳍210之形式之各个通道区的三栅极晶体管250。如图中所描绘，先前所实施的掩膜方式(masking regime)可定义所述沟道(亦即，鳍210)的长度，并因此定义该栅极电极结构220的长度，藉此亦提供该漏极和源极211D、211S和该隔离结构208之自我校准图案化(patterning)和定位(positioning)。
图2r于左手侧示意地描绘沿着图2q II左线之剖面图，同时于右手侧示意地描绘沿着图2q II右线之剖面图。因此，如同图2r左手侧所描绘者，栅极电极材料222结合形成于鳍210顶部上之栅极介电材料221B和结合该漏极和源极211D、211S可具有非常类似于平面晶体管架构之组构。于图2r之右手侧，”缺口”区域(亦即，如图2q中所示相邻的鳍210之间的区域)之个别剖面图描绘了下述基本概念，亦即，所述鳍210的高度(如图2r左手侧所示)系由所述隔离区之凹陷程度所定义。因此，如图2r左手侧所示之晶体管250之组构可采用广为接受之平面制造方法技术，藉此除了于该鳍210中提供高硅容积之外还提供用以适当地调整该晶体管250之总体电性特性之增强效率。为此目的，可实作广为接受之注入技术、应变引发机制等。
通过参考图2s至图2v，可依据例示实施例描述个别制造方法技术以求得到所期望之P沟道晶体管和N沟道晶体管效能。
图2s于左手侧示意地描绘沿着图2q所描绘之截面之剖面图，亦即描绘了所述鳍210的长度方向上之截面，同时图2s于右手侧描绘了缺口区域内之个别剖面图。如图所示，晶体管组构250N可代表N通道晶体管，并且可包括邻近鳍210而在该漏极和源极区域211D、211S(如图2r所示)中之精密掺杂物分布，以定义漏极和源极区211。举例而言，为了形成与通道区213(可由该鳍210代表)之适当PN接面，可设置类似平面晶体管组构中之延伸区211E。再者，为了适当地定义该漏极和源极区211中的掺杂物浓度，可于具有适当宽度之栅极电极材料222的侧壁上形成间隔件结构223。
于图2s之右手侧，描绘了该缺口区域中之对应组构。在此案例中，如先前所说明，该栅极电极材料222延伸进入形成于该隔离区208A中之凹陷，同时，在一些例示实施例中，由于该注入制造方法209期间(如图2k中所示)之逆掺杂，故可增加该漏极和源极区211相对于栅极电极材料222之偏移(offset)，其中该半导体层203之暴露侧壁部位可容置与该井掺杂种类对应的掺杂种类，藉此提供相对于该漏极和源极区211之”独立(withdrawn)”PN接面，使得该漏极和源极区211和该栅极电极材料222之间的寄生电容因偏移增加而降低。
如图2s所描绘之晶体管组构250N可通过实施适当之布值制造方法来完成，同时为了依据广为接受之配方适当地增加该鳍210和该漏极和源极区211之间之区域之井掺杂物浓度，可利用例如环形注入制造方法(halo implantation process)来掩膜P通道晶体管。其后，可利用例如该结构223经适当设计之偏移间隔件来形成该延伸区211E，且其后为了建立所期望之浓度分布，于接下来的深漏极和源极区域布值期间，可形成具有适当宽度之间隔件结构223以便作为布值掩膜。应体会到，间隔件223可包括复数个个别间隔件组件，所述间隔件组件可在对应之注入制造方法之后形成。
图2t根据一些例示实施例示意地描绘与P通道晶体管对应之晶体管组构250P。如图中所描绘，晶体管250P可包括可埋置入邻近该鳍210的材料203之应变引发材料214(例如：硅/锗合金和类似形式)，以便沿着该鳍210中之电流方向建立压缩应变组件(compressive strain element)，藉此增强其中之电洞移动率。可通过基于(例如)该间隔件结构223或其它任何适当的掩膜材料在该半导体层203中蚀刻洞孔来形成应变引发材料214，接着实施用于生长所期望的半导体合金214(亦可以高度掺杂材料之形式设置)之选择性磊晶生长制造方法，藉此可避免用于形成该深漏极和源极区之注入制造方法。如图中所描绘，如果适当的考虑，该应变引发材料214可设置有某种程度之过量高度。再者，可形成个别延伸区211E，以便连接至该通道区(亦即该鳍210)。
于图2t之右手侧，描绘了与该缺口区对应之组构。如图中所描绘，亦在此案例中，由于该逆掺杂区203C，所以该栅极电极材料222和该漏极和源极区211之间的偏移亦可增加，其中该逆掺杂区203C可形成于该注入制造方法209(包含如图2k所示之倾斜注入209A)期间。
应体会到，个别应变引发机制亦可以例如适当半导体合金(如硅/碳)之形式或者于该漏极和源极区211形成期间应用个别应力记忆技术(stress memorization technique)而设置于N通道晶体管250N中。也就是说，为了于应变状态(strained state)中产生该漏极和源极区之重新生长部位(re-grown portion)，可在大致上非结晶状态(amorphized state)下基于坚硬材料层(如氮化硅层)而重新生长该漏极和源极区211的至少一部分。在其它例示实施例中，在形成该漏极和源极区211之后，为了提供相对于后续硅化制造方法(silicidation process)之优势(可能结合如拉张应力接触材料(tensile stressed contact material)等之应力引发材料)，可凹陷这些区。
在混合用于形成所述晶体管250N、250P之漏极和源极区211的掺杂物种类之后，可实施最终退火制造方法以活化所述掺杂物并且将布值所造成之损害重新结晶(re-crystallize)，也可藉此调整所期望之最终掺杂物分布。
图2u示意地描绘在进一步之制造阶段中之晶体管组构250N。如图所示，可设置接触结构240且其可包括层间介电材料(interlayer dielectric material)241(如二氧化硅等)，其中可埋置一个或多个接触件242。所述接触组件242可由任何适当之金属(如钨(tungsten)、铜、铝等)组成，可能结合适当之导电性阻障材料(conductive barrier material)，视总体制造方法和器件需求而定。在一些例示实施例中，所述接触组件242可包括具有高度内部拉张应力等级(high internal tensile stress level)之含金属材料，其可(例如)基于广为接受且用于形成钨材料之沉积配方来完成，藉此在该通道或鳍210中提供所期望之拉张应力等级。
图2u之右手侧示意地描绘该缺口区域中该接触层级(contact level)240之组构。如图中所描绘，在此区域中，也可设置一个或多个接触组件242或连续延伸接触组件，以降低至该漏极和源极区211之总体接触电阻。
典型上，该接触层级240可基于广为接受之”平面”制造方法技术而形成，例如，通过在热处理(heat treatment)期间沉积耐火金属和启始化学反应并且接着沉积适当的介电材料(如二氧化硅)，其中该所沉积的介电材料可通过CMP等进行平面化。其后，为了得到个别接触开口，可通过微影和非等向性蚀刻技术对该介电材料进行图案化，并且可接着利用期望之接触金属(如钨等)填充所述个别接触开口。
图2v示意地描绘该P通道晶体管250P之接触结构240，其可具有类似上述之组构。
接下来，可通过例如设置介电材料(例如：以低k介电材料形式)并且于其中形成通孔(可连接至第一金属化层之金属线)来形成金属化系统(metallization system)。
在一些例示实施例中，可通过包含含金属电极材料以及高k介电材料之精密结构来代替该栅极电极结构220。为了此目的，在形成该介电材料241内之接触组件242之前，可基于例如TMAH选择性地去除该栅极电极材料222，其中TMAH可有效率地相对于二氧化硅和氮化硅而选择性地去除硅。在其它案例中，可使用其它选择性蚀刻配方(如基于HBr之电浆辅助制造方法)，同时在其它例示实施例中，可使用任何选择性蚀刻制造方法，视该栅极电极结构220和四周介电材料的材料组成(material composition)而定。其后，可自该鳍210之暴露侧壁部位去除该栅极介电质(如该介电材料221B)。如果该栅极介电质大致上由二氧化硅所组成，则可利用HF来完成去除。
图2w示意地描绘在上述制造方法顺序之后和进一步之制造阶段中沿着该鳍之宽度方向之剖面图。如图中所描绘，该器件200可包括代替栅极电极结构220R，该代替栅极电极结构220R可包括含金属材料222R(如氮化钛等)以及高k介电材料221R，且该高k介电材料221R可覆盖所述鳍210的侧壁部位和顶部表面。因此，可设置三栅极组构，该三栅极组构包含在该鳍210的侧壁上所形成之个别栅极电极结构220A、220C以及在该鳍210的顶部上所形成之栅极电极结构220B，亦藉此设置复数个晶体管单元250A...250D。因此，所述晶体管单元250A...250D之每一者或其组合均代表基于经适当选择之金属材料222R和用于形成对应之漏极和源极区之制造顺序而对于每一种导电性类型提供特定临限电压(threshold voltage)之三栅极晶体管。如果需要更高的临限电压，为了产生普通大的临限电压偏移(shift)，可将不同功函数(work function)整合于多个栅极金属，同时，在其它案例中，为了产生轻微的临限电压偏移，可实施经适当设计之环形注入。
因此，由于降低串联电阻和使用广为接受且有效率之制造技术以及广为接受之平面晶体管组构机制，可得到具增强之晶体管效能的有效率的三维晶体管组构。此外，该漏极和源极区、通道区或鳍210、及个别隔离结构之自我校准组构可基于先前所述的掩膜方式而完成。再者，相较于传统策略，可免除用于提供复数个晶体管之连续漏极和源极区之复杂磊晶生长制造方法，亦藉此增强总体制造方法效率。
通过参考图3a至图3c，可详述用于形成双栅极或FinFET晶体管组构之对应制造方法顺序。一般而言，可使用如先前所述用于三栅极晶体管组构250的类似制造方法顺序，然而其中，可通过不去除用于在该半导体材料中图案化所述鳍之硬掩膜而于所述鳍的顶部设置普通厚之罩盖层。因此，对应之栅极电极材料可通过厚绝缘体(insulator)而与该鳍的顶部隔离，且电流仅发生于该鳍之侧边表面(side surface)上。一般而言，对于相较于三栅极组构之相同有效的晶体管宽度而言，该FinFET必须增加鳍的高度，同时，由于设置于该顶部表面上方之栅极电极大致上对该鳍内之空乏化没有效果，因此可能必须缩减该鳍之宽度。
图3a示意地描绘半导体器件300之剖面图，该半导体器件300可具有与如图2j所示的半导体器件200非常类似之组构。因此，除了第一个数字是”3”而不是”2”以外，类似组件均标示以相同的组件符号。因此，该器件300可包括半导体层303，该半导体层303包含多个隔离区308A(通过个别深鳍310L分隔开)，且所述隔离区308A上设置有多个鳍310，而罩盖组件306(如氮化硅组件)结合蚀刻停止材料304A(例如：以二氧化硅形式)罩盖所述鳍310。如先前所说明，相较于所述鳍210，所述鳍310可增加大约30至40nm的高度，同时可缩减其宽度且宽度范围在大约10至15nm。
该半导体器件300可基于如先前所述参考根据对应于图2b至图2j所述之器件200之相同制造技术而形成。因此，将省略个别说明。然而，应体会到，与参考图2b至图2j所述之制造方法方式相反，所述罩盖组件306可代表先前形成作为图案化所述鳍310之硬掩膜之对应间隔件组件，如同参考所述间隔件组件206(如图2g所示)所亦说明者。也应体会到，所述罩盖组件306可形成为具有缩减之宽度，以便符合所述鳍310之需求。同样地，为了得到该鳍310所期望的高度增加，可适当地调适用于在该隔离区308A中形成凹陷308R之制造方法(也如同当参照该半导体器件200时，参考图2i所说明者)。
图3b示意地描绘具有基本井注入种类309W之器件300之剖面图，该井注入种类309W可如同当参照该半导体器件200时参考图2k至图2l所说明者进行注入。其后，可继续进一步处理，如同先前参考该器件200所述者。也就是说，可通过设置适当的介电材料并沉积栅极电极材料来形成个别栅极电极结构或假性栅极电极结构(dummy gate electrode structure)。其后，为了完成基本晶体管组构，可暴露该漏极和源极区域并且应用对应之”平面”制造程序。再者，如果有需要，如先前所述，可以高k介电材料结合含金属电极材料来代替该栅极电极结构。
图3c示意地描绘在进阶之制造阶段中的半导体器件300，其中替代栅极电极结构320R可结合高k介电材料321而设置于所述鳍310周围。因此，可为每一个晶体管单元350A...350D建立双栅极组构，亦即，第一栅极电极结构320A可设置于该鳍310之其中一个侧壁上，而第二栅极电极结构320C可设置于相对的侧壁上。另一方面，仍然可以该罩盖组件306结合该蚀刻停止层304A(如图3b所示)覆盖该鳍310的顶部表面。
因此，本发明之内容提供了增强之三维晶体管组构(亦即，双栅极和三栅极晶体管组构)，其中所述晶体管的鳍可基于体半导体材料而设置，藉此增加半导体容积，同时连续之漏极和源极区域可连接至该鳍之通道区，而无须可作为高电阻漏极和源极部位之中间鳍部位(intermediate fin portion)(如同典型在案例中之传统FinFET和三栅极晶体管架构所需要者)。再者，该沟道区域(亦即，所述鳍和该栅极电极结构)、该漏极和源极区以及该隔离结构可基于可容许自我校准制造方法顺序(self-aligned process sequence)的掩膜方式来设置，同时可免除用于设置连续漏极和源极区域之复杂选择性磊晶生长制造方法。再者，在形成所述鳍之后，可应用来自二维(two-dimensional)或平面晶体管制造制造方法之广为接受且有效率之制造方法技术(可能包含有效率的应变引发机制)，使得除了增加半导体容积以及免除所述鳍中之高电阻漏极和源极部位之外，还可有利地应用进一步的效能增强机制。
以上所揭示之特定实施例仅为说明，当熟习本领域者在看过本文所教示之优点后，咸了解本发明可以不同但是相等之方式做各种修改和实现。举例而言，以上所提出之制造方法步骤可以不同之顺序实施。再者，除了下文中申请专利范围所描述者以外，本文中所示并非意图限制建构或设计之细节。因此，显然可对于上文中所揭示之特定实施例进行修饰或修改，且所有此类变动均视为落于本发明之范畴和精神内。因此，本发明欲保护之内容系如下文中申请专利范围所提出者。

Claims (16)

1.一种方法，包括：
在半导体器件的半导体层(203)上方形成层堆栈(204)，该层堆栈包括形成于该半导体层(203)上方的蚀刻停止层(204A)以及形成于该蚀刻停止层上方的第一掩膜层(204B)；
图案化该第一掩膜层(204B)，以便得到掩膜特征(204M)；
在该掩膜特征(204M)的侧壁上形成间隔件组件(206)；
相对于该侧壁间隔件组件(206)选择性地去除该掩膜特征(204M)；
设置具有暴露该侧壁间隔件组件(206)的一部分的第一开口(207M)的第二掩膜层(207)，以便定义沟道区域和漏极与源极区域；
利用该侧壁间隔件组件(206)和该第二掩膜层(207)作为蚀刻掩膜从而在该半导体层(203)中形成沟槽，以便于该半导体层(203)中形成鳍(210)，该鳍(210)对应于该沟道区域；
至少在该鳍(210)的侧壁上形成栅极电极结构(220)；以及
在该漏极和源极区域中形成漏极(211D)和源极区(211S)，该漏极和源极区连接至该鳍(210)。
2.如权利要求1所述的方法，其中，设置该第二掩膜层(207)包括设置第二开口(207N)，以定义隔离结构(208)的位置和侧向尺寸。
3.如权利要求2所述的方法，其中，形成所述沟槽包括基于该第一和第二开口(207M、207N)形成所述沟槽。
4.如权利要求3所述的方法，进一步包括以介电材料填充所述沟槽和该第一和第二开口(207M、207N)。
5.如权利要求4所述的方法，进一步包括将所述开口中的介电材料凹陷至低于对应于该半导体层(203)的表面的高度，以便调整该鳍(210)的有效高度。
6.如权利要求5所述的方法，进一步包括在凹陷该介电材料之后基于该第二掩膜层来实施井注入制造方法。
7.如权利要求6所述的方法，进一步包括利用倾斜角度实施逆掺杂注入制造方法，以在该半导体层的经暴露的侧壁区域引进相对于该漏极和源极区为逆掺杂的掺杂物种。
8.如权利要求1所述的方法，其中，形成该栅极电极结构(220)包括在该第二掩膜层(207)的该第一开口(207M)内的该鳍(210)的经暴露的侧壁区域上形成介电材料，并且在形成该漏极和源极区之前在该第一开口(207M)中沉积定位件材料和栅极电极材料的至少其中之一。
9.如权利要求8所述的方法，进一步包括在去除该第二掩膜层以及形成该漏极和源极区，同时利用定位件材料和栅极电极材料的至少其中之一作为注入掩膜。
10.如权利要求1所述的方法，进一步包括在形成该漏极和源极区之前在该漏极和源极区域中的该半导体层(203)中形成洞孔，以及以应变引发半导体材料填充所述洞孔。
11.一种形成晶体管的方法，该方法包括：
在半导体层(203)上方形成掩膜特征(204M)，该掩膜特征定义欲形成于该半导体层(203)中的鳍(310)的侧向尺寸；
形成具有第一开口(207M)和第二开口(207N)的掩膜层(207)，该第一开口(207M)定义该鳍(210)的长度，该第二开口(207N)定义隔离结构(208)的侧向尺寸和位置；
利用该掩膜层(207)作为蚀刻掩膜而以共同的蚀刻制造方法在该半导体层(203)中形成该鳍(310)和隔离沟槽；
在该鳍(210)的第一侧壁的一部分上形成第一栅极电极结构(320A)，并且在该鳍(310)的第二侧壁的一部分上形成第二栅极电极结构(320C)；以及
在邻接该鳍(310)的末端部分的该半导体层中形成漏极和源极区。
12.如权利要求11所述的方法，其中，形成该掩膜特征包括在该半导体层(203)上形成蚀刻停止层(204A)、在该蚀刻停止层上形成牺牲掩膜层、图案化该牺牲掩膜层以形成线特征、在该线特征的侧壁上形成间隔件组件以及选择性地去除该线特征。
13.如权利要求11所述的方法，其中，形成该第一和第二栅极电极(320A、320C)包括在形成该鳍(310)之后以定位件材料填充该第一和第二开口，以及在形成该漏极和源极区之后以高k介电材料和含金属电极材料取代该定位件材料。
14.如权利要求13所述的方法，其中，第三栅极电极形成于该鳍的顶部表面上。
15.一种半导体器件，包括：
半导体层(203)；
第一隔离区(208A)和第二隔离区，形成于该半导体层(203)中，并且通过由该半导体层的材料形成的深鳍(210L)将该第一和第二隔离区分隔开；
形成于该第一隔离区中的第一凹陷(208R)和形成于该第二隔离区中的第二凹陷，以便暴露该深鳍(210L)的一部分，其中该深鳍的一部分代表多栅极晶体管的鳍，且该鳍的高度小于该半导体层(203)的厚度；
第一栅极电极结构，其形成于该鳍(210L)的第一侧壁上；
第二栅极电极结构，其形成于该鳍(210L)的第二侧壁上；以及
漏极和源极区(211D、211S)，其连接至该鳍。
16.如权利要求15所述的半导体器件，进一步包括形成于该鳍的顶部表面上的第三栅极电极结构。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102810476A (zh) * 2011-05-31 2012-12-05 中国科学院微电子研究所 鳍式场效应晶体管的制造方法
CN102956462A (zh) * 2011-08-10 2013-03-06 新加坡商格罗方德半导体私人有限公司 双栅极式闪存
CN103390637A (zh) * 2012-05-09 2013-11-13 中国科学院微电子研究所 FinFET及其制造方法
CN103681347A (zh) * 2012-08-30 2014-03-26 台湾积体电路制造股份有限公司 制造FinFET器件的方法
CN103681331A (zh) * 2012-09-10 2014-03-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN104752217A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 FinFET器件的制造方法
CN105405881A (zh) * 2014-08-20 2016-03-16 中国科学院微电子研究所 半导体器件及其制造方法
CN106252232A (zh) * 2015-06-05 2016-12-21 台湾积体电路制造股份有限公司 掩埋沟道半导体器件及其制造方法
CN104037116B (zh) * 2013-03-08 2017-04-12 台湾积体电路制造股份有限公司 隔离区域间隙填充方法
CN107154432A (zh) * 2016-03-03 2017-09-12 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11063559B2 (en) 2015-06-05 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-implant channel semiconductor device and method for manufacturing the same

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008045037B4 (de) * 2008-08-29 2010-12-30 Advanced Micro Devices, Inc., Sunnyvale Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
US8305829B2 (en) 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8482073B2 (en) * 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8187928B2 (en) 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8334184B2 (en) * 2009-12-23 2012-12-18 Intel Corporation Polish to remove topography in sacrificial gate layer prior to gate patterning
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8362572B2 (en) 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8426300B2 (en) 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
JP5786323B2 (ja) * 2010-12-03 2015-09-30 富士通株式会社 化合物半導体装置の製造方法
DE102010064283B4 (de) * 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
DE102011004506B4 (de) * 2011-02-22 2012-10-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist
US8513131B2 (en) * 2011-03-17 2013-08-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US8772860B2 (en) * 2011-05-26 2014-07-08 United Microelectronics Corp. FINFET transistor structure and method for making the same
CN102820334B (zh) * 2011-06-08 2017-04-12 联华电子股份有限公司 鳍式场效晶体管结构与形成鳍式场效晶体管结构的方法
US8871575B2 (en) * 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US9893163B2 (en) 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
US9318431B2 (en) * 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
US8513078B2 (en) 2011-12-22 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for fabricating fin devices
US8697523B2 (en) 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
US8981481B2 (en) * 2012-06-28 2015-03-17 Intel Corporation High voltage three-dimensional devices having dielectric liners
CN103779210A (zh) * 2012-10-18 2014-05-07 中国科学院微电子研究所 FinFET鳍状结构的制造方法
US8829617B2 (en) 2012-11-30 2014-09-09 International Business Machines Corporation Uniform finFET gate height
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US9034716B2 (en) 2013-01-31 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8853084B2 (en) 2013-01-31 2014-10-07 International Business Machines Corporation Self-adjusting gate hard mask
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US8889540B2 (en) 2013-02-27 2014-11-18 International Business Machines Corporation Stress memorization in RMG FinFets
US9040363B2 (en) 2013-03-20 2015-05-26 International Business Machines Corporation FinFET with reduced capacitance
KR102030329B1 (ko) * 2013-05-30 2019-11-08 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9240342B2 (en) * 2013-07-17 2016-01-19 Globalfoundries Inc. Methods of forming replacement fins for a FinFET semiconductor device by performing a replacement growth process
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
KR102083493B1 (ko) 2013-08-02 2020-03-02 삼성전자 주식회사 반도체 소자의 제조방법
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법
US9583590B2 (en) 2013-09-27 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETs and methods of forming the same
US9178045B2 (en) 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
EP3084815A4 (en) 2013-12-19 2018-01-03 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
KR102157839B1 (ko) 2014-01-21 2020-09-18 삼성전자주식회사 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법
US9362277B2 (en) * 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9627245B2 (en) 2014-03-05 2017-04-18 Globalfoundries Inc. Methods of forming alternative channel materials on a non-planar semiconductor device and the resulting device
US9245980B2 (en) 2014-04-01 2016-01-26 Globalfoundries Inc. Methods of forming substantially defect-free, fully-strained silicon-germanium fins for a FinFET semiconductor device
US9385123B2 (en) 2014-05-20 2016-07-05 International Business Machines Corporation STI region for small fin pitch in FinFET devices
CN105225951B (zh) * 2014-05-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9318574B2 (en) 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
US9659827B2 (en) 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
CN106575672B (zh) 2014-09-19 2020-11-10 英特尔公司 创建具有富铟表面的砷化铟镓有源沟道的装置和方法
JP6555624B2 (ja) * 2014-09-19 2019-08-07 インテル・コーポレーション マイクロ電子トランジスタ内の漏洩を低減するバッファを作成するための装置及び方法
CN105575877A (zh) * 2014-10-17 2016-05-11 中国科学院微电子研究所 半导体衬底、器件及其制造方法
US9741811B2 (en) 2014-12-15 2017-08-22 Samsung Electronics Co., Ltd. Integrated circuit devices including source/drain extension regions and methods of forming the same
US10026659B2 (en) 2015-01-29 2018-07-17 Globalfoundries Inc. Methods of forming fin isolation regions under tensile-strained fins on FinFET semiconductor devices
US9306001B1 (en) 2015-04-14 2016-04-05 International Business Machines Corporation Uniformly doped leakage current stopper to counter under channel leakage currents in bulk FinFET devices
US10084085B2 (en) 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US9892979B2 (en) * 2015-06-19 2018-02-13 Globalfoundries Inc. Non-destructive dielectric layer thickness and dopant measuring method
US9768168B2 (en) * 2015-12-15 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
JP6718248B2 (ja) * 2016-02-17 2020-07-08 ルネサスエレクトロニクス株式会社 半導体装置
US9634143B1 (en) * 2016-07-21 2017-04-25 Globalfoundries Inc. Methods of forming FinFET devices with substantially undoped channel regions
US10032869B2 (en) * 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
KR102443814B1 (ko) * 2016-11-16 2022-09-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10163650B2 (en) * 2016-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for selective nitride etch
US10269647B2 (en) * 2017-01-20 2019-04-23 Applied Materials, Inc. Self-aligned EPI contact flow
EP3404721A1 (en) * 2017-05-15 2018-11-21 IMEC vzw A method for forming pillars in a vertical transistor device
US10978351B2 (en) 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
CN109830438B (zh) * 2017-11-23 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110544717B (zh) * 2019-08-08 2023-03-10 宁波大学 一种三独立栅FinFET器件
US11081595B1 (en) * 2020-01-30 2021-08-03 Macronix International Co., Ltd. Multi-gate transistor and memory device using the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060099749A1 (en) * 2004-11-05 2006-05-11 Atsushi Yagishita Semiconductor device and method of fabricating the same
CN1815702A (zh) * 2004-08-05 2006-08-09 国际商业机器公司 构成用于腐蚀finfet的硅翅的最终硬掩模的三掩模方法
CN1905193A (zh) * 2005-07-27 2007-01-31 株式会社东芝 半导体器件及其制造方法
US20070063276A1 (en) * 2005-09-19 2007-03-22 International Business Machines Corporation DENSE CHEVRON finFET AND METHOD OF MANUFACTURING SAME
US20070069293A1 (en) * 2005-09-28 2007-03-29 Kavalieros Jack T Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3219307B2 (ja) * 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JP3543946B2 (ja) * 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP2004221510A (ja) 2003-01-14 2004-08-05 Takeshi Aoki ゲート電極と接地電極間を短くして、高速動作をする縦型ゲート電極のｍｏｓｆｅｔ
US6844238B2 (en) * 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
US20050077574A1 (en) * 2003-10-08 2005-04-14 Chandra Mouli 1T/0C RAM cell with a wrapped-around gate device structure
JP2005243709A (ja) * 2004-02-24 2005-09-08 Toshiba Corp 半導体装置およびその製造方法
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7105934B2 (en) * 2004-08-30 2006-09-12 International Business Machines Corporation FinFET with low gate capacitance and low extrinsic resistance
KR100612420B1 (ko) * 2004-10-20 2006-08-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2006196617A (ja) * 2005-01-12 2006-07-27 Fujitsu Ltd 半導体装置の製造方法とその方法で製造した半導体装置
US7101763B1 (en) * 2005-05-17 2006-09-05 International Business Machines Corporation Low capacitance junction-isolation for bulk FinFET technology
JP4718908B2 (ja) * 2005-06-14 2011-07-06 株式会社東芝 半導体装置および半導体装置の製造方法
JP5017926B2 (ja) * 2005-09-28 2012-09-05 株式会社デンソー 半導体装置およびその製造方法
US7365401B2 (en) * 2006-03-28 2008-04-29 International Business Machines Corporation Dual-plane complementary metal oxide semiconductor
US7517764B2 (en) * 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
US7709312B2 (en) * 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
JP2008117838A (ja) * 2006-11-01 2008-05-22 Elpida Memory Inc 半導体装置及びその製造方法
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
JP5410666B2 (ja) * 2007-10-22 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1815702A (zh) * 2004-08-05 2006-08-09 国际商业机器公司 构成用于腐蚀finfet的硅翅的最终硬掩模的三掩模方法
US20060099749A1 (en) * 2004-11-05 2006-05-11 Atsushi Yagishita Semiconductor device and method of fabricating the same
CN1905193A (zh) * 2005-07-27 2007-01-31 株式会社东芝 半导体器件及其制造方法
US20070063276A1 (en) * 2005-09-19 2007-03-22 International Business Machines Corporation DENSE CHEVRON finFET AND METHOD OF MANUFACTURING SAME
US20070069293A1 (en) * 2005-09-28 2007-03-29 Kavalieros Jack T Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102810476A (zh) * 2011-05-31 2012-12-05 中国科学院微电子研究所 鳍式场效应晶体管的制造方法
CN102956462A (zh) * 2011-08-10 2013-03-06 新加坡商格罗方德半导体私人有限公司 双栅极式闪存
US9263132B2 (en) 2011-08-10 2016-02-16 Globalfoundries Singapore Pte. Ltd. Double gated flash memory
CN103390637A (zh) * 2012-05-09 2013-11-13 中国科学院微电子研究所 FinFET及其制造方法
CN103390637B (zh) * 2012-05-09 2016-01-13 中国科学院微电子研究所 FinFET及其制造方法
CN103681347A (zh) * 2012-08-30 2014-03-26 台湾积体电路制造股份有限公司 制造FinFET器件的方法
CN103681331A (zh) * 2012-09-10 2014-03-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN103681331B (zh) * 2012-09-10 2016-06-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN104037116B (zh) * 2013-03-08 2017-04-12 台湾积体电路制造股份有限公司 隔离区域间隙填充方法
CN104752217B (zh) * 2013-12-30 2017-12-01 中芯国际集成电路制造(上海)有限公司 FinFET器件的制造方法
CN104752217A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 FinFET器件的制造方法
CN105405881A (zh) * 2014-08-20 2016-03-16 中国科学院微电子研究所 半导体器件及其制造方法
CN106252232A (zh) * 2015-06-05 2016-12-21 台湾积体电路制造股份有限公司 掩埋沟道半导体器件及其制造方法
US10529711B2 (en) 2015-06-05 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Buried channel semiconductor device and method for manufacturing the same
CN106252232B (zh) * 2015-06-05 2020-01-10 台湾积体电路制造股份有限公司 掩埋沟道半导体器件及其制造方法
US11063559B2 (en) 2015-06-05 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-implant channel semiconductor device and method for manufacturing the same
US11094694B2 (en) 2015-06-05 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Buried channel semiconductor device and method for manufacturing the same
US11646312B2 (en) 2015-06-05 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Buried channel semiconductor device and method for manufacturing the same
US11791773B2 (en) 2015-06-05 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. High-implant channel semiconductor device and method for manufacturing the same
US12191811B2 (en) 2015-06-05 2025-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. High-implant channel semiconductor device and method for manufacturing the same
CN107154432A (zh) * 2016-03-03 2017-09-12 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107154432B (zh) * 2016-03-03 2020-01-14 台湾积体电路制造股份有限公司 半导体器件及其制造方法

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GB201021495D0 (en) 2011-02-02

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