[go: up one dir, main page]

CN102074577B - 一种垂直沟道场效应晶体管及其制备方法 - Google Patents

一种垂直沟道场效应晶体管及其制备方法 Download PDF

Info

Publication number
CN102074577B
CN102074577B CN201010506129.1A CN201010506129A CN102074577B CN 102074577 B CN102074577 B CN 102074577B CN 201010506129 A CN201010506129 A CN 201010506129A CN 102074577 B CN102074577 B CN 102074577B
Authority
CN
China
Prior art keywords
platform
annular
polysilicon
preparation
ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201010506129.1A
Other languages
English (en)
Other versions
CN102074577A (zh
Inventor
艾玉杰
郝志华
黄如
浦双双
樊捷闻
孙帅
王润声
许晓燕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN201010506129.1A priority Critical patent/CN102074577B/zh
Publication of CN102074577A publication Critical patent/CN102074577A/zh
Priority to US13/821,944 priority patent/US8901644B2/en
Priority to PCT/CN2011/079521 priority patent/WO2012045257A1/zh
Application granted granted Critical
Publication of CN102074577B publication Critical patent/CN102074577B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/122—Nanowire, nanosheet or nanotube semiconductor bodies oriented at angles to substrates, e.g. perpendicular to substrates
    • H10D64/0133—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/205—Nanosized electrodes, e.g. nanowire electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种垂直沟道场效应晶体管及其制备方法。该场效应晶体管的沟道区为一垂直于衬底上的圆环形Si台；源端为多晶硅，位于圆环形Si台的上端；漏端位于圆环形Si台下端的外侧；栅位于圆环形Si台的外侧面；在圆环形Si台的内部填充有介质材料。与常规的垂直结构Si台场效应晶体管相比，本发明的圆环结构场效应晶体管可有效抑制短沟效应，达到改善器件性能的目的。

Description

一种垂直沟道场效应晶体管及其制备方法
技术领域
本发明涉及一种半导体器件，尤其是一种具有垂直沟道结构的场效应晶体管，以及它的制备方法。
背景技术
垂直沟道场效应晶体管(vertical FET)技术是一种新的实现小尺寸场效应晶体管(MOSFET)的方法。垂直沟道场效应晶体管的沟道长度并非由光刻直接定义，而是由硅台刻蚀、离子注入或者外延来决定的，所以无需借助复杂的光刻手段就很容易实现短沟道器件的制作，并且其工艺和平面MOSFET技术也完全兼容。垂直沟道器件被学术界和工业界认为是继平面MOSFET之后最有潜力的新型器件之一，目前，在ROM、DRAM等领域已有成熟的应用。
从加工工艺上来分，垂直沟道场效应晶体管可以分为两类，一类是以硅台刻蚀和离子注入的方法形成垂直沟道，另一类是通过外延技术形成垂直沟道。前者的优点是工艺比较简单，缺点是难以精确控制沟道的长度。后者可以通过外延工艺精确控制沟道长度，但缺点是技术比较复杂，对设备和工艺条件要求严格。申请号为02129384.8的中国专利提出了一种多晶硅做源端的垂直结构MOSFET，可有效节省器件有源区面积，更好的控制器件沟道长度，并且可以和双极器件兼容，为实现BiCMOS奠定了基础。随着集成度的提高和器件尺寸的缩小，现有硅台结构的短沟道效应越来越明显，严重影响了器件的性能，所以，有必要提出一种可以抑制垂直硅台结构器件短沟效应的器件结构及其制备方法。
发明内容
本发明的目的是提供一种可更好的抑制短沟道效应，改善器件性能的垂直沟道结构的场效应晶体管。
本发明的垂直沟道场效应晶体管的特征是，其沟道区为一垂直于衬底上的圆环形Si台；源端为多晶硅，位于圆环形Si台的上端；漏端位于圆环形Si台下端的外侧；栅位于圆环形Si台的外侧面；在圆环形Si台的内部填充有介质材料。
本发明场效应晶体管最基本的结构特点是，器件的沟道区为纳米尺寸的圆环，圆环的中心填充介质。所述圆环形的Si台高50nm～500nm，内径20nm～500nm，外径30nm～600nm；圆环中心填充的介质材料可以是氧化硅、氮化硅、氧化铪、氧化锆、氧化钛等中的一种或多种。
上述垂直结构场效应晶体管在具体制备之前先进行版图设计(如图1所示)：定义有源区；在有源区中定义Si圆环区域，将来要在此处刻蚀出圆环形状的Si台，垂直沟道在圆环形Si台的外侧壁上形成；器件的源漏是不对称结构，源端引出在场区，漏端引出在有源区里面；多晶硅栅引出在场区；最后在源、漏、栅区开引线孔，并设计金属引线。
然后根据下述步骤进行制备：
1)在Si衬底上进行器件隔离，定义出有源区；
该步骤可采用传统的场区局部氧化(LOCOS)隔离技术实现器件隔离，定义出器件的有源区。
2)对有源区进行阈值调节注入；
根据制作器件类型的不同对有源区做n型或p型注入。
3)淀积源端多晶硅，并在其上淀积掩蔽层；
一般的，源端多晶硅采用低压化学气相沉积(LPCVD)的方式淀积，厚度一般在100nm～300nm；接着淀积一层氧化硅作为掩蔽层，厚度约为30nm～50nm。
4)刻蚀形成圆环形Si台；
首先在掩蔽层上涂光刻胶，以光刻胶为掩膜各向异性干法刻蚀掩蔽层，然后依次刻蚀多晶硅和Si衬底，形成圆环形的Si台，刻蚀完成后去除光刻胶和掩蔽层。Si台高度由器件的沟道长度所决定，Si台的内径20nm～500nm，外径30nm～600nm。
5)在圆环形Si台内部填充介质材料；
通过在有源区淀积介质材料，光刻保护圆环内介质材料，腐蚀圆环外介质材料等工艺完成；
6)制备器件的轻掺杂区域(LDD区)；
首先生长一层牺牲氧化层，然后进行离子注入，在衬底表层形成漏端的LDD区，最后去除牺牲氧化层。
7)生长栅氧化层；
可采用干氧氧化方法在源端多晶硅、Si台及Si衬底的表层形成栅氧化层，厚度为3nm～10nm。
8)淀积栅极多晶硅，并对其进行重掺杂，接着做激活退火，然后刻蚀该多晶硅，在圆环形Si台外侧壁形成多晶硅侧墙；
在栅氧化层上LPCVD淀积多晶硅；常用的掺杂方法可以是离子注入或者在生长多晶硅的同时进行原位掺杂；采用各向异性干法刻蚀多晶硅，形成的多晶硅侧墙即为栅。
9)进行源漏注入；
10)淀积低氧层，并进行致密退火，然后刻蚀引线孔，溅射金属，合金，完成源、漏、栅的引出。
本发明具有垂直沟道结构的Si纳米环场效应晶体管最基本的结构特点是，器件的沟道区为纳米尺寸的圆环，圆环的中心填充介质。与常规的垂直结构Si台MOSFET相比，此种圆环结构场效应晶体管可有效抑制短沟效应，达到改善器件性能的目的。
附图说明
图1为本发明Si纳米环垂直沟道MOSFET的版图(俯视)示意图。
图2(a)-图2(h)为本发明实施例制备垂直结构N型MOSFET的工艺步骤流程示意图，均为沿图1中A-A’方向的剖面图。
图中，201-Si衬底；202-第一氧化硅掩蔽层；203-氮化硅层；204-场氧化层；205-源端多晶硅；206-第二氧化硅掩蔽层；207-Si纳米环；208-填充介质；209-LDD区；210-栅介质层；211-栅极多晶硅；212-漏区。
具体实施方式
下边结合附图，以Si纳米环垂直沟道的N型MOSFET的制备为实施例对本发明做进一步的详细描述。
图1是本实施例场效应晶体管的版图设计：在有源区中定义Si圆环区域，将来要在此处刻蚀出圆环形状的Si台，垂直沟道在圆环形Si台的外侧壁上形成；器件的源漏是不对称结构，源端引出在场区，漏端引出在有源区里面；多晶硅栅引出在场区；最后在源、漏、栅区开引线孔，并设计金属引线。
器件的制备过程如下：
1)对Si衬底201进行LOCOS氧化隔离，定义出器件的有源区，如图2(a)所示。
具体工艺过程包括：首先在Si衬底201上依次生长氧化硅和氮化硅，即第一氧化硅掩蔽层202和氮化硅层203，其中氧化硅采用热氧化生长，厚度为30nm，氮化硅采用低压化学气相沉积(LPCVD)生长，厚度为100nm。然后，用光刻和刻蚀工艺将衬底上没有光刻胶覆盖的区域(对应于后来的场区)的氮化硅去掉。之后进行离子注入，防止场区开启，注入离子为B，剂量为1E13cm-2量级，能量为40～80keV。采用湿法腐蚀工艺去掉未被保护的氧化硅，接着用热氧化的方法生长场氧化层204。本实施例中场氧化层204的生长温度为850～1000℃，厚度450～800nm。
2)阈值调节注入，如图2(b)所示。
具体工艺过程包括：湿法腐蚀去掉有源区的氮化硅，对有源区进行离子注入以调节器件的阈值电压，本实施例中注入离子为B，注入剂量范围为1E13cm-2～1E14cm-2，注入能量为80～100keV。注入完成后湿法腐蚀去掉第一氧化硅掩蔽层202。
3)淀积源端多晶硅，如图2(c)所示；
具体工艺过程包括：在有源区LPCVD多晶硅100～300nm，这层多晶硅205将用于作为器件源端。接着淀积第二氧化硅掩蔽层206，厚度约为30～50nm。
4)刻蚀圆环形Si台，如图2(d)所示；
具体工艺过程包括：首先进行常规的光刻工艺，接着用光刻胶为掩膜各向异性干法刻蚀工艺去除光刻胶未覆盖的第二氧化硅掩蔽层206。然后依次各向异性干法刻蚀多晶硅205和Si衬底201，制备出圆环形的Si台207。圆环的厚度为10～200nm。刻蚀Si衬底的深度即圆环形Si台的高度由所制备MOSFET的沟长决定。刻蚀完成后，去掉光刻胶和第二氧化硅掩蔽层206。
5)在圆环内部填充介质材料，如图2(e)所示；
具体工艺过程包括：在有源区淀积填充介质材料，通过光刻工艺用光刻胶保护圆环内介质材料，腐蚀圆环外介质材料，去掉光刻胶。
6)制备器件的LDD区，如图2(f)所示；
具体工艺过程包括：首先生长一层牺牲氧化层，厚度约为30nm，以降低圆环形Si台侧壁的缺陷，同时也作为接下来的离子注入的掩蔽层。氧化完成后对Si衬底201进行As离子注入，注入剂量为1E13cm-2～1E14cm-2，注入能量为30～60keV，制备出漏端的LDD区209。最后采用湿法腐蚀工艺去掉牺牲氧化层。
7)生长栅氧化层；
采用干氧氧化方法制备栅氧化层即栅介质层210，厚度为3～10nm。
8)淀积多晶硅，并对其进行重掺杂，然后做激活退火，如图2(g)所示；
具体工艺过程包括：在栅介质层210上LPCVD 250nm左右的栅极多晶硅211，之后对其进行掺杂，常用的掺杂方法是离子注入或者在生长多晶硅的同时进行原位掺杂。本实施例采用离子注入工艺，注P，注入剂量为1E15cm-2～1E16cm-2，注入能量为80～120keV，注入完成后进行退火，温度900～1100℃。
9)刻蚀栅极多晶硅211，并做源漏注入，如图2(h)所示；
采用各向异性干法刻蚀栅极多晶硅211，在圆环形Si纳米环的外侧壁形成多晶硅侧墙。源漏As注入的剂量为1E15cm-2～1E16cm-2，能量为80～100keV。
10)淀积低氧层，并进行致密退火，刻蚀引线孔，溅射金属，合金，完成源、漏、栅的引出。
以上是对本发明实施例的详细描述，应该理解的是，在不脱离本发明实质和精神的范围内，本领域的技术人员可以在一定程度上对本发明的做出变动和修改，因此，本发明的器件不局限于实施例中所描述的结构，其制备方法也不限于实施例中所公开的内容，本发明的保护范围以所附权利要求书而定。

Claims (10)

1.一种垂直沟道场效应晶体管，其特征在于，其沟道区为一垂直于衬底上的圆环形Si台；源端为多晶硅，位于圆环形Si台的上端；漏端位于圆环形Si台下端的外侧；栅位于圆环形Si台的外侧面；在圆环形Si台的内部填充有介质材料。
2.如权利要求1所述的垂直沟道场效应晶体管，其特征在于，所述圆环形Si台高50nm～500nm，内径20nm～500nm，外径30nm～600nm。
3.如权利要求1所述的垂直沟道场效应晶体管，其特征在于，圆环形Si台的内部填充的介质材料是氧化硅、氮化硅、氧化铪、氧化锆和氧化钛的一种或多种。
4.权利要求1所述垂直沟道场效应晶体管的制备方法，包括以下步骤：
1)在Si衬底上进行器件隔离，定义出有源区；
2)对有源区进行阈值调节注入；
3)在有源区淀积源端多晶硅，并在其上淀积一掩蔽层；
4)刻蚀形成圆环形Si台，去除掩蔽层；
5)在圆环形Si台内部填充介质材料；
6)在圆环形Si台外侧的衬底表层形成漏端LDD区；
7)在源端多晶硅、Si台及Si衬底的表面生长栅氧化层；
8)在栅氧化层上淀积多晶硅，并对其进行重掺杂，接着做激活退火，然后刻蚀该多晶硅，在圆环形Si台外侧壁形成多晶硅侧墙；
9)进行源漏注入；
10)淀积低氧层，并进行致密退火，然后刻蚀引线孔，溅射金属，合金，完成源、漏、栅的引出。
5.如权利要求4所述的制备方法，其特征在于，步骤1)采用场区局部氧化隔离技术实现器件隔离。
6.如权利要求4所述的制备方法，其特征在于，步骤4)首先在掩蔽层上涂光刻胶，以光刻胶为掩膜各向异性干法刻蚀掩蔽层，然后依次刻蚀源端多晶硅和Si衬底，形成圆环形Si台，刻蚀完成后去除光刻胶和掩蔽层。
7.如权利要求4所述的制备方法，其特征在于，步骤5)先在有源区淀积介质材料，然后通过光刻技术保护圆环形Si台内部的介质材料，而腐蚀去除Si台外的介质材料。
8.如权利要求4所述的制备方法，其特征在于，步骤5)填充的介质材料是氧化硅、氮化硅、氧化铪、氧化锆和氧化钛的一种或多种。
9.如权利要求4所述的制备方法，其特征在于，步骤6)先生长一层牺牲氧化层，然后进行离子注入，在衬底表层形成漏端的LDD区，最后去除牺牲氧化层。
10.如权利要求4所述的制备方法，其特征在于，步骤8)在栅氧化层上采用低压化学气相沉积法生长多晶硅，然后进行离子注入掺杂，或者在生长多晶硅的同时进行原位掺杂；随后各向异性干法刻蚀多晶硅，形成的多晶硅侧墙。
CN201010506129.1A 2010-10-09 2010-10-09 一种垂直沟道场效应晶体管及其制备方法 Expired - Fee Related CN102074577B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201010506129.1A CN102074577B (zh) 2010-10-09 2010-10-09 一种垂直沟道场效应晶体管及其制备方法
US13/821,944 US8901644B2 (en) 2010-10-09 2011-09-09 Field effect transistor with a vertical channel and fabrication method thereof
PCT/CN2011/079521 WO2012045257A1 (zh) 2010-10-09 2011-09-09 一种垂直沟道场效应晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010506129.1A CN102074577B (zh) 2010-10-09 2010-10-09 一种垂直沟道场效应晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN102074577A CN102074577A (zh) 2011-05-25
CN102074577B true CN102074577B (zh) 2013-03-06

Family

ID=44033035

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010506129.1A Expired - Fee Related CN102074577B (zh) 2010-10-09 2010-10-09 一种垂直沟道场效应晶体管及其制备方法

Country Status (3)

Country Link
US (1) US8901644B2 (zh)
CN (1) CN102074577B (zh)
WO (1) WO2012045257A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102074577B (zh) 2010-10-09 2013-03-06 北京大学 一种垂直沟道场效应晶体管及其制备方法
CN102769016B (zh) * 2012-08-14 2015-01-14 北京大学 一种抗辐射的cmos器件及其制备方法
US9893159B2 (en) * 2014-08-15 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor, integrated circuit and method of fabricating the same
US9985026B2 (en) 2014-08-15 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor, integrated circuit and method of fabricating the same
CN106298934B (zh) * 2016-08-11 2019-07-19 北京大学 一种鞘层沟道结构的垂直纳米线器件及其制备方法
US10037919B1 (en) 2017-05-31 2018-07-31 Globalfoundries Inc. Integrated single-gated vertical field effect transistor (VFET) and independent double-gated VFET
CN108493240B (zh) * 2018-04-28 2020-09-04 西安电子科技大学 具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法
US10770546B2 (en) * 2018-09-26 2020-09-08 International Business Machines Corporation High density nanotubes and nanotube devices
CN109712878B (zh) * 2018-12-28 2020-12-11 上海集成电路研发中心有限公司 场效应管及半导体器件的制造方法
CN110350030B (zh) * 2019-07-01 2021-08-24 浙江大学 三维锗及锗硅垂直沟道晶体管的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135592A (ja) * 2008-12-05 2010-06-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
CN101939842A (zh) * 2008-02-08 2011-01-05 日本优尼山帝斯电子株式会社 半导体器件的制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03187272A (ja) * 1989-12-15 1991-08-15 Mitsubishi Electric Corp Ｍｏｓ型電界効果トランジスタ及びその製造方法
US5014098A (en) * 1990-02-26 1991-05-07 Delco Electronic Corporation CMOS integrated circuit with EEPROM and method of manufacture
US5324960A (en) * 1993-01-19 1994-06-28 Motorola, Inc. Dual-transistor structure and method of formation
US5700727A (en) * 1995-07-24 1997-12-23 Micron Technology, Inc. Method of forming a thin film transistor
US6342431B2 (en) * 1998-10-14 2002-01-29 International Business Machines Corporation Method for eliminating transfer gate sacrificial oxide
CN1194413C (zh) * 2002-09-09 2005-03-23 北京大学 垂直沟道场效应晶体管及制备方法
US6632712B1 (en) * 2002-10-03 2003-10-14 Chartered Semiconductor Manufacturing Ltd. Method of fabricating variable length vertical transistors
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US6858485B2 (en) * 2003-05-07 2005-02-22 International Business Machines Corporation Method for creation of a very narrow emitter feature
KR100723476B1 (ko) * 2004-06-23 2007-05-30 삼성전자주식회사 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조 및 그제조방법
US20070052012A1 (en) * 2005-08-24 2007-03-08 Micron Technology, Inc. Vertical tunneling nano-wire transistor
JP2009038201A (ja) * 2007-08-01 2009-02-19 Elpida Memory Inc 半導体装置および半導体装置の製造方法
CN102074577B (zh) * 2010-10-09 2013-03-06 北京大学 一种垂直沟道场效应晶体管及其制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101939842A (zh) * 2008-02-08 2011-01-05 日本优尼山帝斯电子株式会社 半导体器件的制造方法
JP2010135592A (ja) * 2008-12-05 2010-06-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US8901644B2 (en) 2014-12-02
WO2012045257A1 (zh) 2012-04-12
CN102074577A (zh) 2011-05-25
US20130168759A1 (en) 2013-07-04

Similar Documents

Publication Publication Date Title
CN102074577B (zh) 一种垂直沟道场效应晶体管及其制备方法
CN108364870B (zh) 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法
US8685788B2 (en) Nanowire tunneling field effect transistor with vertical structure and a manufacturing method thereof
CN102110648B (zh) 一种制备体硅围栅金属半导体场效应晶体管的方法
CN110690290B (zh) 一种非对称栅氧结构的纳米片环栅场效应晶体管
CN104465404B (zh) 射频ldmos器件的制造方法
CN108091573B (zh) 屏蔽栅沟槽mosfet esd结构的制造方法
CN102214595A (zh) 一种空气为侧墙的围栅硅纳米线晶体管的制备方法
CN104103523A (zh) 一种带u形沟槽的功率器件的制造方法
CN102468161A (zh) 一种场效应晶体管的制备方法
US9356124B2 (en) Method for fabricating multi-gate structure device with source and drain having quasi-SOI structure
CN106684151A (zh) 一种GaN侧墙绝缘栅鳍式高电子迁移率晶体管及其制造方法
CN102082096A (zh) 一种Ge或SiGe纳米线场效应晶体管的制备方法
CN101295677A (zh) 一种体硅纳米线晶体管器件的制备方法
CN104037082B (zh) 用于沟槽功率绝缘栅场效应晶体管的自对准工艺方法
CN102237293A (zh) 半导体器件及其制造方法
CN106449404B (zh) 半导体结构及其形成方法
WO2021103125A1 (zh) 半导体功率器件的制造方法及半导体功率器件
CN203910798U (zh) 一种u形沟道的半浮栅存储器
CN104103693A (zh) 一种u形沟槽的功率器件及其制造方法
CN107799592A (zh) 短沟道半导体功率器件及其制备方法
CN106033727A (zh) 场效应晶体管的制作方法
CN104299903B (zh) 沟槽栅mosfet的制造方法
CN104008975A (zh) 一种沟槽型功率mos晶体管的制造方法
CN104637799B (zh) 全自对准高密度沟槽栅场效应半导体器件制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130306

Termination date: 20171009

CF01 Termination of patent right due to non-payment of annual fee