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CN106449404B - 半导体结构及其形成方法 - Google Patents

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CN106449404B CN201510493003.8A CN201510493003A CN106449404B CN 106449404 B CN106449404 B CN 106449404B CN 201510493003 A CN201510493003 A CN 201510493003A CN 106449404 B CN106449404 B CN 106449404B
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Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：在所述鳍部暴露出的侧壁和顶部表面形成半导体层，所述半导体层内掺杂有P型离子；在所述鳍部内掺杂阈值电压调节离子；在所述半导体层内掺杂P型离子、并在鳍部内掺杂阈值电压调节离子之后，进行退火工艺。以所形成的半导体结构形成P型鳍式场效应晶体管时，所述P型鳍式场效应晶体管的负偏压温度不稳定性效应得到抑制、性能改善。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有的鳍式场效应晶体管，尤其使P型鳍式场效应晶体管的性能不良。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以所形成的半导体结构形成P型鳍式场效应晶体管时，所述P型鳍式场效应晶体管的性能改善。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：在所述鳍部暴露出的侧壁和顶部表面形成半导体层，所述半导体层内掺杂有P型离子；在所述鳍部内掺杂阈值电压调节离子；在所述半导体层内掺杂P型离子、并在鳍部内掺杂阈值电压调节离子之后，进行退火工艺。
可选的，所述P型离子包括硼离子或铟离子。
可选的，所述P型离子为硼离子，所述硼离子的掺杂浓度为1E15atoms/cm3～1E17atoms/cm3。
可选的，所述半导体层的厚度为1纳米～5纳米。
可选的，所述半导体层的材料为单晶硅；所述半导体层的形成工艺为选择性外延沉积工艺。
可选的，在所述半导体层内掺杂P型离子的工艺为原位掺杂工艺。
可选的，在形成所述半导体层之后，在所述鳍部内掺杂阈值电压调节离子。
可选的，所述衬底包括第一区域和第二区域，所述第一区域和第二区域的基底表面分别具有鳍部。
可选的，在所述第一区域的鳍部内掺杂的阈值电压调节离子包括N型离子；在所述第二区域的鳍部内掺杂的阈值电压调节离子包括P型离子。
可选的，所述第一区域的鳍部内掺杂的阈值电压调节离子包括砷离子或磷离子；所述第二区域的鳍部内掺杂的阈值电压调节离子包括硼离子或铟离子。
可选的，所述第二区域的鳍部内掺杂的阈值电压调节离子还包括氟离子。
可选的，还包括：在所述鳍部内掺杂阈值电压调节离子之前，在所述半导体层表面形成界面层。
可选的，在第一区域的鳍部内掺杂阈值电压调节离子的步骤包括：在所述界面层表面形成第一图形层，所述第一图形层暴露出第一区域的界面层；以所述第一图形层掩膜，采用第一离子注入工艺在第一区域的鳍部内注入N型离子。
可选的，在第二区域的鳍部内掺杂阈值电压调节离子的步骤包括：在所述界面层表面形成第二图形层，所述第二图形层暴露出第二区域的界面层；以所述第二图形层掩膜，采用第二离子注入工艺在第二区域的鳍部内注入P型离子。
可选的，所述界面层的材料为氧化硅；所述界面层的厚度为15纳米～25纳米。
可选的，在所述第一区域的鳍部内形成第一阱区，所述第一阱区内掺杂有N型离子；在所述第二区域的鳍部内形成第二阱区，所述第二阱区内掺杂有P型离子。
可选的，所述退火工艺为尖峰退火工艺或快速热退火工艺。
可选的，所述尖峰退火工艺的参数包括：退火气体包括氮气、氩气或氦气，退火温度为600摄氏度～1050摄氏度。
可选的，在所述退火工艺之后，在所述半导体层表面形成栅极结构，所述栅极结构横跨所述鳍部，且所述栅极结构覆盖部分鳍部的侧壁和顶部；在所述栅极结构两侧的半导体层和鳍部内形成源区和漏区。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：衬底，所述衬底包括基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的表面低于所述鳍部的顶部表面，所述鳍部内掺杂有阈值电压调节离子；位于所述鳍部暴露出的侧壁和顶部表面形成半导体层，所述半导体层内掺杂有P型离子。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在形成于鳍部暴露出的侧壁和顶部表面的半导体层内掺杂P型离子。对用于形成P型鳍式场效应晶体管的衬底来说，在鳍部内掺杂的阈值电压调节离子包括N型离子。在后续的退火工艺中，半导体层内的P型离子受到热驱动而向鳍部内扩散，而鳍部内的N型离子会受到热驱动而向半导体层内扩散，从而使得P型离子与N型离子相互复合，以此使得半导体层以及靠近半导体层的部分鳍部内的空穴浓度提高、电子浓度降低。后续在所述半导体层表面形成鳍式场效应晶体管的栅介质层，所述半导体层和靠近半导体层的部分鳍部形成鳍式场效应晶体管的沟道区，所述沟道区与栅介质层接触界面处的能带弯曲程度减小，所述沟道区的电场强度减小，相应的，由P型鳍式场效应晶体管的负偏压温度不稳定性效应引起的不良影响也得以削弱。因此，能够提高所形成的P型鳍式场效应晶体管的性能。
进一步，所述衬底包括第一区域和第二区域，所述第一区域和第二区域的基底表面分别具有鳍部；而且，在所述第一区域的鳍部内掺杂的阈值电压调节离子包括N型离子；在所述第二区域的鳍部内掺杂的阈值电压调节离子包括P型离子。所述第一区域的衬底用于形成P型鳍式场效应晶体管，所述第二区域的衬底用于形成N型鳍式场效应晶体管。在第一区域中，受所述退火工艺的驱动，半导体层内的P型离子向鳍部内扩散，鳍部内的N型离子向半导体层内扩散，所述P型离子和N型离子相互复合，减小了半导体层和靠近半导体层的部分鳍部内的N型离子浓度，减小了半导体层与后续形成的栅介质层界面处的能带弯曲程度，减小了P型鳍式场效应晶体管沟道区的电场强度，由此削弱P型鳍式场效应晶体管的负偏压温度不稳定性效应。在第二区域中，由于半导体层内掺杂的是P型离子，而鳍部内掺杂的阈值电压调节离子也包括P型离子，因此半导体层内掺杂的P型离子不会影响所形成的N型鳍式场效应晶体管的性能。
本发明的结构中，位于鳍部表面的半导体层内掺杂有P型离子。对具有P型鳍式场效应晶体管的衬底来说，所述鳍部内掺杂的阈值电压调节离子包括N型离子。所述半导体层内的P型离子能够向鳍部内扩散，而鳍部内的N型离子能够向半导体层内扩散，P型离子与N型离子相互复合，半导体层以及靠近半导体层的部分鳍部内的空穴浓度提高、电子浓度降低。所述半导体层和靠近半导体层的部分鳍部为鳍式场效应晶体管的沟道区，所述沟道区与鳍式场效应晶体管的栅介质层的接触界面处能带弯曲程度减小，所述沟道区的电场强度减小，相应的，由P型鳍式场效应晶体管的负偏压温度不稳定性效应引起的不良影响也得以削弱。因此，能够提高P型鳍式场效应晶体管的性能。
附图说明
图1至图10是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的鳍式场效应晶体管，尤其使P型鳍式场效应晶体管的性能不良。
经过研究发现，在鳍式场效应晶体管中，鳍部顶部表面的晶面通常为(100)，鳍部侧壁表面的晶面通常为(110)，而(110)晶面的原子密度大于(100)晶面的原子密度，从而容易形成鳍式场效应晶体管晶体管的过程中，基于热制程的影响，所述鳍部的侧壁表面会产生更多的悬挂键。所述鳍部侧壁和顶部表面的悬挂键会在鳍部的侧壁和顶部表面形成电荷陷阱，使得鳍式场效应晶体管的沟道区受到的电场强度发生变化，从而引起P型鳍式场效应晶体管产生负偏压温度不稳定性(Negative Bias Temperature Instability，简称NBTI)效应。
为了解决上述问题，本发明提供一种半导体结构及其形成方法，所述形成方法包括：提供衬底，所述衬底包括基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的表面低于所述鳍部的顶部表面；在所述鳍部暴露出的侧壁和顶部表面形成半导体层，所述半导体层内掺杂有P型离子；在所述鳍部内掺杂阈值电压调节离子；在所述半导体层内掺杂P型离子、并在鳍部内掺杂阈值电压调节离子之后，进行退火工艺。
其中，在形成于鳍部暴露出的侧壁和顶部表面的半导体层内掺杂P型离子。对用于形成P型鳍式场效应晶体管的衬底来说，在鳍部内掺杂的阈值电压调节离子包括N型离子。在后续的退火工艺中，半导体层内的P型离子受到热驱动而向鳍部内扩散，而鳍部内的N型离子会受到热驱动而向半导体层内扩散，从而使得P型离子与N型离子相互复合，以此使得半导体层以及靠近半导体层的部分鳍部内的空穴浓度提高、电子浓度降低。后续在所述半导体层表面形成鳍式场效应晶体管的栅介质层，所述半导体层和靠近半导体层的部分鳍部形成鳍式场效应晶体管的沟道区，所述沟道区与栅介质层接触界面处的能带弯曲程度减小，所述沟道区的电场强度减小，相应的，由P型鳍式场效应晶体管的负偏压温度不稳定性效应引起的不良影响也得以削弱。因此，能够提高所形成的P型鳍式场效应晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图3，提供衬底，所述衬底包括基底130、位于基底130表面的鳍部131、以及位于基底130表面的隔离层132，所述隔离层132覆盖所述鳍部131的部分侧壁，且所述隔离层132的表面低于所述鳍部131的顶部表面。
在本实施例中，所述衬底包括第一区域110和第二区域120，且所述第一区域110和第二区域120的基底130表面分别具有鳍部131。所述第一区域110用于形成P型鳍式场效应晶体管；所述第二区域120用于形成N型鳍式场效应晶体管。
所述第一区域110的鳍部131内具有第一阱区；所述第二区域120的鳍部131内具有第二阱区。在本实施例中，所述第一阱区内掺杂有N型离子；所述第二阱区内掺杂有P型离子。
在本实施例中，所述鳍部131和基底130通过刻蚀半导体基底形成。所述鳍部131和基底130的形成步骤包括：提供半导体基底；在所述半导体基底表面形成第五图形层，所述第五图形层覆盖于需要形成鳍部131的半导体基底表面；以所述第五图形层为掩膜，刻蚀所述半导体基底，在所述半导体基底内形成沟槽，相邻沟槽之间的半导体基底形成鳍部131，所述鳍部131和沟槽底部的半导体基底形成基底130；在形成所述鳍部131和基底130之后，去除所述第五图形层。本实施例中，所述第五图形层在后续形成隔离层132之后去除。
所述半导体基底为硅衬底、锗衬底和硅锗衬底。在本实施例中，所述半导体基底为单晶硅衬底，即所述鳍部131和基底130的材料为单晶硅。
在一实施例中，所述第五图形层为图形化的光刻胶层，所述第五图形层采用涂布工艺和光刻工艺形成。
在另一实施例中，为了缩小所述鳍部131的特征尺寸、以及相邻鳍部131之间的距离，所述第五图形层能够采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double DoublePatterned，SaDDP)工艺。
在一实施例中，所述第五图形层的形成工艺为自对准双重图形化工艺，包括：在半导体基底表面沉积牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述牺牲膜直至暴露出半导体基底表面为止，形成牺牲层，并去除光刻胶层；在半导体基底和牺牲层表面沉积图形化膜；回刻蚀所述图形化膜直至暴露出牺牲层和半导体基底表面为止，在牺牲层两侧的半导体基底表面形成图形层；在所述回刻蚀工艺之后，去除所述牺牲层。
刻蚀所述半导体基底的工艺为各向异性的干法刻蚀工艺。所述鳍部131的侧壁相对于基底130的表面垂直或倾斜，且当所述鳍部131的侧壁相对于基底130表面倾斜时，所述鳍部131的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部131的侧壁相对于基底130表面倾斜。
在另一实施例中，所述鳍部通过刻蚀形成于基底表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述基底表面。所述基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗。所述基底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的基底、以及适于鳍部的材料。而且，所述半导体层的厚度能够通过外延工艺进行控制，从而精确控制所形成的鳍部的高度。
在其它实施例中，所述鳍部还能够包括：提供基底；在所述基底表面形成初始隔离层；在所述初始隔离层内形成沟槽，所述沟槽底部暴露出所述基底表面；采用选择性外延沉积工艺在所述沟槽内形成鳍部；在形成所述鳍部之后，回刻蚀所述初始隔离层，形成隔离层，所述隔离层表面低于鳍部的顶部表面。
所述隔离层132的形成步骤包括：在所述基底130和鳍部131表面形成隔离膜；平坦化所述隔离膜直至暴露出所述第五图形层表面为止；在所述平坦化工艺之后，回刻蚀所述隔离膜，形成隔离层132，所述隔离层132的表面低于所述鳍部131的顶部表面。本实施例中，在回刻蚀形成隔离层132之后，去除所述第五图形层。
在本实施例中，所述隔离膜的材料为氧化硅；所述隔离膜的形成工艺为流体化学气相沉积(FCVD)工艺。在其它实施例中，所述隔离层132的材料还能够为氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。所述隔离膜的形成工艺还能够为其它化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述第一阱区和第二阱区在形成鳍部131之前形成于半导体基底内。在其它实施例中，所述第一阱区和第二阱区在形成所述鳍部131之后形成于所述鳍部131内。
以下将结合附图对本实施例第一阱区和第二阱区的形成步骤进行说明。
如图2所示，提供半导体基底100，所述半导体基底100包括第一区域110和第二区域120；在所述第一区域110的衬底100内形成第一阱区。
所述第一阱区的形成步骤包括：在所述半导体基底100表面形成第三图形层102，所述第三图形层102暴露出第一区域110的半导体基底100；以所述第三图形层102为掩膜，采用离子注入工艺在所述第一区域110的半导体基底100内掺杂N型离子，形成第一阱区。所述第一阱区内掺杂的N型离子包括砷离子或磷离子。
所述第三图形层102为图形化的光刻胶层；所述第三图形层102的形成步骤包括：在半导体基底100表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影，以去除第一区域110的光刻胶膜，形成图形化的光刻胶层。
在本实施例中，在形成所述第三图形层102之前，还包括在所述半导体基底100表面形成氧化层101，所述第三图形层102暴露出第一区域110的氧化层101。本实施例中，所述氧化层101的材料为氧化硅，形成工艺为热氧化工艺、化学氧化工艺、化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
所述氧化层101能够增强所述第三图形层102与半导体基底100之间的结合强度；而且，所述氧化层101还能够在形成第三图形层102和去除第三图形层102时，保护所述半导体基底100表面。
如图3所示，在所述第二区域120的半导体基底100内形成第二阱区121。
所述第二阱区的形成步骤包括：在所述半导体基底100表面形成第四图形层103，所述第四图形层103暴露出第二区域120的半导体基底100；以所述第四图形层103为掩膜，采用离子注入工艺在所述第二区域120的半导体基底100内掺杂P型离子，形成第二阱区。所述第二阱区内掺杂的P型离子包括硼离子或铟离子。
所述第四图形层103为图形化的光刻胶层；所述第四图形层103的形成步骤包括：在半导体基底100表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影，以去除第二区域120的光刻胶膜，形成图形化的光刻胶层。
在本实施例中，在所述半导体基底100表面具有氧化层101，所述第四图形层103暴露出第一区域110的氧化层101。所述氧化层101能够增强所述第四图形层103与半导体基底100之间的结合强度；而且，所述氧化层101还能够在形成第四图形层103和去除第三图形层102时，保护所述半导体基底100表面。
请参考图4，在所述鳍部131暴露出的侧壁和顶部表面形成半导体层140，所述半导体层140内掺杂有P型离子。
在本实施例中，在鳍部131暴露出的侧壁和顶部表面形成半导体层140之后，再于鳍部131内掺杂阈值电压调节离子。
所述半导体层140的材料为单晶硅、硅锗(SiGe)、碳化硅(SiC)或单晶锗。由于后续在所述半导体层140表面形成栅极结构，由所述栅极结构覆盖的半导体层140用于形成鳍式场效应晶体管的沟道区，因此，所述半导体层140的材料选择能够根据适于作为沟道区的材料而定；例如，若需要提高沟道区的载流子迁移率，能够采用单晶锗材料形成半导体层140。在本实施例中，所述半导体层140的材料为单晶硅。
所述半导体层140采用选择性外延沉积工艺形成；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)，所述硅源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
所述半导体层140的厚度为1纳米～5纳米。所述半导体层140用于掺杂P型离子，而第一区域110的半导体层140内的P型离子用于与后续掺杂于第一区域110的阈值调节离子复合，用于增加第一区域110的沟道区内的空穴浓度，以降低第一区域110的沟道区与栅极结构内的栅介质层之间的能带完全程度。因此，所述半导体层140的厚度不宜过厚，否则不利于P型离子向鳍部131内扩散。
掺杂于所述半导体层140内的P型离子包括硼离子或铟离子。在本实施例中，所述半导体层140内掺杂的P型离子为硼离子；所述硼离子的掺杂浓度为1E15atoms/cm3～1E17atoms/cm3。
在所述半导体层140内掺杂P型离子的工艺为原位掺杂工艺，即在采用选择性外延沉积工艺形成半导体层140的过程中，在工艺气体中加入含P型离子的气体，以使半导体层140内掺杂P型离子。采用原位掺杂工艺能够使P型离子在半导体层140内的分布更为均匀；而且，掺杂于所述半导体层140内的P型离子不会进入鳍部131内，掺杂P型离子的位置和浓度更易控制。
在本实施例中，在形成掺杂有P型离子的半导体层140之后，在所述鳍部131内掺杂阈值电压调节离子。以下将结合附图进行说明。
在其它实施例中，还能够在所述鳍部131内掺杂阈值电压调节离子之后，在鳍部131暴露出的侧壁和顶部表面形成半导体层。
请参考图5，在所述半导体层140表面形成界面层141。
所述界面层141用于提高后续作为掩膜层的第一图形层或第二图形层与鳍部131和隔离层132之间的结合强度，并且在后续去除第一图形层或第二图形层时，保护鳍部131和隔离层132表面免受损伤。
在本实施例中，所述界面层141的材料为氧化硅；所述界面层141的厚度为15纳米～25纳米。若所述界面层141的厚度过薄，则不足以保护鳍部131；若所述界面层141的厚度过厚，则会妨碍后续在鳍部131内掺杂阈值电压调节离子的工艺进行。
在本实施例中，所述界面层141的形成工艺为原位蒸汽生成(In-Situ SteamGeneration，简称ISSG)工艺。所述原位蒸汽生成工艺形成的界面层141具有良好的阶梯覆盖能力，能够使所形成的界面层141紧密地覆盖于鳍部131的侧壁和顶部表面，而且能够使所形成的界面层141的厚度均匀，有利于使后续在鳍部131内掺杂的阈值电压调节离子更均一。
在其它实施例中，所述界面层141的形成工艺为热氧化工艺、化学氧化工艺、化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图6，在所述第一区域110的鳍部131内掺杂的阈值电压调节离子。
本实施例中，所述第一区域110用于形成P型鳍式场效应晶体管，在第一区域110的鳍部131内掺杂的阈值电压调节离子包括N型离子。所掺杂的N型离子用于调节P型鳍式场效应晶体管的阈值电压。而且，所述阈值电压调节离子掺杂于第一阱区内。
在第一区域110的鳍部131内掺杂阈值电压调节离子的步骤包括：在所述界面层141表面形成第一图形层151，所述第一图形层151暴露出第一区域110的界面层141；以所述第一图形层151掩膜，采用第一离子注入工艺在第一区域110的鳍部131内注入N型离子。
所述第一图形层151为图形化的光刻胶层；所述第一图形层151的形成步骤包括：在界面层141表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影，以去除第一区域110的光刻胶膜，形成图形化的光刻胶层。
在涂布所述光刻胶膜之前，还能够在所述界面层141表面形成抗反射层，所述抗反射层的表面平坦，且所述抗反射层的材料为不透光材料；所述光刻胶膜形成于所述抗反射层表面。
在形成所述第一图形层151时，所述界面层141能够保护所述隔离层132和鳍部131的表面免受损伤。
所述第一离子注入工艺的参数包括：掺杂浓度为1E13atoms/cm3～1E14atoms/cm3，能量为8keV～16keV，注入角度为为0°～7°；其中，所述注入角度为注入方向与鳍部131顶部表面法线之间的夹角。通过调节所述第一离子注入工艺的参数，例如能量，能够使N型离子穿过所述半导体层140，并掺杂入所述鳍部131内。
由于所述第一离子注入工艺除了对所述鳍部131的顶部表面进行掺杂之外，还需要对所述鳍部131的侧壁进行掺杂，因此，在本实施例中，所述第一离子注入工艺的注入角度大于0°。并且，所述第一离子注入工艺具有第一注入方向和第二注入方向，所述第一注入方向和第二注入方向沿所述鳍部131顶部表面的法线对称。
请参考图7，在所述第二区域120的鳍部131内掺杂的阈值电压调节离子。
在本实施例中，在第二区域120掺杂阈值电压调节离子之前，去除所述第一图形层151(如图6所示)；所述第一图形层151为图形化的光刻胶层，去除所述第一图形层151的工艺能够为灰化工艺或湿法去胶工艺；在去除所述第一图形层151的过程中，所述界面层141能够保护鳍部131和隔离层132的表面。
本实施例中，所述第二区域120用于形N型鳍式场效应晶体管，在第二区域120的鳍部131内掺杂的阈值电压调节离子包括P型离子。所掺杂的P型离子用于调节N型鳍式场效应晶体管的阈值电压。而且，所述阈值电压调节离子掺杂于第二阱区内。
所述第二区域120的鳍部131内掺杂的阈值电压调节离子用于调节N型鳍式场效应晶体管的阈值电压。所述第二区域120的鳍部131内掺杂的P型离子包括硼离子或铟离子。在一实施例中，所述第二区域120的鳍部131内掺杂的阈值电压调节离子还包括氟离子。
在第二区域120的鳍部131内掺杂阈值电压调节离子的步骤包括：在所述界面层141表面形成第二图形层152，所述第二图形层152暴露出第二区域120的界面层141；以所述第二图形层152掩膜，采用第二离子注入工艺在第二区域120的鳍部131内注入P型离子。
所述第二图形层152为图形化的光刻胶层；所述第二图形层152的形成步骤包括：在界面层141表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影，以去除第二区域120的光刻胶膜，形成图形化的光刻胶层。
在涂布所述光刻胶膜之前，还能够在所述界面层141表面形成抗反射层，所述抗反射层的表面平坦，且所述抗反射层的材料为不透光材料；所述光刻胶膜形成于所述抗反射层表面。
在形成所述第二图形层152时，所述界面层141能够保护所述隔离层132和鳍部131的表面免受损伤。
所述第二离子注入工艺的参数包括：掺杂浓度为1E14atoms/cm3～1E16atoms/cm3，能量为2keV～6keV，注入角度为为0°～7°；其中，所述注入角度为注入方向与鳍部131顶部表面法线之间的夹角。通过调节所述第二离子注入工艺的参数，例如能量，能够使P型离子穿过所述半导体层140，并掺杂入所述鳍部131内。
由于所述第二离子注入工艺除了对所述鳍部131的顶部表面进行掺杂之外，还需要对所述鳍部131的侧壁进行掺杂，因此，在本实施例中，所述第二离子注入工艺的注入角度大于0°。并且，所述第二离子注入工艺具有第三注入方向和第四注入方向，所述第三注入方向和第四注入方向沿所述鳍部131顶部表面的法线对称。
请参考图8，在所述半导体层140内掺杂P型离子、并在鳍部131内掺杂阈值电压调节离子之后，进行退火工艺。
在本实施例中，在进行退火工艺之前，去除所述第二图形层152(如图7所示)；所述第二图形层152为图形化的光刻胶层，去除所述第二图形层152的工艺能够为灰化工艺或湿法去胶工艺；在去除所述第二图形层152的过程中，所述界面层141能够保护鳍部131和隔离层132的表面。
所述退火工艺用于激活鳍部131和半导体层140内掺杂的离子。所述退火工艺为尖峰退火工艺或快速热退火工艺。在本实施例中，所述退火工艺为尖峰退火；所述尖峰退火工艺的参数包括：退火气体包括氮气、氩气或氦气，退火温度为600摄氏度～1050摄氏度。
在所述退火工艺中，对于第一区域110来说，第一区域110的半导体层140内掺杂有P型离子，第一区域110的鳍部131内掺杂有N型离子。所述半导体层140内的P型离子受到退火工艺的热驱动而向鳍部131内扩，相应的，鳍部131内的N型离子受到热驱动而向半导体层140内扩散，则所述P型离子和N型离子能够相互复合，从而使半导体层140以及靠近半导体层140的部分鳍部131内的电子浓度减小、而空穴浓度提高。
由于后续形成的栅极结构位于所述半导体层140表面，由所述栅极结构覆盖的部分半导体层140以及靠近半导体层140的部分鳍部131用于形成晶体管的沟道区。由于所述半导体层140以及靠近半导体层140的部分鳍部131内的电子浓度减小，能够使所述栅极结构内的栅介质层与所述沟道区的接触界面处的能带弯曲程度减小，则所述沟道区的电场强度减小；相应的，由P型鳍式场效应晶体管的负偏压温度不稳定性效应所引起的不良影响也得以削弱。
另一方面，对于第二区域120来说，第二区域120的半导体层140内掺杂有P型离子，而第二区域120的鳍部131内掺杂的阈值电压调节离子也包括P型离子。因此，半导体层140内掺杂的P型离子不会对第二区域120形成的N型鳍式场效应晶体管的阈值电压造成不良影响。
请参考图9和图10，图10是图9沿AA’方向的剖面结构示意图，在所述退火工艺之后，在所述半导体层140表面形成栅极结构。
在本实施例中，在形成所述栅极结构之前，去除所述界面层141(如图8所示)；所述界面层141的材料为氧化硅，去除所述界面层141的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺；所述各向同性的干法刻蚀工艺能够为SiCoNi刻蚀工艺，SiCoNi刻蚀工艺在各个方向上的刻蚀速率均匀，且对所述鳍部131的侧壁和顶部表面的损伤较小。
所述栅极结构横跨所述鳍部131，且所述栅极结构覆盖部分鳍部131的侧壁和顶部；在所述栅极结构两侧的半导体层140和鳍部131内形成源区和漏区163。在本实施例中，所述栅极结构还位于隔离层132表面。
在本实施例中，所形成的鳍式场效应晶体管为高K金属栅结构(High-k MetalGate，简称HKMG)的晶体管，所述栅极结构的形成工艺为后栅(Gate Last)工艺。所述栅极结构包括：位于鳍部131侧壁和顶部表面、以及隔离层132表面的栅介质层161、位于栅介质层161表面的栅极层162、以及位于栅介质层161和栅极层162侧壁表面的侧墙。
所述栅介质层161还位于所述侧墙和栅极层162之间、且覆盖于所述栅极层162的侧壁表面；所述栅介质层161的材料为高k介质材料(介电常数大于3.9)；所述栅极层162的材料为金属，所述金属包括铜、钨、铝或银。
在本实施例中，所述栅介质层161和半导体层140之间还具有界面氧化层164；所述界面氧化层164的材料为氧化硅；所述界面氧化层164的形成工艺能够为热氧化工艺；所述界面氧化层164用于增强所述栅介质层161与半导体层140之间的结合强度。
在其它实施例中，在所述栅极层162和栅介质层161之间，还能够形成功函数层、覆盖层(cap layer)和阻挡层(barrier layer)中的一种或多种组合。
在一实施例中，在形成所述源区和漏区163之前，还能够在所述栅极结构两侧的鳍部131内形成轻掺杂区，所述轻掺杂区内的掺杂离子类型与所述源区和漏区163相同，所述轻掺杂区内的掺杂离子浓度低于所述源区和漏区163。
在本实施例中，所述源区和漏区163的形成步骤包括：在所述栅极结构两侧的鳍部131内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层；在所述应力层内掺杂离子。
在所述第一区域110内形成的应力层材料为硅锗，在所述第一区域110的应力层内掺杂的离子为P型离子；在所述第二区域120内形成的应力层材料为碳化硅，在所述第二区域120的应力层内掺杂的离子为N型离子。
在本实施例中，采用所述半导体结构形成的半导体器件为鳍式场效应晶体管。在其它实施例中，采用所述半导体结构形成的半导体器件还能够为存储器的存储单元或MEMS器件等其它半导体器件。
综上，本实施例中，在形成于鳍部暴露出的侧壁和顶部表面的半导体层内掺杂P型离子。对用于形成P型鳍式场效应晶体管的衬底来说，在鳍部内掺杂的阈值电压调节离子包括N型离子。在后续的退火工艺中，半导体层内的P型离子受到热驱动而向鳍部内扩散，而鳍部内的N型离子会受到热驱动而向半导体层内扩散，从而使得P型离子与N型离子相互复合，以此使得半导体层以及靠近半导体层的部分鳍部内的空穴浓度提高、电子浓度降低。后续在所述半导体层表面形成鳍式场效应晶体管的栅介质层，所述半导体层和靠近半导体层的部分鳍部形成鳍式场效应晶体管的沟道区，所述沟道区与栅介质层接触界面处的能带弯曲程度减小，所述沟道区的电场强度减小，相应的，由P型鳍式场效应晶体管的负偏压温度不稳定性效应引起的不良影响也得以削弱。因此，能够提高所形成的P型鳍式场效应晶体管的性能。
进一步，所述衬底包括第一区域和第二区域，所述第一区域的衬底用于形成P型鳍式场效应晶体管，所述第二区域的衬底用于形成N型鳍式场效应晶体管。所述P型鳍式场效应晶体管的负偏压温度不稳定性效应减弱。另一方面，在第二区域中，由于半导体层内掺杂的是P型离子，而鳍部内掺杂的阈值电压调节离子也包括P型离子，因此半导体层内掺杂的P型离子不会影响所形成的N型鳍式场效应晶体管的性能。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图8，包括：衬底100，所述衬底100包括基底130、位于基底130表面的鳍部131、以及位于基底130表面的隔离层132，所述隔离层132覆盖所述鳍部131的部分侧壁，且所述隔离层132的表面低于所述鳍部131的顶部表面，所述鳍部131内掺杂有阈值电压调节离子；位于所述鳍部131暴露出的侧壁和顶部表面形成半导体层140，所述半导体层140内掺杂有P型离子。
以下将结合附图进行说明。
在本实施例中，所述衬底包括第一区域110和第二区域120，且所述第一区域110和第二区域120的基底130表面分别具有鳍部131。所述第一区域110用于形成P型鳍式场效应晶体管；所述第二区域120用于形成N型鳍式场效应晶体管。
所述第一区域110的鳍部131内具有第一阱区；所述第二区域120的鳍部131内具有第二阱区。在本实施例中，所述第一阱区内掺杂有N型离子；所述第二阱区内掺杂有P型离子。
所述鳍部131的侧壁相对于基底130的表面垂直或倾斜，且当所述鳍部131的侧壁相对于基底130表面倾斜时，所述鳍部131的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部131的侧壁相对于衬底200表面倾斜。
所述隔离层132的材料包括氧化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。
所述半导体层140的材料为单晶硅、硅锗(SiGe)、碳化硅(SiC)或单晶锗；所述半导体层140的厚度为1纳米～5纳米；掺杂于所述半导体层140内的P型离子包括硼离子或铟离子。在本实施例中，所述半导体层140的材料为单晶硅；所述半导体层140内掺杂的P型离子为硼离子；所述硼离子的掺杂浓度为1E15atoms/cm3～1E17atoms/cm3。
本实施例中，所述第一区域110用于形成P型鳍式场效应晶体管，在第一区域110的鳍部131内掺杂的阈值电压调节离子包括N型离子。所掺杂的N型离子用于调节P型鳍式场效应晶体管的阈值电压。所述第一区域110掺杂的阈值电压调节离子的掺杂浓度为1E13atoms/cm3～1E14atoms/cm3。
本实施例中，所述第二区域120用于形N型鳍式场效应晶体管，在第二区域120的鳍部131内掺杂的阈值电压调节离子包括P型离子。所掺杂的P型离子用于调节N型鳍式场效应晶体管的阈值电压。所述第二区域120掺杂的阈值电压调节离子的掺杂浓度为1E14atoms/cm3～1E16atoms/cm3。
在本实施例中，所述半导体层140表面具有栅极结构，所述栅极结构横跨所述鳍部131，且所述栅极结构覆盖部分鳍部131的侧壁和顶部；所述栅极结构两侧的半导体层140和鳍部131内具有源区和漏区163。在本实施例中，所述栅极结构还位于隔离层132表面。
所述栅极结构包括：位于鳍部131侧壁和顶部表面、以及隔离层132表面的栅介质层161、位于栅介质层161表面的栅极层162、以及位于栅介质层161和栅极层162侧壁表面的侧墙。所述栅介质层161还位于所述侧墙和栅极层162之间、且覆盖于所述栅极层162的侧壁表面；所述栅介质层161的材料为高k介质材料(介电常数大于3.9)；所述栅极层162的材料为金属，所述金属包括铜、钨、铝或银。
在本实施例中，所述栅极结构两侧的鳍部131内的应力层，所述应力层内具有掺杂离子，以构成所述源区和漏区163。
综上，本实施例中，位于鳍部表面的半导体层内掺杂有P型离子。对具有P型鳍式场效应晶体管的衬底来说，所述鳍部内掺杂的阈值电压调节离子包括N型离子。所述半导体层内的P型离子能够向鳍部内扩散，而鳍部内的N型离子能够向半导体层内扩散，P型离子与N型离子相互复合，半导体层以及靠近半导体层的部分鳍部内的空穴浓度提高、电子浓度降低。所述半导体层和靠近半导体层的部分鳍部为鳍式场效应晶体管的沟道区，所述沟道区与鳍式场效应晶体管的栅介质层的接触界面处能带弯曲程度减小，所述沟道区的电场强度减小，相应的，由P型鳍式场效应晶体管的负偏压温度不稳定性效应引起的不良影响也得以削弱。因此，能够提高P型鳍式场效应晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的表面低于所述鳍部的顶部表面；
在所述鳍部暴露出的侧壁和顶部表面形成半导体层，所述半导体层内掺杂有P型离子；
在所述鳍部内掺杂阈值电压调节离子，所述阈值电压调节离子包括N型离子；
在所述半导体层内掺杂P型离子、并在鳍部内掺杂阈值电压调节离子之后，进行退火工艺。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述P型离子包括硼离子或铟离子。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述P型离子为硼离子，所述硼离子的掺杂浓度为1E15atoms/cm3～1E17atoms/cm3。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层的厚度为1纳米～5纳米。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层的材料为单晶硅；所述半导体层的形成工艺为选择性外延沉积工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述半导体层内掺杂P型离子的工艺为原位掺杂工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述半导体层之后，在所述鳍部内掺杂阈值电压调节离子。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括第一区域和第二区域，所述第一区域和第二区域的基底表面分别具有鳍部。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述第一区域的鳍部内掺杂的阈值电压调节离子包括N型离子；在所述第二区域的鳍部内掺杂的阈值电压调节离子包括P型离子。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一区域的鳍部内掺杂的阈值电压调节离子包括砷离子或磷离子；所述第二区域的鳍部内掺杂的阈值电压调节离子包括硼离子或铟离子。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二区域的鳍部内掺杂的阈值电压调节离子还包括氟离子。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：在所述鳍部内掺杂阈值电压调节离子之前，在所述半导体层表面形成界面层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，在第一区域的鳍部内掺杂阈值电压调节离子的步骤包括：在所述界面层表面形成第一图形层，所述第一图形层暴露出第一区域的界面层；以所述第一图形层为掩膜，采用第一离子注入工艺在第一区域的鳍部内注入N型离子。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，在第二区域的鳍部内掺杂阈值电压调节离子的步骤包括：在所述界面层表面形成第二图形层，所述第二图形层暴露出第二区域的界面层；以所述第二图形层为掩膜，采用第二离子注入工艺在第二区域的鳍部内注入P型离子。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述界面层的材料为氧化硅；所述界面层的厚度为15纳米～25纳米。
16.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一区域的鳍部内形成第一阱区，所述第一阱区内掺杂有N型离子；在所述第二区域的鳍部内形成第二阱区，所述第二阱区内掺杂有P型离子。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火工艺为尖峰退火工艺或快速热退火工艺。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述尖峰退火工艺的参数包括：退火气体包括氮气、氩气或氦气，退火温度为600摄氏度～1050摄氏度。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述退火工艺之后，在所述半导体层表面形成栅极结构，所述栅极结构横跨所述鳍部，且所述栅极结构覆盖部分鳍部的侧壁和顶部；在所述栅极结构两侧的半导体层和鳍部内形成源区和漏区。
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* Cited by examiner, † Cited by third party
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CN108807535B (zh) * 2017-05-05 2021-07-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN113937166B (zh) * 2020-07-14 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112885849B (zh) * 2021-01-29 2022-09-09 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
CN114506811B (zh) * 2021-12-22 2024-08-16 杭州士兰集成电路有限公司 一种mems器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983165A (zh) * 2011-09-06 2013-03-20 台湾积体电路制造股份有限公司 控制沟道厚度的FinFET设计
US9099495B1 (en) * 2014-02-11 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of high quality fin in 3D structure by way of two-step implantation

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299840B2 (en) * 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983165A (zh) * 2011-09-06 2013-03-20 台湾积体电路制造股份有限公司 控制沟道厚度的FinFET设计
US9099495B1 (en) * 2014-02-11 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of high quality fin in 3D structure by way of two-step implantation

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