JP2009038201A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】超短チャネル長化でき、Ｓｉ層厚一定によって閾値を変化させずにＯＮ電流を増加でき、さらにバックゲートにより閾値も動的に変更できる縦型トランジスタ構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
【解決手段】基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、ソース・ドレイン拡散層４ａ，４ｂに挟まれた基柱３の中間部に形成された第１導電型からなるボディ層と、基柱３の側面にゲート絶縁膜６を介して形成されたフロントゲート電極７とを備えたことを特徴とする。また、第２導電型からなるバックゲート電極８が、基柱３の内側に上部から下部まで貫通する柱状に形成されてなることとする。
【選択図】図１
【解決手段】基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、ソース・ドレイン拡散層４ａ，４ｂに挟まれた基柱３の中間部に形成された第１導電型からなるボディ層と、基柱３の側面にゲート絶縁膜６を介して形成されたフロントゲート電極７とを備えたことを特徴とする。また、第２導電型からなるバックゲート電極８が、基柱３の内側に上部から下部まで貫通する柱状に形成されてなることとする。
【選択図】図１
Description
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に縦型ＳＧＴ（Ｓｕｒｒｏｕｎｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）構造を有する半導体装置および半導体装置の製造方法に関するものである。
近年、半導体技術が応用される分野は多岐に渡り、一般的な電子機器に用いられるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などから、自動車エンジン制御用集積回路、宇宙向け衛星の集積回路など特殊な環境における集積回路まで、高集積化および低消費電力化等が強く要望されている。半導体集積回路の飛躍的な高集積化を実現するには、従来のプレーナ型のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｄｔｏｒ）トランジスタに替わる新規構造のトランジスタの実現が期待されている。
新規構造のトランジスタの一例として、通常のシリコンウェーハからなる半導体基板に代えて、所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハからなる半導体基板を用いたものが知られている。
図１１に示す如く、ＳＯＩ−ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）トランジスタ１０１は、ＳＯＩウェーハからなる基板１０２上に形成されている。基板１０２は、単結晶シリコンからなるウェーハ本体１０２ａと、埋め込み酸化膜１０２ｂと、シリコン層１０２ｃとが順次積層されてなるものである。
そして、ＳＯＩ−ＣＭＯＳトランジスタ１０１は、シリコン層１０２ｃに形成されたソース領域１０３およびドレイン領域１０４と、ソース領域１０３及びドレイン領域１０４の間に配置されたボディ領域１０５と、ボディ領域１０５の上に形成された酸化シリコンからなるゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたポリシリコンからなるゲート電極１０７とから概略構成されている。
ソース領域１０３及びドレイン領域１０４は、シリコン層１０２ｃにＮ型不純物がイオン注入された不純物拡散領域であり、一方、ボディ領域１０５は、シリコン層１０２ｃにＰ型不純物がイオン注入された不純物拡散領域である。
また、ゲート電極１０７の両側には窒化シリコンからなるサイドウォール１０８が形成されている。更に、ゲート電極１０７及びシリコン層１０２ｃを覆うように酸化シリコンかからなる層間絶縁膜１０９が積層されている。更にまた、層間絶縁膜１０９には、ゲート電極１０７、ソース領域１０３及びドレイン領域１０４にそれぞれ接続されるコンタクトプラグ１１０ａ、１１０ｂ、１１０ｃが形成されている。
図１１に示す如く、ＳＯＩ−ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）トランジスタ１０１は、ＳＯＩウェーハからなる基板１０２上に形成されている。基板１０２は、単結晶シリコンからなるウェーハ本体１０２ａと、埋め込み酸化膜１０２ｂと、シリコン層１０２ｃとが順次積層されてなるものである。
そして、ＳＯＩ−ＣＭＯＳトランジスタ１０１は、シリコン層１０２ｃに形成されたソース領域１０３およびドレイン領域１０４と、ソース領域１０３及びドレイン領域１０４の間に配置されたボディ領域１０５と、ボディ領域１０５の上に形成された酸化シリコンからなるゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたポリシリコンからなるゲート電極１０７とから概略構成されている。
ソース領域１０３及びドレイン領域１０４は、シリコン層１０２ｃにＮ型不純物がイオン注入された不純物拡散領域であり、一方、ボディ領域１０５は、シリコン層１０２ｃにＰ型不純物がイオン注入された不純物拡散領域である。
また、ゲート電極１０７の両側には窒化シリコンからなるサイドウォール１０８が形成されている。更に、ゲート電極１０７及びシリコン層１０２ｃを覆うように酸化シリコンかからなる層間絶縁膜１０９が積層されている。更にまた、層間絶縁膜１０９には、ゲート電極１０７、ソース領域１０３及びドレイン領域１０４にそれぞれ接続されるコンタクトプラグ１１０ａ、１１０ｂ、１１０ｃが形成されている。
上記のＳＯＩ−ＣＭＯＳトランジスタによれば、ボディ領域１０５等の不純物拡散領域を有するシリコン層１０２ｃが、埋め込み酸化膜１０２ｂによってウェーハ本体１０２ａと絶縁されているので、寄生容量の低減、ラッチアップフリー、接合リークの低減、短チャネル効果の抑制等が図られている。
しかし、ＳＯＩウェーハは、従来の単結晶シリコンウェーハに比べて高価なので、従来の単結晶シリコンウェーハを使用しつつ、ＳＯＩ−ＣＭＯＳトランジスタと同等の特性を有するトランジスタが必要とされている。また、ＳＯＩウェーハの短所として、埋め込み酸化膜とシリコン層との熱伝導度が大きく異なり、セルフヒーティング効果の問題がある。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱させられるトランジスタが必要とされている。
さらに、従来のトランジスタの設計資産を活かし、キャパシタレスＤＲＡＭのメモリーセル等に使用されるフローティングボディ型トランジスタなどにも応用できる構造が必要とされている。この構造は、基板領域とボディ領域とを分離でき、インパクトイオン化された正孔を多く蓄積できるが、この構造を作製するには、従来のイオン注入によるドーパントの混入方法は難しいという問題がある。
しかし、ＳＯＩウェーハは、従来の単結晶シリコンウェーハに比べて高価なので、従来の単結晶シリコンウェーハを使用しつつ、ＳＯＩ−ＣＭＯＳトランジスタと同等の特性を有するトランジスタが必要とされている。また、ＳＯＩウェーハの短所として、埋め込み酸化膜とシリコン層との熱伝導度が大きく異なり、セルフヒーティング効果の問題がある。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱させられるトランジスタが必要とされている。
さらに、従来のトランジスタの設計資産を活かし、キャパシタレスＤＲＡＭのメモリーセル等に使用されるフローティングボディ型トランジスタなどにも応用できる構造が必要とされている。この構造は、基板領域とボディ領域とを分離でき、インパクトイオン化された正孔を多く蓄積できるが、この構造を作製するには、従来のイオン注入によるドーパントの混入方法は難しいという問題がある。
また、Ｈｉｇｈ−Ｋゲート絶縁膜やメタルゲート電極等の新規材料の開発によって、従来構造であるプレーナ型のＭＯＳトランジスタの改良を図ろうとする動きもある。しかし、高集積化の要求に伴って、ゲート長が年を追うごとに縮小化されており、今後２０年以内に限界に必ず達すると考えられている。
そこで、このままムーアの法則を最後まで維持しながら、ＯＮ電流も維持もしくは向上させる量産技術の開発が必要とされている。このためには、厳密なドーパントの分布の制御とゲートコントロール性を向上させる構造が必要である。そのために、ドーパントの分布をナノメートル単位で制御したソース領域、ドレイン領域及びボディ領域を形成し、各領域の厳密な切り分けができなければならない。
一方、ボディ領域にチャネルを形成すると、小さなゲート領域だけで電流をコントロールできなくなり、短チャネル効果が発生する。そのため、シリコンのボディ領域全体にチャネルを形成するには、大きなゲート領域を確保した上で電流をコントロールし、短チャネル効果を抑制する必要がある。しかし、これまでのオールアラウンド型ゲートのトランジスタであるプレーナ型は、製造工程が複雑になる。
そこで、このままムーアの法則を最後まで維持しながら、ＯＮ電流も維持もしくは向上させる量産技術の開発が必要とされている。このためには、厳密なドーパントの分布の制御とゲートコントロール性を向上させる構造が必要である。そのために、ドーパントの分布をナノメートル単位で制御したソース領域、ドレイン領域及びボディ領域を形成し、各領域の厳密な切り分けができなければならない。
一方、ボディ領域にチャネルを形成すると、小さなゲート領域だけで電流をコントロールできなくなり、短チャネル効果が発生する。そのため、シリコンのボディ領域全体にチャネルを形成するには、大きなゲート領域を確保した上で電流をコントロールし、短チャネル効果を抑制する必要がある。しかし、これまでのオールアラウンド型ゲートのトランジスタであるプレーナ型は、製造工程が複雑になる。
一方、製造の容易な縦型のオールアラウンド型ゲートのトランジスタとして、ソース・ドレイン領域とチャネル領域とを含むシリコン柱の周囲に、ゲート絶縁膜及びゲート電極を巻き付けた構造のＳＧＴ（Ｓｕｒｒｏｕｎｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が開発されている。（特許文献１〜６参照。）
図１２に示す如く、従来のＳＧＴトランジスタ２０１は、円柱（ピラー）形状のシリコン層２０３の上部と下部にソース・ドレイン領域２０４ａ、２０４ｂを設け、ソース・ドレイン領域２０４ａ、２０４ｂの間にボディ領域２０５を設け、シリコン層２０３の外周にボディ領域２０５を覆うゲート絶縁膜２０６を介してゲート電極２０７を設けた構造となっている。
ソース・ドレイン領域２０４ａ、２０４ｂは、シリコン層２０３にＮ型不純物がイオン注入された不純物拡散領域であり、一方、ボディ領域２０５は、シリコン層２０３にＰ型不純物がイオン注入された不純物拡散領域である。
図１２に示す如く、従来のＳＧＴトランジスタ２０１は、円柱（ピラー）形状のシリコン層２０３の上部と下部にソース・ドレイン領域２０４ａ、２０４ｂを設け、ソース・ドレイン領域２０４ａ、２０４ｂの間にボディ領域２０５を設け、シリコン層２０３の外周にボディ領域２０５を覆うゲート絶縁膜２０６を介してゲート電極２０７を設けた構造となっている。
ソース・ドレイン領域２０４ａ、２０４ｂは、シリコン層２０３にＮ型不純物がイオン注入された不純物拡散領域であり、一方、ボディ領域２０５は、シリコン層２０３にＰ型不純物がイオン注入された不純物拡散領域である。
しかし、このようなＳＧＴトランジスタ２０１の構造において、ＯＮ電流を増加させるためには、ボディ領域においてチャネルを十分確保するために、シリコン柱の径を大きくしなければならない。このため、面積当りのＯＮ電流増加の効率が悪く、さらに結果的にＳｉ層厚が大きくなることから閾値電圧が変化する問題がある。
また、その他のトランジスタとして、所謂フィン型のトランジスタ（ＦｉｎＦＥＴ，Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られているが、このＦｉｎＦＥＴにおいてＯＮ電流を向上させるためには、チャネルを形成するシリコン層を大幅に厚くするか、横方向に大きくしなければならない。そのため、通常のプレーナ型トランジスタと組み合わせることや代替えや面積効率の点おいて不利である。しかも、超短チャネル長のトランジスタを作製する際には、従来のイオン注入の工程を使用するため、超短チャネル長化に不利となる。しかも、トランジスタの形状が基板に対して垂直な方向に大幅に高いか、もしくは、基板方向に大幅に長いので、ＦｉｎＦＥＴの本来の特徴を活かせないアンバランスな形状になり、作製自体が困難であるという問題がある。
そのため、縦型トランジスタの構造を有するダブルゲートトランジスタ（Ｄｏｕｂｌｅ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が開発されている。ダブルゲートトランジスタは、２つのゲートで電流をコントロールすることにより、トランジスタＯＦＦ時の漏れ電流を抑制できる構造である。
特開平６−２１４６７号公報
特開平６−２４４１９号公報
特開平９−８２９０号公報
特開平２００５−６４０３１号公報
特開２００５−１９７７０４号公報
特開２００３−２２９４９４号公報
しかしながら、縦型ダブルゲートトランジスタにおいて、ＯＮ電流を向上させるには、チャネル幅を長くしなければならず、そのためには、チャネルを形成するシリコン層を挟むようにゲート電極をシリコン層の両側に配置しなければならず、トランジスタの単位ウェーハ面積当たりの占有面積が大きくなるという問題があった。
本発明は、上記事情に鑑みてなされたものであり、超短チャネル長化でき、Ｓｉ層厚一定によって閾値を変化させずにＯＮ電流を増加でき、さらにバックゲートにより閾値も動的に変更できる縦型ダブルゲートトランジスタのＳＧＴＪ（Ｓｕｒｒｏｕｎｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｊｕｎｃｔｉｏｎ）構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明者は鋭意検討した結果、２つのゲート電極のうち一方を柱状にして基柱中央に埋め込んだＳＧＴ型ダブルゲートトランジスタ（ＳＧＴＪ）構造とすることで、電極を小さくできるため超短チャネル長化が可能となり、単位ウェーハ面積当たりの占有面積を小さくしながら、閾値を変化させずにＯＮ電流が向上することを見出した。
そして、ＳＯＩ基板を使用せずに、低コストで、寄生容量の低減、ラッチアップフリー、接合リークの低減、短チャネル効果の抑制を行えるＳＯＩ同等のトランジスタの実現を可能としたことで本発明を完成させた。
すなわち、本発明は以下の（１）〜（１６）から構成される。
そして、ＳＯＩ基板を使用せずに、低コストで、寄生容量の低減、ラッチアップフリー、接合リークの低減、短チャネル効果の抑制を行えるＳＯＩ同等のトランジスタの実現を可能としたことで本発明を完成させた。
すなわち、本発明は以下の（１）〜（１６）から構成される。
（１）本発明の半導体装置は、基板上に形成されてなる筒型の基柱と、前記基柱の上部と下部に、同心形状に形成された第１導電型からなるソース・ドレイン拡散層と、前記ソース・ドレイン拡散層に挟まれた前記基柱の中間部に形成された第１導電型からなるボディ層と、前記基柱の側面にゲート絶縁膜を介して形成されたフロントゲート電極とを備えたことを特徴とする。
（２）また、本発明の半導体装置においては、前記基柱の中心軸が前記基板面と垂直であり、前記ソース・ドレイン拡散層が前記中心軸を中心とする同心形状であることとする。
（３）また、本発明の半導体装置においては、前記ボディ層は、前記ソース・ドレイン拡散層と同心形状であることとする。
（４）また、本発明の半導体装置においては、前記基柱は、横断面において幅厚が一定であり、縦断面において高さが一定であることとする。
（５）また、本発明の半導体装置においては、前記ゲート絶縁膜は、膜厚が一定であることとする。
（６）また、本発明の半導体装置においては、前記基柱の各層における同心形状は、前記中心軸を中心とする円形であることとする。
（７）また、本発明の半導体装置においては、前記基柱の内部に形成されてなり、前記ソース・ドレイン拡散層および前記ボディ層とＰＮ接合された第２導電型からなるバックゲート電極を備えたこととする。
（８）また、本発明の半導体装置においては、前記フロントゲート電極が、前記基柱の外側に配置され、前記バックゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることとする。
（９）また、本発明の半導体装置においては、前記ボディ層の表面層において、前記バックゲート電極とのＰＮ接合界面における前記バックゲート電極のシリコン層と前記ボディ層の結晶軸が平行であることとする。
（１０）また、本発明の半導体装置においては、前記フロントゲート電極は、前記ボディ層に対して同じ高さに同じ膜厚で形成されてなることとする。
（１１）また、本発明の半導体装置においては、下部の前記ソース・ドレイン拡散層の底部に、前記基柱の外周面よりも外側に延びた引出電極部を有することとする。
（１２）また、本発明の半導体装置においては、前記フロントゲート電極に配線された第１配線と、前記引出電極部に配線された第２配線とが、前記基柱の外側に対称的に配置されて形成されてなることとする。
（１３）また、本発明の半導体装置においては、上部の前記ソース・ドレイン拡散層に配線された第３配線が、前記基柱の上方に配置されて形成されてなることとする。
（１４）また、本発明の半導体装置においては、前記バックゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたこととする。
（１５）また、本発明の半導体装置においては、第２導電型からなるバックゲート電極が、前記基柱の外側に配置され、前記フロントゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることとする。
（１６）また、本発明の半導体装置においては、前記フロントゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたこととする。
（１７）本発明の半導体装置の製造方法は、基板上に、上部のソース・ドレイン層となる第１導電型の第１半導体膜と、チャネル領域を含むボディ層となる第１導電型の第２半導体膜と、下部のソース・ドレイン層となる第１導電型の第３半導体膜とを順次形成する工程と、前記第３半導体膜と第２半導体膜と前記第１半導体膜の中心軸部を除去して、前記第３半導体膜の上部から前記第１半導体膜の下部まで貫通する柱状の穴を形成し、前記穴に第２導電型からなるバックゲート電極を形成する工程と、前記第３半導体膜と前記第２半導体膜と前記第１半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、少なくとも前記ボディ層の外側面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ボディ層の外周部にフロントゲート電極を形成する工程と、を具備してなることを特徴とする。
（１８）また、本発明の半導体装置の製造方法は、基板上に、上部のソース・ドレイン層となる第１導電型の第１半導体膜と、チャネル領域を含むボディ層となる第１導電型の第２半導体膜と、下部のソース・ドレイン層となる第１導電型の第３半導体膜とを順次形成する工程と、前記第３半導体膜と第２半導体膜と前記第１半導体膜の中心軸部を除去して、前記第３半導体膜の上部から前記第１半導体膜の下部まで貫通する柱状の穴を形成し、前記穴の内側面に少なくとも前記ボディ層の内側面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ボディ層の内周部にフロントゲート電極を形成する工程と、前記第３半導体膜と前記第２半導体膜と前記第１半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、前記基柱の外側面に第２導電型からなるバックゲート電極を形成する工程と、を具備してなることを特徴とする。
（２）また、本発明の半導体装置においては、前記基柱の中心軸が前記基板面と垂直であり、前記ソース・ドレイン拡散層が前記中心軸を中心とする同心形状であることとする。
（３）また、本発明の半導体装置においては、前記ボディ層は、前記ソース・ドレイン拡散層と同心形状であることとする。
（４）また、本発明の半導体装置においては、前記基柱は、横断面において幅厚が一定であり、縦断面において高さが一定であることとする。
（５）また、本発明の半導体装置においては、前記ゲート絶縁膜は、膜厚が一定であることとする。
（６）また、本発明の半導体装置においては、前記基柱の各層における同心形状は、前記中心軸を中心とする円形であることとする。
（７）また、本発明の半導体装置においては、前記基柱の内部に形成されてなり、前記ソース・ドレイン拡散層および前記ボディ層とＰＮ接合された第２導電型からなるバックゲート電極を備えたこととする。
（８）また、本発明の半導体装置においては、前記フロントゲート電極が、前記基柱の外側に配置され、前記バックゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることとする。
（９）また、本発明の半導体装置においては、前記ボディ層の表面層において、前記バックゲート電極とのＰＮ接合界面における前記バックゲート電極のシリコン層と前記ボディ層の結晶軸が平行であることとする。
（１０）また、本発明の半導体装置においては、前記フロントゲート電極は、前記ボディ層に対して同じ高さに同じ膜厚で形成されてなることとする。
（１１）また、本発明の半導体装置においては、下部の前記ソース・ドレイン拡散層の底部に、前記基柱の外周面よりも外側に延びた引出電極部を有することとする。
（１２）また、本発明の半導体装置においては、前記フロントゲート電極に配線された第１配線と、前記引出電極部に配線された第２配線とが、前記基柱の外側に対称的に配置されて形成されてなることとする。
（１３）また、本発明の半導体装置においては、上部の前記ソース・ドレイン拡散層に配線された第３配線が、前記基柱の上方に配置されて形成されてなることとする。
（１４）また、本発明の半導体装置においては、前記バックゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたこととする。
（１５）また、本発明の半導体装置においては、第２導電型からなるバックゲート電極が、前記基柱の外側に配置され、前記フロントゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることとする。
（１６）また、本発明の半導体装置においては、前記フロントゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたこととする。
（１７）本発明の半導体装置の製造方法は、基板上に、上部のソース・ドレイン層となる第１導電型の第１半導体膜と、チャネル領域を含むボディ層となる第１導電型の第２半導体膜と、下部のソース・ドレイン層となる第１導電型の第３半導体膜とを順次形成する工程と、前記第３半導体膜と第２半導体膜と前記第１半導体膜の中心軸部を除去して、前記第３半導体膜の上部から前記第１半導体膜の下部まで貫通する柱状の穴を形成し、前記穴に第２導電型からなるバックゲート電極を形成する工程と、前記第３半導体膜と前記第２半導体膜と前記第１半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、少なくとも前記ボディ層の外側面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ボディ層の外周部にフロントゲート電極を形成する工程と、を具備してなることを特徴とする。
（１８）また、本発明の半導体装置の製造方法は、基板上に、上部のソース・ドレイン層となる第１導電型の第１半導体膜と、チャネル領域を含むボディ層となる第１導電型の第２半導体膜と、下部のソース・ドレイン層となる第１導電型の第３半導体膜とを順次形成する工程と、前記第３半導体膜と第２半導体膜と前記第１半導体膜の中心軸部を除去して、前記第３半導体膜の上部から前記第１半導体膜の下部まで貫通する柱状の穴を形成し、前記穴の内側面に少なくとも前記ボディ層の内側面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ボディ層の内周部にフロントゲート電極を形成する工程と、前記第３半導体膜と前記第２半導体膜と前記第１半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、前記基柱の外側面に第２導電型からなるバックゲート電極を形成する工程と、を具備してなることを特徴とする。
本発明によれば、高価なＳＯＩウェーハを使用せずに、低コストでＳＯＩトランジスタ同等の特性を実現でき、寄生容量の低減、ラッチアップフリー、接合リークの低減、短チャネル効果の抑制を行えるトランジスタを実現できる。
しかも、ＳＯＩ基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱できる通常基板を使用した縦型ＭＯＳ構造となる。その他に、ＤＲＡＭのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
また、従来のプレーナ型のゲート高さと同じくらいに縦型ＭＯＳの高さを製造できれば、プレーナ型トランジスタに取って代わるトランジスタ構造になる。ゲートでチャネル領域全体を取り囲むことにより、ＦｉｎＦＥＴやＳＧＴのようにショートチャネル効果を抑制でき、結晶成長時のドーパント混入によって、イオン注入による製造より非常に短チャネルのトランジスタを作製することができる。しかも、ＰＮ接合の計算が階段型のためトランジスタの設計が容易となる。
しかも、ＳＯＩ基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱できる通常基板を使用した縦型ＭＯＳ構造となる。その他に、ＤＲＡＭのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
また、従来のプレーナ型のゲート高さと同じくらいに縦型ＭＯＳの高さを製造できれば、プレーナ型トランジスタに取って代わるトランジスタ構造になる。ゲートでチャネル領域全体を取り囲むことにより、ＦｉｎＦＥＴやＳＧＴのようにショートチャネル効果を抑制でき、結晶成長時のドーパント混入によって、イオン注入による製造より非常に短チャネルのトランジスタを作製することができる。しかも、ＰＮ接合の計算が階段型のためトランジスタの設計が容易となる。
本発明の半導体装置によれば、基板に形成されてなる筒型の基柱と、前記基柱の上部と下部に、同心形状に形成された第１導電型からなるソース・ドレイン拡散層と、前記ソース・ドレイン拡散層に挟まれた前記基柱の中間部に形成された第１導電型からなるボディ層と、前記基柱の側面にゲート絶縁膜を介して形成されたフロントゲート電極とを備えたことで、閾値電圧を同一に維持しながら外径を大きくできるので、ＯＮ電流を向上できるチャネル幅の長い縦型ＭＯＳトランジスタを実現できる。
従来のＳＧＴ構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）、Ｐｏｃｋｅｔ、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型ＭＯＳの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
従来のＳＧＴ構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）、Ｐｏｃｋｅｔ、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型ＭＯＳの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
また、本発明の半導体装置によれば、前記基柱の中心軸が前記基板面と垂直であり、前記ソース・ドレイン拡散層が前記中心軸を中心とする同心形状であることで、基柱の高さを変えずにシリコン層厚を変化させることができ、安定した幅縦型ＭＯＳトランジスタの構造となる。
また、本発明の半導体装置によれば、前記ボディ層は、前記ソース・ドレイン拡散層と同心形状であることで、チャネルが形成される領域が同心形状となり、外形寸法を拡大することなくトランジスタのゲート幅を拡大し、オン電流を増加させることが可能となる。
また、本発明の半導体装置によれば、前記基柱は、横断面において幅厚が一定であり、縦断面において高さが一定であることで、低濃度のドーパントでシリコン層厚を一定に維持することができ、閾値電圧を一定にできる。さらに、シリコン層厚を維持しながら、基柱の外径を大きくできるので、ＯＮ電流を向上できる。
また、本発明の半導体装置によれば、前記基柱の各層における同心形状は、前記中心軸を中心とする円形であることで、電界緩和に適した形状となり、チャネル幅を容易に大きくもできる構造とすることができる。この構造はＳＧＴ構造に比べて、ドーパント濃度一定でシリコン層厚一定にすると、閾値電圧を維持したまま、シリコン円柱の外径つまりチャネル幅を大きくでき、ＯＮ電流を向上できる。チャネルを形成するシリコン層を、チャネル幅の長い同心円状のドーナツ状のシリコン円柱にすると、単位ウェーハ面積当たりのＯＮ電流の増加効率が、ＳＧＴのＯＮ電流の増加効率より高い。
これまでのＳＧＴ構造の設計では、シリコン層厚とチャネル幅が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェーハ面積当たりの高いＯＮ電流を得るには、本発明の半導体装置のように同心円状のドーナツ状のチャネル幅の長い構造が必要である。しかも、高いＯＮ電流を縦型ＭＯＳトランジスタにおいて実現できる。この結果、ＰＲＡＭ（相変化メモリ）などのＯＮ電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
これまでのＳＧＴ構造の設計では、シリコン層厚とチャネル幅が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェーハ面積当たりの高いＯＮ電流を得るには、本発明の半導体装置のように同心円状のドーナツ状のチャネル幅の長い構造が必要である。しかも、高いＯＮ電流を縦型ＭＯＳトランジスタにおいて実現できる。この結果、ＰＲＡＭ（相変化メモリ）などのＯＮ電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
また、本発明の半導体装置によれば、前記基柱の内部に形成されてなり、前記ソース・ドレイン拡散層および前記ボディ層とＰＮ接合された第２導電型からなるバックゲート電極を備えたことで、第２導電型からなるバックゲート電極で逆方向バイアスを付加することにより、ボディ電圧を設定しても電流を流さずに閾値電圧を変更し、通常のダブルゲートのバックゲートのように機能できる。このことから、動的に閾値電圧を上げたり下げたりすることにより、トランジスタＯＦＦ時の漏れ電流を減少できる。
ただし、このトランジスタのソース・ドレイン拡散層、ボディ層はすべて第１導電型半導体とする。ボディ層が第１導電型と異なる第２導電型であるとバイポーラトランジスタになり、バックゲート電極からボディ層に電流が流れてしまうからである。
ただし、このトランジスタのソース・ドレイン拡散層、ボディ層はすべて第１導電型半導体とする。ボディ層が第１導電型と異なる第２導電型であるとバイポーラトランジスタになり、バックゲート電極からボディ層に電流が流れてしまうからである。
また、本発明の半導体装置によれば、前記フロントゲート電極が、前記基柱の外側に配置され、前記バックゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることで、内側と外側のゲート酸化膜厚を厳密に同じにしなくてよいことから、製造プロセスのマージンや精度を緩和できる。通常、内外のゲートを同時に動作させるには、内側と外側のゲート酸化膜が同じ酸化膜厚にならなくてはいけない。しかし、現実的に熱酸化膜などの酸化膜は、熱放射の関係から酸化膜厚を同じにできない。このため、内側ゲートを酸化膜の膜厚に依存しない構造のゲートが適している。
そこで、内側と外側のゲート構造を異なる構造にし、内側の逆バイアス接合ゲートは動的に閾値電圧を変更し、外側ゲートで通常のトランジスタのゲート動作をさせる。このことによって、高速・低消費電力のトランジスタを構成することができ、改良型ＳＧＴとして使用できる。以上のことから、プロセスマージンに幅があり、プロセス精度を緩和できる内側ゲート構造が縦型トランジスタ構造に適している。
そこで、内側と外側のゲート構造を異なる構造にし、内側の逆バイアス接合ゲートは動的に閾値電圧を変更し、外側ゲートで通常のトランジスタのゲート動作をさせる。このことによって、高速・低消費電力のトランジスタを構成することができ、改良型ＳＧＴとして使用できる。以上のことから、プロセスマージンに幅があり、プロセス精度を緩和できる内側ゲート構造が縦型トランジスタ構造に適している。
また、本発明の半導体装置によれば、下部の前記ソース・ドレイン拡散層の底部に、前記基柱の外周面よりも外側に延びた引出電極部を有することで、下部のソース・ドレイン拡散層をボディ層と上部のソース・ドレイン拡散層より横方向に大きく突き出した構造に形成しておくことができ、ポリシリコン配線を容易に行える。その時のポリシリコンからなるフロントゲート電極は、エッチングストップ層としても機能する酸化シリコンの絶縁層の上に形成することができる。寄生容量などの関係から、基板に対して平行方向のゲート電極の幅も性能向上に重要な要素であるため、ボディ層から突き出たソース・ドレイン拡散層を、フロントゲート電極から大きく離すことが重要であるが、このように引出電極部を設けることで、下部のソース・ドレイン拡散層を基板の垂直方向に長くし、フロントゲート電極と大きく離すことができる。
また、本発明の半導体装置によれば、前記フロントゲート電極に配線された第１配線と、前記引出電極部に配線された第２配線とが、前記基柱の外側に対称的に配置されて形成されてなることで、寄生容量を小さくすることができる。
また、本発明の半導体装置によれば、上部の前記ソース・ドレイン拡散層に配線された第３配線が、前記基柱の上方に配置されて形成されてなることで、寄生容量などの少ない位置に配線することが可能となる。
また、本発明の半導体装置によれば、前記バックゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスを設けられたことで、１つだけの下部のソース・ドレイン拡散層から複数のゲートを使用した多値化ＤＲＡＭも実現できる。
また、本発明の半導体装置の製造方法によれば、基板上に、上部のソース・ドレイン層となる第１導電型の第１半導体膜と、チャネル領域を含むボディ層となる第１導電型の第２半導体膜と、下部のソース・ドレイン層となる第１導電型の第３半導体膜とを順次形成する工程と、前記第３半導体膜と第２半導体膜と前記第１半導体膜の中心軸部を除去して、前記第３半導体膜の上部から前記第１半導体膜の下部まで貫通する柱状の穴を形成し、前記穴に第２導電型からなるバックゲート電極を形成する工程と、前記第３半導体膜と前記第２半導体膜と前記第１半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、少なくとも前記ボディ層の外側面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ボディ層の外周部にフロントゲート電極を形成する工程と、を具備してなることで、閾値電圧を同一に維持しながら外径を大きくできるので、ＯＮ電流を向上できるチャネル幅の長い縦型ＭＯＳトランジスタを実現できる。
具体的には、従来のＳＧＴ構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、ＬＤＤ、Ｐｏｃｋｅｔ、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型ＭＯＳの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
具体的には、従来のＳＧＴ構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、ＬＤＤ、Ｐｏｃｋｅｔ、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型ＭＯＳの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
以下、本発明の半導体装置およびその製造方法について図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置等を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置等における各部の寸法関係とは異なる場合がある。
［半導体装置の基本例］
本実施形態の半導体装置の基本例について、図１、２を参照して説明する。図１は本実施形態の半導体装置（トランジスタＳＧＴＪ）の主要部分の構造を示す斜視図である。また図２（ａ）は、図１のＡ−Ａ’線に対応する断面図であって半導体基板の基板面を平面視する方向からみた断面図であり、図２（ｂ）は、図１のＢ−Ｂ’線に対応する断面図である。
図１に示す半導体装置１は、基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、基柱３の中央部にソース・ドレイン拡散層４ａ，４ｂに挟まれて形成された第１導電型からなるボディ層５（図２参照）と、基柱３の外側面にゲート絶縁膜６を介してボディ層５を覆うように形成されたフロントゲート電極７と、基柱３の内側面に上部から下部まで貫通する柱状に形成されてなり、ソース・ドレイン拡散層４ａ，４ｂおよびボディ層５とＰＮ接合された第２導電型からなるバックゲート電極８と、から概略構成されている。
本実施形態の半導体装置の基本例について、図１、２を参照して説明する。図１は本実施形態の半導体装置（トランジスタＳＧＴＪ）の主要部分の構造を示す斜視図である。また図２（ａ）は、図１のＡ−Ａ’線に対応する断面図であって半導体基板の基板面を平面視する方向からみた断面図であり、図２（ｂ）は、図１のＢ−Ｂ’線に対応する断面図である。
図１に示す半導体装置１は、基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、基柱３の中央部にソース・ドレイン拡散層４ａ，４ｂに挟まれて形成された第１導電型からなるボディ層５（図２参照）と、基柱３の外側面にゲート絶縁膜６を介してボディ層５を覆うように形成されたフロントゲート電極７と、基柱３の内側面に上部から下部まで貫通する柱状に形成されてなり、ソース・ドレイン拡散層４ａ，４ｂおよびボディ層５とＰＮ接合された第２導電型からなるバックゲート電極８と、から概略構成されている。
このような構造にすることで、閾値電圧を同一に維持しながら外径を大きくできるので、ＯＮ電流を向上できるチャネル幅の長い縦型ＭＯＳトランジスタを実現できる。
従来のＳＧＴ構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、ＬＤＤ、Ｐｏｃｋｅｔ、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型ＭＯＳの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
従来のＳＧＴ構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、ＬＤＤ、Ｐｏｃｋｅｔ、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型ＭＯＳの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
また、第２導電型からなるバックゲート電極８で逆方向バイアスを付加することにより、ボディ電圧を設定しても電流を流さずに閾値電圧を変更し、通常のダブルゲートのバックゲートのように機能できる。このことから、動的に閾値電圧を上げたり下げたりすることにより、トランジスタＯＦＦ時の漏れ電流を減少できる。
ただし、このトランジスタのソース・ドレイン拡散層４ａ，４ｂ、ボディ層５はすべて第１導電型半導体とする。ボディ層５が第１導電型と異なる第２導電型であるとバイポーラトランジスタになり、バックゲート電極８からボディ層５に電流が流れてしまうからである。
ただし、このトランジスタのソース・ドレイン拡散層４ａ，４ｂ、ボディ層５はすべて第１導電型半導体とする。ボディ層５が第１導電型と異なる第２導電型であるとバイポーラトランジスタになり、バックゲート電極８からボディ層５に電流が流れてしまうからである。
また、フロントゲート電極７が基柱３の外側に配置され、バックゲート電極８が基柱３の内側に上部から下部まで貫通する柱状に形成されてなることで、内側と外側のゲート酸化膜厚を厳密に同じにしなくてよいことから、製造プロセスのマージンや精度を緩和できる。通常、内外のゲートを同時に動作させるには、内側と外側のゲート酸化膜が同じ酸化膜厚にならなくてはいけない。しかし、現実的に熱酸化膜などの酸化膜は、熱放射の関係から酸化膜厚を同じにできない。このため、内側ゲートを酸化膜の膜厚に依存しない構造のゲートが適している。
そこで、内側と外側のゲート構造を異なる構造にし、内側の逆バイアス接合ゲートは動的に閾値電圧を変更し、外側ゲートで通常のトランジスタのゲート動作をさせる。このことによって、高速・低消費電力のトランジスタを構成することができ、改良型ＳＧＴとして使用できる。以上のことから、プロセスマージンに幅があり、プロセス精度を緩和できる内側ゲート構造が縦型トランジスタ構造に適している。
そこで、内側と外側のゲート構造を異なる構造にし、内側の逆バイアス接合ゲートは動的に閾値電圧を変更し、外側ゲートで通常のトランジスタのゲート動作をさせる。このことによって、高速・低消費電力のトランジスタを構成することができ、改良型ＳＧＴとして使用できる。以上のことから、プロセスマージンに幅があり、プロセス精度を緩和できる内側ゲート構造が縦型トランジスタ構造に適している。
図２に示す如く、基柱３の各層（ソース・ドレイン拡散層４ａ，４ｂ、ボディ層５）は中心軸Ｍを中心に同心円状に形成されている。このようにすることで、電界緩和に適した形状となり、チャネル幅を容易に大きくもできる構造とすることができる。この構造はＳＧＴ構造に比べて、ドーパント濃度一定でシリコン層厚一定にすると、閾値電圧を維持したまま、シリコン円柱の外径つまりチャネル幅を大きくでき、ＯＮ電流を向上できる。チャネルを形成するシリコン層を、チャネル幅の長い同心円状のドーナツ状のシリコン円柱にすると、単位ウェーハ面積当たりのＯＮ電流の増加効率が、ＳＧＴのＯＮ電流の増加効率より高い。
これまでのＳＧＴ構造の設計では、シリコン層厚とチャネル幅が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェーハ面積当たりの高いＯＮ電流を得るには、本発明の半導体装置のように同心円状のドーナツ状のチャネル幅の長い構造が必要である。しかも、高いＯＮ電流を縦型ＭＯＳトランジスタにおいて実現できる。この結果、ＰＲＡＭ（相変化メモリ）などのＯＮ電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
これまでのＳＧＴ構造の設計では、シリコン層厚とチャネル幅が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェーハ面積当たりの高いＯＮ電流を得るには、本発明の半導体装置のように同心円状のドーナツ状のチャネル幅の長い構造が必要である。しかも、高いＯＮ電流を縦型ＭＯＳトランジスタにおいて実現できる。この結果、ＰＲＡＭ（相変化メモリ）などのＯＮ電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
ボディ層５もソース・ドレイン拡散層４ａ，４ｂと同心形状であることが好ましく、ボディ層５がシリコンで形成されている場合、ボディ層５の表面層において、バックゲート電極６とのＰＮ接合界面は、ボディ層５のシリコン結晶とバックゲート電極６のシリコン結晶の結晶軸が平行であることが好ましい。
このようにすることで、チャネルが形成される領域（ボディ層５）が同心形状となり、外形寸法を拡大することなくトランジスタのゲート幅を拡大し、オン電流を増加させることが可能となる。
このようにすることで、チャネルが形成される領域（ボディ層５）が同心形状となり、外形寸法を拡大することなくトランジスタのゲート幅を拡大し、オン電流を増加させることが可能となる。
また、基柱３の各層（ソース・ドレイン拡散層４ａ，４ｂ、ボディ層５）は、横断面において幅厚が一定であり、縦断面において高さが一定であることが好ましい。このようにすることで、低濃度のドーパントでシリコン層厚を一定に維持することができ、閾値電圧を一定にできる。さらに、シリコン層厚を維持しながら、シリコン円柱の外径を大きくできるので、ＯＮ電流を向上できる。
また、ボディ層５を取り囲むように覆うゲート絶縁膜６も、膜厚が一定であることが好ましい。更に、ゲート絶縁膜６を覆うフロントゲート電極７も、ボディ層５に対して同じ高さに配置され、同じ膜厚で形成されていることが好ましい。
基板２面を平面視する方向からみた断面形状は特に限定されない。図２に示す如く円形の他に、図８に示す如く三角形であってもよいし、図９に示す如く四角形などであってもよい。
寄生容量などの関係から、基板２に対して平行方向のフロントゲート電極７の幅も性能向上に重要な要素であるため、ボディ層５から突き出たソース・ドレイン拡散層４ａ，４ｂを、フロントゲート電極７から大きく離すことが重要であり、ソース・ドレイン拡散層４ａ，４ｂを基板２の垂直方向に長くし、フロントゲート電極７と大きく離すことが好ましい。
また、ボディ層５を取り囲むように覆うゲート絶縁膜６も、膜厚が一定であることが好ましい。更に、ゲート絶縁膜６を覆うフロントゲート電極７も、ボディ層５に対して同じ高さに配置され、同じ膜厚で形成されていることが好ましい。
基板２面を平面視する方向からみた断面形状は特に限定されない。図２に示す如く円形の他に、図８に示す如く三角形であってもよいし、図９に示す如く四角形などであってもよい。
寄生容量などの関係から、基板２に対して平行方向のフロントゲート電極７の幅も性能向上に重要な要素であるため、ボディ層５から突き出たソース・ドレイン拡散層４ａ，４ｂを、フロントゲート電極７から大きく離すことが重要であり、ソース・ドレイン拡散層４ａ，４ｂを基板２の垂直方向に長くし、フロントゲート電極７と大きく離すことが好ましい。
図８に示す半導体装置５１は、基板上に、中心軸Ｍ１が基板面と垂直方向に形成されてなり、基板面を平面視する方向からみた断面形状が三角形の筒型からなる基柱５３と、基柱５３の上部と下部に、中心軸Ｍ１を中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層５４ａ，５４ｂと、基柱５３の中央部にソース・ドレイン拡散層５４ａ，５４ｂに挟まれて形成された第１導電型からなるボディ層５５と、基柱５３の外側面にゲート絶縁膜５６を介してボディ層５５を覆うように形成されたフロントゲート電極５７と、基柱５３の内側面に上部から下部まで貫通する柱状に形成されてなり、ソース・ドレイン拡散層５４ａ，５４ｂおよびボディ層５５とＰＮ接合された第２導電型からなるバックゲート電極５８と、から概略構成されている。
ただし、ボディ層５５もソース・ドレイン拡散層５４ａ，５４ｂと同心形状であることが好ましく、フロントゲート電極５８が囲む基柱５３の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜５６の膜厚も一定にすることが好ましい。
ただし、ボディ層５５もソース・ドレイン拡散層５４ａ，５４ｂと同心形状であることが好ましく、フロントゲート電極５８が囲む基柱５３の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜５６の膜厚も一定にすることが好ましい。
図９に示す半導体装置６１は、基板上に、中心軸Ｍ２が基板面と垂直方向に形成されてなり、基板面を平面視する方向からみた断面形状が四角形の筒型からなる基柱６３と、基柱６３の上部と下部に、中心軸Ｍ２を中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層６４ａ，６４ｂと、基柱６３の中央部にソース・ドレイン拡散層６４ａ，６４ｂに挟まれて形成された第１導電型からなるボディ層６５と、基柱６３の外側面にゲート絶縁膜６６を介してボディ層６５を覆うように形成されたフロントゲート電極６７と、基柱６３の内側面に上部から下部まで貫通する柱状に形成されてなり、ソース・ドレイン拡散層６４ａ，６４ｂおよびボディ層６５とＰＮ接合された第２導電型からなるバックゲート電極６８と、から概略構成されている。
ただし、ボディ層６５もソース・ドレイン拡散層６４ａ，６４ｂと同心形状であることが好ましく、フロントゲート電極６８が囲む基柱６３の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜６６の膜厚も一定にすることが好ましい。
ただし、ボディ層６５もソース・ドレイン拡散層６４ａ，６４ｂと同心形状であることが好ましく、フロントゲート電極６８が囲む基柱６３の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜６６の膜厚も一定にすることが好ましい。
第１導電型からなるソース・ドレイン拡散層４ａ，４ｂ，５４ａ，５４ｂ，６４ａ，６４ｂおよびボディ層５，５５，５６は、例えばＮ型不純物がドープされたＮ型シリコンとし、第２導電型からなるバックゲート電極８，５８，６８は、例えばＰ型不純物がドープされたＰ型シリコンとすればよい。
逆に、第１導電型からなるソース・ドレイン拡散層４ａ，４ｂ，５４ａ，５４ｂ，６４ａ，６４ｂおよびボディ層５，５５，５６を、例えばＰ型不純物がドープされたＰ型シリコンとし、第２導電型からなるバックゲート電極８，５８，６８を、例えばＮ型不純物がドープされたＮ型シリコンとしてもよい。
逆に、第１導電型からなるソース・ドレイン拡散層４ａ，４ｂ，５４ａ，５４ｂ，６４ａ，６４ｂおよびボディ層５，５５，５６を、例えばＰ型不純物がドープされたＰ型シリコンとし、第２導電型からなるバックゲート電極８，５８，６８を、例えばＮ型不純物がドープされたＮ型シリコンとしてもよい。
ゲート電極については、基板３，５３，６３の結晶面に対して、垂直方向にゲート電極が複数設けられ、ゲート電極それぞれの間にあるソース層（ソース・ドレイン拡散層４ａ，５４ａ，６４ａ）にキャパシタンスを設けられていてもよい。このことにより、１つだけのドレイン層（ソース・ドレイン拡散層４ｂ，５４ｂ，６４ｂ）から複数のゲート電極を使用した多値化ＤＲＡＭも実現できる。
更に、基柱３，５３，６３の内側面にゲート絶縁膜６，５６，６６が形成され、フロントゲート電極８，５８，６８がその内側に形成され、バックゲート電極８，５８，６８が基柱３，５３，６３の外側面に形成され、ゲート電極の機能が逆になっていてもよい。
更に、基柱３，５３，６３の内側面にゲート絶縁膜６，５６，６６が形成され、フロントゲート電極８，５８，６８がその内側に形成され、バックゲート電極８，５８，６８が基柱３，５３，６３の外側面に形成され、ゲート電極の機能が逆になっていてもよい。
［半導体装置の一例］
図３には、図１、２に示した半導体装置１の具体的な形態の一例を示す。図３に示す半導体装置１１は、基板１２上に、中心軸Ｍ´が基板１２面と垂直方向に形成されてなる筒型の基柱１８と、基柱１８の上部と下部に、中心軸Ｍ´を中心とする同心形状に形成されたＮ＋型（第１導電型）からなるソース層１５ａおよびドレイン層１３ａと、基柱１８の中央部にソース層１５ａとドレイン層１３ａとに挟まれて形成されたＮ型（第１導電型）からなるボディ層１４ａと、基柱１８の外側面にゲート絶縁膜１９を介してボディ層１４ａを覆うように形成されたフロントゲート電極２０と、基柱１８の内側面に上部から下部まで貫通する柱状に形成されてなり、ソース層１５ａ、ドレイン層１３ａおよびボディ層１４ａとＰＮ接合されたＰ型（第２導電型）からなるバックゲート電極１７と、から概略構成されている。
ドレイン層１３ａの下部から外周方向に突き出すように、電極を引き出す引出電極部１３ｃ，１３ｄが形成されている。このように、ドレイン層１３ａの下部と上部を十分に引き離すことによって、ドレイン層１３ａとゲートとの寄生容量を大幅に低減することができ、同時に電極や配線の引き回しを容易にすることができる。
図３には、図１、２に示した半導体装置１の具体的な形態の一例を示す。図３に示す半導体装置１１は、基板１２上に、中心軸Ｍ´が基板１２面と垂直方向に形成されてなる筒型の基柱１８と、基柱１８の上部と下部に、中心軸Ｍ´を中心とする同心形状に形成されたＮ＋型（第１導電型）からなるソース層１５ａおよびドレイン層１３ａと、基柱１８の中央部にソース層１５ａとドレイン層１３ａとに挟まれて形成されたＮ型（第１導電型）からなるボディ層１４ａと、基柱１８の外側面にゲート絶縁膜１９を介してボディ層１４ａを覆うように形成されたフロントゲート電極２０と、基柱１８の内側面に上部から下部まで貫通する柱状に形成されてなり、ソース層１５ａ、ドレイン層１３ａおよびボディ層１４ａとＰＮ接合されたＰ型（第２導電型）からなるバックゲート電極１７と、から概略構成されている。
ドレイン層１３ａの下部から外周方向に突き出すように、電極を引き出す引出電極部１３ｃ，１３ｄが形成されている。このように、ドレイン層１３ａの下部と上部を十分に引き離すことによって、ドレイン層１３ａとゲートとの寄生容量を大幅に低減することができ、同時に電極や配線の引き回しを容易にすることができる。
このように、引出電極部１３ｃ，１３ｄが形成されていることで、ドレイン層１３ａをボディ層１４ａ、ソース層１５ａより横方向に大きく突き出した構造に形成しておくことができ、ポリシリコン配線を容易に行える。その時のポリシリコンからなるフロントゲート電極２０は、エッチングストップ層としても機能する酸化シリコンの絶縁層の上に形成することができる。寄生容量などの関係から、基板１２に対して平行方向のゲート電極の幅も性能向上に重要な要素であるため、ボディ層１４ａから突き出たソース層１５ａ、ドレイン層１３ａを、フロントゲート電極２０から大きく離すことが重要であるが、このように引出電極部１３ｃ，１３ｄが設けられていることで、ドレイン層１３ａを基板１２の垂直方向に長くし、フロントゲート電極２０と大きく離すことができる。
ポリシリコンからなるフロントゲート電極２０は、エッチングストップ層としても機能する酸化シリコンの絶縁層の上に形成することができる。寄生容量などの関係から、基板１２に対して平行方向のフロントゲート電極２０の幅も性能向上に重要な要素であるため、ボディ層１４ａから突き出たドレイン層１３ａ，ソース１５ａを、ゲート電極から大きく離すことが重要であるが、このように引出電極部を設けることで、ドレイン層１３ａを基板の垂直方向に長くし、フロントゲート電極２０と大きく離すことができる。
基板１２上の全面に層間絶縁膜２1が堆積され、ドレイン層１３ａと接続するコンタクトホール２２ａが引出電極部１３ｄの外側に形成され、ソース層１５ａと接続するコンタクトホール２２ｂがソース層１５ａの上部に形成され、フロントゲート電極２０と接続するコンタクトホール２２ｃがフロントゲート電極２０の側面で接するようにコンタクトホール２２ａと反対側に対称的に形成され、バックゲート電極１７と接続するコンタクトホール２２ｄがバックゲート電極１７の上部に形成されている。そして、コンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ内には、Ｐ型もしくはＮ型のドーパント(Ｐ，Ａｓ，Ｂ)を混入した非晶質シリコンであるポリシリコンが埋め込まれ、コンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄが形成されている。
ポリシリコンの代わりにタングステン(Ｗ)等でコンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ内が埋め込まれ、コンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄが形成されていても良い。そして、コンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄにはそれぞれ配線が接続されている。
フロントゲート電極２０に配線された第１配線（コンタクトプラグ２３ｃ）と、引出電極部１３ｄに配線された第２配線（コンタクトプラグ２３ａ）とが、基柱１８の外側に対称的に配置されて形成されてなることで、寄生容量を小さくすることができる。
また、ソース層１５ａに配線された第３配線（コンタクトプラグ２３ｂ）が、基柱１８の上方に配置されて形成されてなることで、寄生容量などの少ない位置に配線することが可能となる。
ポリシリコンの代わりにタングステン(Ｗ)等でコンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ内が埋め込まれ、コンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄが形成されていても良い。そして、コンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄにはそれぞれ配線が接続されている。
フロントゲート電極２０に配線された第１配線（コンタクトプラグ２３ｃ）と、引出電極部１３ｄに配線された第２配線（コンタクトプラグ２３ａ）とが、基柱１８の外側に対称的に配置されて形成されてなることで、寄生容量を小さくすることができる。
また、ソース層１５ａに配線された第３配線（コンタクトプラグ２３ｂ）が、基柱１８の上方に配置されて形成されてなることで、寄生容量などの少ない位置に配線することが可能となる。
基柱１８の各層は、図２に示す半導体装置１と同様に、中心軸Ｍ´を中心に同心形状に形成されている。
ボディ層１４ａも、ソース層１５ａおよびドレイン層１３ａと同心形状であることが好ましく、ボディ層１４ａの表面層において、バックゲート電極１７とのＰＮ接合界面における結晶軸が平行であることが好ましい。
基柱１８の各層は、横断面において幅厚が一定であり、縦断面において高さが一定であることが好ましい。また、ボディ層１４ａを取り囲むように覆うゲート絶縁膜１９も、膜厚が一定であることが好ましい。更に、ゲート絶縁膜１９を覆うフロントゲート電極２０も、ボディ層１４ａに対して同じ高さに配置され、同じ膜厚で形成されていることが好ましい。
なお上述の実施形態ではトランジスタは円柱状の場合を例に説明したが、本発明のＳＧＴＪトランジスタはこの形状に限定されるものではない。
例えば、図８，９に示す如く、断面形状が四角形や三角形の同心形状の構造になる四角柱や三角柱などの多角柱も可能である。ただし、フロントゲート電極が囲む基柱の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜の膜厚も一定にすることが好ましい。
ボディ層１４ａも、ソース層１５ａおよびドレイン層１３ａと同心形状であることが好ましく、ボディ層１４ａの表面層において、バックゲート電極１７とのＰＮ接合界面における結晶軸が平行であることが好ましい。
基柱１８の各層は、横断面において幅厚が一定であり、縦断面において高さが一定であることが好ましい。また、ボディ層１４ａを取り囲むように覆うゲート絶縁膜１９も、膜厚が一定であることが好ましい。更に、ゲート絶縁膜１９を覆うフロントゲート電極２０も、ボディ層１４ａに対して同じ高さに配置され、同じ膜厚で形成されていることが好ましい。
なお上述の実施形態ではトランジスタは円柱状の場合を例に説明したが、本発明のＳＧＴＪトランジスタはこの形状に限定されるものではない。
例えば、図８，９に示す如く、断面形状が四角形や三角形の同心形状の構造になる四角柱や三角柱などの多角柱も可能である。ただし、フロントゲート電極が囲む基柱の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜の膜厚も一定にすることが好ましい。
また、導電型については、ソース層１５ａ、ドレイン層１３ａおよびボディ層１４ａがＰ型で形成され、バックゲート電極１７がＮ型で形成されていてもよい。
更に、ゲート電極についても、基板１８の結晶面に対して、垂直方向にゲート電極が複数設けられ、ゲート電極それぞれの間にあるソース層１５ａにキャパシタンスが設けられていてもよい。このことにより、１つだけのドレイン層１３ａから複数のゲート電極を使用した多値化ＤＲＡＭも実現できる。
また更に、基柱１８の内側面にゲート絶縁膜１９が形成され、フロントゲート電極２０がその内側に形成され、バックゲート電極１７が基柱１８の外側面に形成され、ゲート電極の機能が逆になっていてもよい。
更に、ゲート電極についても、基板１８の結晶面に対して、垂直方向にゲート電極が複数設けられ、ゲート電極それぞれの間にあるソース層１５ａにキャパシタンスが設けられていてもよい。このことにより、１つだけのドレイン層１３ａから複数のゲート電極を使用した多値化ＤＲＡＭも実現できる。
また更に、基柱１８の内側面にゲート絶縁膜１９が形成され、フロントゲート電極２０がその内側に形成され、バックゲート電極１７が基柱１８の外側面に形成され、ゲート電極の機能が逆になっていてもよい。
以上説明したように、本発明の半導体装置１１によれば、高価なＳＯＩウェーハを使用せずに、低コストでＳＯＩトランジスタ同等の特性を実現でき、寄生容量の低減、ラッチアップフリー、接合リークの低減、短チャネル効果の抑制を行えるトランジスタを実現できる。
しかも、ＳＯＩ基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱できる通常基板を使用した縦型ＭＯＳ構造となる。その他に、ＤＲＡＭのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
また、従来のプレーナ型のゲート高さと同じくらいに縦型ＭＯＳの高さを製造できれば、プレーナ型トランジスタに取って代わるトランジスタ構造になる。ゲートでチャネル領域全体を取り囲むことにより、ＦｉｎＦＥＴやＳＧＴのようにショートチャネル効果を抑制でき、結晶成長時のドーパント混入によって、イオン注入による製造より非常に短チャネルのトランジスタを作製することができる。しかも、ＰＮ接合の計算が階段型のためトランジスタの設計が容易となる。
しかも、ＳＯＩ基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱できる通常基板を使用した縦型ＭＯＳ構造となる。その他に、ＤＲＡＭのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
また、従来のプレーナ型のゲート高さと同じくらいに縦型ＭＯＳの高さを製造できれば、プレーナ型トランジスタに取って代わるトランジスタ構造になる。ゲートでチャネル領域全体を取り囲むことにより、ＦｉｎＦＥＴやＳＧＴのようにショートチャネル効果を抑制でき、結晶成長時のドーパント混入によって、イオン注入による製造より非常に短チャネルのトランジスタを作製することができる。しかも、ＰＮ接合の計算が階段型のためトランジスタの設計が容易となる。
［半導体装置の一例の製造方法］
次に、図３に示す半導体装置１１の製造方法について、図４〜図７を参照して説明する。
この製造方法は、基板上に、基柱の各層となる第１半導体膜、第２半導体膜及び第３半導体膜とを順次形成する工程と、バックゲート電極を形成する工程と、エッチングにより基柱を形成する工程と、ゲート絶縁膜を形成する工程と、フロントゲート電極を形成する工程と、から概略構成されている。
次に、図３に示す半導体装置１１の製造方法について、図４〜図７を参照して説明する。
この製造方法は、基板上に、基柱の各層となる第１半導体膜、第２半導体膜及び第３半導体膜とを順次形成する工程と、バックゲート電極を形成する工程と、エッチングにより基柱を形成する工程と、ゲート絶縁膜を形成する工程と、フロントゲート電極を形成する工程と、から概略構成されている。
まず、第１〜第３半導体膜を形成する工程では、図４（ａ）に示す如く、例えば単結晶シリコンからなる基板１２を用意する。そして、基板面１２ａに対して表面洗浄(ＡＰＭ洗浄＋ＳＰＭ洗浄)を行い、基板１２ａに最初から付着している自然酸化膜やパーティクル等の除去した後、基板面１２ａに自然酸化膜が形成された状態にする。次に、図４（ｂ）に示す如く、第１半導体膜１３、第２半導体膜１４及び第３半導体膜１５を順次積層する。第１〜第３半導体膜１３〜１５の形成は、シリコン膜を成膜すると同時にドーパント元素である不純物を導入することにより行う。
具体的には、まず基板面１２ａの自然酸化膜を除去するために、真空チェンバで１２００℃以上に加熱してシリコン原子表面を露出させる。次に半導体基板１２を、シリコンの結晶成長温度である１１００℃程度に加熱する。そして、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４等を原料ガスに用いたＣＶＤ法等によって、単結晶シリコンを成長させながら、ドーパント濃度が１×１０１５〜１×１０２２ｃｍ−３程度になるようにＰＨ３、ＡｓＨ３等のＮ型不純物を導入することにより、Ｎ＋型の第１半導体膜１３を形成し、続いて、同様にＮ型の第２半導体膜１４、Ｎ＋型の第３半導体膜１５を順次積層する。尚、Ｎ＋型とは、高濃度Ｎ型を意味する。
また、第１〜第３半導体膜１３〜１５の合計の厚みは、必要なだけ厚くする必要があり、例えば５０ｎｍ程度がよい。これによりドレイン領域またはソース領域と、ゲート電極との間の距離が離されて寄生容量が小さくなる。
また、ＣＶＤ法に代えて、シリコンの固体ソースを用いたＭＢＥ法などを用いてもよい。この場合も上記と同様に、Ｐ型またはＮ型の不純物としてＰ、Ａｓ、Ｂ等を用いるとよい。なお、自然酸化膜を除去する手段としては、加熱チャンバを用いる以外にマルチチェンバなどでエッチングによって除去する手段を用いてもよい。
このように、結晶成長させながらドーパントを混入させる方法は、これまでのイオン注入法と比較して、ドーパント種とドーパントの濃度を直接制御するため、ドーパント種を瞬時に変更し、ドーパントの精密な濃度勾配を動的に連続して自在に設定することができ、設計と製造が容易である。この特性を応用して、チャネルの形成されるボディ層やＬＤＤやＰｏｃｋｅｔを設計できる。ＬＤＤ層は、ドレインやソース層に比べてドーパント濃度を低くし、ドレイン（ソース）層の直上やソース（ドレイン）層の直下に形成する。しかも、ソース層やドレイン層から連続してＬＤＤ層を作製することができる。このため、Ｐｏｃｋｅｔ層やチャネルを形成するボディ層を作製する場合も、ドーパント種を変更したり、濃度を変更したりすることで作製できる。
以上のことから、設計時のＰＮ接合の空乏層幅の導出も階段型近似で計算できる。このことから、試作コストや設計効率や歩留まりを改善でき、結晶成長時にドーパントを混入させる縦型トランジスタが、量産型の超短チャネル型トランジスタとして、最も設計・製造に適している。
次に、バックゲート電極を形成する工程では、図４（ｃ）に示す如く、第１〜第３半導体膜１３〜１５の中心軸部を除去して、第３半導体膜１５の上部から第１半導体膜１３の下部まで貫通する柱状の穴１６を形成し、その穴１６にＰ型シリコンの結晶成長、もしくは、Ｐ型ポリシリコンの堆積を行なうことで、バックゲート電極１７を形成する。
具体的には、まず第３半導体膜１５上にレジストを塗布した後、レチクルを使って露光して、第３半導体膜１５上にレジストパターンを形成する。その後、このレジストパターンに沿って、異方性のドライエッチングを行い、上から１層目の第３半導体膜１５と２層目の第２半導体膜１４とを除去し、さらに３層目の第１半導体膜１３を除去し、穴１６を形成する。
具体的には、まず第３半導体膜１５上にレジストを塗布した後、レチクルを使って露光して、第３半導体膜１５上にレジストパターンを形成する。その後、このレジストパターンに沿って、異方性のドライエッチングを行い、上から１層目の第３半導体膜１５と２層目の第２半導体膜１４とを除去し、さらに３層目の第１半導体膜１３を除去し、穴１６を形成する。
または、第３半導体膜１５をアニールすることによって、第３半導体膜１５の上面に、ハードマスクになる層を自然酸化膜より厚めの酸化膜で形成する。次に、レジスト塗布後、レチクルを使って露光し、ハードマスク層上にレジストのパターンを形成する。その後、このレジストパターンに沿って、酸化膜のハードマスクをドライエッチングによって形成する。最後に、アルカリ溶液であるＴＭＡＨ(Ｔｅｔｒａ ｍｅｔｈｙｌ ａｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ)などで異方性ウェットエッチングを行い、１層目の第３半導体膜１５と２層目の第２半導体膜１４とを除去し、さらに３層目の第１半導体膜１３を除去し、穴１６を形成する。
そして、バックゲート電極１７を形成するために、穴１６にＰ型シリコンの結晶成長、もしくは、Ｐ型ポリシリコンの堆積を行う。Ｐ型シリコンの結晶（又はＰ型ポリシリコン）は、第３半導体膜１５より高くなるまで成長させた後、ＣＭＰでＰ型シリコンの結晶（又はＰ型ポリシリコン）の表面を平坦化する。さらに、第３半導体膜１５より若干低くなるまで、Ｐ型シリコン結晶（又はＰ型ポリシリコン）をエッチバックする。
このようにして、Ｐ型のバックゲート電極１７を形成することで、逆方向バイアスを付加することができ、ボディ電圧を設定しても電流を流さずに閾値電圧を変更し、通常のダブルゲートのバックゲートのように機能できる。このことから、動的に閾値電圧を上げたり下げたりすることにより、トランジスタＯＦＦ時の漏れ電流を減少できる。
ただし、このトランジスタのドレイン層、ボディ層、ソース層となる第１〜第３半導体膜１３〜１５は、すべてＮ型半導体で形成する。ボディ層がＰ型であるとバイポーラトランジスタになり、バックゲート電極からボディ層に電流が流れてしまうからである。
ただし、このトランジスタのドレイン層、ボディ層、ソース層となる第１〜第３半導体膜１３〜１５は、すべてＮ型半導体で形成する。ボディ層がＰ型であるとバイポーラトランジスタになり、バックゲート電極からボディ層に電流が流れてしまうからである。
また、バックゲート電極１７を、基柱１８の内側に上部から下部まで貫通する柱状に形成することで、内側と外側のゲート酸化膜厚を厳密に同じにしなくてよいことから、製造プロセスのマージンや精度を緩和できる。通常、内外のゲートを同時に動作させるには、内側と外側のゲート酸化膜が同じ酸化膜厚にならなくてはいけない。しかし、現実的に熱酸化膜などの酸化膜は、熱放射の関係から酸化膜厚を同じにできない。このため、内側ゲートを酸化膜の膜厚に依存しない構造のゲートを形成することが好ましい。
そこで、内側と外側のゲート構造を異なる構造にし、内側の逆バイアス接合ゲートは動的に閾値電圧を変更し、外側ゲートで通常のトランジスタのゲート動作をさせると、高速・低消費電力のトランジスタを構成することができ、改良型ＳＧＴとして使用できる。以上のことから、プロセスマージンに幅があり、プロセス精度を緩和できる内側ゲート構造を形成することが、縦型トランジスタ構造において好ましい。
そこで、内側と外側のゲート構造を異なる構造にし、内側の逆バイアス接合ゲートは動的に閾値電圧を変更し、外側ゲートで通常のトランジスタのゲート動作をさせると、高速・低消費電力のトランジスタを構成することができ、改良型ＳＧＴとして使用できる。以上のことから、プロセスマージンに幅があり、プロセス精度を緩和できる内側ゲート構造を形成することが、縦型トランジスタ構造において好ましい。
続いて、エッチングにより基柱を形成する工程では、図５に示す如く、第３半導体膜１５と第２半導体膜１４と第１半導体膜１３の一部とをパターニングして、第１〜第３半導体膜１３〜１５を断面視略凸状に形成するとともに、基板１２の基板面１２ａを平面視したときに中心軸Ｍを中心に同心形状に成形することによって、筒型の基柱１８を形成する。
具体的には、まず第３半導体膜１５上にレジストを塗布した後、レチクルを使って露光して、第３半導体膜１５上にレジストパターンを形成する。その後、このレジストパターンに沿って、異方性のドライエッチングを行い、上から１層目の第３半導体膜１５と２層目の第２半導体膜１４とを除去し、さらに３層目の第１半導体膜１３を１０ｎｍ程度残して除去する。
または、第３半導体膜１５をアニールすることによって、第３半導体膜１５の上面に、ハードマスクになる層を自然酸化膜より厚めの酸化膜で形成する。次に、レジスト塗布後、レチクルを使って露光し、ハードマスク層上にレジストのパターンを形成する。その後、このレジストパターンに沿って、酸化膜のハードマスクをドライエッチングによって形成する。最後に、アルカリ溶液であるＴＭＡＨなどで異方性ウェットエッチングを行い、１層目の第３半導体膜１５と２層目の第２半導体膜１４とを除去し、さらに３層目の第１半導体膜１３を１０ｎｍ程度残して除去する。
ここで、上から１層目の第３半導体膜１５の残存部分が、ソース層（上部のソース・ドレイン拡散層）１５ａとなり、第２半導体膜１４の残存部分がボディ層１４ａとなる。また、第１半導体膜１３の残存部分のうち、ボディ層１４ａと接している同心形状部分が、ドレイン層（下部のソース・ドレイン拡散層）１３ａとなり、このようにして筒型の基柱１８を形成する。
このように、筒型の基柱１８を形成することで、閾値電圧を同一に維持しながら外径を大きくでき、ＯＮ電流を向上できるチャネル幅の長い縦型ＭＯＳトランジスタを実現できる。
従来のＳＧＴ構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、ＬＤＤ、Ｐｏｃｋｅｔ、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型ＭＯＳの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
従来のＳＧＴ構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、ＬＤＤ、Ｐｏｃｋｅｔ、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型ＭＯＳの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
また、基柱１８は、横断面において幅厚が一定であり、縦断面において高さが一定であることで、低濃度のドーパントでシリコン層厚を一定に維持することができ、閾値電圧を一定にできる。さらに、シリコン層厚を維持しながら、基柱１８の外径を大きくできるので、ＯＮ電流を向上できる。
また、ボディ層１４ａは、ソース層１５ａおよびドレイン層１３ａと同心形状であることで、チャネルの形成される領域（ボディ層１４ａ）が同心形状のドーナツとなり、外形寸法を拡大することなくトランジスタのゲート幅を拡大し、オン電流を増加させることが可能となる。
また、基柱１８の各層（ソース層１５ａ、ボディ層１４ａ、ドレイン層１３ａ）における同心形状を、中心軸Ｍ´を中心とする円形に形成することで、電界緩和に適した形状となり、チャネル幅を容易に大きくもできる構造とすることができる。この構造はＳＧＴ構造に比べて、ドーパント濃度一定でシリコン層厚一定にすると、閾値電圧を維持したまま、シリコン円柱の外径つまりチャネル幅を大きくでき、ＯＮ電流を向上できる。チャネルを形成するシリコン層を、チャネル幅の長い同心円状のドーナツ状のシリコン円柱にすると、単位ウェーハ面積当たりのＯＮ電流の増加効率が、ＳＧＴのＯＮ電流の増加効率より高い。
これまでのＳＧＴ構造の設計では、シリコン層厚とチャネル幅が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェーハ面積当たりの高いＯＮ電流を得るには、本発明の半導体装置のように同心円状のドーナツ状のチャネル幅の長い構造が必要である。しかも、高いＯＮ電流を縦型ＭＯＳトランジスタにおいて実現できる。この結果、ＰＲＡＭ（相変化メモリ）などのＯＮ電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
これまでのＳＧＴ構造の設計では、シリコン層厚とチャネル幅が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェーハ面積当たりの高いＯＮ電流を得るには、本発明の半導体装置のように同心円状のドーナツ状のチャネル幅の長い構造が必要である。しかも、高いＯＮ電流を縦型ＭＯＳトランジスタにおいて実現できる。この結果、ＰＲＡＭ（相変化メモリ）などのＯＮ電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
続いて、第１半導体膜１３の残存部分のうち、基板１２側の１０ｎｍ程度の薄膜１３ｂから引出電極部を形成する。
図６（ａ）に示す如く、薄膜１３ｂをエッチングによって、ドレイン層１３ａの下部から外周方向に突き出すように引出電極部１３ｃ，１３ｄを形成し、電極を引き出す構造に成形する。このように、ドレイン層１３ａの下部と上部を十分に引き離すことによって、ドレイン層１３ａとゲートとの寄生容量を大幅に低減することができ、同時に電極や配線の引き回しを容易にすることができる。
図６（ａ）に示す如く、薄膜１３ｂをエッチングによって、ドレイン層１３ａの下部から外周方向に突き出すように引出電極部１３ｃ，１３ｄを形成し、電極を引き出す構造に成形する。このように、ドレイン層１３ａの下部と上部を十分に引き離すことによって、ドレイン層１３ａとゲートとの寄生容量を大幅に低減することができ、同時に電極や配線の引き回しを容易にすることができる。
このように、引出電極部１３ｃ，１３ｄを形成することで、ドレイン層１３ａをボディ層１４ａ、ソース層１５ａより横方向に大きく突き出した構造に形成しておくことができ、ポリシリコン配線を容易に行える。その時のポリシリコンからなるフロントゲート電極は、エッチングストップ層としても機能する酸化シリコンの絶縁層の上に形成することができる。寄生容量などの関係から、基板１２に対して平行方向のゲート電極の幅も性能向上に重要な要素であるため、ボディ層１４ａから突き出たソース層１５ａ、ドレイン層１３ａを、フロントゲート電極から大きく離すことが重要であるが、このように引出電極部１３ｃ，１３ｄを設けることで、ドレイン層１３ａを基板１２の垂直方向に長くし、フロントゲート電極と大きく離すことができる。
次に、ゲート絶縁膜の形成工程では、少なくともボディ層１４ａを覆うように基柱１８の外側面にゲート絶縁膜を形成する。
具体的には、図６（ｂ）に示す如く、基柱１８および引出電極部１３ｃ，１３ｄに対し、ＣＶＤ法または酸化雰囲気でのアニール等の手段によって、厚み１〜１０ｎｍ程度の酸化膜を堆積する。酸化雰囲気でのアニールは、酸化炉中で基柱１８および引出電極部１３ｃ，１３ｄの表面をドライ酸化して、シリコン酸化膜からなるゲート絶縁膜１９の形成を行う。ＣＶＤ法では、ＴＥＯＳ（Ｔｅｔｒａ ｅｔｈｏｘｙ ｓｉｌａｎｅ）などの原料ガスを使用して、高誘電率材料のＨｆＯ２等のＨｉｇｈ−Ｋ膜やＳｉＯ２等の絶縁材料を堆積させる。
具体的には、図６（ｂ）に示す如く、基柱１８および引出電極部１３ｃ，１３ｄに対し、ＣＶＤ法または酸化雰囲気でのアニール等の手段によって、厚み１〜１０ｎｍ程度の酸化膜を堆積する。酸化雰囲気でのアニールは、酸化炉中で基柱１８および引出電極部１３ｃ，１３ｄの表面をドライ酸化して、シリコン酸化膜からなるゲート絶縁膜１９の形成を行う。ＣＶＤ法では、ＴＥＯＳ（Ｔｅｔｒａ ｅｔｈｏｘｙ ｓｉｌａｎｅ）などの原料ガスを使用して、高誘電率材料のＨｆＯ２等のＨｉｇｈ−Ｋ膜やＳｉＯ２等の絶縁材料を堆積させる。
次に、フロントゲート電極の形成工程では、ゲート絶縁膜１９を介してボディ層１４ａを覆うようにフロントゲート電極を形成する。
具体的には、まずゲート絶縁膜１９を覆うように、ポリシリコン層をＣＶＤ法等によって形成する。そして、ポリシリコン層の上面の凹凸をＣＭＰで平坦化してから、図６（ｃ）に示す如く、ゲート絶縁膜１９のうち基柱１８の上面に形成されたゲート絶縁膜１９ａが露出する程度まで、ポリシリコン層をエッチングバックする。更に、基板面１２ａに接している部分のゲート絶縁膜１９ｂ、および電極引出部１３ｃ，１３ｄの上に形成されたゲート絶縁膜１９ｃの外側部分も露出するように、エッチングによってポリシリコン層を除去し、ポリシリコン層の残部からなるゲート電極２０を形成する。
具体的には、まずゲート絶縁膜１９を覆うように、ポリシリコン層をＣＶＤ法等によって形成する。そして、ポリシリコン層の上面の凹凸をＣＭＰで平坦化してから、図６（ｃ）に示す如く、ゲート絶縁膜１９のうち基柱１８の上面に形成されたゲート絶縁膜１９ａが露出する程度まで、ポリシリコン層をエッチングバックする。更に、基板面１２ａに接している部分のゲート絶縁膜１９ｂ、および電極引出部１３ｃ，１３ｄの上に形成されたゲート絶縁膜１９ｃの外側部分も露出するように、エッチングによってポリシリコン層を除去し、ポリシリコン層の残部からなるゲート電極２０を形成する。
続いて、ＣＶＤ法などにより、図７（ａ）に示す如く、２５〜４０ｎｍ以上の酸化膜からなる層間絶縁層２１を形成する。
具体的には、ＴＥＯＳなどの酸化シリコンのガスソースを使用したＣＶＤ法によって、酸化膜を基板１２の全面に堆積する。もしくは、低誘電率材料のＬｏｗ−Ｋ材料などをＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）などの方法で成膜してもよい。この酸化膜は個々のデバイスや配線間の層間絶縁膜として機能する。後に続く工程のエッチングむらを少なくするために、層間絶縁膜２1の上面をＣＭＰで表面の凹凸を除去して平坦化しておく。
具体的には、ＴＥＯＳなどの酸化シリコンのガスソースを使用したＣＶＤ法によって、酸化膜を基板１２の全面に堆積する。もしくは、低誘電率材料のＬｏｗ−Ｋ材料などをＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）などの方法で成膜してもよい。この酸化膜は個々のデバイスや配線間の層間絶縁膜として機能する。後に続く工程のエッチングむらを少なくするために、層間絶縁膜２1の上面をＣＭＰで表面の凹凸を除去して平坦化しておく。
次に、図７（ｂ）に示す如く、層間絶縁膜２1をエッチングして、ドレイン層１３ａと接続するコンタクトホール２２ａを引出電極部１３ｄの外側に形成し、ソース層１５ａと接続するコンタクトホール２２ｂをソース層１５ａの上部に形成し、フロントゲート電極２０と接続するコンタクトホール２２ｃをフロントゲート電極２０の側面で接するようにコンタクトホール２２ａと反対側に対称的に形成し、バックゲート電極１７と接続するコンタクトホール２２ｄをバックゲート電極１７の上部に形成する。
次に、ＣＶＤなどによって、Ｐ型もしくはＮ型のドーパント(Ｐ，Ａｓ，Ｂ)を混入した非晶質シリコンであるポリシリコンを用いてコンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ内を埋め込み、コンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄを形成する。ポリシリコンの代わりにタングステン(Ｗ)等でコンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ内を埋め込んでコンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄを形成しても良い。そして、コンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄに接続する配線を形成する。
フロントゲート電極２０に配線する第１配線（コンタクトプラグ２３ｃ）と、引出電極部１３ｄに配線する第２配線（コンタクトプラグ２３ａ）とが、基柱１８の外側に対称的に配置し形成することで、寄生容量を小さくすることができる。
また、ソース層１５ａに配線した第３配線（コンタクトプラグ２３ｂ）を、基柱１８の上方に配置して形成することで、寄生容量などの少ない位置に配線することが可能となる。
以上のようにして、図３に示す半導体装置１１を製造することができる。
次に、ＣＶＤなどによって、Ｐ型もしくはＮ型のドーパント(Ｐ，Ａｓ，Ｂ)を混入した非晶質シリコンであるポリシリコンを用いてコンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ内を埋め込み、コンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄを形成する。ポリシリコンの代わりにタングステン(Ｗ)等でコンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ内を埋め込んでコンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄを形成しても良い。そして、コンタクトプラグ２３ａ，２３ｂ，２３ｃ，２３ｄに接続する配線を形成する。
フロントゲート電極２０に配線する第１配線（コンタクトプラグ２３ｃ）と、引出電極部１３ｄに配線する第２配線（コンタクトプラグ２３ａ）とが、基柱１８の外側に対称的に配置し形成することで、寄生容量を小さくすることができる。
また、ソース層１５ａに配線した第３配線（コンタクトプラグ２３ｂ）を、基柱１８の上方に配置して形成することで、寄生容量などの少ない位置に配線することが可能となる。
以上のようにして、図３に示す半導体装置１１を製造することができる。
なお上述の実施形態ではトランジスタは円柱状の場合を例に説明したが、本発明のＳＧＴＪトランジスタはこの形状に限定されるものではない。
例えば、図８，９に示す如く、断面形状が四角形や三角形の同心形状の構造になる四角柱や三角柱などの多角柱も可能である。ただし、フロントゲート電極が囲む基柱の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜の膜厚も一定にすることが好ましい。
例えば、図８，９に示す如く、断面形状が四角形や三角形の同心形状の構造になる四角柱や三角柱などの多角柱も可能である。ただし、フロントゲート電極が囲む基柱の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜の膜厚も一定にすることが好ましい。
また、導電型については、第１〜第３半導体膜１３〜１５をＰ型で形成し、バックゲート電極１７をＮ型で形成してもよい。
更に、ゲート電極についても、基板１８の結晶面に対して、垂直方向にゲート電極が複数設けられ、ゲート電極それぞれの間にあるソース層１５ａにキャパシタンスが設けられていてもよい。このことにより、１つだけのドレイン層１３ａから複数のゲート電極を使用した多値化ＤＲＡＭも実現できる。
また更に、基柱１８の内側面にゲート絶縁膜１９が形成され、フロントゲート電極２０がその内側に形成され、バックゲート電極１７が基柱１８の外側面に形成され、ゲート電極の機能が逆になっていてもよい。
更に、ゲート電極についても、基板１８の結晶面に対して、垂直方向にゲート電極が複数設けられ、ゲート電極それぞれの間にあるソース層１５ａにキャパシタンスが設けられていてもよい。このことにより、１つだけのドレイン層１３ａから複数のゲート電極を使用した多値化ＤＲＡＭも実現できる。
また更に、基柱１８の内側面にゲート絶縁膜１９が形成され、フロントゲート電極２０がその内側に形成され、バックゲート電極１７が基柱１８の外側面に形成され、ゲート電極の機能が逆になっていてもよい。
上記の半導体装置１１の製造方法によれば、高価なＳＯＩウェーハを使用せずに、低コストでＳＯＩトランジスタ同等の特性を実現でき、寄生容量の低減、ラッチアップフリー、接合リークの低減、短チャネル効果の抑制を行えるトランジスタを実現できる。
しかも、ＳＯＩ基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱できる通常基板を使用した縦型ＭＯＳ構造となる。その他に、ＤＲＡＭのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
また、従来のプレーナ型のゲート高さと同じくらいに縦型ＭＯＳの高さを製造できれば、プレーナ型トランジスタに取って代わるトランジスタ構造になる。ゲートでチャネル領域全体を取り囲むことにより、ＦｉｎＦＥＴやＳＧＴのようにショートチャネル効果を抑制でき、結晶成長時のドーパント混入によって、イオン注入による製造より非常に短チャネルのトランジスタを作製することができる。しかも、ＰＮ接合の計算が階段型のためトランジスタの設計が容易となる。
しかも、ＳＯＩ基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱できる通常基板を使用した縦型ＭＯＳ構造となる。その他に、ＤＲＡＭのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
また、従来のプレーナ型のゲート高さと同じくらいに縦型ＭＯＳの高さを製造できれば、プレーナ型トランジスタに取って代わるトランジスタ構造になる。ゲートでチャネル領域全体を取り囲むことにより、ＦｉｎＦＥＴやＳＧＴのようにショートチャネル効果を抑制でき、結晶成長時のドーパント混入によって、イオン注入による製造より非常に短チャネルのトランジスタを作製することができる。しかも、ＰＮ接合の計算が階段型のためトランジスタの設計が容易となる。
次に、本発明の実施例について詳細に説明する。
図４〜図７に示した工程によって、図３に示す構造の半導体装置（ＳＴＧＪ）１１を作製した。
図４〜図７に示した工程によって、図３に示す構造の半導体装置（ＳＴＧＪ）１１を作製した。
図１０に半導体装置（ＳＴＧＪ）１１の電気的特性を示す。トランジスタ構造はゲート長４５ｎｍ、ゲート幅２２０ｎｍ、シリコン層厚２０ｎｍ、ゲート酸化膜５ｎｍ、チャネルを形成するボディ領域のキャリア濃度３１８個／ｃｍ３, ソース・ドレインの濃度２２０個／ｃｍ３, 逆方向バイアスゲート電極１２０個／ｃｍ３である。
縦軸はドレイン・ソース間電流であり、単位はアンペアＡで対数表示である。横軸は内側逆バイアス接合ゲート・ソース間電圧であり、単位はボルトＶでリニア表示である。逆バイアス接合ゲートの電圧は、−１．５（Ｖ）、−２．５（Ｖ）、０（Ｖ）で変化させた。
縦軸はドレイン・ソース間電流であり、単位はアンペアＡで対数表示である。横軸は内側逆バイアス接合ゲート・ソース間電圧であり、単位はボルトＶでリニア表示である。逆バイアス接合ゲートの電圧は、−１．５（Ｖ）、−２．５（Ｖ）、０（Ｖ）で変化させた。
図１０に示した結果から、内側ゲートにＰＮ接合の逆方向に電圧をかけていくと、ゲート０（Ｖ）のときの漏れ電流が減少していくことがわかる。したがって、この仕組みでトランジスタＯＦＦ時の漏れ電流を減少させることが示された。
本発明の半導体装置は、第一の応用例として、パワーデバイス、ＰＲＡＭ（相変化メモリ）、ＤＲＡＭ等といった、ＯＮ電流を多く必要とする集積回路に適用できる。また、本発明の半導体装置は、第二の応用例として、スーパーコンピュータ、１０〜１００ＧＨｚで動作するＣＰＵ等といった、超短チャネル化による超高速集積回路に適用できる。更に、本発明の半導体装置は、第三の応用例として、自動車エンジン制御用集積回路や宇宙向け衛星の集積回路のような、過酷な条件下でも対応できる通常のバルク基板並みに放熱特性に優れたＳＯＩ集積回路に適用できる。
また、本発明の半導体装置は、第四の応用例として、ＳＯＩウェーハを使用しない低コストＳＯＩトランジスタ、部分空乏型や完全空乏型のＳＯＩトランジスタ向け資産を活かした集積回路、キャパシタレスＤＲＡＭのメモリーセル等に使用されるフローティングボディ型トランジスタなどに好適に適用できる。更に、本発明の半導体装置は、第五の応用例として、ダイ面積で決まる低コストの特定用途向けＬＳＩ（ＡＳＩＣ）、ＣＰＵ、ＤＳＰ等といった、３次元高集積化によるダイ面積の縮小技術に適用できる。
また、本発明の半導体装置は、第四の応用例として、ＳＯＩウェーハを使用しない低コストＳＯＩトランジスタ、部分空乏型や完全空乏型のＳＯＩトランジスタ向け資産を活かした集積回路、キャパシタレスＤＲＡＭのメモリーセル等に使用されるフローティングボディ型トランジスタなどに好適に適用できる。更に、本発明の半導体装置は、第五の応用例として、ダイ面積で決まる低コストの特定用途向けＬＳＩ（ＡＳＩＣ）、ＣＰＵ、ＤＳＰ等といった、３次元高集積化によるダイ面積の縮小技術に適用できる。
１，１１，５１，６１…半導体装置、２，１２…基板、３，１８，５３，６３…基柱、４ａ，４ｂ，５４ａ，５４ｂ，６４ａ，６４ｂ…ソース・ドレイン拡散層、１３ａ…ドレイン層、１５ａ…ソース層、５，１４ａ，５５，６５…ボディ層、６，１９，５６，６６…ゲート絶縁膜、７，２０，５７，６７…フロントゲート電極、８，１７，５８，６８…バックゲート電極、１３ｃ，１３ｄ…引出電極部、２１…層間絶縁膜、２２ａ，２２ｂ，２２ｃ，２２ｄ…コンタクトホール、２３ａ，２３ｂ，２３ｃ，２３ｄ…コンタクトプラグ。
Claims (18)
- 基板上に形成されてなる筒型の基柱と、
前記基柱の上部と下部に、同心形状に形成された第１導電型からなるソース・ドレイン拡散層と、
前記ソース・ドレイン拡散層に挟まれた前記基柱の中間部に形成された第１導電型からなるボディ層と、
前記基柱の側面にゲート絶縁膜を介して形成されたフロントゲート電極とを備えたことを特徴とする半導体装置。 - 前記基柱の中心軸が前記基板面と垂直であり、前記ソース・ドレイン拡散層が前記中心軸を中心とする同心形状であることを特徴とする請求項１記載の半導体装置。
- 前記ボディ層は、前記ソース・ドレイン拡散層と同心形状であることを特徴とする請求項１または２に記載の半導体装置。
- 前記基柱は、横断面において幅厚が一定であり、縦断面において高さが一定であることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
- 前記ゲート絶縁膜は、膜厚が一定であることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
- 前記ソース・ドレイン拡散層における同心形状、または前記ソース・ドレイン拡散層および前記ボディ層における同心形状は、前記中心軸を中心とする円形であることを特徴とする請求項１〜５の何れか一項に記載の半導体装置。
- 前記基柱の内部に形成されてなり、前記ソース・ドレイン拡散層および前記ボディ層とＰＮ接合された第２導電型からなるバックゲート電極を備えたことを特徴とする請求項１〜６の何れか一項に記載の半導体装置。
- 前記フロントゲート電極が、前記基柱の外側に配置され、
前記バックゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることを特徴とする請求項１〜７の何れか一項に記載の半導体装置。 - 前記ボディ層の表面層において、前記バックゲート電極とのＰＮ接合界面における前記バックゲート電極のシリコン層と前記ボディ層の結晶軸が平行であることを特徴とする請求項１〜８の何れか一項に記載の半導体装置。
- 前記フロントゲート電極は、前記ボディ層に対して同じ高さに同じ膜厚で形成されてなることを特徴とする請求項１〜９の何れか一項に記載の半導体装置。
- 下部の前記ソース・ドレイン拡散層の底部に、前記基柱の外周面よりも外側に延びた引出電極部を有することを特徴とする請求項１〜１０の何れか一項に記載の半導体装置。
- 前記フロントゲート電極に配線された第１配線と、前記配線部に配線された第２配線とが、前記基柱の外側に対称的に配置されて形成されてなることを特徴とする請求項１〜１１の何れか一項に記載の半導体装置。
- 上部の前記ソース・ドレイン拡散層に配線された第３配線が、前記基柱の上方に配置されて形成されてなることを特徴とする請求項１〜１２の何れか一項に記載の半導体装置。
- 前記バックゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたことを特徴とする請求項１〜１３の何れか一項に記載の半導体装置。
- 第２導電型からなるバックゲート電極が、前記基柱の外側に配置され、
前記フロントゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。 - 前記フロントゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたことを特徴とする請求項１５記載の半導体装置。
- 基板上に、上部のソース・ドレイン層となる第１導電型の第１半導体膜と、チャネル領域を含むボディ層となる第１導電型の第２半導体膜と、下部のソース・ドレイン層となる第１導電型の第３半導体膜とを順次形成する工程と、
前記第３半導体膜と第２半導体膜と前記第１半導体膜の中心軸部を除去して、前記第３半導体膜の上部から前記第１半導体膜の下部まで貫通する柱状の穴を形成し、前記穴に第２導電型からなるバックゲート電極を形成する工程と、
前記第３半導体膜と前記第２半導体膜と前記第１半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、
少なくとも前記ボディ層の外側面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ボディ層の外周部にフロントゲート電極を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。 - 基板上に、上部のソース・ドレイン層となる第１導電型の第１半導体膜と、チャネル領域を含むボディ層となる第１導電型の第２半導体膜と、下部のソース・ドレイン層となる第１導電型の第３半導体膜とを順次形成する工程と、
前記第３半導体膜と第２半導体膜と前記第１半導体膜の中心軸部を除去して、前記第３半導体膜の上部から前記第１半導体膜の下部まで貫通する柱状の穴を形成し、前記穴の内側面に少なくとも前記ボディ層の内側面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ボディ層の内周部にフロントゲート電極を形成する工程と、
前記第３半導体膜と前記第２半導体膜と前記第１半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、
前記基柱の外側面に第２導電型からなるバックゲート電極を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。
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