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CN101859600B - 集成电路结构 - Google Patents

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CN101859600B
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Abstract

本发明公开了一种集成电路结构，包括：一有源电源供应线；一数据保持电源供应线；以及一存储器宏，连接至该有源电源供应线与该数据保持电源供应线，该存储器宏包括：一存储器晶格阵列；以及一开关，用以切换该存储器晶格阵列，而使其连接至该有源电源供应线，或使其连接至该数据保持电源供应线，其中该数据保持电源供应线位于该存储器宏的外部。本发明的存储器可在不牺牲其数据保持力的同时降低漏电流，也不会造成芯片面积上的空间浪费。

Description

集成电路结构
技术领域
本发明大体涉及集成电路，还涉及可提供电源的存储器结构，更涉及降低数据保持电源供应电压的技术。
背景技术
对众多电子产品，尤其是对行动通信装置等便携式电子装置而言，降低功率消耗为其相关集成电路设计上常见的需求。降低功率消耗的方法之一即利用双操作模式，在双操作模式中正常操作下，集成电路将以正常操作电压VDD运作，而正常操作电压VDD的高能量足以使集成电路以高效能运作。当集成电路不需要以高性能运作时可采用降低的操作电压(数据保持电压，也称为栅极VDD)运作。以低于操作电压VDD的数据保持电压运作可减少功率的消耗。虽然数据保持电压会降低集成电路的效能，但在低功率模式或待机模式等特定模式下倒是无妨。
传统上，数据保持电压是由嵌入式电压调节器所提供，而该电压调节器嵌入于存储器宏之上。图1为传统上提供操作电压VDD与数据保持电压的电路。电源供应线100承载操作电压VDD。PMOS晶体管P1与P2用来控制是否对存储器宏102提供操作电压VDD或数据保持电压。对PMOS晶体管P1的栅极供应低电压，并对PMOS晶体管P2的栅极供应高电压，即可对存储器宏102中SRAM周边逻辑与晶格阵列提供操作电压VDD。相反地，对PMOS晶体管P1的栅极供应高电压，并对PMOS晶体管P2的栅极供应低电压，即可对存储器宏102中SRAM周边逻辑与晶格阵列提供该数据保持电压，其中该数据保持电压等于电压VDD减去二极管D1上的压降。在图1中，二极管D1作为一嵌入式电压调节器。
然而，传统电路具有多个缺点。压降(V diode)与该数据保持电压受到工艺与温度变动的影响。举例而言，工作于SS工艺边界(slow-slow processcorner，表示PMOS与NMOS晶体管均为低效能且低功耗)的电路中，其数据保持电压(栅极VDD)等于一第一值。其它具有相同电路设计但工作于FF工艺边界(fast-fast process corner，表示NMOS晶体管与PMOS晶体管均为高速晶体管)，其数据保持电压具有不同于该第一值的一第二值。数据保持电压的变动将导致两种后果。若该数据保持电压太高，则存储器宏102的漏电流也增高，因而失去使用数据保持电压的目的。若该数据保持电压太低，则导致该存储器宏102丢失所储存的数据。
此外，二极管D1上的压降(V diode)与流经二极管D1的电流(I diode)相关，而电流(I diode)上的波动会造成压降(V diode)上的波动，反之亦然。当流经二极管D1上的电流(I diode)波动时，该数据保持电压也发生变化。此外，电流(I diode)是由存储器宏102的漏电流所决定。不同的存储器宏会有不同的设计，举例而言，不同的尺寸产生不同的漏电流，进而影响了上述的电流(I diode)与压降(V diode)。此即表示，为了降低电流(Idiode)对压降(V diode)的影响，必须使用较上述简单二极管更为复杂的电压调节器。因此，需要其它可克服上述公知技术缺点的方法及结构。
发明内容
为了解决现有技术的问题，本发明提供一种集成电路结构，包括：一有源电源供应线；一数据保持电源供应线；以及一存储器宏，连接至该有源电源供应线与该数据保持电源供应线，该存储器宏包括：一存储器晶格阵列；以及一开关，用以切换该存储器晶格阵列，而使其连接至该有源电源供应线，或使其连接至该数据保持电源供应线，其中该数据保持电源供应线位于该存储器宏的外部。
本发明另提供一种集成电路结构，包括：一有源电源供应线；一数据保持电源供应线；以及一第一存储器宏与一第二存储器宏，连接至该有源电源供应线与该数据保持电源供应线，其中该第一存储器宏与该第二存储器宏各包括：一存储器晶格阵列；一开关，用以切换该存储器晶格阵列，而使其连接至该有源电源供应线，或使其连接至该数据保持电源供应线；以及一低漏电流模式控制脚位，耦接至该开关，其中该开关用以依据该低漏电流模式控制脚位上的一信号将该有源电源供应线与该数据保持电源供应线连接至该存储器晶格阵列。
本发明另提供一种集成电路结构，包括：一第一有源电源供应线；一第二有源电源供应线，与该第一有源电源供应线分离；一第一数据保持电源供应线；一第二数据保持电源供应线，与该第一数据保持电源供应线分离；一第一存储器宏，连接至该第一有源电源供应线与该第一数据保持电源供应线，其中该第一存储器宏包括：一第一存储器晶格阵列；以及一第一开关，将该第一存储器晶格阵列连接至该第一有源电源供应线与该第一数据保持电源供应线，其中该第一数据保持电源供应线位于该第一存储器宏的外部；以及一第二存储器宏，连接至该第二有源电源供应线与该第二数据保持电源供应线，其中该第二存储器宏包括：一第二存储器晶格阵列；以及一第二开关，将该第二存储器晶格阵列连接至该第二有源电源供应线与该第二数据保持电源供应线，其中该第二数据保持电源供应线位于该第二存储器宏的外部。
本发明的实施例具有多个优点。借由提供对PVT变动不敏感的外部的数据保持电源供应电压，存储器可在不牺牲其数据保持力的同时降低漏电流。此外，在多个存储器宏间共享数据保持电源供应电压的作法，也不会造成芯片面积上的空间浪费。
附图说明
图1为传统上提供操作电压VDD与数据保持电压的电路。
图2说明具有存储器宏MAC1的实施例。
图3为具有多个存储器宏的存储器电路100。
图4说明存储器芯片200中的存储器编译应用模块的另一实施例。
其中，附图标记说明如下：
P1～PMOS晶体管；
P2～PMOS晶体管；
D1～二极管；
CL～控制逻辑电路；
CL’～控制逻辑电路；
SW～开关；
SW’～开关；
SW-A～开关；
SW-B～开关；
VG1～电压产生器；
VG2～电压产生器；
VG1’～电压产生器；
VG2’～电压产生器；
PS1～电源供应线；
PS2～电源供应线；
PS1’～电源供应线；
PS2’～电源供应线；
Pin-1～控制脚位；
Pin-2～控制脚位；
MAC1～存储器宏；
MAC2～存储器宏；
100～电源供应线；
102～存储器宏。
具体实施方式
下文将说明本发明的实施例。各实施例提供许多应用发明的概念，并可以各种说明方式表达。这些说明方式仅为表达本发明，非用以限制本发明的范围。
本发明提供一种新式存储器电源供应结构，用以对一存储器宏提供电源。下文将讨论其实施例的操作与变化。本文采用相同的符号以表示相同的组件。
图2说明具有存储器宏MAC1的实施例。在一实施例中，存储器宏MAC1包括一个至数个存储器晶格阵列以及用以存取该存储器晶格阵列的周边逻辑电路。周边逻辑电路包括全域控制电路，其可为编码器、驱动器、输入/输出电路等等。在一实施例中，该存储器晶格阵列是一静态随机随取存储器(SRAM)阵列，具有多个SRAM晶格。在其它实施例中，该存储器晶格阵列也可为其它形式的存储器晶格阵列，例如嵌入式动态随机随取存储器(eDRAM)阵列。
存储器宏MAC1连接至电源供应线PS1与PS2。电源供应线PS1用以承载电源供应电压VDD，该电源供应电压VDD的高足以支持存储器宏MAC1进行有源操作，例如进行读取或写入操作。因此，电源供应电压VDD也被称为有源电源供应电压。电源供应线PS2用以承载电源供应电压VDD’，该电源供应电压VDD’低于该电源供应电压VDD，用以支持存储器宏MAC1进行非有源操作，例如数据保持操作。因此，电源供应电压VDD’也被称为数据保持电源供应电压。在一实施例中，数据保持电源供应电压VDD’较有源电源供应电压VDD低一压差，其值介于NMOS晶体管的临界电压Vth与70％*VDD之间(虽然该压差也可较高或较低)。
在一实施例中，相同芯片中的多个存储器宏，甚至全部存储器宏(请参照图3)均共享相同的电源供应线PS1与相同的数据保持电源供应线PS2。在其它实施例中，相同芯片中的所有存储器宏共享一电源供应线PS1及多个数据保持电源供应线PS2，其中所述多个数据保持电源供应线PS2其中之一可由超过一个的存储器宏所共享。在此实施例中，不同的数据保持电源供应线PS2可具有相同或不同的电压。有源电源供应电压VDD可由电压产生器VG1产生，而数据保持电源供应电压VDD’可由电压产生器VG2产生，两电压产生器VG1、VG2均在存储器宏MAC1的外部。数据保持电源供应电压VDD’可通过或不通过调节有源电源供应电压VDD而产生。电压产生器VG2可设计成复杂电路，而使其本身大体不受工艺、电压、或温度(process-voltage-temperature，PVT)变动的影响。然而，由于电压产生器VG2能够对多个存储器宏提供电压，因此，就算电压产生器VG2占用相对大的芯片面积，其整体占用的芯片区域仍然不高。
再次参照图2，开关SW嵌入于存储器宏MAC1之中，具有将有源电源供应电压VDD或数据保持电源供应电压VDD连接至存储器宏MAC1中存储器晶格阵列或周边逻辑电路的功能。在一实施例中，开关SW包括一第一开关SW-A及一第二开关SW-B，其中该第一开关SW-A连接于有源电源供应线PS1与该存储器晶格阵列之间，而该第二开关SW-B则连接于数据保持电源供应线PS2与该存储器晶格阵列之间。开关SW-A与SW-B以相反的逻辑态运作，此即表示，当开关SW-A开启时(将有源电源供应线PS1连接至该存储器晶格阵列)，则开关SW-B关闭，反之亦然。因此，用以控制开关SW-A与SW-B的操作的控制逻辑电路CL可包括一反相器(图未示)。在一实施例中，开关SW-A与SW-B为PMOS晶体管(也可采用其它形式的开关)。
控制逻辑电路CL可连接至低漏电流模式控制脚位Pin-1(之后简称为控制脚位Pin-1)，其连接于存储器宏MAC1的外部。控制脚位Pin-1可以一逻辑低态的信号或一逻辑高态的信号控制存储器宏MAC1运作于一有源模式(在有源模式中可执行读取或写入模式)或一数据保持模式。当控制脚位Pin-1指示以有源模式运作时，逻辑全域控制电路CL与开关SW将使有源电源供应电压VDD连接至存储器晶格阵列。相反地，若控制脚位Pin-1指示以数据保持模式运作时，逻辑全域控制电路CL与开关SW将使数据保持电源供应电压VDD’连接至该存储器晶格阵列。在该数据保持模式下，由于数据保持电源供应电压VDD’的电压已降低，故存储器宏MAC1所消耗的漏电流将因而减少。
数据保持电源供应电压VDD’目的在保持数据，在数据保持模式下，存储器宏MAC1的存储器晶格仅需极少的电流即可保持数据，而该电流多半由漏电流组成。另一方面，为了支持读取或写入操作，有源电源供应线PS1必须提供相对高的电流。为了减少有源电源供应线PS1上不必要的压降以提供所有连接至有源电源供应线PS1上的宏大致恒定的电压，有源电源供应线PS1必须较数据保持电源供应线PS2宽得多。在一实施例中，电源供应线PS1所提供的电源可能为数据保持电源供应线PS2的十倍甚至百倍。因此，有源电源供应线PS1的截面积S1同样可能是数据保持电源供应线PS2的截面积S2的十倍甚至百倍，其中截面积S1与S2是从分别与有源电源供应线PS1及数据保持电源供应线PS2的长度方向垂直的平面上测量而得。
图3为具有多个存储器宏的存储器电路100。该实施例为一存储器编译器，其可为存储器编译芯片的一部分。有源电源供应线PS1与数据保持电源供应线PS2连接至多个存储器宏。为了简化说明，此处仅以存储器宏MAC1与存储器宏MAC2为例。存储器宏MAC1与存储器宏MAC2可彼此相同或相异。举例而言，存储器宏MAC1与MAC2不同之处可能在于其存储器阵列的尺寸、数目、周边逻辑电路的设计等等。相似于存储器宏MAC1，存储器宏MAC2同样包括开关SW’、控制逻辑电路CL’、以及低漏电流模式控制脚位Pin-2。存储器宏MAC2的操作基本上与存储器宏MAC 1相同，在此不再赘述。
值得注意的是，将开关SW与SW’分别嵌入至存储器宏MAC1与MAC2之中，则开关SW与SW’的尺寸可分别依据存储器宏MAC1与MAC2的漏电流而设计，其中漏电流也与存储器宏MAC1及MAC2的设计及尺寸有关。因此，开关SW与SW’所占用的芯片面积应尽可能的缩小，并同时使其能够传导足够的电流以保留存储器宏MAC1与MAC2中的数据。
图4说明存储器芯片200中的存储器编译应用模块的另一实施例。在此实施例具有两个或两个以上的存储器宏群组。第一存储器宏群组包括存储器宏MAC1与MAC2，连接至电源供应线PS1与PS2。电压产生器VG1与VG2分别产生电源供应线PS1上的有源电源供应电压与电源供应线PS2上的数据保持电源供应电压。该第二宏群组包括存储器宏MAC3与MAC4，连接至电源供应线PS1’与PS2’。电压产生器VG1’与VG2’分别产生电源供应线PS1’上的有源电源供应电压与电源供应线PS2’上的数据保持电源供应电压。有源电源供应线PS1与PS1’可彼此相连或分离。数据保持电源供应线PS2与PS2’也可彼此相连或分离。在一实施例中，有源电源供应线PS1与PS1’承载不同的有源电源供应电压，而数据保持电源供应线PS2与PS2’则承载相同或不同的数据保持电源供应电压。在替代的实施例中，数据保持电源供应线PS2与PS2’承载不同的数据保持电源供应电压，而有源电源供应线PS1与PS1’则承载相同或不同的有源电源供应电压。借由将存储器宏分组成多个群组，使用不同有源电源供应电压或使用不同的数据保持电源供应电压的不同存储器可建构于相同存储器编译模块之中，并维持理想的操作电压。
本发明的实施例具有多个优点。借由提供对PVT变动不敏感的外部的数据保持电源供应电压，存储器可在不牺牲其数据保持力的同时降低漏电流。此外，在多个存储器宏间共享数据保持电源供应电压的作法，也不会造成芯片面积上的空间浪费。
本发明虽以优选实施例揭示如上，然其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。此外，本发明的专利保护范围不限于说明书中的特定的工艺、机器、制成品、组合物或步骤。本领域普通技术人员当可了解，举凡现有或未来发展出来的工艺、机器、制成品、组合物或步骤，若具有与本发明大致相同的功能并达成大致相同的效果，均可依据本发明而被运用。因此，所附的权利要求拟将上述工艺、机器、制成品、组合物或步骤涵盖于本发明之中。各个权利要求分别构成不同的实施例，而各个权利要求及实施例的组合也在本发明的专利保护范围之中。

Claims (2)

1.一种集成电路结构，包括：
一第一有源电源供应线；
一第二有源电源供应线，与该第一有源电源供应线分离；
一第一数据保持电源供应线；
一第二数据保持电源供应线，与该第一数据保持电源供应线分离；以及
一第一存储器宏，连接至该第一有源电源供应线与该第一数据保持电源供应线；
一第二存储器宏，连接至该第二有源电源供应线与该第二数据保持电源供应线；
其中该第一存储器宏与该第二存储器宏各包括：
一存储器晶格阵列；
一开关，用以切换该存储器晶格阵列，而使其连接至该有源电源供应线，或使其连接至该数据保持电源供应线；以及
一低漏电流模式控制脚位，耦接至该开关，其中该开关用以依据该低漏电流模式控制脚位上的一信号将该有源电源供应线与该数据保持电源供应线连接至该存储器晶格阵列；
其中该有源电源供应线的截面积大于该数据保持电源供应线的截面积，并且，有源电源供应线的截面积是数据保持电源供应线的截面积的十倍至百倍，
其中，所述第一数据保持电源供应线和所述第二数据保持电源供应线承载不同的数据保持电源供应电压，并且所述第一有源电源供应线和所述第二有源电源供应线承载不同的有源电源供应电压。
2.一种集成电路结构，包括：
一第一有源电源供应线；
一第二有源电源供应线，与该第一有源电源供应线分离；
一第一数据保持电源供应线；
一第二数据保持电源供应线，与该第一数据保持电源供应线分离；
一第一存储器宏，连接至该第一有源电源供应线与该第一数据保持电源供应线，其中该第一存储器宏包括：
一第一存储器晶格阵列；以及
一第一开关，将该第一存储器晶格阵列连接至该第一有源电源供应线与该第一数据保持电源供应线，其中该第一数据保持电源供应线位于该第一存储器宏的外部；以及
一第二存储器宏，连接至该第二有源电源供应线与该第二数据保持电源供应线，其中该第二存储器宏包括：
一第二存储器晶格阵列；以及
一第二开关，将该第二存储器晶格阵列连接至该第二有源电源供应线与该第二数据保持电源供应线，其中该第二数据保持电源供应线位于该第二存储器宏的外部；
其中该第一有源电源供应线的截面积大于该第一数据保持电源供应线的截面积，并且，有源电源供应线的截面积是数据保持电源供应线的截面积的十倍至百倍，
其中，所述第一数据保持电源供应线和所述第二数据保持电源供应线承载不同的数据保持电源供应电压，并且所述第一有源电源供应线和所述第二有源电源供应线承载不同的有源电源供应电压。
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