JP2008159145A

JP2008159145A - 半導体記憶装置

Info

Publication number: JP2008159145A
Application number: JP2006346029A
Authority: JP
Inventors: Tatsuya Matano; 達哉俣野
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2006-12-22
Filing date: 2006-12-22
Publication date: 2008-07-10
Also published as: US20080159048A1

Abstract

【課題】電源配線網がいくつかの副配線網によって構成された半導体記憶装置において、内部電圧の変動を抑制する。
【解決手段】メモリバンクＢＡＮＫ０〜７に対応してそれぞれ設けられ、対応するメモリバンクがアクティブ状態である場合に活性化され、対応するメモリバンクがスタンバイ状態である場合に非活性化されるアクティブ用内部電圧発生回路ＶＤＬＡＣＴ０〜７と、４個のグループに対応してそれぞれ設けられ、常時活性化されるスタンバイ用内部電圧発生回路ＶＤＬＳＴＹ０〜３と、各グループに対応する副配線網１０１〜１０４とを備える。本発明によれば、グループごとにスタンバイ用内部電圧発生回路が設けられていることから、電源配線網が複数の副配線網によって構成されている場合であっても、スタンバイ時における電源配線網の電圧変動が生じにくい。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、複数のメモリバンクが分散配置された半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置は、内部での並列動作を可能とすべく、メモリセルアレイが複数のメモリバンクに分割されていることが多い。外部からは、各メモリバンクに対して個別にコマンドを発行可能であり、このため、アクティブとなっている期間はメモリバンクごとに異なる。

各メモリバンクの消費電力は、アクティブ状態である場合とスタンバイ状態である場合とで大きく異なる。このため、各メモリバンクに内部電圧を供給する内部電圧発生回路としては、アクティブ状態に合わせて供給能力を設計するとスタンバイ時において無駄な電力消費が生じ、逆に、スタンバイ状態に合わせて供給能力を設計するとアクティブ時において能力不足となる。このため、通常は、常時活性化されるスタンバイ用内部電圧発生回路と、対応するメモリバンクがアクティブ状態である期間にだけ活性化されるアクティブ用内部電圧発生回路の両方が用いられる（特許文献１参照）。

通常、アクティブ用内部電圧発生回路は、対応するバンクの近傍にそれぞれ配置され、対応するバンクがアクティブ状態になると内部電圧の供給を開始する。これに対し、スタンバイ用内部電圧発生回路は、各チップに１つだけ設けられ、チップ上において縦横に形成された電源配線網に常時内部電圧を供給し続ける。
特開２００６−１２７７２７号公報

しかしながら、近年の半導体記憶装置は大容量化・高機能化が進んでいるため、周辺回路領域に配線可能な電源配線の本数が制限されることがある。このような場合、電源配線網がいくつかの副配線網によって構成される形となることから、スタンバイ時において電源配線網の電圧が不安定となる可能性があった。

したがって、本発明は、電源配線網がいくつかの副配線網によって構成された半導体記憶装置において、内部電圧の変動を抑制することを目的とする。

本発明による半導体記憶装置は、複数のメモリバンクと、１又は２以上のメモリバンクに対してそれぞれ設けられ、対応するメモリバンクがアクティブ状態である場合に活性化され、対応するメモリバンクがスタンバイ状態である場合に非活性化されるｎ（ｎは２以上の整数）個のアクティブ用内部電圧発生回路と、１又は２以上のメモリバンクに対してそれぞれ設けられ、対応するメモリバンクが少なくとも前記スタンバイ状態である場合に活性化されるｍ（ｍは２以上の整数）個のスタンバイ用内部電圧発生回路と、前記アクティブ用内部電圧発生回路及び前記スタンバイ用内部電圧発生回路によって生成された内部電圧を対応するメモリバンクに供給する電源配線網とを備えることを特徴とする。

本発明において、電源配線網は、ｍ個のスタンバイ用内部電圧発生回路に対応するｍ個の副配線網によって構成されていることが好ましい。この場合、ｍ個の副配線網は互いに独立していても構わないし、副配線網間が接続部によって接続されていても構わない。後者の場合、接続部はチップの周縁部に配置されていることが好ましい。

本発明によれば、１又は２以上のメモリバンクごとに設けられた複数のスタンバイ用内部電圧発生回路を備えていることから、電源配線網が複数の副配線網によって構成されている場合であっても、スタンバイ時における電源配線網の電圧変動が生じにくい。したがって、周辺回路領域に配置する電源配線の本数を大幅に削減しつつ、内部電圧の安定化を図ることが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体記憶装置の構造を示す模式的な平面図である。

本実施形態による半導体記憶装置は例えばＤＲＡＭであり、図１に示すように、メモリセルアレイが８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されている。各メモリバンクに対しては、外部から個別にコマンドを発行可能であるため、アクティブとなっている期間はメモリバンクごとに異なる。

本実施形態では、これら８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７が４つにグループ分けされ、これらグループがチップ１００上において分散配置されている。具体的には、メモリバンクＢＡＮＫ０，１がグループ化されてチップ１００の左上に配置され、メモリバンクＢＡＮＫ２，３がグループ化されてチップ１００の右上に配置され、メモリバンクＢＡＮＫ４，５がグループ化されてチップ１００の左下に配置され、メモリバンクＢＡＮＫ６，７がグループ化されてチップ１００の右下に配置されている。

チップ１００上においてグループとグループの間の領域は、コントローラやデコーダなどの周辺回路が配置される周辺回路領域として利用される。

図１に示すように、本実施形態による半導体記憶装置には、副配線網１０１〜１０４からなる電源配線網が設けられている。電源配線網は、各メモリバンクへ内部電圧ＶＤＬを供給するための配線網であり、メモリセルアレイ上を通過する上層配線によって構成される。副配線網１０１〜１０４は、それぞれ対応するグループ上に形成されており、これらは互いに独立している。つまり、副配線網１０１〜１０４同士を接続する配線は設けられていない。

副配線網１０１〜１０４への内部電圧ＶＤＬの供給は、アクティブ用内部電圧発生回路ＶＤＬＡＣＴ及びスタンバイ用内部電圧発生回路ＶＤＬＳＴＹによって行われる。

具体的には、副配線網１０１に対してはアクティブ用内部電圧発生回路ＶＤＬＡＣＴ０，１及びスタンバイ用内部電圧発生回路ＶＤＬＳＴＹ０が割り当てられ、副配線網１０２に対してはアクティブ用内部電圧発生回路ＶＤＬＡＣＴ２，３及びスタンバイ用内部電圧発生回路ＶＤＬＳＴＹ１が割り当てられ、副配線網１０３に対してはアクティブ用内部電圧発生回路ＶＤＬＡＣＴ４，５及びスタンバイ用内部電圧発生回路ＶＤＬＳＴＹ３が割り当てられ、副配線網１０４に対してはアクティブ用内部電圧発生回路ＶＤＬＡＣＴ６，７及びスタンバイ用内部電圧発生回路ＶＤＬＳＴＹ３が割り当てられている。

アクティブ用内部電圧発生回路ＶＤＬＡＣＴ０〜７には、バンクアクティブ信号ＡＣＴ０〜７がそれぞれ供給される。バンクアクティブ信号ＡＣＴ０〜７は、それぞれ対応するメモリバンクをアクティブ状態とする場合に活性化される信号である。アクティブ用内部電圧発生回路ＶＤＬＡＣＴ０〜７は、対応するバンクアクティブ信号ＡＣＴ０〜７が活性化すると、対応する副配線網１０１〜１０４に対して内部電圧ＶＤＬの供給を開始する。その他の期間、つまり、対応するメモリバンクがスタンバイ状態である期間においては、内部電圧ＶＤＬの供給を停止する。アクティブ用内部電圧発生回路ＶＤＬＡＣＴ０〜７の電源供給能力としては、メモリバンクのアクティブ時における消費電力を十分に供給可能な程度に設計される。

一方、スタンバイ用内部電圧発生回路ＶＤＬＳＴＹ０〜３は、対応する副配線網１０１〜１０４に対して内部電圧ＶＤＬを常時供給する回路である。スタンバイ用内部電圧発生回路ＶＤＬＳＴＹ０〜３の電源供給能力としては、メモリバンクがスタンバイ状態である期間においてリーク電流などを補うことにより、内部電圧ＶＤＬを安定させることが可能な程度に設計される。尚、本実施形態による半導体記憶装置では、電源配線網が４つの副配線網１０１〜１０４によって構成されているため、一つの副配線網のスタンバイ時における負荷はかなり小さい。このため、一つのスタンバイ用内部電圧発生回路ＶＤＬＳＴＹ０〜３の占有面積としては、十分に小さく設計することが可能である。

図２はアクティブ用内部電圧発生回路ＶＤＬＡＣＴの回路図であり、図３はスタンバイ用内部電圧発生回路ＶＤＬＳＴＹの回路図である。

図２及び図３に示すように、アクティブ用内部電圧発生回路ＶＤＬＡＣＴとスタンバイ用内部電圧発生回路ＶＤＬＳＴＹは、互いにほぼ同じ回路構成を有している。つまり、いずれの回路も、基準電圧ＶＤＬｒｅｆと内部電圧ＶＤＬとを比較するコンパレータ１１１と、コンパレータ１１１の出力を受けるＰチャンネルＭＯＳトランジスタ１１２によって構成されている。但し、アクティブ用内部電圧発生回路ＶＤＬＡＣＴに含まれるコンパレータ１１１には、対応するバンクアクティブ信号ＡＣＴが供給されており、これが活性化している期間のみ比較動作を行う。スタンバイ用内部電圧発生回路ＶＤＬＳＴＹに含まれるコンパレータ１１１にはこのような活性化信号は供給されておらず、したがって、常時比較動作を行う。

図４はアクティブ用内部電圧発生回路ＶＤＬＡＣＴに含まれるコンパレータ１１１の回路図であり、図５はスタンバイ用内部電圧発生回路ＶＤＬＳＴＹに含まれるコンパレータ１１１の回路図である。図４及び図５に示すように、いずれもコンパレータ１１１も差動増幅回路によって構成されているが、図４に示す回路では、電流源を構成するＮチャンネルＭＯＳトランジスタのゲートにバンクアクティブ信号ＡＣＴが供給されているのに対し、図５に示す回路では、電流源を構成するＮチャンネルＭＯＳトランジスタのゲートがハイレベルに固定されている。

このような構成により、アクティブ用内部電圧発生回路ＶＤＬＡＣＴ及びスタンバイ用内部電圧発生回路ＶＤＬＳＴＹとも、内部電圧ＶＤＬが基準電圧ＶＤＬｒｅｆよりも低下するとトランジスタ１１２をオンさせ、内部電圧ＶＤＬを上昇させる。これにより、副配線網１０１〜１０４に与えられる内部電圧ＶＤＬはほぼ一定に保たれる。

以上が本実施形態による半導体記憶装置の構成である。このように、本実施形態による半導体記憶装置では、メモリバンクのグループ分けに対応して電源配線網が４つの副配線網１０１〜１０４に分割されており、これら副配線網１０１〜１０４に対してスタンバイ用内部電圧発生回路ＶＤＬＳＴＹ０〜３がそれぞれ設けられている。このため、従来の半導体記憶装置のように、周辺回路領域に多数の電源配線を配置する必要がなくなり、周辺回路領域の配線利用効率を高めることが可能となる。

次に、本発明の好ましい第２の実施形態について説明する。

図６は、本発明の好ましい第２の実施形態による半導体記憶装置の構造を示す模式的な平面図である。

本実施形態による半導体記憶装置は、副配線網１０１〜１０４同士を接続する接続部１３０が設けられている点において、上記第１の実施形態と異なる。その他の点については、第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図６に示すように、接続部１３０はチップ１００の周縁部に配置されており、このため、周辺回路領域の配線利用効率を低下させることはほとんどない。このように、電源配線網を複数の副配線網１０１〜１０４に分割しつつ、その一部を接続部１３０によって接続すれば、電源容量が増大することから、内部電圧ＶＤＬをより安定化させることが可能となる。

次に、本発明の好ましい第３の実施形態について説明する。

図７は、本発明の好ましい第３の実施形態による半導体記憶装置の構造を示す模式的な平面図である。

本実施形態による半導体記憶装置では、ＢＡＮＫ０〜７がロー側ＢＡＮＫ０Ｌ〜７Ｌとハイ側ＢＡＮＫ０Ｕ〜７Ｕに分割されている。このうち、チップ１００の左上のエリアには、ロー側のＢＡＮＫ０Ｌ，４Ｌ，６Ｌが配置され、チップ１００の左下のエリアには、ロー側のＢＡＮＫ１Ｌ，５Ｌ，７Ｌが配置され、チップ１００の右上のエリアには、ハイ側のＢＡＮＫ２Ｕ，４Ｕ，６Ｕが配置され、チップ１００の右下のエリアには、ハイ側のＢＡＮＫ３Ｕ，５Ｕ，７Ｕが配置されている。さらに、チップ１００の中央上側のエリアには、ＢＡＮＫ０Ｕ，２Ｌが配置され、チップ１００の中央下側のエリアには、ＢＡＮＫ１Ｕ，３Ｌが配置されている。つまり、本実施形態では、ロー側及びハイ側に分割された８つのメモリバンクが６つにグループ分けされ、これらグループがチップ１００上において分散配置されている。

このような配置により、チップ１００を上下に分割する中心線Ａから見て上側のエリアには偶数バンクが配置され、中心線Ａから見て下側のエリアには奇数バンクが配置されることになる。また、チップ１００の左側のエリアにはロー側のバンクが配置され、チップ１００の右側のエリアにはハイ側のバンクが配置される。このようなフロアプランを採用すれば、チップ１００の中央に周辺回路を集中配置することができる。これにより、チップ１００の平面形状を正方形に近い形状とすることが可能となることから、遠近端差を抑制することが可能となる。

本実施形態においても、電源配線網が副配線網１２０〜１２５に分割されており、これら副配線網１２０〜１２５はそれぞれ対応するグループ上に形成されている。副配線網１２０〜１２５は、第１の実施形態のように互いに独立していても構わないし、第２の実施形態にように接続部によって短絡されていても構わない。

本実施形態では、一つのグループを構成するバンク数が共通ではない。つまり、チップの左側又は右側に位置するグループについては、３つのバンクによって一つのグループが構成されているのに対し、チップの中央に位置するグループについては、２つのバンクによって一つのグループが構成されている。このため、内部電圧発生回路にかかる負荷や電源容量が副配線網１２０〜１２５によって相違する。

このような場合、当該グループに含まれるバンク数に応じて、対応するアクティブ用内部電圧発生回路又はスタンバイ用内部電圧発生回路の電源供給能力に差を設けることが好ましい。具体的には、左側又は右側に位置するグループに対応した内部電圧発生回路については、相対的に電源供給能力を高く設定し、中央に位置するグループに対応した内部電圧発生回路については、相対的に電源供給能力を低く設定すればよい。これによれば、各グループに対して適切な能力にて電源供給を行うことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施形態では、スタンバイ用内部電圧発生回路ＶＤＬＳＴＹを常時活性化させているが、スタンバイ用内部電圧発生回路ＶＤＬＳＴＹは、対応するメモリバンクが少なくともスタンバイ状態である場合に活性化されれば足りる。したがって、対応するメモリバンクがアクティブ状態である期間においては非活性化されても構わない。

また、上記各実施形態ではメモリバンク数を８とし、第１及び第２の実施形態ではグループ数を４、第３の実施形態ではグループ数を６としているが、本発明がこれに限定されるものではない。つまり、グループ数が２以上である限り、これらの数については限定されず、したがって、メモリバンク数とグループ数が一致していても構わない。また、各グループを構成するメモリバンク数が全て同じである必要もない。

さらに、上記第１及び第２の実施形態では、一つのメモリバンクに対して１つのアクティブ用内部電圧発生回路を割り当てているが、本発明がこれに限定されるものではない。したがって、例えば、２以上のメモリバンクに対して１つのアクティブ用内部電圧発生回路を割り当てても構わないし、第３の実施形態のように１つのメモリバンクに対して２以上のアクティブ用内部電圧発生回路を割り当てても構わない。

さらに、第２の実施形態では、チップ１００の周縁部に接続部１３０を形成することによって副配線網１０１〜１０４同士を接続しているが、接続部１３０の位置はこれに限定されるものではない。例えば、必要な信号配線のレイアウトが完了した後、さらに配線を形成可能な領域が残っていれば、ここに接続部１３０を通しても構わない。

本発明の好ましい第１の実施形態による半導体記憶装置の構造を示す模式的な平面図である。アクティブ用内部電圧発生回路ＶＤＬＡＣＴの回路図である。スタンバイ用内部電圧発生回路ＶＤＬＳＴＹの回路図である。アクティブ用内部電圧発生回路ＶＤＬＡＣＴに含まれるコンパレータ１１１の回路図である。スタンバイ用内部電圧発生回路ＶＤＬＳＴＹに含まれるコンパレータ１１１の回路図である。本発明の好ましい第２の実施形態による半導体記憶装置の構造を示す模式的な平面図である。本発明の好ましい第３の実施形態による半導体記憶装置の構造を示す模式的な平面図である。

符号の説明

１００チップ
１０１〜１０４，１２０〜１２５副配線網
１１１コンパレータ
１１２トランジスタ
１３０接続部
ＡＣＴ０〜７，ＡＣＴ０Ｌ〜７Ｌ，ＡＣＴ０Ｕ〜７Ｕバンクアクティブ信号
ＢＡＮＫ０〜７，ＢＡＮＫ０Ｌ〜７Ｌ，ＢＡＮＫ０Ｕ〜７Ｕメモリバンク
ＶＤＬＡＣＴ０〜７，ＶＤＬＡＣＴ０Ｌ〜７Ｌ，ＶＤＬＡＣＴ０Ｕ〜７Ｕアクティブ用内部電圧発生回路
ＶＤＬＳＴＹ０〜５スタンバイ用内部電圧発生回路

Claims

複数のメモリバンクと、
１又は２以上のメモリバンクに対してそれぞれ設けられ、対応するメモリバンクがアクティブ状態である場合に活性化され、対応するメモリバンクがスタンバイ状態である場合に非活性化されるｎ（ｎは２以上の整数）個のアクティブ用内部電圧発生回路と、
１又は２以上のメモリバンクに対してそれぞれ設けられ、対応するメモリバンクが少なくとも前記スタンバイ状態である場合に活性化されるｍ（ｍは２以上の整数）個のスタンバイ用内部電圧発生回路と、
前記アクティブ用内部電圧発生回路及び前記スタンバイ用内部電圧発生回路によって生成された内部電圧を対応するメモリバンクに供給する電源配線網とを備えることを特徴とする半導体記憶装置。
前記ｍは、前記ｎ未満であることを特徴とする請求項１に記載の半導体記憶装置。
前記電源配線網は、前記ｍ個のスタンバイ用内部電圧発生回路に対応するｍ個の副配線網によって構成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
前記複数のメモリバンクは、前記ｍ個の副配線網に対応するｍ個のグループにグループ分けされており、少なくとも２つのグループに含まれるメモリバンク数が互いに異なっていることを特徴とする請求項３に記載の半導体記憶装置。
相対的にメモリバンク数の多いグループに対応する前記アクティブ用内部電圧発生回路又は前記スタンバイ用内部電圧発生回路の電源供給能力は、相対的にメモリバンク数の少ないグループに対応する前記アクティブ用内部電圧発生回路又は前記スタンバイ用内部電圧発生回路の電源供給能力よりも高いことを特徴とする請求項４に記載の半導体記憶装置。
前記ｍ個の副配線網は、互いに独立していることを特徴とする請求項３乃至５のいずれか一項に記載の半導体記憶装置。
前記電源配線網は、副配線網間を接続する接続部を有していることを特徴とする請求項３乃至５のいずれか一項に記載の半導体記憶装置。
前記接続部は、チップの周縁部に配置されていることを特徴とする請求項７に記載の半導体記憶装置。
前記スタンバイ用内部電圧発生回路は、対応するメモリバンクが前記スタンバイ状態であるか前記アクティブ状態であるかに関わらず活性化されることを特徴とする請求項１乃至８のいずれか一項に記載の半導体記憶装置。