CN101185162A - 半导体集成电路 - Google Patents

Abstract

其目的在于谋求电源切断区的合理化。设置排列多个核心单元而构成的单元区域和与各上述单元区域相对应而配置的电源开关，分别以上述核心单元为单位形成多个电源切断区，在各上述电源切断区可通过与其对应的上述电源开关来切断电源。据此，能以上述核心单元为单位详细设定电源切断区，从而实现电源切断区的合理化。通过电源切断区的合理化来降低待机时的消耗电流。

Description

半导体集成电路

技术领域

本发明涉及半导体集成电路的布局(layout)技术，尤其是涉及有效适用于结合用多个用晶体管或逻辑门构成的最小单元(以下称作核心单元)，从而形成具有预定功能的功能模块的半导体集成电路的技术。

背景技术

作为用于降低半导体集成电路中的功能模块在待机状态时的功耗的典型方法，有停止对功能模块内部供给的时钟的方法。但是在晶体管截止时的泄漏电流大的情况下，即使停止待机状态的功能模块的内部时钟，降低功耗的效果也不足够。作为能切断流向不使用的电路块的泄漏电流、谋求功耗的降低的半导体集成装置，已知有如专利文献1中记载的那样的技术，即，设置当输出切断指令时切断第一电源干路和第二电源干路的连接部分的电源切断装置，并且该电源切断装置的电路结构采用与并列配置多个开关元件的结构等价的结构。

此外，作为一边防止电路的错误动作或电路面积的增加，一边切断一部分电路的电源电压来降低功耗的技术，已知有如专利文献2记载的那样，将芯片内部分割成多个电路块，并且能切断对任意电路块的电源电压的供给，并在信号分支之前的位置设置块间接口电路。

进而，在切断对功能模块内的电源供给时，电压成为浮置状态，将该信号作为输入的不进行电源切断的功能模块的输入门成为浮置，其结果，成为在该输入门产生泄漏电流的原因。作为其对策，如专利文献3中记载的那样，在进行电源切断的功能模块的输出端子和不进行电源切断的功能模块的输出端子之间设置电压固定电路，该电压固定电路在电源切断时，将对功能模块提供的信号电压固定为接地电平，从而避免了不进行电源切断的功能模块的输入门变为浮置状态。

专利文献1：日本特开平10-200050号公报(图11)

专利文献2：日本特开2003-92359号公报(图1)

专利文献3：日本特开2003-215214号公报(图4)

发明内容

本发明人研究了半导体集成电路的电源切断。据此，在现有技术中，把某种程度的门规模汇总为功能模块，作为电源切断的单位，当按该单位设定电源切断区时，发现在布局后不可能分割电源区。即，事先决定半导体芯片的布局图，决定应该进行电源切断的功能模块，设定电源切断区，因此不可能根据与周围块的关系，重新设置电源切断区，重新进行此后的切断区尺寸、应该切断的逻辑区的变更等切断块的再设定，所以很难进行半导体集成电路的电源切断区的合理化。

本发明的目的在于，提供一种用于谋求电源切断区的合理化的技术。

从本说明书的记载和附图中可以明确本发明的上述的和其他的目的。

如下简单说明在本申请中公开的发明中的代表性的发明的概要。

[1]第一发明为，设置排列多个核心单元而构成的单元区域和与各上述单元区域相对应而配置的电源开关，分别以上述核心单元为单位而形成多个电源切断区，在各上述电源切断区，可通过与其对应的上述电源开关切断电源。

采用上述方法，能以上述核心单元为单位详细设定电源切断区，所以能谋求电源切断区的合理化。通过对电源切断区进行合理化，能实现待机时的消耗电流的降低。

[2]在上述[1]中，设置作为接地线的第一低电位侧电源线和与上述核心单元结合的第二低电位侧电源线，上述电源开关可使上述第一低电位侧电源线和上述第二低电位侧电源线的连接断续。

[3]在上述[2]中，可通过上述第二低电位侧电源线的分割来设置多个电源切断区。

[4]在上述[3]中，上述电源开关是按照与其对应的上述电源切断区的面积来决定栅极尺寸的MOS晶体管。

[5]在上述[4]中，设置对各上述电源切断区的识别信息和被输入的比较用输入信息进行比较的比较电路，根据上述比较电路的比较结果来控制上述电源开关的动作。

[6]第二发明为，设置排列多个核心单元而构成的单元区域、与各上述单元区域相对应而配置的电源开关、与上述电源开关结合的金属上位层线、与上述金属上位层线交叉并且在该交叉位置与上述金属上位层线结合的金属下位层线。其中，分别以上述核心单元分割成多个电源切断区，与上述电源切断区的分割相对应而分割上述金属下位层线，在各上述电源切断区，可通过与其对应的上述电源开关切断电源。

[7]在上述[6]中，设置作为接地线的第一低电位侧电源线，上述电源开关包含能使上述第一低电位侧电源线和上述金属上位层线断续的MOS晶体管。

[8]在上述[7]中，上述电源开关包含配置在上述金属上位层线的两端的MOS晶体管。

[9]在上述[8]中，上述电源开关包含能电分割上述金属上位层线的第一MOS晶体管和能电分割上述金属下位层线的第二MOS晶体管。

[10]在上述[6]中，上述电源开关包含设置在上述金属上位层线的一端部的第三MOS晶体管和设置在上述金属上位层线的中间部的第四MOS晶体管。

如下简单地说明由本发明所公开的发明中代表性的发明取得的效果。

即，能提供一种实现了电源切断区的合理化的半导体集成电路。

附图说明

图1是本发明的半导体集成电路的主要部分的布局说明图。

图2是上述半导体集成电路的主要部分的另一布局说明图。

图3是上述半导体集成电路的主要部分的另一布局说明图。

图4是上述半导体集成电路的主要部分的其他布局说明图。

图5是图4的主要部分的结构例电路图。

图6是图4的主要部分的结构例电路图。

图7是上述半导体集成电路的主要部分的另一布局说明图。

图8是上述半导体集成电路的主要部分的另一布局说明图。

图9是上述半导体集成电路的主要部分的另一布局说明图。

图10是上述半导体集成电路的主要部分的另一布局说明图。

图11是上述半导体集成电路的主要部分的另一布局说明图。

图12是上述半导体集成电路的主要部分的另一布局说明图。

图13是上述半导体集成电路的主要部分的另一布局说明图。

图14是上述半导体集成电路的主要部分的另一布局说明图。

图15是上述半导体集成电路的主要部分的另一布局说明图。

图16是上述半导体集成电路的主要部分的另一布局说明图。

图17是上述半导体集成电路的主要部分的另一布局说明图。

图18是上述半导体集成电路的主要部分的另一布局说明图。

图19是上述半导体集成电路的主要部分的另一布局说明图。

图2是上述半导体集成电路的主要部分的另一布局说明图。

图21是图20所示的电路的主要部分的动作时序图。

图22是上述半导体集成电路的主要部分的另一布局说明图。

图23是上述半导体集成电路的主要部分的另一布局说明图。

符号的说明

100-半导体集成电路；201～204、221～224-电源开关电路；305～308、312、313、703、731～734、751～754-电源开关；VDD-高电位侧电源；VSS-第一低电位侧电源线；VSSM-第二低电位侧电源线；A、B、C-电源切断区；701-金属下位层线；702、831、832-金属上位层线。

具体实施方式

图1(A)表示本发明的半导体集成电路的结构例。

图1(A)所示的半导体集成电路100，虽未加以特别限制，但将其设定为在例如单晶硅衬底等一个半导体衬底上利用公知的半导体集成电路制造技术而形成的微型计算机，其包含多个单元区域205～214和能切断向上述多个单元区域205～214供给电源的电源开关电路201～204。电源开关电路配置在上述多个单元区域205～214的两侧。在上述单元区域205～214中，A～F表示电源切断组。电源切断组A～F能通过与其对应的电源开关电路201～204切断电源供给。在单元区域205～214中，当在一个单元区域内形成不同的电源切断组的情况下，按该电源切断组分割电源线。

图1的(B)、(C)放大表示图1的(A)中的主要部分。

如图1的(B)、(C)所示，在单元区域210、213中形成用于对逻辑电路提供电源的高电位侧电源VDD线103、第一低电位侧电源VSS线104、第二低电位侧电源VSSM线105。利用高电位侧电源VDD线103可以进行高电位侧电源VDD的供给，利用第一低电位侧电源VSS线104和第二低电位侧电源VSSM线105，可以进行低电位侧电源VSS的供给。在此，第二低电位侧电源VSSM线105通过n沟道MOS晶体管106、107与第一低电位侧电源VSS结合。n沟道MOS晶体管106能由控制信号SW1来控制动作，n沟道MOS晶体管107能由控制信号SWr来控制动作。第一低电位侧电源VSS线104为公共的接地线。例如在单元区域210，形成有电源切断组A和电源切断组B，为了对该电源切断组A和电源切断组B能切断个别的电源，如以101所示的那样，第二低电位侧电源VSSM线105在中途被分割。上述控制信号SW1、SWr是由半导体集成电路100内的未图示的电源控制器形成的信号。例如在待机状态下，控制信号SW1为低电平，n沟道MOS晶体管106为截止状态时，切断对电源切断组B的电源供给，在控制信号SWr为低电平，n沟道MOS晶体管107为截止状态时，切断对电源切断组A的电源供给。串联连接p沟道MOS晶体管和n沟道MOS晶体管的是逻辑门的最小单元(核心单元)时，根据在第二低电位侧电源VSSM线105的何处进行分割，电源切断组能进行核心单元单位的调整。

而在单元区域213中，如图1的(C)所示，虽然设置有高电位侧电源VDD线113、第一低电位侧电源VSS线114、第二低电位侧电源VSSM线115，但是只有切断电源切断组A，没有在中途分割第二低电位侧电源。这时，如果n沟道MOS晶体管116、117这两方不成为截止状态，就无法切断对电源切断组A的电源供给，所以通常使控制信号SW1、SWr的逻辑相等。即n沟道MOS晶体管116、117由上述电源控制器同时控制通断。

另外，其他单元区域中也与上述单元区域210、213同样构成。

上述的电源切断组的形成在半导体集成电路100的布局中进行。半导体集成电路100的布局由DA(设计自动化)工具按如下进行。

首先，如图2的(A)所示，在具有不同电源属性的逻辑单元混合存在的状态下，不关注电源切断组而进行自动配置布线处理(步骤S1)。接着，如图2的(B)所示，按照电源属性，至少划分为2种电源属性来再配置逻辑单元(步骤S2)。例如，划分为属于A的电源属性和属于B的电源属性来进行再配置，从而形成具有属于A的电源属性的电源切断组(为了方便，称作“电源切断组A”)、具有属于B的电源属性的电源切断组(为了方便，称作“电源切断组B”)。在进行了该再配置之后，按照上述分割，如图1的(B)所示那样，分割第二低电位侧电源VSS线105(步骤S3)。

另外，也可以以核心单元为单位从最初开始分割第二低电位侧电源VSS线105，并按属于各电源属性的逻辑单元来结合第二低电位侧电源VSSM线105。

采用上述例子，能取得以下的作用效果。

(1)半导体集成电路100能以核心单元为单位来细致分割，利用该核心单元单位来细致设定电源切断组，所以能谋求电源切断区的合理化。通过对电源切断区进行合理化，能减少待机时的功耗。此外，即使出现电源切断区尺寸、应该切断的逻辑区时，也能灵活应对。据此，能实现电源切断区的合理化。

(2)通过上述(1)的作用效果，能谋求待机时的电源切断的合理化，所以通过除去半导体集成电路待机时浪费的电流，能降低功耗。

图3表示本发明的半导体集成电路的主要部分的另一结构例。

在上述步骤S3的再配置布线的第二低电位侧电源VSSM线的分割中，在连接本来应该分割的线的情况下，可以通过排列逻辑单元配置预先分割了线的间隔单元。此外，需要决定其栅极尺寸(栅极宽度/栅极长度)，以便电源开关在预定时间内使第二低电位侧电源VSSM线的电平成为接地电平。例如如图3所示，考虑通过再配置布线，形成核心阵列301、302、303、304的情形。在此，上述核心阵列301、302、303、304分别排列多个核心单元而形成，等于图1和图2的电源切断组。核心阵列的占有面积为核心阵列303最大，核心阵列304最小。核心阵列301、302的占有面积为核心阵列303和核心阵列304的中间尺寸。在这种情况下，MOS晶体管的栅极尺寸为与核心阵列303对应的电源开关306最大，与核心阵列304对应的电源开关308最小。与核心阵列301对应的电源开关305、与核心阵列302对应的电源开关307为上述电源开关306和上述电源开关308的中间尺寸。另外，如核心阵列311那样，在为没有进行分割的第二低电位侧电源VSSM的核心阵列的情况下，从其两侧通过电源开关312、313进行电源供给，所以电源开关312、313取比较小的栅极尺寸的晶体管就足够了。

用于驱动上述电源开关的控制信号SW1、SWr能如下那样地生成。

图4所示的半导体集成电路400，虽然没有特别地限制，但为利用众所周知的半导体集成电路制造技术，例如在单晶硅衬底等一个半导体衬底上形成的微型计算机，包含分别发挥预定功能的功能模块401、402、403、404。生成用于驱动上述电源开关的控制信号SW1、SWr等的电路，基本上在各功能模块401、402、403、404中为相同的结构，所以在图4中，只示出功能模块403其内部的结构。未特别限制，功能模块401为ROM(只读存储器)，功能模块402是RAM(随机访问存储器)，功能模块403、404为外部接口。在上述各功能模块401、402、403、404内设置初始值寄存器(Initial AD)410、411、408、412。初始值寄存器410、411、408、412未特别限制，由3位构成，根据从未图示的CPU等提供的寄存器设定信号405来设定初始值。在不需要变更上述初始值时，可以将初始值寄存器410、411、408、412的各位的逻辑固定为直流。在功能模块403中，初始值寄存器408的输出信号提供给电源开关电路201、202。此外，在功能模块401、402、403、404内设置用于将串行形式输入的比较用数据406转换为并行形式的串并行转换电路409。该串并行转换电路409的输出信号提供给对应的上述电源开关电路201、202。另外，只要通过比较用数据406的增量等，一点一点地按顺序导通电源开关电路201、202，抑制同时导通的电源开关的数量，就能减少冲击电流。

图5表示上述电源开关电路201的结构例。

上述电源开关电路201包含多个选择电路201-0、201-1、…、201-n。多个选择电路201-0、201-1、…、20 1-n为彼此相同的结构，所以只详细描述选择电路201-0。选择电路201-0包含用于使输入数据增大(+1)的运算计数器501、用于将该运算计数器501的输出逻辑和上述串并行转换电路409的输出逻辑进行比较的比较电路502、其被该比较电路502的输出信号驱动控制的n沟道MOS晶体管(电源开关)305。运算计数器501由2输入与非门、反相器和异或门组合而成。比较电路502由异或门、或门、或非门的组合而成。在由初始值寄存器408将逻辑值“000”提供给运算计数器201-0时，选择电路201-1内的运算计数器上被提供了逻辑值“001”，选择电路201-n内的运算计数器上被提供了逻辑值“111”。在此，选择电路201-0、201-1、…、201-n的运算计数器501的输出为每个上述电源切断区的识别信息。在各选择电路201-0、201-1、…、201-n内的比较电路502中，进行运算计数器501的输出逻辑和上述串并行转换电路409的输出逻辑的比较。该比较，在运算计数器501的输出逻辑和上述串并行转换电路409的输出逻辑一致的情况下，与其对应的n沟道MOS晶体管305导通，第一低电位侧电源VSS线和第二低电位侧电源VSS线结合。

这样，在各选择电路201-0、201-1、…、201-n内的比较电路502中，进行运算计数器501的输出逻辑和上述串并行转换电路409的输出逻辑的比较，根据比较结果来控制对应的n沟道MOS晶体管305的动作，所以针对应该切断电源的核心阵列，能有选择地进行电源切断。并且，寄存器设定信号405、比较用数据406以串行形式提供给各功能模块，所以能抑制功能模块之间的布线数的增大。

图6表示多个选择电路201-0、201-1、…、20 1-n为1位结构的情形。这时，运算计数器501由一个反相器构成，比较电路502由一个异或门构成。多个选择电路201-0、201-1、…、201-n为1位结构的情况下，相应地初始值寄存器408也为1位结构。在1位结构的情况下，不需要串并行转换电路。

在上述例子中，在单元区域的两侧设置了电源开关电路，但是也能在与它不同的位置设置电源开关电路。例如如图7所示，在单元区域705，金属下位层线701与金属上位层线702交叉而形成第二低电位侧电源VSSM线。上述金属下位层线701和上述金属上位层线702由接点结合，并考虑按各上述金属上位层线702设置电源开关703的情形。在图7中，电源切断组A和电源切断组B还未进行分割。

接着，通过再配置布线，如图8所示，用核心单元单位分割电源切断组A和电源切断组B，与该分割对应地金属下位层线701被分割。即金属下位层线701被分割为属于电源切断组A的线和属于电源切断组B的线。电源开关703如图9所示，按各金属上位层线702进行配置。与由控制信号SW(a)控制动作的电源开关703结合的金属上位层线702在电源切断组A中，通过接点901与对应的金属下位层线701结合。与由控制信号SW(b)控制动作的电源开关703结合的金属上位层线702在电源切断组A中，通过接点902与对应的金属下位层线701结合。通过控制信号SW(a)、SW(b)来有选择地从低电位侧电源VSS线上切断电源切断组A、B，从而能切断对电源切断组A、B的电源供给。可以考虑冲击电流、沟道的泄漏电流等，由此来决定上述多个电源开关703栅极氧化膜的厚度。

在此，希望按照上述电源切断组A、B的电路规模来调整上述电源开关的栅极尺寸。例如如图10的(A)所示，将再配置前的全部电源开关731、732、733、734设为标准的尺寸。再配置后，有如图10的(B)所示那样电源切断组A、B的电路规模为同等规模的情形、和如图10的(C)所示那样电源切断组A、B的电路规模为不同规模的情形。在如图10的(B)所示那样，电源切断组A、B的电路规模为同等规模的情况下，电源开关731、732、733、734的尺寸与再配置前相等。而如图10的(D)所示那样，通过再配置，电源切断组A、B的电路规模为不同规模的情况下，改变电源开关的尺寸。在图10的(D)所示的例子中，依次按照与电源开关731结合的电源切断组A的电路规模最大、与电源开关733、734结合的电源切断组A、B的电路规模次之、与电源开关732结合的电源切断组B的电路规模更小这样的顺序减小。因此，对电源开关733、734适用具有标准的栅极尺寸的MOS晶体管；对电源开关731适用比电源开关733、734的栅极尺寸大的MOS晶体管；对电源开关732适用比电源开关733、734的栅极尺寸小的MOS晶体管。由此，按照电源切断组A、B的尺寸来适当地设定电源开关。此时，只要预先埋入多个尺寸不同的MOS晶体管或相同尺寸的MOS晶体管就可以构建所需的尺寸。

图11表示本发明的半导体集成电路的主要部分的另一结构例。

图11所示的半导体集成电路与图8和图9所示的半导体集成电路大不相同之处在于，在多条金属上位层线702的两端部设置电源开关731～734和741～744。另外，在金属下位层线701、金属上位层线702上适宜而配置切断部，由该切断部将线分割为二部分。上述切断部可以由MOS晶体管1101、1102形成，通过使该MOS晶体管为截止状态，就能将线分割为二部分。通过这样在多条金属上位层线702的两端部设置电源开关731～734和741～744，电源开关731～734和与它对应的电源开关741～744并联，就能使开关的合成导通电阻值减小。此外，在金属下位层线701、金属上位层线702上适宜地设置切断部，通过该切断部将线分割为二部分，能增大电源切断区的个数。例如，通过MOS晶体管1101将金属上位层线702分割为二部分，利用电源开关734、744就能切断彼此不同的区域的电源。

图12表示本发明的半导体集成电路的主要部分的另一结构例。

图12所示的半导体集成电路与图11所示的半导体集成电路大不相同之处在于，在多条金属上位层线702的中间部设置电源开关751～754。例如，通过使电源开关731～734成为截止状态，能切断区域121、122的电源，通过使电源开关751～754成为截止状态，能切断区域121的电源。

也可以分层地组合电源开关。例如如图13所示，设置属于电源开关731、732的下层的电源开关761、762，通过导通电源开关761、762，可以使属于金属上位层线831、832的下层的线931、932通电。通过像这样地分层地组合电源开关，就能增大电源切断区的组合数。

此外，如图14所示，在金属上位层线831、832的两端侧设置电源开关731、732、771、772，以折返上述金属上位层线831、832的方式设置线941、942。由于能够通过电源开关771、772切断对线941、942的电源供给，因此能够应对电源切断区的个数的增多。

如图15所示，在多条金属上位层线702的两端侧设置多个电源开关731～734、741～744，能使上述多条金属上位层线702的一端交替地与电源开关731～734、741～744结合。电源开关731～734与第一低电位侧电源VSS线104-1结合，电源开关741～744与第一低电位侧电源VSS线104-2结合。由此，电源开关731～734、741～744能够根据控制信号来切断向彼此不同的金属上位层线702的电源供给。这样也能应对电源切断区数的增多。

在上述例子中，说明了在第一低电位侧电源VSS侧设置用于切断对电源切断区的电源供给的电源开关的情形，但是也能在高电位侧电源VDD侧设置具有上述功能的电源开关。例如如图16所示，沿着高电位侧电源VDD线103设置高电位侧电源VDD一侧电源开关781～784，沿着第一低电位侧电源VSS线104设置低电位侧电源VSS一侧电源开关731～734。高电位侧电源VDD一侧电源开关781～784为p沟道MOS晶体管，源电极与高电位侧电源VDD线103结合，漏电极与对应的金属上位层线702结合。低电位侧电源VSS一侧电源开关731～734为n沟道MOS晶体管，源电极与第一低电位侧电源VSS线结合，漏电极与对应的金属上位层线702结合。金属下位层线701与电源切断区相对应而被适当分割，通过接触孔与金属上位层线702结合。对低电位侧电源VSS一侧电源开关731、733提供控制信号SW(a)，该信号用于切断对电源切断区A的电源供给。对低电位侧电源VSS一侧电源开关732、734提供控制信号SW(b)，该信号用于切断对电源切断区B的电源供给。此外，对高电位侧电源VDD一侧电源开关782、784提供控制信号/SW(a)(/意味着逻辑反相)，该信号用于切断对电源切断区A的电源供给。对高电位侧电源VDD一侧电源开关781、783提供控制信号/SW(b)，该信号用于切断对电源切断区B的电源供给。这样在高电位侧电源VDD一侧设置电源开关，也能与上述例子同样地应对电源切断区的增大。

也可以对第二低电位侧电源VSSM分层而设置电源开关，来切断对电源切断区的电源供给。图17表示这种情形的结构例。作为属于第二低电位侧电源VSSM一侧电源开关791-0的下层开关，设置低电位侧电源VSSM一侧电源开关791-1、791-2、791-3、791-4。低电位侧电源VSSM一侧电源开关791-0为n沟道MOS晶体管，对其栅极提供全局控制GA1。低电位侧电源VSSM一侧电源开关791-1、791-2、791-3、791-4为n沟道MOS晶体管，对其栅极提供用于行选择的局部控制信号LA1、LA2、LA3、LA4。这样分层地配置电源开关，通过局部控制信号LA1、LA2、LA3、LA4进行行选择，能够应对电源切断区的个数的增大。

如图19所示，也可以对单元区域191、192、193分层地供给第二低电位侧电源VSSM。设置与第二低电位侧电源VSSM线结合的电源开关181、182，作为属于该电源开关181、182下层的开关，设置电源开关183～188。通过电源开关183～188，能进行各单元区域191、192、193的电源切断。

如图20所示，在为电源切断区251、253之间进行信号收发的电路结构的情况下，为了不出现因切断电源切断区251、253中的一个而使在另一个电源切断区的信号的不定传送，可以设置不定传送防止电路252、272。不定传送防止电路252、272没有特别限制，由2输入与门构成。在2输入与门的一个输入端子上输入电源切断区251、253之间的信号，在另一个输入端子上被输入控制信号254、255。当控制信号254、255为低电平时，2输入与门就成为非激活状态，其输出逻辑被固定，从而防止了不定传送。

图21表示图20的主要部分的动作时序。

256表示从电源开关的截止状态向导通状态的转变期间，257表示从电源开关的导通状态向截止状态的转变期间。根据输入信号IN而生成用于开关驱动的控制信号SW(a)、SW(b)。在输入信号IN的高电平期间256，电源开关731、732、733从截止状态转变为导通状态。控制信号SW(a)在电源开关的栅极尺寸较大时，如曲线259那样比较缓慢地上升，在栅极尺寸较小时，如曲线258所示那样上升沿变快。确认信号ACK是用于在外部表示是电源切断控制中的信号，由生成上述控制信号SW(a)、SW(b)的电路(未图示)生成。与电源开关731、732、733的栅极尺寸大时(参照262)相比，小的时候(参照261)电源的冲击电流RI更多。当电源的冲击电流RI更多地流过时，电源噪声就增大，所以在电源噪声的允许范围内决定栅极尺寸。此外，在电源开关的漏极和栅极之间设置比较大的镜电容，使电源开关的栅极慢慢上升，能抑制穿透电流。另外，从高电位侧电源VDD对控制信号SW(a)、SW(b)提供高的电压(VCC)。其结果，使电源开关的导通电阻降低变得容易，易于确保核心单元区域的VDD动作范围。

图22、23表示上述半导体集成电路的主要部分的另一结构例。

如图22、23所示，能沿着矩形的单元区域705的四个边缘部设置电源开关电路221、222、223、224。这种情况下，金属下位层线701与电源开关电路221、223结合，金属上位层线702与电源开关电路222、224结合。这样沿着单元区域705的四个边缘部设置电源开关电路221、222、223、224，可由该电源开关电路221、222、223、224断开对单元区域705的电源供给，能降低电源供给路线中的合成电阻，从而抑制电源供给时的电压电平的下降。另外，在图23中，通过在金属下位层线701的一部分设置切断部231、232并分割线，能应对电源切断区数量的增大。

以上，根据实施例具体地说明了由本发明人进行的发明，但是本发明并不局限于此，在不脱离其主旨的范围内当然能进行各种变更。

工业可利用性

本发明能广泛适用于半导体集成电路。

Claims (10)

1.一种半导体集成电路，包括：

排列多个核心单元而构成的单元区域；和

与各上述单元区域相对应而配置的电源开关；

其中，分别以上述核心单元为单位形成多个电源切断区；

在各上述电源切断区，能够通过与其对应的上述电源开关来断开电源。

2.根据权利要求1所述的半导体集成电路，包括：

作为接地线的第一低电位侧电源线；和

与上述核心单元相结合的第二低电位侧电源线；

其中，上述电源开关能使上述第一低电位侧电源线和上述第二低电位侧电源线断续。

3.根据权利要求2所述的半导体集成电路，其中：

通过分割上述第二低电位侧电源线而形成有多个电源切断区。

4.根据权利要求3所述的半导体集成电路，其特征在于：

上述电源开关被设定为按照与其对应的上述电源切断区的面积来决定栅极尺寸的MOS晶体管。

5.根据权利要求4所述的半导体集成电路，其中：

还包括对各上述电源切断区的识别信息和所输入的比较用输入信息进行比较的比较电路，根据上述比较电路的比较结果来控制上述电源开关的动作。

6.一种半导体集成电路，包括：

排列多个核心单元而构成的单元区域；

与各上述单元区域相对应而配置的电源开关；

与上述电源开关相结合的金属上位层线；

与上述金属上位层线交叉，并且在该交叉位置与上述金属上位层线结合的金属下位层线；

其中，分别以上述核心单元为单位分割成多个电源切断区；

与上述电源切断区的分割相对应来分割上述金属下位层线；

在各上述电源切断区，能够通过与其对应的上述电源开关来断开电源。

7.根据权利要求6所述的半导体集成电路，其中：

包括作为接地线的第一低电位侧电源线；

上述电源开关包含能使上述第一低电位侧电源线和上述金属上位层线断续的MOS晶体管。

8.根据权利要求7所述的半导体集成电路，其中：

上述电源开关包括配置在上述金属上位层线的两端侧的MOS晶体管。

9.根据权利要求8所述的半导体集成电路，其中：

上述电源开关包括能电分割上述金属上位层线的第一MOS晶体管和能电分割上述金属下位层线的第二MOS晶体管。

10.根据权利要求6所述的半导体集成电路，其中：

上述电源开关包括设置在上述金属上位层线的一端部的第三MOS晶体管和设置在上述金属上位层线的中间部的第四MOS晶体管。

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