CN109979923A - 扇出型半导体封装件 - Google Patents

Abstract

本发明提供一种扇出型半导体封装件，所述扇出型半导体封装件包括第一结构和第二结构。第一结构包括第一半导体芯片、第一包封剂和连接构件。第二结构包括第二半导体芯片、第二包封剂和导电凸块。第一结构和第二结构设置为使得第一半导体芯片的有效表面和第二半导体芯片的有效表面彼此面对。导电凸块电连接到重新分布层，第一半导体芯片的连接焊盘和第二半导体芯片的连接焊盘按照信号方式通过重新分布层彼此连接。重新分布层的一点与第一半导体芯片和第二半导体芯片中的每个的连接焊盘之间的信号传输时间大体上彼此相同。

Description

扇出型半导体封装件

本申请要求于2017年12月22日在韩国知识产权局提交的第10-2017-0177955号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。

技术领域

本公开涉及一种具有层叠封装(POP)形式或芯片上封装(POC)形式的扇出型半导体封装件。

背景技术

近来，在半导体封装件领域中，已持续开发了用于增大容量的芯片堆叠技术(diestack technology)，并且也已持续地提高了装置的速度，从而改善装置(set)的性能。在当前市场上通常在产品中使用的芯片堆叠封装结构中，芯片堆叠在基板上以彼此偏移，相应的芯片使用布线结合电连接到基板。在这种情况下，在竖直方向上堆叠的芯片的布线长度彼此不同，因此可在传输信号中发生时间延迟问题。

发明内容

本公开的一方面可提供一种尽管包括多个半导体芯片但仍能够解决时间延迟问题、保持薄的外形且提供改善性能的扇出型半导体封装件。

根据本公开的一方面，可提供一种扇出型半导体封装件，多个半导体芯片按照层叠封装形式或芯片上封装形式设置在扇出型半导体封装件中。相应的半导体芯片设置为使得相应的半导体芯片的有效表面彼此面对，从相应的半导体芯片到使相应的半导体芯片重新分布的重新分布层的信号传输时间被实现为大体上彼此相同。

根据本公开的一方面，一种扇出型半导体封装件可包括第一结构和第二结构。所述第一结构包括：第一半导体芯片，具有设置有第一连接焊盘的第一有效表面和与所述第一有效表面背对的第一无效表面；第一包封剂，包封所述第一半导体芯片的至少部分；以及连接构件，设置在所述第一包封剂和所述第一有效表面上，并包括电连接到所述第一连接焊盘的重新分布层。所述第二结构包括：第二半导体芯片，具有设置有第二连接焊盘的第二有效表面和与所述第二有效表面背对的第二无效表面；第二包封剂，包封所述第二半导体芯片的至少部分；以及导电凸块，设置在所述第二有效表面上并电连接到所述第二连接焊盘。所述第一结构和所述第二结构设置为使得所述第一有效表面和所述第二有效表面彼此面对，所述导电凸块电连接到所述重新分布层，并且所述第一连接焊盘和所述第二连接焊盘按照信号方式通过所述重新分布层彼此电连接。在一个示例中，从所述第一连接焊盘到所述重新分布层的一点的信号传输时间和从所述第二连接焊盘到所述一点的信号传输时间大体上彼此相同。

根据本公开的另一方面，一种扇出型半导体封装件可包括第一结构和第二结构。所述第一结构包括：第一半导体芯片，具有设置有第一信号焊盘和第二信号焊盘的第一有效表面和与所述第一有效表面背对的第一无效表面；第一布线构件，设置在所述第一半导体芯片的所述第一有效表面上并包括使所述第一信号焊盘和所述第二信号焊盘重新分布的第一布线层；第一包封剂，包封所述第一半导体芯片和所述第一布线构件的至少部分；以及连接构件，设置在所述第一包封剂和所述第一布线构件上并包括通过所述第一布线层被电连接到所述第一信号焊盘和所述第二信号焊盘的重新分布层，所述第一信号焊盘和所述第二信号焊盘彼此分开。所述第二结构包括：第二半导体芯片，具有设置有第三信号焊盘和第四信号焊盘的第二有效表面和与所述第二有效表面背对的第二无效表面；第二布线构件，设置在所述第二半导体芯片的所述第二有效表面上并包括使所述第三信号焊盘和所述第四信号焊盘重新分布的第二布线层；第二包封剂，包封所述第二半导体芯片和所述第二布线构件的至少部分；以及导电凸块，设置在所述第二有效表面上并通过所述第二布线层被电连接到所述第三信号焊盘和所述第四信号焊盘，所述第三信号焊盘和所述第四信号焊盘彼此分开。所述第一结构和所述第二结构设置为使得所述第一有效表面和所述第二有效表面彼此面对，所述导电凸块电连接到所述重新分布层，所述第一信号焊盘和所述第四信号焊盘在截面中彼此面对，所述第二信号焊盘和所述第三信号焊盘在截面中彼此面对，所述第一信号焊盘和所述第三信号焊盘被重新分布以按照信号方式彼此连接，并且所述第二信号焊盘和所述第四信号焊盘被重新分布以按照信号方式彼此连接。

根据本公开的另一方面，一种扇出型半导体封装件包括第一半导体芯片、第二半导体芯片、重新分布层和导电凸块。所述第一半导体芯片具有设置有第一连接焊盘的第一有效表面。所述重新分布层设置在所述第一半导体芯片的所述第一有效表面上并电连接到所述第一连接焊盘。所述第二半导体芯片具有设置有第二连接焊盘的第二有效表面，所述第二半导体芯片设置为使所述第二有效表面面对所述第一半导体芯片的所述第一有效表面并与所述第一半导体芯片的所述第一有效表面叠置。所述导电凸块设置在所述第二有效表面上并将所述第二连接焊盘电连接到所述重新分布层。所述重新分布层包括电阻图案，所述电阻图案具有电连接到所述第一连接焊盘和所述第二连接焊盘中的至少一者的导线形式。

附图说明

通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：

图1是示出电子装置系统的示例的示意性框图；

图2是示出电子装置的示例的示意性透视图；

图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的示意性截面图；

图4是示出扇入型半导体封装件的封装工艺的示意性截面图；

图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并最终被安装在电子装置的主板上的示意性截面图；

图6是示出扇入型半导体封装件嵌在BGA基板中并最终被安装在电子装置的主板上的示意性截面图；

图7是示出扇出型半导体封装件的示意性截面图；

图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图；

图9是示出扇出型半导体封装件的示例的示意性截面图。

图10A和图10B是示出图9的扇出型半导体封装件的区域Q的示意性放大截面图；

图11是示出图9的扇出型半导体封装件的第一半导体芯片和第二半导体芯片中的每个的信号传输路径的示意图；

图12是示出具有图11的信号传输路径的第一半导体芯片和第二半导体芯片的信号传输时间的示意图；

图13A至图13C是示出包括在图9的扇出型半导体封装件的连接构件的重新分布层中的电阻图案的各种示例的示意图；

图14是示出应用图13A至图13C的电阻图案的扇出型半导体封装件的第一半导体芯片和第二半导体芯片中的每个的信号传输路径的示意图；

图15是示出具有图14的信号传输路径的第一半导体芯片和第二半导体芯片的信号传输时间的示意图；

图16A是示出制造图9的扇出型半导体封装件的第一结构的方法的工艺步骤的示意图；

图16B是示出制造图9的扇出型半导体封装件的第二结构的方法的工艺步骤的示意图；

图17是示出扇出型半导体封装件的另一示例的示意性截面图；

图18是示出扇出型半导体封装件的另一示例的示意性截面图；

图19是示出扇出型半导体封装件的另一示例的示意性截面图；

图20是示出扇出型半导体封装件的另一示例的示意性截面图；

图21是示出扇出型半导体封装件的另一示例的示意性截面图；

图22是示出扇出型半导体封装件的另一示例的示意性截面图；

图23是示出扇出型半导体封装件的另一示例的示意性截面图；以及

图24是示出扇出型半导体封装件的另一示例的示意性截面图。

具体实施方式

在下文中，将参照附图描述示例性实施例。在附图中，为了清楚起见，组件的形状、尺寸等可被夸大或缩小。

这里，与附图的截面相关的下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与所述方向相反的方向。然而，这些方向是为了便于说明而定义的，权利要求不被如上所述定义的方向具体限制。

在说明书中的组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，从概念上而言，“电连接”包括物理连接和仍然提供电连接性的物理断开。可理解的是，当使用诸如“第一”和“第二”的术语来指代元件时，该元件不由此受限。术语“第一”和“第二”可用于将一个元件与其他元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离在此阐述的说明书或权利要求的范围的情况下，第一元件可被称作为第二元件。类似地，第二元件也可被称作为第一元件。

在此使用的术语“示例性实施例”不指同一示例性实施例，而是被提供来突出与另一示例性实施例的特征或特性不同的特定的特征或特性。然而，在此提供的示例性实施例被理解为能够通过彼此全部组合或部分组合来实现。例如，除非在此提供了相反或对立的描述，否则特定的示例性实施例中描述的一个元件即使在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。

在此使用的术语仅用于描述示例性实施例，而非限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式也包括复数形式。

电子装置

图1是示出电子装置系统的示例的示意性框图。

参照图1，电子装置1000可将主板1010容纳在其中。主板1010或母板可包括物理连接和/或电连接到主板1010或母板的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到将在下面描述的其他组件。

芯片相关组件1020或芯片集可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。

网络相关组件1030可包括用于使用各种协议支持通信的组件，所述各种协议为诸如无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波互联接入(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通讯系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳通信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任何其他无线和有线协议。然而，网络相关组件1030不限于此，而是还可包括支持各种其他无线或有线标准或协议的组件。此外，网络相关组件1030可彼此组合，也可与上面描述的芯片相关组件1020一起组合。

其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他用途的无源组件等。此外，其他组件1040可彼此组合，可与上面描述的芯片相关组件1020或网络相关组件1030一起组合。

基于电子装置1000的类型，电子装置1000可包括可以物理连接或电连接到主板1010或者可以不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编码解码器(未示出)、视频编码解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字多功能光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是也可根据电子装置1000的类型等包括用于各种用途的其他组件。

电子装置1000可以为智能电话、个人数字助理(PDA)、数码摄像机、数码相机、网络系统、计算机、监视器、平板个人计算机(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以为处理数据的任何其他电子装置。

图2是示出电子装置的示例的示意性透视图。

参照图2，可在如上所述的各种电子装置1000中使用用于各种目的的半导体封装件。例如，母板1110可被容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或电连接到母板1110。此外，可以物理连接或电连接到主板1010或者可以不物理连接或电连接到主板1010的其他组件(诸如相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以为芯片相关组件，例如半导体封装件1121，但不限于此。电子装置不是必须局限于智能电话1100，而可以为如上所述的其他电子装置。

半导体封装件

通常，大量的微电子电路集成在半导体芯片中。然而，半导体芯片本身可能不能用作成品半导体产品，并且可能会由于外部物理冲击或化学冲击而损坏。因此，半导体芯片自身可能不能被单独使用、而是可被封装并且在封装状态下用在电子装置等中。

另外，半导体封装件可以用于补偿在电连接方面在半导体芯片与电子装置的主板之间的电路宽度所存在的差异。详细地，半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸以及主板的组件安装焊盘之间的间距通常显著大于半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，使用用于缓解半导体芯片与主板之间的电路宽度的差异的封装技术是有利的。

通过封装技术制造的半导体封装件可基于其结构和用途而分为扇入型半导体封装件和扇出型半导体封装件。

在下文中，将参照附图详细地描述扇入型半导体封装件和扇出型半导体封装件。

扇入型半导体封装件

图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的示意性截面图。

图4是示出扇入型半导体封装件的封装工艺的示意性截面图。

参照图3A、图3B和图4，半导体芯片2220可以为例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上并包括诸如铝(Al)等的导电材料；诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上和电子装置的主板等上。

因此，连接构件2240可基于半导体芯片2220的尺寸而形成在半导体芯片2220上，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；形成使连接焊盘2222敞开的通路孔(via hole)2243h；然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。

如上所述，扇入型半导体封装件可具有半导体芯片的所有连接焊盘(例如，输入/输出(I/O)端子)设置在与半导体芯片叠置的区域或封装(footprint)内部的封装形式，且扇入型半导体封装件可具有优异的电特性并且以低成本生产。因此，安装在智能电话中的许多元件已按照扇入型半导体封装形式来制造。详细地，安装在智能电话中的许多元件已被开发为在具有紧凑尺寸的同时实现快速的信号传输。

然而，由于在扇入型半导体封装件中所有I/O端子被设置在与半导体芯片叠置的区域或封装内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这种结构应用于具有大量的I/O端子的半导体芯片或具有紧凑尺寸的半导体芯片。此外，由于上面描述的缺点，可能不能将扇入型半导体封装件直接安装在电子装置的主板上并使用。原因在于：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺而增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能不足以使扇入型半导体封装件直接安装在电子装置的主板上。

图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并最终被安装在电子装置的主板上的示意性截面图。

图6是示出扇入型半导体封装件嵌在BGA基板中并最终被安装在电子装置的主板上的示意性截面图。

参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301被重新分布，扇入型半导体封装件2200可在其安装在BGA基板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，半导体芯片2220的外侧可覆盖有模制材料2290等。可选地，扇入型半导体封装件2200可嵌在单独的BGA基板2302中，在扇入型半导体封装件2200嵌在BGA基板2302中的情况下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302被重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。

如上所述，可能难以将扇入型半导体封装件直接安装在电子装置的主板上并使用。因此，扇入型半导体封装件可安装在单独的BGA基板上，然后通过封装工艺安装在电子装置的主板上，或者可在其嵌在BGA基板中的状态下安装在电子装置的主板上并使用。

扇出型半导体封装件

图7是示出扇出型半导体封装件的示意性截面图。

参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可由包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140被重新分布到与半导体芯片2120叠置的区域或封装的外部。在这种情况下，还可在连接构件2140上形成钝化层2150，并且还可在钝化层2150的开口中形成凸块下金属层2160。还可在凸块下金属层2160上形成焊球2170。半导体芯片2120可以为包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括绝缘层2141、形成在绝缘层2141上的重新分布层2142以及将连接焊盘2122和重新分布层2142彼此电连接的过孔2143。

如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件被重新分布并设置在与半导体芯片叠置的区域或封装的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有I/O端子需要设置在半导体芯片的封装的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能不能容易地使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件被重新分布并设置在半导体芯片的封装的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。

图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图。

参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到在半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。

如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可被实现为具有比使用BGA基板的扇入型半导体封装件的厚度小的厚度。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适用于移动产品。因此，扇出型半导体封装件可被实现为比使用印刷电路板(PCB)的通常的层叠封装(POP)类型的形式更紧凑的形式，并且可解决由于翘曲现象的发生而导致的问题。

同时，扇出型半导体封装指如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击影响的封装技术，并且扇出型半导体封装是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的尺寸、用途不同的尺寸、用途等并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。

在下文中，将参照附图描述一种尽管包括多个半导体芯片但仍能够解决时间延迟问题且尽管具有改善的性能但仍能够被薄型化的扇出型半导体封装件。

图9是示出扇出型半导体封装件的示例的示意性截面图。

图10A和图10B是示出图9的扇出型半导体封装件的区域Q的示意性放大截面图。

参照图9和图10A、图10B，根据示例性实施例的扇出型半导体封装件300A可包括第一结构100A和第二结构200A，第一结构100A包括：第一半导体芯片120，具有第一有效表面和与第一有效表面背对的第一无效表面，该第一有效表面包括设置在其上的第一连接焊盘120P；第一包封剂130，包封第一半导体芯片120的至少部分；以及连接构件140，设置在第一包封剂130和第一有效表面上并包括电连接到第一连接焊盘120P的重新分布层142，第二结构200A包括：第二半导体芯片220，具有第二有效表面和与第二有效表面背对的第二无效表面，第二有效表面具有设置在其上的第二连接焊盘220P；第二包封剂230，包封第二半导体芯片220的至少部分；以及导电凸块228，设置在第二包封剂230和第二有效表面上并电连接到第二连接焊盘220P。第一结构100A和第二结构200A可设置为使得第一有效表面和第二有效表面彼此面对，导电凸块228可电连接到重新分布层142。

近来，在半导体封装领域中，已持续开发了用于增大容量的芯片堆叠技术，并且也已持续提高了装置的速度，从而改善装置的性能。在当前市场中通常使用的芯片堆叠封装结构中，芯片堆叠在基板上以彼此偏移，相应的芯片使用布线结合电连接到基板。在这种情况下，在竖直方向(例如，与基板的其上安装有芯片的表面正交的方向)上的不同位置处堆叠的芯片的布线长度彼此不同，因此在传输信号中发生时间延迟问题。具体地，当堆叠诸如DRAM的存储器时，相应存储器的焊盘由中央焊盘实现，从而增大网芯片，随后通过铝(Al)重新分布层(RDL)被重新分布到边缘焊盘。然而，铝重新分布层具有比铜重新分布层(Cu RDL)的导电性相对低的导电性，因此在传输信号时发生更长时间延迟。因此，在将铝重新分布层应用到需要高速度的DRAM等时存在限制。

另一方面，在根据示例性实施例的扇出型半导体封装件300A中，第一半导体芯片120和第二半导体芯片220可设置为层叠封装形式，且第一半导体芯片120和第二半导体芯片220可设置为使得第一有效表面和第二有效表面彼此面对。另外，按照信号方式，第一半导体芯片120和第二半导体芯片220可通过重新分布层142和导电凸块228而不是通过布线结合连接。具体地，第一连接焊盘120P和第二连接焊盘220P可彼此共用重新分布层142以按照信号方式在重新分布层142的任意一点处彼此连接。在这种情况下，第一连接焊盘120P和第二连接焊盘220P可被重新分布使得从第一连接焊盘120P到重新分布层142的一点的信号传输时间和从第二连接焊盘220P到重新分布层142的一点的信号传输时间大体上彼此相同，如图11和图12说明性地示出的。例如，如图10A、图11和图12说明性地示出的，从第一连接焊盘120P到重新分布层142的一点的信号传输距离P1和从第二连接焊盘220P到重新分布层142的一点的信号传输距离P2可实现为大体上彼此相同，以解决时间延迟问题。另外，尽管扇出型半导体封装件300A具有层叠封装形式，但是扇出型半导体封装件300A也可以尽可能薄型化，且可以显著减小第一半导体芯片120和第二半导体芯片220之间的信号路径。

同时，第一结构100A还可包括第一布线构件125，第一布线构件125设置在第一有效表面和连接构件140之间并包括使第一连接焊盘120P重新分布以将第一连接焊盘120P电连接到重新分布层142的第一布线层122。相似地，第二结构200A还可包括第二布线构件225，第二布线构件225设置在第二有效表面和导电凸块228之间并包括使第二连接焊盘220P重新分布以将第二连接焊盘220P电连接到导电凸块228的第二布线层222。按照这种方式，按照中央焊盘形式形成的第一连接焊盘120P和第二连接焊盘220P可首先被重新分布。然而，在根据示例性实施例的扇出型半导体封装件300A中，由于第一连接焊盘120P和第二连接焊盘220P通过第一结构100A的连接构件140和第二结构200A的导电凸块228而不是通过布线结合被大体上重新分布，因此可显著减小或者如果需要可省略通过第一布线构件125和第二布线构件225的重新分布路径，以改善信号传输特性。

同时，第一半导体芯片120和第二半导体芯片220可以为相同类型的存储器，例如DRAM。在这种情况下，第一连接焊盘120P可包括彼此分开的第一信号焊盘120P1和第二信号焊盘120P2，第二连接焊盘220P可包括彼此分开的第三信号焊盘220P1和第四信号焊盘220P2。另外，在截面中，第一信号焊盘120P1和第四信号焊盘220P2可彼此面对，且第二信号焊盘120P2和第三信号焊盘220P1可彼此面对，但是第一信号焊盘120P1和第三信号焊盘220P1可通过重新分布工艺被重新分布以按照信号方式彼此连接，第二信号焊盘120P2和第四信号焊盘220P2可通过重新分布工艺被重新分布以按照信号方式彼此连接。例如，当同样为DRAM的第一半导体芯片120和第二半导体芯片220设置为使得第一半导体芯片120的有效表面和第二半导体芯片220的有效表面彼此面对时，在截面中，执行不同功能的第一信号焊盘120P1和第四信号焊盘220P2可彼此面对(①和②)，且执行不同功能的第二信号焊盘120P2和第三信号焊盘220P1可彼此面对(②和①)。当第一信号焊盘至第四信号焊盘通过第一布线层122和第二布线层222的信号图案122S1、122S2、222S1和222S2被首先重新分布以允许第一焊盘122P1和第三焊盘222P1彼此面对(①′和①′)且允许第二焊盘122P2和第四焊盘222P2彼此面对(②′和②′)，且第一焊盘122P1和第三焊盘222P1按照信号方式通过导电凸块228和重新分布层142彼此连接以及第二焊盘122P2和第四焊盘222P2按照信号方式通过导电凸块228和重新分布层142彼此连接时，第一信号焊盘120P1和第三信号焊盘220P1可以以交叉形式按照信号方式彼此连接并且第二信号焊盘120P2和第四信号焊盘220P2可以以交叉形式按照信号方式彼此连接。按照这种方式，重新分布层可容易地应用到需要高速度的诸如DRAM的存储器。

同时，第一结构100A还可包括第一芯构件110，第一芯构件110具有容纳第一半导体芯片120的第一通孔110H。在这种情况下，第一包封剂130可覆盖第一芯构件110和第一半导体芯片120的第一无效表面的至少部分，且填充第一通孔110H的至少部分。第一芯构件110可包括：多个布线层112a和112b，通过重新分布层142电连接到第一连接焊盘120P和第二连接焊盘220P；以及一个或更多个过孔113，将多个布线层112a和112b彼此电连接。更具体地，在示例性实施例中，第一芯构件110可包括：绝缘层111；第一布线层112a，设置在绝缘层111的第一表面上；第二布线层112b，设置在绝缘层111的第二表面上；过孔113，贯穿绝缘层111并将第一布线层112a和第二布线层112b彼此电连接。第一布线层112a和第二布线层112b可电连接到第一连接焊盘120P和第二连接焊盘220P。第一芯构件110可解决第一结构100A的翘曲问题、降低第一包封剂130的包封厚度的不均匀性，具体地，使得用于上部和下部之间的连接的电路径容易被引入。另外，第一连接焊盘120P和第二连接焊盘220P可另外通过第一布线层112a和第二布线层112b被重新分布，因此可提高在布线设计方面的自由度。相似地，第二结构200A还可包括第二芯构件210，第二芯构件210具有容纳第二半导体芯片220的第二通孔210H。在这种情况下，第二包封剂230可覆盖第二芯构件210和第二半导体芯片220的第二无效表面的至少部分，且填充第二通孔210H的至少部分。

第一包封剂130可形成在第一芯构件110的与第一芯构件110的其上设置有连接构件140的一个表面背对的另一表面上，且可具有使第二布线层112b的至少部分暴露的开口130h。在这种情况下，可在开口130h中设置电连接到通过开口130h暴露的第二布线层112b的电连接结构150。按照这种方式，扇出型半导体封装件300A可安装在诸如电子装置的主板的外部组件等上，第一连接焊盘120P和第二连接焊盘220P可电连接到主板。

在下文中，将更详细地描述包括在根据示例性实施例的扇出型半导体封装件300A中的相应组件。

作为附加组件的第一芯构件110可根据使用的材料提高第一结构100A的刚性，且用于确保第一包封剂130的厚度的均匀性。当布线层112a、112b、过孔113等形成在第一芯构件110中时，可提供在第一结构100A的上部和下部之间的电连接路径。第一芯构件110可具有第一通孔110H。第一半导体芯片120可设置在第一通孔110H中，以与第一芯构件110分开预定距离。第一半导体芯片120的侧表面可被第一芯构件110围绕。第一芯构件110可包括：绝缘层111；第一布线层112a，设置在绝缘层111的上表面上；第二布线层112b，设置在绝缘层111的下表面上；过孔113，贯穿绝缘层111并将第一布线层112a和第二布线层112b彼此电连接。

例如，包括无机填料和绝缘树脂的材料可用作绝缘层111的材料。例如，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂或包括诸如以二氧化硅、氧化铝等为例的无机填料的增强材料的树脂，更具体地，ABF(Ajinomoto build-up film)、FR-4、双马来酰亚胺-三嗪树脂(BT)、感光介电(PID)树脂等。可选地，也可使用诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料与无机填料一起被浸入热固性树脂或热塑性树脂中的材料(例如，半固化片等)。在这种情况下，可保持第一结构100A的优异的刚性，使得第一芯构件110可用作一种支撑构件。

布线层112a和112b可包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。布线层112a和112b可根据相应的层的设计而执行各种功能。例如，布线层112a和112b可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案的各种信号图案等。另外，布线层112a和112b可包括用于过孔的焊盘图案、用于电连接结构的焊盘图案等。第一芯构件110的布线层112a和112b的厚度可以大于连接构件140的重新分布层142的厚度。原因在于：第一芯构件110可具有与第一半导体芯片120的厚度相似的厚度，而连接构件140通常被设计为保持为薄的。

过孔113可贯穿绝缘层111并将第一布线层112a和第二布线层112b彼此电连接。过孔113中的每个的材料可以为导电材料。过孔113中的每个可被完全填充有导电材料，或导电材料可沿着通路孔中的每个的壁形成。过孔113中的每个可以为完全贯穿绝缘层111的贯穿过孔，且可具有圆柱形形状或沙漏形状，但是不限于此。

第一半导体芯片120可以为包括集成在单个芯片中的数百至数百万的元件或更多的元件的集成电路(IC)。第一半导体芯片120可在有效晶圆的基础上形成。在这种情况下，主体的基体材料可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体中。第一连接焊盘120P可使第一半导体芯片120电连接到其他组件，诸如铝(Al)等的导电材料可用作第一连接焊盘120P中的每个的材料。第一半导体芯片120的有效表面指第一半导体芯片120的其上设置有第一连接焊盘120P的表面，第一半导体芯片120的无效表面指第一半导体芯片120的与有效表面背对的表面。如果必要，可在第一半导体芯片120的主体上形成覆盖第一连接焊盘120P的至少部分的钝化层(未示出)。钝化层(未示出)可以为氧化物膜、氮化物膜等或者氧化物层和氮化物层双层。绝缘层(未示出)等也可进一步设置在其他需要的位置。第一半导体芯片120可以为诸如易失性存储器(诸如DRAM)、非易失性存储器(诸如ROM)、闪存等的存储芯片。然而，第一半导体芯片120不限于此，而也可以为另一类型的芯片。

第一布线构件125可首先使第一半导体芯片120的第一连接焊盘120P重新分布。第一布线构件125可包括：第一绝缘层121，包括光敏聚酰亚胺(PSPI)等；第一布线层122，形成在第一绝缘层121上并包括铝(Al)、铜(Cu)等；以及第一过孔123，形成在第一绝缘层121中、使第一连接焊盘120P与第一布线层122彼此电连接，并包括铝(Al)、铜(Cu)等。暴露的第一布线层122可连接到连接构件140的过孔143并可通过过孔143电连接到连接构件140的重新分布层142。

第一包封剂130可保护第一半导体芯片120。第一包封剂130的包封形式不被具体限制，而可以为第一包封剂130围绕第一半导体芯片120的至少部分的形式。在这种情况下，第一包封剂130可覆盖第一芯构件110和第一半导体芯片120的无效表面，并填充第一通孔110H的至少部分。第一包封剂130的特定材料不被具体限制，而可以为例如绝缘材料。例如，第一包封剂130可包括包含绝缘树脂和无机填料的ABF。然而，第一包封剂130的材料不限于此，而是也可以为感光包封剂(PIE)。

连接构件140可大体上使第一连接焊盘120P和第二连接焊盘220P重新分布。具有各种功能的数十至数百万的第一连接焊盘120P和第二连接焊盘220P可通过连接构件140被重新分布，且可根据功能而通过电连接结构150电连接到外部或物理连接到外部。连接构件140可包括：绝缘层141；重新分布层142，形成在绝缘层141上；以及过孔143，形成在绝缘层141中并将重新分布层142电连接到第一布线层112a和第一连接焊盘120P。如果必要，连接构件140可包括较大量的绝缘层、重新分布层和过孔。

绝缘层141中的每个的材料可以为绝缘材料。在这种情况下，诸如PID树脂的感光绝缘材料也可用作绝缘材料。这种情况在形成细小图案中可以是有利的。

重新分布层142可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。重新分布层142可根据相应的层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案的各种信号图案等。另外，重新分布层142可包括用于过孔的焊盘图案、用于电连接结构的焊盘图案等。

过孔143可使形成在不同的层上的第一连接焊盘120P、重新分布层142、第一布线层112a等彼此电连接，结果在第一结构100A中形成电路径。过孔143中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。可利用导电材料完全填充过孔143中的每个，或者也可沿着通路孔中的每个的壁形成导电材料。另外，过孔143中的每个可具有现有技术中已知的诸如锥形形状的任意形状。

电连接结构150可被另外构造为将扇出型半导体封装件300A物理连接或者电连接到外部。例如，扇出型半导体封装件300A可通过电连接结构150安装在电子装置的主板等上。电连接结构150中的每个可利用低熔点金属形成，例如，利用诸如包括锡(Sn)的合金(更具体地，锡(Sn)-铝(Al)-铜(Cu)合金)等的焊料形成。然而，这仅是示例，电连接结构150中的每个的材料不被具体地限制于此。电连接结构150中的每个可以为焊盘(land)、焊球、引脚等。电连接结构150可形成为多层结构或单层结构。当电连接结构150形成为多层结构时，电连接结构150可包括铜(Cu)柱和焊料。当电连接结构150形成为单层结构时，电连接结构150可包括锡-银焊料或铜(Cu)。然而，这仅是示例，电连接结构150不限于此。

电连接结构150的数量、间距、布置形式等没有具体限制，而可根据设计细节进行充分地修改。例如，电连接结构150可根据第一连接焊盘120P和第二连接焊盘220P的数量按照数十至数百万的数量设置，或者可按照数十至数百万或更多或者数十至数百万或更少的数量设置。

电连接结构150中的至少一个可设置在扇出区域中。扇出区域指的是例如第一结构100A中的除了设置有第一半导体芯片120的区域之外的区域。也就是说，根据示例性实施例的扇出型半导体封装件300A可以为扇出型封装件。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可在没有单独的板的情况下安装在电子装置上。因此，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。

第二芯构件210可根据使用的材料保持第二结构200A的刚性，且用于确保第二包封剂230的厚度的均匀性。第二半导体芯片220可设置在第二通孔210H中，以与第二芯构件210分开预定距离。第二半导体芯片220的侧表面可被第二芯构件210围绕。第二芯构件210可包括绝缘层211。

例如，包括无机填料和绝缘树脂的材料可用作绝缘层211的材料。例如，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂或包括诸如以二氧化硅、氧化铝等为例的无机填料的增强材料的树脂，更具体地，ABF、FR-4、BT、PID树脂等。可选地，也可使用诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料与无机填料一起被浸入热固性树脂或热塑性树脂中的材料，例如，半固化片等。在这种情况下，可保持第二结构200A的优异的刚性，使得第二芯构件210可用作一种支撑构件。第一布线层212a和第二布线层212b可分别设置在绝缘层211的上表面和下表面上，并可用作掩膜图案。

第二半导体芯片220可以为包括集成在单个芯片中的数百至数百万的元件或更多的元件的集成电路(IC)。第二半导体芯片220可在有效晶圆的基础上形成。在这种情况下，主体的基体材料可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体中。第二连接焊盘220P可使第二半导体芯片220电连接到其他组件，诸如铝(Al)等的导电材料可用作第二连接焊盘220P中的每个的材料。第二半导体芯片220的有效表面指第二半导体芯片220的其上设置有第二连接焊盘220P的表面，第二半导体芯片220的无效表面指第二半导体芯片220的与有效表面背对的表面。如果必要，可在主体上形成覆盖第二连接焊盘220P的至少部分的钝化层(未示出)。钝化层(未示出)可以为氧化物膜、氮化物膜等或者氧化物层和氮化物层双层。绝缘层(未示出)等也可进一步设置在其他需要的位置。第二半导体芯片220可以为诸如易失性存储器(诸如DRAM)、非易失性存储器(诸如ROM)、闪存等的存储芯片。然而，第二半导体芯片220不限于此，而也可以为另一类型的芯片

第二布线构件225可首先使第二半导体芯片220的第二连接焊盘220P重新分布。第二布线构件225可包括：第二绝缘层221，包括光敏聚酰亚胺(PSPI)等；第二布线层222，形成在第二绝缘层221上并包括铝(Al)、铜(Cu)等；以及第二过孔223，形成在第二绝缘层221中、使第二连接焊盘220P与第二布线层222彼此电连接，并包括铝(Al)、铜(Cu)等。暴露的第二布线层222可连接到导电凸块228。导电凸块228可包括铜层226和焊料层227。铜层226可以为铜(Cu)凸块、铜(Cu)柱等，且焊料层227可以为包括诸如锡(Sn)的低熔点金属的焊球。低熔点金属指基体材料不熔融、仅填料金属熔融且用于接合的诸如焊料的金属，并可以是例如锡(Sn)或包括锡(Sn)的合金(诸如锡(Sn)-铝(Al)合金或锡(Sn)-铝(Al)-铜(Cu)合金)，但是不限于此。

第二包封剂230可保护第二半导体芯片220。第二包封剂230的包封形式不被具体限制，而可以为第二包封剂230围绕第二半导体芯片220的至少部分的形式。在这种情况下，第二包封剂230可覆盖第二芯构件210和第二半导体芯片220的无效表面，并填充第二通孔210H的至少部分。第二包封剂230的特定材料不被具体限制，而可以为例如绝缘材料。例如，第二包封剂230可包括包含绝缘树脂和无机填料的ABF。然而，第二包封剂230的材料不限于此，而是也可以为PIE。

图13A至图13C是示出包括在图9的扇出型半导体封装件的连接构件的重新分布层中的电阻图案的各种示例的示意图。

图14是示出应用图13A至图13C的电阻图案的扇出型半导体封装件的第一半导体芯片和第二半导体芯片中的每个的信号传输路径的示意图。

图15是示出具有图14的信号传输路径的第一半导体芯片和第二半导体芯片的信号传输时间的示意图。

参照图13A至图13C、图14和图15，各种类型的电阻图案142R1、142R2和142R3可形成在连接构件140的重新分布层142上或连接构件140的重新分布层142中。电阻图案142R1、142R2和142R3可以是例如图案电感、电容、电阻等，诸如螺旋电感器142R1、蜿蜒线142R2或单个环路142R3。在一些情况下，从第一连接焊盘120P到重新分布层142的一点的信号传输距离P1和从第二连接焊盘220P到重新分布层142的一点的信号传输距离P2可彼此不同。在这种情况下，可发生线延迟问题。在这种情况下，当电阻图案142R1、142R2和142R3形成在重新分布层142上时，可补偿不同的信号传输距离P1和P2(例如，通过使来自第一半导体芯片120的信号延迟，如图15中所说明性地示出的)，使得信号传输时间可变得大体上彼此相同。也就是说，即使当信号传输距离P1和P2彼此不同时，也可解决时间延迟问题。

图16A是示出制造图9的扇出型半导体封装件的第一结构的方法的工艺步骤的示意图。

图16B是示出制造图9的扇出型半导体封装件的第二结构的方法的工艺步骤的示意图。

参照图16A，可首先制备第一芯构件110。可通过准备覆铜层压板(CCL)并随后通过镀覆工艺形成第一布线层112a和第二布线层112b以及过孔113而制备第一芯构件110。然后，可在第一芯构件110中形成第一通孔110H。可使用激光钻孔和/或机械钻孔形成第一通孔110H，或可通过喷沙法等形成第一通孔110H。然后，可将诸如环氧树脂带的第一粘合膜191附着到第一芯构件110的一侧。然后，可将在其第一有效表面上预先形成有第一布线构件125的第一半导体芯片120附着到通过第一通孔110H暴露的第一粘合膜191。然后，可利用第一包封剂130包封第一半导体芯片120。然后，可除去第一粘合膜191，并可形成连接构件140和电连接结构150。可通过使用PID等形成绝缘层141、通过光刻法在绝缘层中形成通路孔且随后通过镀覆工艺形成重新分布层142和过孔143而形成连接构件140。可通过附着焊球并执行回流工艺而形成电连接结构150。可在具有大的面积的面板级上执行一系列工艺。在这种情况下，可制造彼此连接的多个第一结构100A。当在彼此连接的多个第一结构100A上执行诸如切割工艺的分离工艺时，可获得相应的第一结构100A。

参照图16B，可首先制备第二芯构件210。也可通过准备CCL并随后通过镀覆工艺形成第一布线层212a和第二布线层212b而制备第二芯构件210。然后，可在第二芯构件210中形成第二通孔210H。可使用激光钻孔和/或机械钻孔形成第二通孔210H，或可通过喷沙法等形成第二通孔210H。然后，可将诸如环氧树脂带的第二粘合膜192附着到第二芯构件210的一侧。然后，可将在其第二有效表面上预先形成有第二布线构件225的第二半导体芯片220附着到通过第二通孔210H暴露的第二粘合膜192。然后，可利用第二包封剂230包封第二半导体芯片220。然后，可除去第二粘合膜192，并可形成导电凸块228。可通过在暴露的第二布线层222上形成铜凸块或铜柱并在铜凸块或铜柱的与铜凸块或铜柱的连接到第二布线层222的一个表面背对的另一表面上形成焊球而形成导电凸块228。也可在具有大的面积的面板级上执行一系列工艺。在这种情况下，可制造彼此连接的多个第二结构200A。当在彼此连接的多个第二结构200A上执行诸如切割工艺的分离工艺时，可获得相应的第二结构200A。

同时，当堆叠第一结构100A和第二结构200A，使得制造的第二结构200A的导电凸块228的焊料层227连接到制造的第一结构100A的连接构件140的重新分布层142时，可制造根据示例性实施例的扇出型半导体封装件300A。

图17是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图17，在根据另一示例性实施例的扇出型半导体封装件300B中，第一结构100B可具有多个第一通孔110H，第一半导体芯片120可分别设置在多个第一通孔110H中。相似地，第二结构200B可具有多个第二通孔210H，第二半导体芯片220可分别设置在多个第二通孔210H中。如上所述，在根据另一示例性实施例的扇出型半导体封装件300B中，第一结构100B可包括彼此并排设置并按照信号方式通过重新分布层142彼此连接的多个第一半导体芯片120，第二结构200B可包括彼此并排设置并按照信号方式通过重新分布层142彼此连接的多个第二半导体芯片220，因此可进一步改善扇出型半导体封装件300B的性能。其他内容与上述内容重复，因此省略对其的详细描述。

图18是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图18，在根据另一示例性实施例的扇出型半导体封装件300C中，除了第一结构100C和第二结构200C以外，还可堆叠第三结构400C和第四结构500C。第三结构400C的电连接结构450可电连接到第二结构200C的第二芯构件210的暴露的第二布线层212b。第二结构200C的第二芯构件210还可包括将第一布线层212a和第二布线层212b彼此电连接的过孔213，用于提供上部和下部之间的电连接。除了上述那些以外，第三结构400C和第四结构500C可分别具有与第一结构100C和第二结构200C的结构大体上相同的结构。也就是说，在根据另一示例性实施例的扇出型半导体封装件300C中，在竖直方向上堆叠较大量的结构100C、200C、400C和500C，因此可进一步改善扇出型半导体封装件300C的性能。其他内容与上述内容重复，因此省略对其的详细描述。

图19是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图19，在根据另一示例性实施例的扇出型半导体封装件300D中，第一结构100D的第一芯构件110可包括较大量的布线层112a、112b、112c和112d。更详细地，第一芯构件110可包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的第一表面和第二表面上；第二绝缘层111b，设置在第一绝缘层111a的第一表面上并覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b上；第三绝缘层111c，设置在第一绝缘层111a的第二表面上并覆盖第二布线层112b；以及第四布线层112d，设置在第三绝缘层111c上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到第一连接焊盘120P和第二连接焊盘220P。由于第一芯构件110可包括较大量的布线层112a、112b、112c和112d，因此可进一步简化连接构件140。因此，可抑制由于在形成连接构件140的工艺中发生的缺陷导致的良率的降低。同时，第一布线层112a和第二布线层112b可通过贯穿第一绝缘层111a的第一过孔113a彼此电连接，第一布线层112a和第三布线层112c可通过贯穿第二绝缘层111b的第二过孔113b彼此电连接，第二布线层112b和第四布线层112d可通过贯穿第三绝缘层111c的第三过孔113c彼此电连接。

第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可基本上较厚，从而保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c，从而形成较大量的布线层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以为例如包括芯材料、填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c可以为包括填料和绝缘树脂的ABF或PID膜。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，贯穿第一绝缘层111a的第一过孔113a的最大直径可大于分别贯穿第二绝缘层111b和第三绝缘层111c的第二过孔113b和第三过孔113c的最大直径。

第一芯构件110的第一布线层112a和第二布线层112b可设置在第一半导体芯片120的有效表面和无效表面之间的水平面上。第一芯构件110可按照与第一半导体芯片120的厚度对应的厚度形成，因此，形成在第一芯构件110中的第一布线层112a和第二布线层112b可设置在第一半导体芯片120的有效表面和无效表面之间的水平面上。布线层112a、112b、112c和112d中的每个的厚度可大于重新分布层142的厚度。其他构造(例如，第二结构200D)的描述与以上提供的描述重复，因此被省略。

图20是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图20，在根据另一示例性实施例的扇出型半导体封装件300E中，第一结构100E的第一芯构件110可包括：第一绝缘层111a，与连接构件140接触；第一布线层112a，与连接构件140接触并嵌在第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌入有第一布线层112a的一个表面背对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a上并覆盖第二布线层112b；以及第三布线层112c，设置在第二绝缘层111b上。第一布线层112a、第二布线层112b和第三布线层112c可电连接到第一连接焊盘120P和第二连接焊盘220P。第一布线层112a和第二布线层112b可通过贯穿第一绝缘层111a的第一过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过贯穿第二绝缘层111b的第二过孔113b彼此电连接。

如上所述，当第一布线层112a凹入在第一绝缘层111a中使得第一绝缘层111a的上表面和第一布线层112a的上表面之间具有台阶时，可防止第一包封剂130的材料渗出而污染第一布线层112a的现象。第一芯构件110的第二布线层112b可设置在第一半导体芯片120的有效表面和无效表面之间的水平面上。布线层112a、112b和112c中的每个的厚度可大于重新分布层142的厚度。其他构造(例如，第二结构200E)的描述与以上提供的描述重复，因此被省略。

图21是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图21，在根据另一示例性实施例的扇出型半导体封装件300F中，绝缘构件160可设置在第一结构100F和第二结构200F之间。绝缘构件160可以为包括绝缘材料的非导电膏、非导电膜等。绝缘构件160可覆盖导电凸块228的至少部分。按照这种方式，可改善第一结构100F和第二结构200F之间的接合可靠性。其他构造的描述与以上的描述重复，因此被省略。

图22是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图22，除了根据另一示例性实施例的扇出型半导体封装件300G还包括多个无源组件181和182之外，扇出型半导体封装件300G可与上述根据另一示例性实施例的扇出型半导体封装件300D大体上相同。详细地，第一无源组件181可嵌在第一结构100G的第一芯构件110中，第二无源组件182可设置在第一芯构件110的第一通孔110H中。第一无源组件181和第二无源组件182可以分别为诸如电容器、电感器、磁珠等的任意已知无源组件，且可以彼此相同或彼此不同。第一无源组件181和第二无源组件182可通过重新分布层142电连接到第一连接焊盘120P和第二连接焊盘220P的电力焊盘、接地焊盘等。如果必要，无源组件(未示出)还可设置在第二结构200G的第二芯构件210中。其他构造的描述与以上的描述重复，因此被省略。

图23是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图23，在另一示例性实施例的扇出型半导体封装件300H中，可按照芯片上封装形式堆叠第一结构100H和第二结构200H。详细地，第二半导体芯片220可通过导电凸块228安装在第一结构100H上，第二包封剂230可按照底部填充树脂形式形成在第一结构100H上以固定第二半导体芯片。其他构造的描述与以上的描述重复，因此被省略。

图24是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图24，在另一示例性实施例的扇出型半导体封装件300I中，可按照层叠封装形式堆叠第一结构100I和第二结构200I，且多个表面安装组件295可安装在第二结构200I上。表面安装组件295可以为诸如电容器、电感器、磁珠等的任意已知无源组件，或可以为各种类型的集成电路。表面安装组件295可以彼此相同或彼此不同。表面安装组件295可通过形成在第二结构200I上的模制材料280被模制。第二结构200I的第二芯构件210还可包括过孔213，过孔213将第一布线层212a和第二布线层212b电连接，以提供在上部和下部之间的电连接路径，背侧布线层232可形成在第二包封剂230上，背侧布线层232可通过贯穿第二包封剂230的至少部分的背侧过孔233电连接到第二芯构件210的第二布线层212b。表面安装组件295可安装在背侧布线层232上以电连接到第一结构100I和第二结构200I的组件。其他构造的描述与以上的描述重复，因此被省略。

如上所阐述的，根据示例性实施例，可提供一种尽管包括多个半导体芯片但仍能够解决时间延迟问题且尽管具有改善的性能但仍能够被薄型化的扇出型半导体封装件。

虽然上面已经示出并且描述了示例性实施例，但是对本领域技术人员将显而易见的是，在不脱离由所附的权利要求限定的本发明的范围的情况下，可做出修改和变形。

Claims (20)

1.一种扇出型半导体封装件，包括：

第一结构，包括：第一半导体芯片，具有设置有第一连接焊盘的第一有效表面和与所述第一有效表面背对的第一无效表面；第一包封剂，包封所述第一半导体芯片的至少部分；以及连接构件，设置在所述第一包封剂和所述第一有效表面上，并包括电连接到所述第一连接焊盘的重新分布层；以及

第二结构，包括：第二半导体芯片，具有设置有第二连接焊盘的第二有效表面和与所述第二有效表面背对的第二无效表面；第二包封剂，包封所述第二半导体芯片的至少部分；以及导电凸块，设置在所述第二有效表面上并电连接到所述第二连接焊盘，

其中，所述第一结构和所述第二结构设置为使得所述第一有效表面和所述第二有效表面彼此面对，

所述导电凸块电连接到所述重新分布层，并且

所述第一连接焊盘和所述第二连接焊盘按照信号方式通过所述重新分布层彼此电连接。

2.根据权利要求1所述的扇出型半导体封装件，其中，从所述第一连接焊盘到所述重新分布层的一点的信号传输时间与从所述第二连接焊盘到所述一点的信号传输时间大体上彼此相同。

3.根据权利要求1所述的扇出型半导体封装件，其中，从所述第一连接焊盘到所述重新分布层的一点的信号传输距离与从所述第二连接焊盘到所述一点的信号传输距离大体上彼此相同。

4.根据权利要求1所述的扇出型半导体封装件，其中，从所述第一连接焊盘到所述重新分布层的一点的信号传输距离与从所述第二连接焊盘到所述一点的信号传输距离彼此不同，并且

所述重新分布层补偿不同的信号传输距离，以允许信号传输时间大体上彼此相同。

5.根据权利要求1所述的扇出型半导体封装件，其中，所述第一结构还包括第一布线构件，所述第一布线构件设置在所述第一有效表面和所述连接构件之间并包括使所述第一连接焊盘重新分布以将所述第一连接焊盘电连接到所述重新分布层的第一布线层，并且

第二结构还包括第二布线构件，所述第二布线构件设置在所述第二有效表面和所述导电凸块之间并包括使所述第二连接焊盘重新分布以将所述第二连接焊盘电连接到所述导电凸块的第二布线层。

6.根据权利要求5所述的扇出型半导体封装件，其中，所述第一连接焊盘包括彼此分开的第一信号焊盘和第二信号焊盘，

所述第二连接焊盘包括彼此分开的第三信号焊盘和第四信号焊盘，

所述第一信号焊盘和所述第四信号焊盘在截面中彼此面对，

所述第二信号焊盘和所述第三信号焊盘在截面中彼此面对，

所述第一信号焊盘和所述第三信号焊盘被重新分布以按照信号方式彼此连接，并且

所述第二信号焊盘和所述第四信号焊盘被重新分布以按照信号方式彼此连接。

7.根据权利要求6所述的扇出型半导体封装件，其中，所述第一半导体芯片和所述第二半导体芯片为相同类型的存储芯片。

8.根据权利要求1所述的扇出型半导体封装件，其中，所述第一结构还包括第一芯构件，所述第一芯构件具有容纳所述第一半导体芯片的第一通孔，并且

所述第一包封剂覆盖所述第一芯构件和所述第一半导体芯片的所述第一无效表面的至少部分并填充所述第一通孔的至少部分。

9.根据权利要求8所述的扇出型半导体封装件，其中，所述第一芯构件包括：多个布线层，通过所述重新分布层被电连接到所述第一连接焊盘和所述第二连接焊盘；以及一个或更多个过孔，将所述多个布线层彼此电连接。

10.根据权利要求9所述的扇出型半导体封装件，其中，所述第一包封剂形成在所述第一芯构件的所述第一无效表面上，并具有使所述多个布线层中的一个布线层的至少部分暴露的开口，并且

所述第一结构还包括电连接结构，所述电连接结构形成在所述第一包封剂的所述开口中并电连接到所述多个布线层中的通过所述开口暴露的一个布线层。

11.根据权利要求8所述的扇出型半导体封装件，其中，所述第二结构还包括第二芯构件，所述第二芯构件具有容纳所述第二半导体芯片的第二通孔，并且

所述第二包封剂覆盖所述第二芯构件和所述第二半导体芯片的所述第二无效表面的至少部分并填充所述第二通孔的至少部分。

12.根据权利要求8所述的扇出型半导体封装件，其中，所述第一芯构件包括：第一绝缘层；第一布线层，设置在所述第一绝缘层的第一表面上；第二布线层，设置在所述第一绝缘层的第二表面上；以及第一过孔，贯穿所述第一绝缘层并将所述第一布线层和所述第二布线层彼此电连接，并且

所述第一布线层和所述第二布线层电连接到所述第一连接焊盘和所述第二连接焊盘。

13.根据权利要求12所述的扇出型半导体封装件，其中，所述第一芯构件还包括：第二绝缘层，设置在所述第一绝缘层的第一表面上并覆盖所述第一布线层；第三布线层，设置在所述第二绝缘层上；第三绝缘层，设置在所述第一绝缘层的所述第二表面上并覆盖所述第二布线层；第四布线层，设置在所述第三绝缘层上；第二过孔，贯穿所述第二绝缘层并将所述第一布线层和所述第三布线层彼此电连接；以及第三过孔，贯穿所述第三绝缘层并将所述第二布线层和所述第四布线层彼此电连接，并且

所述第三布线层和所述第四布线层电连接到所述第一连接焊盘和所述第二连接焊盘。

14.根据权利要求8所述的扇出型半导体封装件，其中，所述第一芯构件包括：第一绝缘层，与所述连接构件接触；第一布线层，与所述连接构件接触并嵌在所述第一绝缘层中；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的嵌入有所述第一布线层的一个表面背对的另一表面上；第二绝缘层，设置在所述第一绝缘层上并覆盖所述第二布线层；第三布线层，设置在所述第二绝缘层上；第一过孔，贯穿所述第一绝缘层并将所述第一布线层和所述第二布线层彼此电连接；以及第二过孔，贯穿所述第二绝缘层并将所述第二布线层和所述第三布线层电连接，并且

所述第一布线层、所述第二布线层和所述第三布线层电连接到所述第一连接焊盘和所述第二连接焊盘。

15.根据权利要求1所述的扇出型半导体封装件，其中，所述导电凸块包括铜层和焊料层。

16.一种扇出型半导体封装件，包括：

第一结构，包括：第一半导体芯片，具有设置有第一信号焊盘和第二信号焊盘的第一有效表面和与所述第一有效表面背对的第一无效表面；第一布线构件，设置在所述第一半导体芯片的所述第一有效表面上并包括使所述第一信号焊盘和所述第二信号焊盘重新分布的第一布线层；第一包封剂，包封所述第一半导体芯片和所述第一布线构件的至少部分；以及连接构件，设置在所述第一包封剂和所述第一布线构件上并包括通过所述第一布线层被电连接到所述第一信号焊盘和所述第二信号焊盘的重新分布层，所述第一信号焊盘和所述第二信号焊盘彼此分开；以及

第二结构，包括：第二半导体芯片，具有设置有第三信号焊盘和第四信号焊盘的第二有效表面和与所述第二有效表面背对的第二无效表面；第二布线构件，设置在所述第二半导体芯片的所述第二有效表面上并包括使所述第三信号焊盘和所述第四信号焊盘重新分布的第二布线层；第二包封剂，包封所述第二半导体芯片和所述第二布线构件的至少部分；以及导电凸块，设置在所述第二有效表面上并通过所述第二布线层被电连接到所述第三信号焊盘和所述第四信号焊盘，所述第三信号焊盘和所述第四信号焊盘彼此分开，

其中，所述第一结构和所述第二结构设置为使得所述第一有效表面和所述第二有效表面彼此面对，

所述导电凸块电连接到所述重新分布层，

所述第一信号焊盘和所述第四信号焊盘在截面中彼此面对，

所述第二信号焊盘和所述第三信号焊盘在截面中彼此面对，

所述第一信号焊盘和所述第三信号焊盘被重新分布以按照信号方式彼此连接，并且

所述第二信号焊盘和所述第四信号焊盘被重新分布以按照信号方式彼此连接。

17.根据权利要求16所述的扇出型半导体封装件，其中，所述第一半导体芯片和所述第二半导体芯片为相同类型的动态随机存取存储器。

18.一种扇出型半导体封装件，包括：

第一半导体芯片，具有设置有第一连接焊盘的第一有效表面；

重新分布层，设置在所述第一半导体芯片的所述第一有效表面上并电连接到所述第一连接焊盘；

第二半导体芯片，具有设置有第二连接焊盘的第二有效表面，其中，所述第二半导体芯片设置为使所述第二有效表面面对所述第一半导体芯片的所述第一有效表面并与所述第一半导体芯片的所述第一有效表面叠置；以及

导电凸块，设置在所述第二有效表面上并将所述第二连接焊盘电连接到所述重新分布层，

其中，所述重新分布层包括电阻图案，所述电阻图案具有电连接到所述第一连接焊盘和所述第二连接焊盘中的至少一者的导线形式。

19.根据权利要求18所述的扇出型半导体封装件，其中，所述电阻图案包括螺旋图案、蜿蜒线或环路图案中的至少一者。

20.根据权利要求18所述的扇出型半导体封装件，其中，所述电阻图案通过所述导线提供在信号传输时的时间延迟，所述导线提供使从所述第一连接焊盘到所述重新分布层的一点的信号传输时间和从所述第二连接焊盘到所述一点的信号传输时间大体上彼此相同。