[go: up one dir, main page]

CN109928358A - 用于形成半导体器件结构的接合工艺 - Google Patents

用于形成半导体器件结构的接合工艺 Download PDF

Info

Publication number
CN109928358A
CN109928358A CN201811434525.0A CN201811434525A CN109928358A CN 109928358 A CN109928358 A CN 109928358A CN 201811434525 A CN201811434525 A CN 201811434525A CN 109928358 A CN109928358 A CN 109928358A
Authority
CN
China
Prior art keywords
wafer
semiconductor device
device structure
forming
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811434525.0A
Other languages
English (en)
Other versions
CN109928358B (zh
Inventor
张智杭
王乙翕
刘人豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109928358A publication Critical patent/CN109928358A/zh
Application granted granted Critical
Publication of CN109928358B publication Critical patent/CN109928358B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00238—Joining a substrate with an electronic processing unit and a substrate with a micromechanical structure
    • H10W72/071—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00865—Multistep processes for the separation of wafers into individual elements
    • B81C1/00888—Multistep processes involving only mechanical separation, e.g. grooving followed by cleaving
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00269—Bonding of solid lids or wafers to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • B81C3/002—Aligning microparts
    • B81C3/005—Passive alignment, i.e. without a detection of the position of the elements or using only structural arrangements or thermodynamic forces
    • H10P54/00—
    • H10W10/00—
    • H10W10/01—
    • H10W72/013—
    • H10W72/019—
    • H10W72/30—
    • H10W72/90—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/0143—Focussed beam, i.e. laser, ion or e-beam
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/0146—Processes for removing material not provided for in B81C2201/0129 - B81C2201/0145
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/03—Bonding two components
    • B81C2203/033—Thermal bonding
    • B81C2203/035—Soldering

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dicing (AREA)

Abstract

本发明提供一种用于形成半导体器件结构的方法。方法包括接收具有多个预定管芯区域的第一晶圆。方法还包括在第一晶圆中形成凹槽，且凹槽沿基本平行于所述预定管芯区域中一个预定管芯区域的边缘的方向延伸。方法还包括接收第二晶圆。另外，该方法包括在形成凹槽之后在升高的温度下接合第一晶圆和第二晶圆。本发明实施例涉及用于形成半导体器件结构的接合工艺。

Description

用于形成半导体器件结构的接合工艺
技术领域
本发明实施例涉及用于形成半导体器件结构的接合工艺。
背景技术
半导体集成电路(IC)行业经历了快速增长。IC材料和设计中的的技术进步已经产生了几代IC。每代IC都有比上一代IC具有更小、更复杂的电路。随着IC的发展，功能密度(即，每芯片面积上互连器件的数量)通常会增加，而几何尺寸(即，可使用制造工艺来产生的最小部件(或线))减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
已经开发出微机电系统(MEMS)器件。MEMS器件包括使用半导体技术制造的器件，以形成机械和电气部件。MEMS器件可包括用于实现机械功能的多个元件(诸如，可移动元件)。MEMS应用包括运动传感器、压力传感器，打印机喷嘴等。其他MEMS应用包括惯性传感器，诸如，用于测量线性加速度的加速度计和用于测量角速度的陀螺仪。此外，MEMS应用可扩展到光学应用(诸如，可移动镜子)以及射频(RF)应用(诸如，RF开关)等。
然而，这些进步增加了处理和制造IC的复杂性。诸如，在MEMS器件形成期间的接合工艺变得更难以执行。因此，以更小和更小尺寸形成可靠的半导体器件成为一种挑战。
发明内容
根据本发明的一些实施例，提供了一种用于形成半导体器件结构的方法，包括：接收具有多个预定管芯区域的第一晶圆；在所述第一晶圆中形成凹槽，其中，所述凹槽在平行于所述预定管芯区域中的一个预定管芯区域的边缘的方向上延伸；接收第二晶圆；以及在形成所述凹槽之后，接合并加热所述第一晶圆和所述第二晶圆。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：接收具有多个预定管芯区域的第一晶圆，其中，所述预定管芯区域通过多个预定划线彼此隔开；在所述预定划线中的一些预定划线中形成多个凹槽；接收第二晶圆；以及在形成所述凹槽之后，接合并加热所述第一晶圆和所述第二晶圆。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：接收第一晶圆；在所述第一晶圆中形成多个凹槽，以围绕所述第一晶圆的区域；接收第二晶圆；以及在形成所述凹槽之后，接合并加热所述第一晶圆和所述第二晶圆。
附图说明
当结合附图阅读时，从下面的详细描述可以最好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1A-1F是根据一些实施例所述用于形成半导体器件结构的工艺的各个阶段的截面图。
图2是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。
图3是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。
图4是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。
图5是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。
图6是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。
图7是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。
图8是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的截面图。
图9是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的截面图。
图10A-10B是根据一些实施例所述用于形成半导体器件结构的工艺的各个阶段的截面图。
图11是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。
图12是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。
图13是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。
图14是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的截面图。
图15是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的截面图。
图16是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
描述了本公开的一些实施例。可以在这些实施例中描述的阶段之前，期间和/或之后提供附加操作。对于不同的实施例，可以替换或消除所描述的一些阶段。可以将附加部件添加到半导体器件结构中。对于不同的实施例，可以替换或消除下面描述的一些部件。尽管以特定顺序执行的操作讨论了一些实施例，但是可以以另一逻辑顺序执行这些操作。尽管以特定顺序执行的操作讨论了一些实施例，但是可以另一逻辑顺序执行这些操作。
本发明公开的实施例提供了用于形成半导体器件结构的方法。该半导体器件结构可以是封装结构。在一些实施例中，该封装结构包括封装其中的微机电系统(MEMS)器件和/或纳米机电系统(NEMS)器件。在一些实施例中，该半导体器件结构的形成涉及堆叠两个或更多个晶圆。这些晶圆可通过接合工艺来堆叠。在一些实施例中，该接合工艺包括共晶接合工艺。
图1A-1F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。如图1A所示，接收或形成晶圆10。晶圆10包括基底100。基底100用于支持或承载之后形成的元件。在一些实施例中，基底100由半导体材料、介电材料、一种或多种其他合适的材料或其组合制成或包括半导体材料、介电材料、一种或多种其他合适的材料或其组合。在一些实施例中，晶圆10是半导体晶圆，诸如，硅晶圆。在一些其他实施例中，晶圆10是介电晶圆，诸如，玻璃晶圆。在一些实施例中，在晶圆10中没有形成和/或提供晶体管。
图2是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。在一些实施例中，图2示出了图1A所示的晶圆10的一部分的俯视图。在一些实施例中，晶圆10具有多个预定管芯区域DA，如图1A和图2所示。预定管芯区域DA通过多个预定划线SC彼此隔开。在一些实施例中，晶圆10将沿预定划线SC切割，以将这些管芯区域分成多个半导体管芯(或半导体芯片)。
然后，根据一些实施例所述，在晶圆10的基底100的一个表面上形成凹槽102，如图1A所示。在一些实施例中，凹槽102不完全穿透基底100。在一些实施例中，使用一个或多个光刻工艺和一个或多个蚀刻工艺来形成凹槽102。在一些实施例中，凹槽102通过从基底100的表面蚀刻晶圆10来形成。
然而，本发明公开的实施例具有多个变例和/或修改。在一些其他实施例中，凹槽102使用能量束来形成，诸如，离子束、电子束、激光束、等离子束或其组合。在一些其他实施例中，凹槽102使用机械钻孔工艺、蚀刻工艺、能量束钻孔工艺、一个或多个其他可应用的工艺或其组合来形成。
在一些实施例中，图2示出了凹槽102的位置和/或分布。在一些实施例中，凹槽102沿方向D1延伸，该方向D1基本平行于预定管芯区域DA中的一个的边缘E1。在一些实施例中，形成多个凹槽102。在一些实施例中，凹槽102中的一个沿方向D2延伸，该方向D2基本平行于预定管芯区域DA中的一个的边缘E2。在一些实施例中，这些凹槽102彼此分离而不彼此连接。在一些实施例中，沿方向D1延伸的凹槽102和沿方向D2延伸的凹槽102在相同的蚀刻工艺中形成。这些凹槽102可同时形成。
然后，根据一些实施例，如图1B所示，将图1A中所示的结构上下翻转。
在一些实施例中，在基底100上形成多个开口104。然后，根据一些实施例，如图1C所示，在基底100上方形成材料层106。材料层106可在开口104的侧壁和底部上延伸。在一些实施例中，将材料层106用作蚀刻停止层。材料层106可由氮化硅、碳化硅、氮氧化硅、一种或多种其他合适的材料或其组合制成或包括氮化硅、碳化硅、氮氧化硅、一种或多种其他合适的材料或其组合。
在一些实施例中，形成牺牲材料(未示出)以填充开口104。该牺牲层可由氧化硅或另一种合适的材料制成。然后，在材料层106和牺牲材料上方形成半导体层108。如图1C所示，根据一些实施例所述，在与基底100的凹槽102相对的表面上形成半导体层108。半导体层108可由多晶硅、单晶硅、一种或多种其他合适的材料或其组合制成或包括多晶硅、单晶硅、一种或多种其他合适的材料或其组合。
然后，根据一些实施例所述，如图1C所示，在半导体层108上方形成接合结构110。在一些实施例中，接合结构110由半导体材料、金属材料或其组合制成或包括半导体材料、金属材料或其组合。例如，接合结构110由锗制成或包括锗。
然后，根据一些实施例所述，如图1C所示，在半导体层108中形成多个开口112。可使用一个或多个光刻工艺和一个或多个蚀刻工艺来图案化半导体层108。因此，形成开口112。开口112可穿透半导体层108，以露出下方的牺牲材料。可使用开口112来限定待形成的可移动元件。
然而，根据一些实施例所述，如图1C所示，使用一个或多个光刻工艺完全或部分地去除牺牲材料。在蚀刻工艺之后，现在将最初由牺牲材料构造的半导体层108的一些部分部分地悬浮。去除下方的牺牲材料，使得半导体层108的这些部分变成可移动。因此，形成可移动元件109。可移动元件109用作MEMS器件和/或NEMS器件中的重要部件。
然而，本发明公开的实施例不限于此。可对本发明公开的实施例作出很多改变和/或修改。在一些其他实施例中，MEMS器件和/或NEMS器件使用不同的工艺流程来形成。在其他实施例中，晶圆10不包括MEMS器件。
根据一些实施例所述，如图1D所示，接收或形成晶圆20。在一些实施例中，晶圆20是其中形成有多个晶体管的半导体晶圆。晶圆20可包括多个CMOS器件并被称为CMOS晶圆。在一些实施例中，晶圆20包括半导体衬底200和形成在半导体衬底200上方的互连结构202。
在一些实施例中，半导体衬底200是块状半导体衬底。诸如，半导体衬底200包括硅或其他元素半导体材料，诸如锗。在一些其他实施例中，半导体衬底200包括化合物半导体。该化合物半导体可包括碳化硅、砷化镓、砷化铟、磷化铟、另一种合适的化合物半导体，或其组合。在一些实施例中，半导体衬底200包括绝缘体上半导体(SOI)衬底。SOI衬底可使用通过注氧隔离(SIMOX)工艺、晶圆接合工艺、另一种可应用的方法或其组合来构造。
在一些实施例中，在半导体衬底200中形成隔离部件(未示出)，以限定和隔离在半导体衬底200中形成的各种器件元件(未示出)。例如，隔离部件包括沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件。
在一些实施例中，在半导体衬底200中和/或上形成各种器件元件。可形成在半导体衬底200中的各种器件元件的示例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管，双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管、另一种合适的元件，或其组合。执行各种工艺以形成各种器件元件，诸如沉积、蚀刻、注入、光刻、退火、平坦化、一种或多种其他可应用的工艺，或其组合。
在一些实施例中，互连结构202包括多个介电层和多个导电部件。介电层可由含碳氧化硅、氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料、另一种合适的低k介电材料、一种或多种其他合适的材料或其组合制成或包括这些。
在一些实施例中，导电部件可包括导电接触件、导电线和/或导电通孔。导电部件可由铜、铝、钨、钛、钴、金、铂、一种或多种其他合适的材料，或其组合制成或包括这些。介电层和导电部件的形成可涉及多种沉积工艺、图案化工艺和平坦化工艺。半导体衬底200中和/或上的器件元件将通过互连结构202中的一些导电部件互连。
根据一些实施例所述，如图1D所示，在晶圆20的表面上或表面处形成接合结构204。接合结构204用于与晶圆10上的接合结构110接合。因此，晶圆10和20可通过接合结构110和204接合在一起。在一些实施例中，接合结构204由金属材料、半导体材料、一种或多种其他合适的材料或其组合制成或包括这些。例如，接合结构204由铝制成或包括铝。在一些实施例中，接合结构204由Al-Cu合金制成。
根据一些实施例所述，如图1D所示，将图1C所示的结构上下倒置并准备与晶圆20接合。在接合晶圆10和20之前执行对准操作。因此，晶圆10的接合结构110中的每个结构与晶圆20的接合结构204中对应的一个结构基本上对齐。
根据一些实施例所述，如图1E所示，晶圆10和20通过接合结构110和204接合在一起。在一些实施例中，使用共晶接合工艺来接合晶圆10和20。将晶圆10和20在升高的温度下彼此压靠。在接合工艺期间，加热晶圆10和20。在一些实施例中，将温度升高到约350℃至约450℃的范围内。因此，可以发生对齐的接合结构110和204之间的共晶接合，使得能够在晶圆10和20之间进行接合。
如上所述，在接合晶圆10和20期间，施加较高的温度。然而，由于晶圆10和20中的每个包括不同的材料和元件，所以晶圆10和20的热膨胀彼此不同。即使在相同的晶圆中，由一个特定区域的热膨胀引起的偏移与另一个特定区域的热膨胀不同。例如，由晶圆边缘附近的热膨胀引起的偏移大于靠近晶圆中心的偏移。热膨胀的差异可导致接合结构110和204之间的对齐不充分。凹槽102可用于在接合工艺期间减少或防止接合结构110和204之间的未对齐。
在未形成凹槽102的一些情况下，由于晶圆10和20之间不同的热膨胀，所以最初彼此对齐的接合结构110和204可能不会以足够的程度彼此对齐。如果接合结构110和204彼此之间未很好地对齐，则晶圆20中MEMS器件(或NMES器件)和半导体器件之间的互连可受到负面影响或损坏。
在一些实施例中，由于形成了凹槽102，所以可防止或显著减少接合结构110和204之间的错位。凹槽102可用作在晶圆10局部区域中隔离热膨胀的膨胀接头或缓冲凹槽。例如，晶圆10的中心部分的热膨胀与晶圆10的边缘部分的热膨胀隔离。由于中心部分附近的热膨胀引起的偏移不会累积到边缘部分附近的偏移。
在未形成凹槽102的一些情况下，晶圆10的中心附近的偏移被确定为约1μm。晶圆10的边缘附近的偏移被确定为约5μm。在形成凹槽102的一些实施例中，晶圆10的中心附近的偏移被确定为约6μm。晶圆10的边缘附近的偏移被确定为约6μm，其与晶圆10的中心附近的偏移基本相同。由于凹槽102存在，晶圆10的不同区域处的热膨胀基本相同。因此，接合结构110和204之间的对齐变得更容易来实现。半导体器件结构的性能和可靠性得到显著改善。
然后，根据一些实施例所述，如图1F所示，沿着预定的划线SC来切割接合的晶圆10和20。因此，形成了多个半导体器件结构(诸如半导体器件结构190A和190B)。
可对本发明公开的实施例作出很多改变和/或修改。凹槽102可通过各种方式来设计。
图3是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。在一些实施例中，图3示出了图1A所示的结构的俯视图。在一些实施例中，凹槽102沿着预定划线SC中的一个延伸。在一些实施例中，凹槽102形成在预定划线SC中的一个或多个中。在一些实施例中，凹槽102连续围绕预定管芯区域DA中的一个或多个。在一些实施例中，沿每个管芯区域DA的边缘来形成凹槽102。热膨胀以管芯与管芯并肩的方式来隔离。
可对本发明公开的实施例作出很多改变和/或修改。图4是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。在一些实施例中，图4示出了图1A所示的结构的俯视图。在一些实施例中，形成多个凹槽102。在一些实施例中，凹槽102中的一个在两个预定管芯区域DA之间延伸穿过预定划线SC中的一个。在一些实施例中，凹槽102中的一个(或多个)比管芯区域DA的边缘长两倍，如图4所示。
可对本发明公开的实施例作出很多改变和/或修改。图5是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。在一些实施例中，图5示出了图1A所示的结构的俯视图。在一些实施例中，凹槽102连续围绕预定管芯区域DA中的两个或多个。如图5所示，存在至少四个由凹槽102围绕的管芯区域DA。四个管芯区域DA的热膨胀可与位于晶圆10的其他区域的其他元件隔离。
可对本发明公开的实施例作出很多改变和/或修改。图6是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的俯视图。在一些实施例中，图6示出了图1A所示的结构的俯视图。在一些实施例中，形成了凹槽102A和凹槽102B。在一些实施例中，凹槽102A中的每个或一些靠近凹槽102A中对应的一个凹槽。在一些实施例中，凹槽102A中的一个和凹槽102B中的一个形成在相同的预定划线SC中。在一些实施例中，可以以更好的方式来隔离局部热膨胀。在一些实施例中，凹槽102A和102B同时形成。凹槽102A和102B可在相同的蚀刻工艺中形成。
可对本发明公开的实施例作出很多改变和/或修改。图7是根据一些实施例的用于形成半导体器件结构的工艺的中间阶段的俯视图。在一些实施例中，图7示出了图1A所示的结构的俯视图。在一些实施例中，凹槽102的俯视图可具有各种形状。诸如，凹槽102的俯视图可具有矩形形状、圆形形状、椭圆形形状或另一种如图7所示合适的形状。
在一些实施例中，用于隔离不同区域之间的局部热膨胀的缓冲凹槽形成在晶圆10处。然而，可对本发明公开的实施例作出很多改变和/或修改。在一些其他实施例中，缓冲凹槽形成在晶圆20处。
图8是根据一些实施例的用于形成半导体器件结构的工艺的中间阶段的截面图。在一些实施例中，凹槽180形成在晶圆20的半导体衬底200中。在一些实施例中，凹槽180在接合晶圆10和20之前形成。凹槽180还可用作缓冲凹槽。凹槽180的俯视图可具有各种变形。例如，凹槽180可具有与图2、3、4、5、6或7所示的俯视图相同或相似的俯视图。
可对本发明公开的实施例作出很多改变和/或修改。图9是根据一些实施例所述用于形成半导体器件结构的工艺的中间阶段的截面图。在一些实施例中，凹槽102和180分别形成在晶圆10和20中。
在一些实施例中，缓冲凹槽形成在预定划线SC中。然而，本发明公开的实施例不限于此。在一些实施例中，一些缓冲凹槽形成在一些管芯区域中。
图10A-10B是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。如图10A所示，凹槽190形成在管芯区域DA中。凹槽190可用作缓冲凹槽，以隔离局部热膨胀。
然后，根据一些实施例，沿着预定划线SC来切割接合的晶圆10和20。因此，根据一些实施例所述，如图10B所示，形成了半导体器件结构190A和190B。在一些实施例中，凹槽190仍保留在半导体器件结构190A和190B中，如图10B所示。
在一些其他实施例中，不仅形成了凹处190，还形成凹槽102和/或180。
图11是根据一些实施例的用于形成半导体器件结构的工艺的中间阶段的俯视图。在一些实施例中，图11示出了图10A或10B所示的结构的俯视图。在一些实施例中，凹槽190沿一个方向延伸，该方向基本上平行于预定管芯区域DA的边缘。在一些实施例中，凹槽190延伸穿过预定管芯区域DA中的一个。
可对本发明公开的实施例作出很多改变和/或修改。图12是根据一些实施例的用于形成半导体器件结构的工艺的中间阶段的俯视图。在一些实施例中，图12示出了图10A或10B所示的结构的俯视图。在一些实施例中，凹槽190包括彼此相交的多个部分。在一些实施例中，凹槽190的部分在预定管芯区域DA的中心相交。
可对本发明公开的实施例作出很多改变和/或修改。图13是根据一些实施例的用于形成半导体器件结构的工艺的中间阶段的俯视图。在一些实施例中，形成了凹槽102和190。
可对本发明公开的实施例作出很多改变和/或修改。图14是根据一些实施例的用于形成半导体器件结构的工艺的中间阶段的截面图。在一些实施例中，凹槽102穿透晶圆10的基底100。
可对本发明公开的实施例作出很多改变和/或修改。图15是根据一些实施例的用于形成半导体器件结构的工艺的中间阶段的截面图。在一些实施例中，MEMS器件在将晶圆10和20接合在一起之前形成在晶圆20上。在一些实施例中，形成导电部件302和304以在MEMS器件和在晶圆20中形成的半导体器件之间形成电连接。在一些实施例中，晶圆10和20通过晶圆20的接合结构204和晶圆10的接合结构110来接合在一起。
可对本发明公开的实施例作出很多改变和/或修改。图16是根据一些实施例的用于形成半导体器件结构的工艺的中间阶段的截面图。在一些实施例中，晶圆10和20通过晶圆20的接合结构204和形成在半导体层108上的接合结构110来接合在一起。
本发明公开的实施例涉及接合两个晶圆以形成半导体器件结构。在与第二晶圆接合之前，在第一晶圆上形成一个或多个缓冲凹槽。由于缓冲凹槽，所以在晶圆接合工艺期间，第一晶圆的不同区域处的热膨胀基本相同。因此，待接合的晶圆的接合结构之间的对齐变得更容易来实现。半导体器件结构的性能和可靠性得到显著改善。
根据一些实施例，提供一种用于形成半导体器件结构的方法。方法包括接收具有多个预定管芯区域的第一晶圆。方法还包括在第一晶圆中形成凹槽，且凹槽沿基本平行于预定管芯区域中的一个预定管芯区域的边缘的方向延伸。方法还包括接收第二晶圆。另外，方法包括在形成凹槽之后，接合并加热第一晶圆和第二晶圆。
根据一些实施例，提供一种用于形成半导体器件结构的方法。方法包括接收具有多个预定管芯区域的第一晶圆。预定管芯区域通过多个预定划线彼此隔开。方法还包括在一些预定划线中形成多个凹槽。方法还包括接收第二晶圆。方法包括在形成凹槽之后在升高的温度下接合并加热第一晶圆和第二晶圆。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。方法包括接收第一晶圆和在第一晶圆中形成多个凹槽，以围绕第一晶圆的区域。方法还包括接收第二晶圆。方法还包括在形成凹槽之后接合并加热第一晶圆和第二晶圆。
根据本发明的一些实施例，提供了一种用于形成半导体器件结构的方法，包括：接收具有多个预定管芯区域的第一晶圆；在所述第一晶圆中形成凹槽，其中，所述凹槽在平行于所述预定管芯区域中的一个预定管芯区域的边缘的方向上延伸；接收第二晶圆；以及在形成所述凹槽之后，接合并加热所述第一晶圆和所述第二晶圆。
在上述用于形成半导体器件结构的方法中，还包括：在所述第一晶圆中形成第二凹槽，其中，所述第二凹槽沿着所述预定管芯区域中的一个预定管芯区域的第二边缘延伸。
在上述用于形成半导体器件结构的方法中，所述凹槽和所述第二凹槽在相同的蚀刻工艺中形成。
在上述用于形成半导体器件结构的方法中，所述凹槽连续地围绕所述预定管芯区域中的一个预定管芯区域。
在上述用于形成半导体器件结构的方法中，所述凹槽延伸跨过所述预定管芯区域中的两个预定管芯区域之间的预定划线。
在上述用于形成半导体器件结构的方法中，所述凹槽连续地围绕两个或多个所述预定管芯区域。
在上述用于形成半导体器件结构的方法中，还包括在所述第一晶圆中形成第二凹槽，其中，所述第二凹槽和所述凹槽位于相同的预定划线中。
在上述用于形成半导体器件结构的方法中，所述凹槽沿着所述第一晶圆的预定划线延伸。
在上述用于形成半导体器件结构的方法中，所述方法还包括在接合所述第一晶圆和所述第二晶圆之前，在所述第一晶圆上形成多个可移动元件。
在上述用于形成半导体器件结构的方法中，所述凹槽延伸跨过所述预定管芯区域中的一个预定管芯区域。
在上述用于形成半导体器件结构的方法中，所述第一晶圆和所述第二晶圆通过共晶接合工艺来接合，且所述升高的温度在350℃至450℃的范围内。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：接收具有多个预定管芯区域的第一晶圆，其中，所述预定管芯区域通过多个预定划线彼此隔开；在所述预定划线中的一些预定划线中形成多个凹槽；接收第二晶圆；以及在形成所述凹槽之后，接合并加热所述第一晶圆和所述第二晶圆。
在上述用于形成半导体器件结构的方法中，所述凹槽中的一个凹槽延伸跨过一个所述预定划线。
在上述用于形成半导体器件结构的方法中，所述第一晶圆不包括任何晶体管，且所述第二晶圆是CMOS晶圆。
在上述用于形成半导体器件结构的方法中，所述凹槽中的一个凹槽连续地围绕两个或多个所述预定管芯区域。
在上述用于形成半导体器件结构的方法中，还包括在接合所述第一晶圆和所述第二晶圆之前，在所述第二晶圆上形成多个可移动元件。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：接收第一晶圆；在所述第一晶圆中形成多个凹槽，以围绕所述第一晶圆的区域；接收第二晶圆；以及在形成所述凹槽之后，接合并加热所述第一晶圆和所述第二晶圆。
在上述用于形成半导体器件结构的方法中，所述凹槽延伸跨过所述第一晶圆的两个预定管芯区域之间的预定划线。
在上述用于形成半导体器件结构的方法中，所述第一晶圆具有第一表面和与所述第一表面相对的第二表面，所述第二表面面对所述第二晶圆，且所述凹槽通过从所述第一表面蚀刻所述第一晶圆来形成。
在上述用于形成半导体器件结构的方法中，所述第一衬底包括衬底，且所述凹槽不完全穿透所述衬底。
前述概述了若干实施例的特征，使得本领域技术人员可更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本发明介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本发明中进行各种改变、替换和变更。

Claims (10)

1.一种用于形成半导体器件结构的方法，包括：
接收具有多个预定管芯区域的第一晶圆；
在所述第一晶圆中形成凹槽，其中，所述凹槽在平行于所述预定管芯区域中的一个预定管芯区域的边缘的方向上延伸；
接收第二晶圆；以及
在形成所述凹槽之后，接合并加热所述第一晶圆和所述第二晶圆。
2.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：在所述第一晶圆中形成第二凹槽，其中，所述第二凹槽沿着所述预定管芯区域中的一个预定管芯区域的第二边缘延伸。
3.根据权利要求2所述的用于形成半导体器件结构的方法，其中，所述凹槽和所述第二凹槽在相同的蚀刻工艺中形成。
4.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述凹槽连续地围绕所述预定管芯区域中的一个预定管芯区域。
5.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述凹槽延伸跨过所述预定管芯区域中的两个预定管芯区域之间的预定划线。
6.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述凹槽连续地围绕两个或多个所述预定管芯区域。
7.根据权利要求1所述的用于形成半导体器件结构的方法，还包括在所述第一晶圆中形成第二凹槽，其中，所述第二凹槽和所述凹槽位于相同的预定划线中。
8.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述凹槽沿着所述第一晶圆的预定划线延伸。
9.一种用于形成半导体器件结构的方法，包括：
接收具有多个预定管芯区域的第一晶圆，其中，所述预定管芯区域通过多个预定划线彼此隔开；
在所述预定划线中的一些预定划线中形成多个凹槽；
接收第二晶圆；以及
在形成所述凹槽之后，接合并加热所述第一晶圆和所述第二晶圆。
10.一种用于形成半导体器件结构的方法，包括：
接收第一晶圆；
在所述第一晶圆中形成多个凹槽，以围绕所述第一晶圆的区域；
接收第二晶圆；以及
在形成所述凹槽之后，接合并加热所述第一晶圆和所述第二晶圆。
CN201811434525.0A 2017-11-29 2018-11-28 用于形成半导体器件结构的接合工艺 Active CN109928358B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591955P 2017-11-29 2017-11-29
US62/591,955 2017-11-29
US16/123,719 2018-09-06
US16/123,719 US10626010B2 (en) 2017-11-29 2018-09-06 Bonding process for forming semiconductor device structure

Publications (2)

Publication Number Publication Date
CN109928358A true CN109928358A (zh) 2019-06-25
CN109928358B CN109928358B (zh) 2021-12-31

Family

ID=66442284

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811434525.0A Active CN109928358B (zh) 2017-11-29 2018-11-28 用于形成半导体器件结构的接合工艺

Country Status (5)

Country Link
US (5) US10626010B2 (zh)
KR (1) KR102260234B1 (zh)
CN (1) CN109928358B (zh)
DE (1) DE102018122241B4 (zh)
TW (1) TWI715891B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115662892A (zh) * 2022-10-31 2023-01-31 中国电子科技集团公司第十四研究所 一种多层硅晶圆键合体划片方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102795466B1 (ko) * 2019-12-10 2025-04-15 삼성전자주식회사 스크라이브 레인을 갖는 반도체 소자들 및 그 형성 방법
JP2022168703A (ja) * 2021-04-26 2022-11-08 セイコーエプソン株式会社 振動デバイスの製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176166A1 (en) * 2004-02-11 2005-08-11 Hewlett-Packard Development Company, L.P. Wafer packaging and singulation method
CN101065855A (zh) * 2004-10-15 2007-10-31 富士胶卷迪马蒂克斯股份有限公司 具有压电块的微机电装置及其制作方法
JP2009119558A (ja) * 2007-11-15 2009-06-04 Panasonic Corp 半導体装置の製造方法
CN101819214A (zh) * 2010-01-29 2010-09-01 东南大学 基于陶瓷圆片级封装的集成风速风向传感器及其制备方法
CN201626828U (zh) * 2010-02-12 2010-11-10 菱生精密工业股份有限公司 用于微机电封装工艺的盖板
CN102285624A (zh) * 2011-06-03 2011-12-21 中国人民解放军国防科学技术大学 带有热应力释放结构的键合晶圆及激光划片工艺
CN105584987A (zh) * 2014-11-12 2016-05-18 精工爱普生株式会社 物理量传感器及其制造方法、电子设备以及移动体
CN107188111A (zh) * 2017-05-27 2017-09-22 龙微科技无锡有限公司 Mems传感器晶圆、mems传感器晶圆的裂片方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI376739B (en) * 2007-08-30 2012-11-11 Touch Micro System Tech Method of wafer-level segmenting capable of protecting contact pad
JP5213736B2 (ja) * 2009-01-29 2013-06-19 パナソニック株式会社 半導体装置
JP5276035B2 (ja) 2009-04-13 2013-08-28 日本電波工業株式会社 圧電デバイスの製造方法及び圧電デバイス
KR20130057485A (ko) * 2010-09-18 2013-05-31 페어차일드 세미컨덕터 코포레이션 미세 전자 기계 시스템에 미치는 응력을 감소시키기 위한 패키징
US9865516B2 (en) * 2016-01-10 2018-01-09 Micron Technology, Inc. Wafers having a die region and a scribe-line region adjacent to the die region

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176166A1 (en) * 2004-02-11 2005-08-11 Hewlett-Packard Development Company, L.P. Wafer packaging and singulation method
CN101065855A (zh) * 2004-10-15 2007-10-31 富士胶卷迪马蒂克斯股份有限公司 具有压电块的微机电装置及其制作方法
JP2009119558A (ja) * 2007-11-15 2009-06-04 Panasonic Corp 半導体装置の製造方法
CN101819214A (zh) * 2010-01-29 2010-09-01 东南大学 基于陶瓷圆片级封装的集成风速风向传感器及其制备方法
CN201626828U (zh) * 2010-02-12 2010-11-10 菱生精密工业股份有限公司 用于微机电封装工艺的盖板
CN102285624A (zh) * 2011-06-03 2011-12-21 中国人民解放军国防科学技术大学 带有热应力释放结构的键合晶圆及激光划片工艺
CN105584987A (zh) * 2014-11-12 2016-05-18 精工爱普生株式会社 物理量传感器及其制造方法、电子设备以及移动体
CN107188111A (zh) * 2017-05-27 2017-09-22 龙微科技无锡有限公司 Mems传感器晶圆、mems传感器晶圆的裂片方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115662892A (zh) * 2022-10-31 2023-01-31 中国电子科技集团公司第十四研究所 一种多层硅晶圆键合体划片方法

Also Published As

Publication number Publication date
US20220063993A1 (en) 2022-03-03
TWI715891B (zh) 2021-01-11
US20190161344A1 (en) 2019-05-30
CN109928358B (zh) 2021-12-31
US10626010B2 (en) 2020-04-21
US20230365402A1 (en) 2023-11-16
KR102260234B1 (ko) 2021-06-04
DE102018122241A1 (de) 2019-05-29
US11772963B2 (en) 2023-10-03
US20200223689A1 (en) 2020-07-16
US11174156B2 (en) 2021-11-16
US20250187907A1 (en) 2025-06-12
DE102018122241B4 (de) 2023-07-06
KR20190063425A (ko) 2019-06-07
TW201936481A (zh) 2019-09-16
US12258265B2 (en) 2025-03-25

Similar Documents

Publication Publication Date Title
US10155659B2 (en) Vacuum sealed MEMS and CMOS package
CN102381677B (zh) 复合晶片半导体元件及其形成方法
US12258265B2 (en) Bonding process for forming semiconductor device structure
JP6840681B2 (ja) 基板貫通相互接続部及びｍｅｍｓデバイスを備えた電子システム
US9776857B2 (en) Methods of fabricating micro electro mechanical system structures
TWI500573B (zh) 微電機系統裝置以及其形成之方法
CN102376683B (zh) 带有金属焊盘的密封圈结构
US8580594B2 (en) Method of fabricating a semiconductor device having recessed bonding site
US8587089B2 (en) Seal ring structure with polyimide layer adhesion
US9834436B2 (en) Cap and substrate electrical connection at wafer level
US20190312014A1 (en) Semiconductor device and structure
KR20230160811A (ko) 반도체 장치의 제조 방법, 반도체 장치, 집적 회로 요소, 및, 집적 회로 요소의 제조 방법
TW202336984A (zh) 半導體裝置及其製造方法
CN113241335B (zh) 半导体结构及其制造方法、半导体器件
US20210287941A1 (en) Methods to process a 3d semiconductor device and structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant