CN109841237A - 用于非易失性存储器的利用负阈值感测的感测放大器 - Google Patents

Abstract

本发明题为“用于非易失性存储器的利用负阈值感测的感测放大器”。本发明描述了一种用于存储器电路的感测放大器，该感测放大器可以感测到深负电压阈值区域中。通过将源极线通过存储器单元放电到位线和感测放大器来感测所选择的存储器单元。在通过存储器单元将源极线放电到感测放大器中时，放电路径上的电压电平用于将放电晶体管的导电率设置到与所选择的存储器单元的导电率相对应的水平。然后，感测节点通过放电晶体管放电。为了降低噪声，将去耦电容器连接到放电晶体管的控制栅极，并且辅助保持电流流过放电晶体管。

Description

用于非易失性存储器的利用负阈值感测的感测放大器

本申请要求2017年11月29日提交的美国临时专利申请序列号62/592,402和2017年12月8日提交的美国临时专利申请序列号62/596,650的权益，这两个临时申请据此全文以引用方式并入本文以用于所有目的。

背景技术

半导体存储器被广泛应用于各种电子设备，诸如移动电话、数码相机、个人数字助理、医疗电子设备、移动计算设备、服务器、固态驱动器、非移动计算设备以及其他设备。半导体存储器可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。

附图说明

相同编号的元件表示不同附图中的共同部件。

图1A是存储器设备的功能框图。

图1B是描述存储器结构的一个示例的框图。

图2是描绘存储器系统的一个实施方案的框图。

图3是单片三维存储器结构的一个实施方案的一部分的透视图。

图4是多个NAND串的示意图。

图5描绘了具有垂直交叉点结构的三维存储器阵列的一部分的各种实施方案。

图6描绘了每单元三比特实施方案中的阈值电压分布。

图7A是描述编程/写入过程的一个实施方案的流程图。

图7B是描述用于将数据编程/写入到连接至公共字线的存储器单元的过程的一个实施方案的流程图。

图7C描绘了编程/写入和验证操作期间的字线电压。

图8是描述用于从非易失性存储器单元读取数据的过程的一个实施方案的流程图。

图9A和图9B示出了存储器单元可被编程的阈值窗口，包括负阈值。

图10A至图10C示出了用于感测具有负阈值电压值的存储器单元的若干技术。

图11示出了可用于使用图10C所示技术执行感测操作的感测放大器的一个实施方案的一些元件。

图12是图11的感测放大器的一个实施方案的更详细的表示。

图13示出了用于使用图12的实施方案的感测操作的一些控制波形的一个实施方案。

图14是描述用于使用图13的波形的图12的感测放大器的感测操作的过程的一个实施方案的流程图。

具体实施方式

为了增加存储在非易失性存储器设备上的数据量，可以采用多层单元(MLC)格式来存储数据，其中单个存储器单元可以被编程为多个不同的状态，从而允许每个存储器单元可以容纳多于一比特的数据。在不同数据状态对应于不同阈值电压(Vt)值的存储器单元中，这涉及将可用Vt值的范围或窗口分成对应于不同数据状态的多个范围。为了在每个单元中存储更多状态，分配给每个状态的Vt范围需要变小，窗口大小需要增加，或者两者皆有。通过将窗口进一步扩展到负Vt值并且具有使用负或非正Vt值的多个状态，可以增加Vt窗口的大小。然而，为了使这种做法有用，存储器设备必须能够区分不同的非正Vt状态。

利用大多数标准感测技术和感测放大器结构来感测负Vt状态具有许多限制。在典型的感测布置中，存储器单元的控制栅极被读取电压偏置，并且连接到感测放大器的位线通过存储器单元放电到源极线，其中放电量取决于读取电压相对于存储单元的Vt的值。在这种通常的布置下，读取负Vt状态使用负的读取电压：然而，在存储器管芯上通常不能获得负电压，并且它们的引入涉及复杂化。另选地，可以通过提高源电压来读取负Vt状态，但是这种方法通常只能扩展到相当浅的负Vt范围。为了允许更深地感测到负Vt范围，下面介绍了感测放大器结构和技术，其中源通过选定的存储器单元放电到位线和感测放大器，使流过感测操作中的选定存储器单元的电流的通常方向反转。

更具体地讲，描述了感测放大器结构和感测技术，其中在第一阶段，源极线通过选定的存储器放电到对应的位线并且放电到感测放大器中。在该阶段放电的电流量将取决于存储器单元的导电率，而存储器单元的导电率又取决于供应给所选存储器单元的控制栅极的相对于其阈值电压的字线电压。放电晶体管的控制栅极在第一阶段期间连接到存储器单元的放电路径，使得放电晶体管的导电率将反映所选存储器单元的导电率。然后将放电晶体管的控制栅极设置为在该电平浮动。在第二阶段，感测节点然后通过放电晶体管放电：当放电晶体管的导电率反映所选存储器单元的导电率时，感测节点放电的速率反映存储器单元的导电率。在将感测节点放电一个感测周期之后，感测节点上的电平被锁存以用于读取结果。

为了提高感测操作的准确度，可以将元件包括在感测放大器中以降低噪声水平。为了在阶段之间过渡时减小放电晶体管的控制栅极上的噪声，可以将去耦电容器连接到控制栅极。该电容器也可以被偏置以调节操作条件，诸如温度和设备处理变化。为了减小放电晶体管的源节点上的噪声，可以在阶段之间过渡期间通过放电晶体管供应辅助保持电流并且进入感测节点放电阶段。

图1A至5描述了可用于实现本文提出的技术的存储器系统的示例。图1A为示例性存储器系统100的功能框图。在一个实施方案中，图1A中描绘的部件为电路。存储器系统100包括一个或多个存储器管芯108。一个或多个存储器管芯108可以是完整的存储器管芯或者部分的存储器管芯。在一个实施方案中，每个存储器管芯108包括存储器结构126、控制电路110和读/写电路128。存储器结构126可经由行解码器124通过字线寻址，以及可经由列解码器132通过位线寻址。行解码器124可包括驱动程序和其他元件来偏置字线以用于不同的存储器操作。读/写电路128包括包含SB1、SB2…SBp(感测电路)的多个感测块150，并且允许并行读取或编程一页存储器单元，其中页面是写入和/或读取数据的单位。物理页面是可以同时写入和/或读取数据的由多个单元组成的物理单元，逻辑页面是写入到物理页面中的数据的对应逻辑单元。关于可以在包括SB1，SB2…SBp的感测块150中使用的感测放大器电路的更多细节在下面参考图11至图14给出。

在一些系统中，控制器122包括在与一个或多个存储器管芯108相同的封装(例如，可移动存储卡)中。然而，在其他系统中，控制器可以与存储器管芯108分离。在一些实施方案中，控制器将位于与存储器管芯108不同的管芯上。在一些实施方案中，一个控制器122将与多个存储器管芯108通信。在其他实施方案中，每个存储器管芯108具有其自己的控制器。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器122和一个或多个存储器管芯108之间传输。在一个实施方案中，存储器管芯108包括连接至线118的一组输入和/或输出(I/O)引脚。

控制电路110与读/写电路128配合以在存储器结构126上执行存储器操作(例如，写入、读取等)，并且包括状态机112、片上地址解码器114和功率控制电路116。状态机112提供存储器操作的管芯级控制。在一个实施方案中，状态机112可由软件编程。在其他实施方案中，状态机112不使用软件并且完全在硬件(例如，电子电路)中实现。在其他实施方案中，状态机112可被可编程微控制器替换。控制电路110还包括缓冲器，诸如寄存器、ROM熔丝和其他存储设备，用于存储默认值诸如基准电压和其他参数。

片上地址解码器114提供主机140或控制器122使用的地址与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间供应至字线和位线的功率和电压。功率控制模块116可包括用于产生电压的电荷泵。感测块包括位线驱动器。

状态机112和/或控制器122(或等效功能的电路)与图2中描绘的其他电路的全部或子集的组合可以被认为是执行本文描述的功能的控制电路。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。控制电路可包括处理器、FGA、ASIC、集成电路或其他类型的电路。

(片上或片外)控制器122(其在一个实施方案中是电路)可以包括一个或多个处理器122c、ROM 122a、RAM 122b、存储器接口(MI)122d和主机接口(HI)122e，所有这些都是互连的。存储设备(ROM 122a、RAM 122b)存储诸如一组指令(包括固件)的代码(软件)，并且一个或多个处理器122c可操作以执行该组指令以提供本文描述的功能。另选地或除此之外，一个或多个处理器122c可以从存储器结构中的存储设备(诸如连接到一个或多个字线的存储器单元的保留区域)存取代码。RAM 122b可以用于存储控制器122的数据，包括高速缓存编程数据(下面讨论)。与ROM 122a、RAM 122b和处理器122c通信的存储器接口122d是在控制器122和一个或多个存储器管芯108之间提供电接口的电路。例如，存储器接口122d可以改变信号的格式或定时、提供缓冲器、隔离电涌、锁存I/O等。一个或多个处理器122c可以经由存储器接口122d向控制电路110(或存储器管芯108的另一个部件)发出命令。主机接口122e提供与主机140数据总线120的电接口，以便从主机140接收命令、地址和/或数据，以向主机140提供数据和/或状态。

在一实施方案中，存储器结构126包括非易失性存储器单元的三维存储器阵列，其中在单个衬底(诸如晶片)上方形成多个存储器层。存储器结构可以包括在存储器单元阵列的一个或多个物理层中单片地形成的任何类型的非易失性存储器，其具有设置在硅(或其他类型)衬底上方的有源区域。在一个示例中，非易失性存储器单元包括具有电荷俘获材料的垂直NAND串，诸如例如在美国专利9,721,662中所描述的，该专利全文以引用方式并入本文。

在另一个实施方案中，存储器结构126包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮栅的NAND闪存存储器单元，诸如例如在美国专利9,082,502中所描述的，该专利全文以引用方式并入本文。也可以使用其他类型的存储器单元(例如，NOR型闪存存储器)。

存储器阵列架构或包括在存储器结构126中的存储器单元的确切类型不限于上述示例。可以使用许多不同类型的存储器阵列架构或存储器技术来形成存储器结构126。出于本文提出的新的要求保护的实施方案的目的，不需要特定的非易失性存储器技术。用于存储器结构126的存储器单元的合适技术的其他示例包括ReRAM存储器、磁阻存储器(例如，MRAM、自旋转移矩MRAM、自旋轨道转矩MRAM)、相变存储器(例如，PCM)等。用于存储器结构126的存储器单元架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、垂直位线阵列等。

ReRAM或PCMRAM交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)存取的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。导电桥存储器元件可以用作基于固体电解质内的离子的物理重新定位的状态改变元件。在一些情况下，导电桥存储器元件可以包括两个固体金属电极，一个是相对惰性的(例如钨)，另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质薄膜。随着温度升高，离子的迁移率也增加，从而导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可以在整个温度范围内具有宽范围的编程阈值。

磁阻存储器(MRAM)通过磁存储元件存储数据。这些元件由两个铁磁板形成，每个铁磁板可以保持磁化，由薄绝缘层隔开。两个板中的一个板是设置为特定极性的永磁体；可以改变另一个板的磁化强度以匹配外部场的磁化强度以存储存储器。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于彼此成直角布置的一对写入线之间，这对写入线与单元平行，一个在单元上方，一个在单元下方。当电流通过它们时，产生感应磁场。

相变存储器(PCM)利用硫属化合物玻璃的独特行为。一个实施方案通过简单地使用激光脉冲(或来自另一个源的光脉冲)改变锗原子的配位状态，使用GeTe-Sb2Te3超晶格来实现非热相变。因此，编程的剂量为激光脉冲。可以通过阻止存储器单元接收光来禁止存储器单元。需注意，在本文档中使用“脉冲”不需要方波脉冲，但包括(连续或非连续)振动或声音、电流、电压光或其他波形的突发。

本领域的普通技术人员将认识到，本文中所述的技术不限于单个指定的存储器结构，而是涵盖如本文所述并且如本领域的普通技术人员所理解的技术的精神和范围内的许多相关存储器结构。

图1B描绘了存储器结构126的一个示例。在一个实施方案中，将存储器单元阵列分成多个平面。在图1的示例中，存储器结构126被划分为两个平面：平面141和平面142。在其他实施方案中，可使用多于或少于两个的平面。在一些实施方案中，每个平面被划分为多个存储器擦除块(例如，块0至1023，或其他量)。在某些存储器技术(例如，2D/3D NAND和其他类型的闪存存储器)中，存储器擦除块是用于擦除操作的存储器单元的最小单位。也就是说，每个擦除块包含在单个擦除操作中一起擦除的最小数量的存储器单元。还可以使用其他擦除单位。在实现本文要求保护的解决方案的其他实施方案中使用的其他存储器技术(例如，MRAM、PCM等)中，可以在没有擦除操作的情况下覆盖存储器单元，因此可以不存在擦除块。

每个存储器擦除块包括许多存储器单元。存储器擦除块的设计、大小和组织取决于存储器结构126的架构和设计。如本文所用，存储器擦除块是一组连续的存储器单元，它们共享字线和位线；例如，图1B的擦除块i包括共享字线WL0_i、WL1_i、WL2_i和WL3_i并共享位线BL0至BL69,623的存储器单元。

在一个实施方案中，存储器擦除块包含经由位线(例如，位线BL0至BL69,623)和字线(WL0、WL1、WL2、WL3)存取的一组NAND串。图1B示出了串联连接以形成NAND串的四个存储器单元。尽管描绘了在每个NAND串中包括四个单元，但是可以使用多于或少于四个存储器单元(例如，16、32、64、128、256或者在NAND串上可具有其他数量的存储器单元)。NAND串的一个端子经由漏极选择栅极连接至对应的位线，并且另一个端子经由源极选择栅极连接至源极线。尽管图1B示出了69,624个位线，但是也可以使用不同数量的位线。

每个存储器擦除块和/或每个存储器存储单元通常被分成多个页面。在一个实施方案中，页面是编程/写入的单位，并且是读取的单位。还可以使用其他编程单位。一页或多页数据通常存储在一行存储器单元中。例如，一页或多页数据可以存储在连接至公共字线的存储器单元中。页面包括主机数据和开销数据(也称为系统数据)。开销数据通常包括已从扇区的用户数据计算的标头信息和纠错码(ECC)。当数据被写入到阵列中时，控制器(或其他部件)计算ECC，并且当从阵列读取数据时也对其进行检查。在一个实施方案中，页面包括数据，该数据存储在连接到公共字线的所有存储器单元中。

在上文讨论的示例中，擦除单位是存储器擦除块，并且编程和读取单位是页面。也可使用其他操作单位。可以一次一个字节地、每1K字节地、每512K字节等存储/写入/编程、读取或擦除数据。本文描述的要求保护的解决方案不需要特定的操作单位。在一些示例中，系统在同一操作单位进行编程、擦除和读取。在其他实施方案中，系统在不同的操作单位进行编程、擦除和读取。在一些示例中，系统编程/写入和擦除，而在其他示例中，系统只需要编程/写入，而不需要擦除，因为系统可以编程/写入0和1(或其他数据值)，因此可以覆盖先前存储的信息。

如本文所用，存储器存储单元是表示存储器技术将数据存储/写入/编程到存储器结构126中的最小存储操作单位的一组存储器单元。例如，在一个实施方案中，存储器存储单元为大小被设定为保持4KB数据的页面。在某些实施方案中，完整的存储器存储单元的大小适于匹配存储器结构126的一行上的物理存储器单元的数量。在一个实施方案中，不完整的存储器存储单元比完整的存储器存储单元具有更少的物理存储单元。

图2是示例性存储器系统100的框图，其示出了控制器122的一个实施方案的更多细节。如本文所使用的，闪存控制器是管理存储在闪存存储器上的数据并与主机诸如计算机或电子设备通信的设备。除了本文所述的具体功能之外，闪存存储器控制器还可以具有各种功能。例如，闪存存储器控制器可以将闪存存储器格式化以确保存储器正常运行、映射出坏的闪存存储器单元，并分配备用存储器单元以替换日后的故障单元。备用单元的一些部分可用于保持固件以操作闪存存储器控制器并实现其他功能。在操作中，当主机需要从闪存存储器中读取数据或将数据写入闪存存储器时，它将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(另选地，主机可提供物理地址)。闪存存储器控制器还可以执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗原本可被重复写入的特定存储器块)和垃圾收集(在块已满后，仅将有效的数据页移动到新块，因此可以擦除并重新使用完整块)。

控制器122和非易失性存储器管芯108之间的接口可以是任何合适的闪存接口，诸如切换模式200、400或800。在一个实施方案中，存储器系统100可以是基于卡的系统，例如安全数字(SD)卡或微安全数字(微SD)卡。在另选实施方案中，存储器系统100可以是嵌入式存储器系统的一部分。例如，闪存存储器可嵌入主机内。在其他示例中，存储器系统100可以是固态驱动器(SSD)的形式。

在一些实施方案中，非易失性存储器系统100包括控制器122和非易失性存储器管芯108之间的单个通道，本文描述的主题不限于具有单个存储器通道。例如，在一些存储器系统架构中，取决于控制器能力，在控制器和存储器管芯之间可存在2、4、8或更多个通道。在本文描述的任何实施方案中，即使在附图中示出了单个通道，也可以在控制器和存储器管芯之间存在多于单个通道。

如图2中所示，控制器122包括与主机连接的前端模块208、与一个或多个非易失性存储器管芯108连接的后端模块210，以及执行现在将详细描述的功能的各种其他模块。

图2中示出的控制器122的部件可以采取被设计用于与其他部件一起使用的封装功能硬件单元(例如，电路)的形式，可由例如通常执行相关功能的特定功能的(微)处理器或处理电路或与更大系统连接的独立硬件或软件部件执行的程序代码(例如，软件或固件)的一部分。例如，每个模块可以包括专用集成电路(ASIC)、现场可编程门阵列(FPGA)、电路、数字逻辑电路、模拟电路、分立电路、门或任何其他类型的硬件的组合、或它们的组合。另选地或除此之外，每个模块可以包括存储在处理器可读设备(例如，存储器)中的软件，以对控制器122的处理器进行编程，从而执行本文描述的功能。图2中示出的架构是可以(或可以不)使用图1A中示出的控制器122的部件(即RAM、ROM、处理器、接口)的一个示例性具体实施。

再次参考控制器122的模块，缓冲器管理器/总线控件214管理随机存取存储器(RAM)216中的缓冲器并控制控制器122的内部总线仲裁。只读存储器(ROM)218存储系统引导代码。尽管在图2中示出为与控制器122分开放置，但在其他实施方案中，RAM 216和ROM218中的一个或两个可位于控制器内。在其他实施方案中，RAM和ROM的部分可以位于控制器122内和该控制器外部两者内。此外，在一些具体实施中，控制器122、RAM 216和ROM 218可位于分离的半导体管芯上。

前端模块208包括提供与主机或下一级存储控制器的电连接的主机接口220和物理层接口(PHY)222。主机接口220类型的选择可取决于所使用的存储器的类型。主机接口220的示例包括但不限于SATA、SATA Express、SAS、光纤通道、USB、PCIe和NVMe。主机接口220通常便于传输数据、控制信号和定时信号。

后端模块210包括纠错码(ECC)引擎224，该纠错码引擎对从主机接收的数据字节进行编码，并对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器226生成命令序列，诸如编程和擦除命令序列，以发送到非易失性存储器管芯108。RAID(独立管芯的冗余阵列)模块228管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可以用作对写入非易失性存储器系统100的数据的附加级别的完整性保护。在一些情况下，RAID模块228可以是ECC引擎224的一部分。需注意，RAID奇偶校验可以作为附加的一个或多个管芯添加，如公共名称所暗示的那样，但也可以在现有的管芯中添加，例如，作为附加的平面、附加的块或块内的附加WL。存储器接口230将命令序列提供给非易失性存储器管芯108，并从非易失性存储器管芯108接收状态信息。在一个实施方案中，存储器接口230可以是双倍数据速率(DDR)接口，诸如切换模式200、400或800接口。闪存控制层232控制后端模块210的全部操作。

一个实施方案包括写/读管理器236，其可用于(与存储器管芯上的电路一起)管理存储器单元的写入和读取。在一些实施方案中，写/读管理器236执行下面描述的流程图中描绘的过程。

图2中所示的系统100的附加部件包括媒体管理层238，其执行非易失性存储器管芯108的存储器单元的损耗均衡。系统100还包括其他分立部件240，诸如外部电接口、外部RAM、电阻器、电容器或可与控制器122连接的其他部件。在可选实施方案中，物理层接口222、RAID模块228、媒体管理层238和缓冲器管理器/总线控制器214中的一者或多者是控制器122中不必要的可选部件。

闪存转换层(FTL)或媒体管理层(MML)238可被集成为可以处理闪存错误并与主机连接的闪存管理的一部分。具体地讲，MML可以是闪存管理中的模块，并且可以负责NAND管理的内部。具体地讲，MML 238可包括存储器设备固件中的算法，该算法将来自主机的写入转换为对管芯108的存储器结构126的写入。可能需要MML 238，因为：1)存储器可能具有有限的耐久性；2)存储器结构126可以只被写入多个ECC页面；并且/或者3)除非将存储器结构126作为块擦除，否则可以不写入存储器结构。MML 238理解存储器结构126的这些潜在限制，这些限制可能对主机不可见。因此，MML 238尝试将来自主机的写入转换为写入存储器结构126。如下所述，可以使用MML 238来识别和记录不稳定比特。该不稳定比特的记录可用于评估块和/或字线(字线上的存储器单元)的健康状况。

控制器122可以与一个或多个存储器管芯108连接。在一个实施方案中，控制器122和多个存储器管芯(一起包括非易失性存储系统100)实现固态驱动器(SSD)，该固态驱动器可以模拟、替换或替代主机内的硬盘驱动器(作为NAS设备)在笔记本电脑中、在平板电脑中、在服务器中等。另外，SSD不需要用作硬盘驱动器。

非易失性存储系统的一些实施方案将包括一个存储器管芯108，该一个存储器管芯连接到一个控制器122。然而，其他实施方案可包括多个存储器管芯108，该多个存储器管芯与一个或多个控制器122通信。在一个示例中，多个存储器管芯可以被分组为一组存储器封装。每个存储器封装包括与控制器122通信的一个或多个存储器管芯。在一个实施方案中，存储器封装包括其上安装有一个或多个存储器管芯的印刷电路板(或类似结构)。在一些实施方案中，存储器封装可包括模制材料以包封存储器封装的存储器管芯。在一些实施方案中，控制器122物理地与任何存储器封装分离。

图3是单片三维存储器结构126的一个示例性实施方案的一部分的透视图，其包括多个存储器单元。例如，图3示出了一个存储器块的一部分。所描绘的结构包括一组位线BL，该一组位线BL位于交替的电介质层和导电层的堆叠上方。出于示例的目的，电介质层中的一个电介质层被标记为D，并且导电层中的一个电介质层(也被称为字线层)被标记为W。交替的电介质层和导电层的数量可基于具体的实施要求而变化。一组实施方案包括108至216个交替的电介质层和导电层，例如，96个数据字线层、8个选择层、4个虚设字线层和108个电介质层。还可以使用多于或少于108至216的层。如下文将解释的，交替的介电层和导电层通过局部互连件LI(隔离区域)被划分成四个“指状物”。图3仅示出了两个指状物和两个局部互连件LI。在交替的电介质层和字线层下面是源极线层SL。存储器孔形成在交替的电介质层和导电层的堆叠中。例如，一个存储器孔被标记为MH。需注意，在图3中，电介质层被描绘为透视，使得读者可以看到定位在交替的电介质层和导电层的堆叠中的存储器孔。在一个实施方案中，通过用包括电荷俘获层的材料填充存储器孔来形成NAND串，以产生垂直列的存储器单元。每个存储器单元可以存储一个或多个比特的数据。关于图4提供了三维单片存储器结构126的更多细节。

图4描绘了示例性3D NAND结构并且示出了在整个块上运行的物理字线WLL0至WLL47。图4的结构可以对应于图1B的一个块的一部分，包括位线311、312、313、314…319。在块内，每个位线连接到四个NAND串。漏极侧选择线SGD0、SGD1、SGD2和SGD3用于确定四个NAND串中的哪一个连接到相关联的位线。该块也可以被认为被分成四个子块SB0、SB1、SB2和SB3。子块SB0对应于由SGD0和SGS0控制的那些垂直NAND串，子块SB1对应于由SGD1和SGS1控制的那些垂直NAND串，子块SB2对应于由SGD2和SGS2控制的那些垂直NAND串，并且子块SB3对应于由SGD3和SGS3控制的那些垂直NAND串。

图5示出了可用于图1A的结构126的另一个存储器结构。图5示出了三维垂直交叉点结构，字线仍然水平延伸，位线被取向为沿垂直方向延伸。

图5描绘了单片三维存储器阵列结构126的一部分的一个实施方案，其包括位于第二存储器层410下方的第一存储器层412。如图所示，局部位线LBL₁₁至LBL₃₃沿第一方向(即，垂直方向)布置，字线WL₁₀至WL₂₃沿垂直于第一方向的第二方向布置。单片三维存储器阵列中的垂直位线的这种布置是垂直位线存储器阵列的一个实施方案。如图所示，设置在每个局部位线和每个字线的交叉点之间的是特定存储器单元(例如，存储器单元M₁₁₁设置在局部位线LBL₁₁和字线WL₁₀之间)。该结构可与多个不同的存储器单元结构一起使用。在一个示例中，特定存储器单元可包括浮栅设备或电荷捕获设备(例如，使用氮化硅材料)。在另一个示例中，特定存储器单元可包括可逆电阻切换材料、金属氧化物、相变存储器(PCM)材料或ReRAM材料。全局位线GBL₁至GBL₃布置在第三方向上，该第三方向垂直于第一方向和第二方向两者。一组位线选择设备(例如，Q₁₁至Q₃₁)，诸如垂直薄膜晶体管(VTFT)，可用于选择一组局部位线(例如，LBL₁₁至LBL₃₁)。如图所示，位线选择设备Q₁₁至Q₃₁用于选择局部位线LBL₁₁至LBL₃₁，并使用行选择线SG₁将局部位线LBL₁₁至LBL₃₁连接到全局位线GBL₁至GBL₃。同样，位线选择设备Q₁₂至Q₃₂用于使用行选择线SG₂选择性地将局部位线LBL₁₂至LBL₃₂连接到全局位线GBL₁至GBL₃，并且位线选择设备Q₁₃至Q₃₃用于使用行选择线SG₃选择性地将局部位线LBL₁₃至LBL₃₃连接到全局位线GBL₁至GBL₃。

参见图5，因为每个局部位线仅使用单个位线选择设备，所以可以仅将特定全局位线的电压施加到相应的局部位线。因此，当第一组局部位线(例如，LBL₁₁-LBL₃₁)偏置到全局位线GBL₁-GBL₃时，其他局部位线(例如，LBL₁₂至LBL₃₂和LBL₁₃至LBL₃₃)也必须被驱动到相同的全局位线GBL₁至GBL₃或浮动。在一个实施方案中，在存储器操作期间，首先通过将每个全局位线连接到一个或多个局部位线，将存储器阵列内的所有局部位线偏置到未选择的位线电压。在局部位线偏置到未选择的位线电压之后，只有第一组局部位线LBL₁₁至LBL₃₁经由全局位线GBL₁至GBL₃偏置到一个或多个所选的位线电压，而其他局部位线(例如，LBL₁₂至LBL₃₂和LBL₁₃至LBL₃₃)浮动。一个或多个所选的位线电压可以对应于例如读取操作期间的一个或多个读取电压或编程操作期间的一个或多个编程电压。

可以对上面讨论的存储器系统进行擦除、编程/写入和读取。在成功编程过程结束时，存储器单元的阈值电压应当在所编程的存储器单元的阈值电压的一个或多个分布内，或者在适当的情况下在擦除的存储器单元的阈值电压(Vt)的分布内。图6示出了当每个存储器单元以多层单元(MLC)格式存储多于一比特的数据(在这种情况下为三比特数据)时存储器单元阵列的示例性阈值电压分布。然而，其他实施方案可以为每个存储器单元使用其他数据容量(例如，诸如每个存储器单元一比特、两比特、四比特或五比特数据)。图6示出了八个阈值电压分布，对应于八个数据状态。第一阈值电压分布(数据状态)S0表示被擦除的存储器单元。其他七个阈值电压分布(数据状态)S1至S7表示所编程的存储器单元，因此也被称为编程状态。每个阈值电压分布(数据状态)对应于该组数据位的预先确定的值。编程到存储器单元中的数据与单元的阈值电压电平之间的特定关系取决于对单元采用的数据编码方案。在一个实施方案中，使用格雷码分配将数据值分配给阈值电压范围，使得如果存储器的阈值电压错误地转移到其相邻物理状态，则仅影响一个比特。

图6还示出了七个读取基准电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7，用于从存储器单元读取数据。通过测试(例如，执行感测操作)给定存储器单元的阈值电压是高于还是低于七个读取基准电压，系统可以确定存储器单元所处的数据状态(即S0、S1、S2、S3…)。

图6还示出了七个验证基准电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7。当将存储器单元编程到数据状态S1时，系统将测试那些存储器单元是否具有大于或等于Vv1的阈值电压。当将存储器单元编程到数据状态S2时，系统将测试那些存储器单元是否具有大于或等于Vv2的阈值电压。当将存储器单元编程到数据状态S3时，系统将确定存储器单元是否具有大于或等于Vv3的阈值电压。当将存储器单元编程到数据状态S4时，系统将测试那些存储器单元是否具有大于或等于Vv4的阈值电压。当将存储器单元编程到数据状态S5时，系统将测试那些存储器单元是否具有大于或等于Vv5的阈值电压。当将存储器单元编程到数据状态S6时，系统将测试那些存储器单元是否具有大于或等于Vv6的阈值电压。当将存储器单元编程到数据状态S7时，系统将测试那些存储器单元是否具有大于或等于Vv7的阈值电压。

在一个实施方案中，称为完整序列编程，可以将存储器单元从擦除数据状态S0直接编程到编程数据状态S1至S7中的任一状态。例如，可以首先擦除待编程的存储器单元群，使得群中的所有存储器单元都处于擦除数据状态S0。然后，编程过程用于将存储器单元直接编程到数据状态S1、S2、S3、S4、S5、S6和/或S7。例如，当一些存储器单元从数据状态S0被编程到数据状态S1时，其他存储器单元正在从数据状态S0被编程到数据状态S2以及/或者从数据状态S0被编程到数据状态S3，诸如此类。图6的箭头表示完整序列编程。除了完整序列编程之外，本文所述的技术还可以用于其他类型的编程(包括但不限于多阶段/相编程)。在一些实施方案中，数据状态S1至S7可以重叠，其中控制器122依靠ECC来识别正在存储的校正数据。

图7A是描述由控制器122执行的用于编程的过程的一个实施方案的流程图。在一些实施方案中，主机可执行控制器的功能，而不是具有专用控制器。在步骤702中，控制器122将指令发送到一个或多个存储器管芯108以将数据编程。在步骤704中，控制器122向一个或多个存储器管芯108发送一个或多个地址。一个或多个逻辑地址指示在何处对数据进行编程。在步骤706中，控制器122将数据发送到一个或多个存储器管芯108。在步骤708中，控制器122从一个或多个存储器管芯108接收编程的结果。示例性结果包括数据被成功编程，有关编程操作失败的指示，以及有关数据被编程但处于不同的位置的指示，或其他结果。在步骤710中，响应于在步骤708中接收的结果，控制器122更新其维护的系统信息。在一个实施方案中，系统维护数据表，该表指示每个块的状态信息。该信息可以包括逻辑地址到物理地址的映射，哪些块/字线打开/关闭(或部分打开/关闭)，哪些块/字线是坏的，等等。

在一些实施方案中，在步骤702之前，控制器122将从主机接收主机数据和编程指令，并且控制器将运行ECC引擎224以从主机数据创建代码字，如本领域中已知的并且在下面更详细地描述。这些代码字是在步骤706中发送的数据。控制器122(例如，写/读管理器236)还可以在将存储器中的数据进行编程之前对数据进行加扰。

图7B是描述编程过程的一个实施方案的流程图。图7B的过程由存储器管芯响应于图7A的步骤(即响应于来自控制器122的指令、数据和地址)执行。在一个示例性实施方案中，使用上面讨论的一个或多个控制电路(参见图1)在存储器管芯108上在状态机112的方向上执行图7B的过程。图7B的过程也可用于实现上述全序列编程。图7B的过程也可用于实现多阶段编程过程的每个阶段。

通常，在编程操作期间施加到控制栅极(经由选定的字线)的编程电压被施加为一系列编程脉冲。编程脉冲之间是用以执行验证的一组验证脉冲。在许多具体实施中，编程脉冲的量值随着每个连续的脉冲增加预先确定的步长大小。在图7B的步骤770中，将编程电压(Vpgm)初始化至起始量值(例如，约12至16V或另一个合适的电平)，并且将由状态机112保持的编程计数器PC初始化为1。在步骤772中，将编程信号Vpgm的编程脉冲施加到选择的字线(选择用于编程的字线)。在一个实施方案中，并行编程的存储器单元组全部连接到同一字线(选择的字线)。未选择的字线接收一个或多个升压电压(例如，约7至11伏)以执行本领域已知的升压方案。如果一个存储器单元应被编程，则将对应的位线接地。另一方面，如果存储器单元应保持在其当前阈值电压，则将对应的位线连接到Vdd以禁止编程。在步骤772中，将编程脉冲同时施加到连接到选定字线的所有存储器单元，使得连接到选定字线的所有存储器单元被同时编程。也就是说，它们同时或在重叠的时间被编程(两者均被认为是并发的)。这样，连接到选定字线的所有存储器单元将同时具有其阈值电压变化，除非它们已从编程锁闭。

在步骤774中，使用适当的一组验证基准电压来执行一个或多个验证操作，从而验证适当的存储器单元。在一个实施方案中，通过应用有关选择用于编程的存储器单元的阈值电压是否已达到适当的验证基准电压的测试来执行验证过程。

在步骤776中，确定所有存储器单元是否已达到其目标阈值电压(通过)。如果是，则编程过程完成并成功，因为所有选定的存储器单元都已被编程并验证到其目标状态。在步骤778中报告了“通过”状态。在776中，如果确定不是所有存储器单元都已达到其目标阈值电压(未通过)，则编程过程继续至步骤780。

在步骤780中，系统对尚未达到其相应目标阈值电压分布的存储器单元的数量进行计数。即，系统对到目前为止未通过验证过程的存储器单元的数量进行计数。此计数可由状态机、控制器或其他逻辑完成。在一个具体实施中，每个感测块将存储其相应单元的状态(通过/未通过)。在一个实施方案中，存在一个总计数，其反映当前被编程的未通过最后验证步骤的存储器单元的总数。在另一个实施方案中，为每个数据状态保持单独的计数。

在步骤782中，确定来自步骤780的计数是否小于或等于预先确定的限值。在一个实施方案中，预先确定的限值为可在存储器单元页面的读取过程期间由纠错码(ECC)校正的比特的数量。如果未通过的存储器单元的数量小于或等于预先确定的限值，则编程过程可停止并且在步骤778中报告“通过”状态。在这种情况下，正确编程足够的存储器单元使得可以在读取过程间使用ECC校正其余少数未被完全编程的存储器单元。在一些实施方案中，步骤780将对每个扇区、每个目标数据状态或其他单元的故障单元的数量计数，并且在步骤782中将这些计数单独地或共同地与阈值进行比较。

在另一实施方案中，预先确定的限值可以小于可在读取过程期间由ECC校正的比特的数量以允许未来的误差。当对页面的少于所有的存储器单元进行编程，或比较仅一个数据状态(或少于所有状态)的计数时，预先确定的限值可以是在存储器单元页面的读取过程期间可由ECC校正的比特数量的一部分(成比例或不成比例)。在一些实施方案中，该限值不是预先确定的。相反地，它基于页面的已计数的错误数量、已执行的编程-擦除循环的数量或其他标准而变化。

如果未通过的存储器单元的数量不小于预先确定的限值，则在步骤784中继续进行编程过程，并且对照编程限制值(PL)检查编程计数器PC。编程限制值的示例包括12、20和30；然而，可以使用其他值。如果编程计数器PC不小于编程限制值PL，则编程进程被视为失败，并且在步骤788中报告未通过(FAIL)状态。这是编程故障的一个示例。如果编程计数器PC小于编程限制值PL，则该过程在步骤786继续，期间编程计数器PC递增1并且编程电压Vpgm阶跃至下一个量值。例如，下一个脉冲将具有比上一个脉冲大步长大小(例如，0.1至0.5伏的步长大小)的量值。在步骤786之后，该过程循环回到步骤772，并且将另一个编程脉冲施加到选定的字线，使得执行图7B的编程过程的另一个迭代(步骤772至786)。

通常，在验证操作和读取操作期间，选定字线连接到某个电压(例如参考信号)，为每个读取操作(例如，参见图6的读取基准电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7)或验证操作(例如，参见图6的验证基准电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)指定该电压的电平，以确定关注的存储器单元的阈值电压是否已达到这样的电平。在施加字线电压之后，测量存储器单元的传导电流以确定存储器单元是否响应于施加到字线的电压而接通(传导了电流)。如果测得该传导电流大于某个值，则假定该存储器单元接通并且施加到该字线的电压大于存储器单元的阈值电压。如果传导电流未被测得大于所述某个值，则假定该存储器单元未接通，并且施加到该字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选择的存储器单元在其控制栅极处具有一个或多个读取通过电压，使得这些存储器单元将作为通过栅极来操作(例如，传导电流，不论它们是否已被编程或擦除)。

有许多方式来在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，存储器单元的传导电流通过其对感测放大器中的专用电容的放电或充电速率来测量。在另一个示例中，所选择的存储器单元的传导电流允许(或不允许)包括该存储器单元的NAND字符串将对应的位线放电。在某个时间段之后测量该位线上的电压，以查看其是否已放电。需注意，本文所述的技术可与本领域已知的用于验证/读取的不同方法一起使用。也可使用本领域已知的其他读取和验证技术。

在一些实施方案中，控制器122接收来自主机(或客户端、用户等)的将主机数据(从主机接收的数据)编程到存储器系统中的请求。在一些实施方案中，控制器122将要编程的主机数据布置成数据单元。例如，控制器122可以将主机数据布置成页面、部分页面(页面的子集)、字线单元、块、巨型块或其他单元。

图7B的步骤772包括在选定的字线上施加编程电压脉冲。图7B的步骤774包括验证，在一些实施方案中，验证包括在选定的字线上施加验证基准电压。当步骤772和774是迭代循环的一部分时，编程电压被施加为在量值上增大的一系列电压脉冲。在电压脉冲之间，施加验证基准电压。这在图7C中示出，其示出在步骤772的三次连续迭代期间施加的编程电压脉冲792、794和796。在编程电压脉冲792、794和796之间，系统测试存储器单元通过将验证基准电压施加为验证脉冲来确定存储器单元的阈值电压是否大于相应的验证基准电压。

图8是描述为了从存储器单元读取数据而执行的感测操作的流程图。在步骤800中，将通过电压施加到未选择的字线，使得NAND串上的未选择的存储器单元导通，这使得系统能够测试所选择的存储器单元是否响应于读取参考电压而导通。该通过电压通常称为Vread。在步骤802中，将适当的读取参考电压(也称为Vcgr)施加到所选择的字线。在每个存储器单元存储一比特的系统的一个示例中，Vcgr＝0v，或者为接近0v的小电压。在步骤804中，所有位线都预先充电。在一个示例性实施方案中，通过对感测放大器中的电容器充电然后使位线与充电电容器连通以使位线充电，从而对位线进行预充电。在步骤806中，例如通过使电容器放电来允许位线放电。在称为“积分时间”或“选通时间”的预定时间段之后，对电容器的电压进行采样，以在步骤810中查看相应存储器单元是否导通。如果存储器单元响应于Vcgr而导通，则存储器单元的阈值电压小于Vcgr。如果Vcgr＝0v并且存储器单元接通，则存储器单元处于擦除状态并且存储的数据是1。如果Vcgr＝0V并且存储器单元没有导通，则存储器单元处于编程状态并且存储的数据是0。

可以通过在每个单元中存储更多数据状态，增加诸如图1B、图3、图4或图5中的存储器电路的存储密度。例如，图6示出了每单元3比特的示例，其中每个存储器单元可以存储8种不同数据状态中的一种数据状。每个单元存储8个或甚至更多个状态存在许多困难，因为需要将不同的状态分布更紧密地存储在一起，需要使用更大范围的阈值电压(或“Vt窗口”)，或两者皆有。然而，将存储器单元状态更紧密地编程正变得越来越复杂，因为获得足够紧密而又分离良好的分布会显著降低性能：并且更难保持准确数据，因为较小量的阈值电压漂移会使读取数据变得困难，甚至不可能。关于增加Vt窗口，转向更高的阈值电压允许在高Vt端添加更多状态，但是以工作电压提高、功耗增加并且可能缩短设备寿命为代价。另选地，通过将Vt窗口进一步延伸到负阈值电压，可以增加Vt窗口。

在图6的示例中，只有最低或擦除数据状态S0的分布具有低于0V的阈值电压。对负阈值存储更多状态可以增加Vt窗口。这在图9A和9B中示出。

图9A类似于图6，但仅示出最低阈值状态S0和最高阈值状态SN。在该示例中，有效的Vt窗口是从低侧的约-1V或不到零点几伏特到高侧的几伏特(例如在4至6V范围内，诸如5V)，另一个状态分布落在这两个值之间。如果S0是Vt低于0V的唯一状态，则可以通过在图8的流程中的步骤802将存储器单元的控制栅极设置为接地来读取。图9B示出了将Vt窗口的底端更深地降低到负Vt值。在该示例中，S0分布等于或低于Vt＝-2.5V至-1.5V(例如，大约-2V左右)，向Vt窗口增加大约1V并为更多数据状态提供附加的空间，如S1所示。然而，从历史上来说就难以区分具有负阈值的不同数据状态。因此，图10A至图10C呈现了用于感测负Vt值的一些技术。

图10A至图10C是示出在源极侧选择栅极SGS和漏极侧选择栅极SGD之间串联连接的仅一个存储器单元的NAND串的简化表示。为了简化附图，未示出NAND串的其他未选择的存储器单元，但是可将其偏置在读取通过电压处，允许它们针对任何存储的数据状态进行导通。NAND串在源极端连接到源极线SRC，并且在漏极侧连接到位线，位线又连接到感测放大器。

图10A示出用于使用负字线电压CGRV来感测负阈值的存储器单元的感测操作。除了负字线电压之外，NAND串被偏置，这对于读取正阈值电压值是常见的。通过沿控制线向其栅极施加足够高的电压来设置漏极选择栅极和源极选择栅极，SGD＝H和SGD＝H，并且源极线电压VSRC设置为接地，VSRC＝0V或其他低电压。位线被预充电到高于VSRC的正电压；例如，VBL可以在0.2至1.0V范围内，诸如0.5V或稍低。然后，位线由电流Icell放电，其中放电速率基于存储器单元的阈值电压和其控制栅极上的字线电压CGRV。在积分时间之后，连接到位线的感测放大器将结果锁存。虽然这种方法可用于负Vt状态，但它需要使用负电压，诸如图10A中所示的CGRV＝-1.5V。然而，负电压通常不用在存储器设备上，因为它们需要附加的电路才能产生并且通常难以维护。此外，难以产生接近或低于-1.5V范围的负电压电平，这限制了Vt窗口向下延伸的深度。

另一种感测负Vt状态但没有负电压的方法如图10B所示。在图10B中，改变NAND串的偏置以允许非负电压(例如CGRV＝0V)用于感测负Vt状态。NAND串的选择栅极(以及任何未选择的存储器单元)再次被偏置为导通，但现在源极线被提升到地面以上；例如，VSRC可以在0.8至1.5V范围内，诸如约1V或稍高。这将所选存储器单元的源极置于VSRC，并允许使用非负字线电压进行负Vt感测。为了由Icell通过所选存储器单元使位线放电，随后将位线预充电到源极线以上的电平；例如，VBL可以在1.2至1.8V范围内，诸如大约1.5伏特，使其在VSRC以上零点几伏特在将位线放电持续感测间隔之后，由用于读取结果的对应的感测放大器锁存该结果。尽管该技术允许在没有负电压的情况下进行负Vt感测，但是它不能前进到比约-1.1V更深的负Vt值。

图10C示出了另一种方法，其可以将感测扩展到更深的负Vt值，同时仅使用非负电压。在图10C的感测布置中，源极线升高到高于位线电压电平的电压电平，VSRC>VBL>0V。不是通过使位线通过存储器单元放电到源极线来确定所选存储器单元是否正在传导，而是源极线现在通过存储器单元放电到位线和感测放大器。图10C通过向上朝向位线而不是如图10A和10B中那样向下朝向源极线的电流Icell示出了这一点。例如，源极线可以被设置在VSRC＝2.0至2.5V的范围内，诸如大约2V，并且位线电压VBL被设置为零点几伏特(例如，0.2至0.4V)。在CGRV＝0V的情况下，这允许将感测低至约例如-1.8V或甚至更远的Vt，具体取决于VSRC和VBL电平。图10C的方法用于以下感测放大器实施方案中，其可用于深负阈值电压感测和用于减少可能在这种感测操作中发生的噪声的技术。

图11示出了可用于使用图10C的方法执行感测操作的感测放大器1110的一个实施方案。感测放大器1110可以对应于图1A中的感测块SB1、SB2…SBp 150中的一者。所选存储器单元1101连接在源极线SRC 1103和位线BL 1105之间。(例如，相同NAND串的)其他存储器单元也连接在源极线SRC 1103和位线BL 1105之间；然而，这些其他存储器单元没有在图11中描绘。感测放大器1110通常通过图11中未示出的列解码电路选择性地连接到多个位线。所选位线BL 1105可以在标记为“BL路径”的路径上通过串联连接的开关BLC2 1111和BLC1113放电到放电晶体管DT 1115，然后通过放电晶体管DT 1115接通到放电节点SRCGND。放电晶体管DT 1115的控制栅极以二极管型布置连接到BLC2 1111和BLC 1113之间的(感测放大器)内部位线节点BLI。当BLC2 1111和BLC 1113都接通时，从存储单元1101流到位线BL1105的电流可以沿着BL路径放电到放电节点SRCGND；并且当BLC2 1111和BLC 1113都关断时，放电BL路径被切断，并且DT 1115的控制栅极保持在BLC2 1111和BLC 1113之间的节点BLI上的电平浮动。

在图11的右侧，标记为“SEN路径”的第二放电路径允许感测节点SEN也通过开关XXL 1121放电到放电晶体管DT 1115。当XXL 1121接通时，存储在电容器Csen 1123上的任何电荷将以由放电晶体管DT 1115上的控制栅极电压确定的速率放电。在放电持续感测周期之后，随后可以在锁存器1125中设置基于节点SEN上的电平的感测结果，并且该结果通过数据总线DBUS移出。SEN节点可被锁存器1125预充电。

用于图11中的开关的电压电平和时序由存储器阵列上的元件控制，诸如图1A中的读/写电路128和感测块SB1、SB2…SBp 150，这里由控制块1131的偏置电路表示。诸如读取或验证的感测操作分两个阶段完成。在源极线SRC、位线BL、所选存储器和其他元件(诸如NAND实施方案中的选择栅极和未选择的存储器单元)初始偏置之后，开关BLC2 1111和BLC1113接通并且位线沿着BL路径通过放电晶体管放电。放电程度，或者是否有任何放电电流，将取决于所选存储器单元的控制栅极上的字线电压CGRV和所选存储器单元的阈值电压Vt。因此，节点BLI上的电压将取决于存储器单元的数据状态以及该数据状态如何对应于偏置所选存储器单元的读取电平CGRV。在节点BLI上的电压电平足够稳定之后，开关BLC2 1111和BLC 1113关断，使节点BLI以及由此放电晶体管DT 1115的控制栅极在位线放电阶段期间设置的电平浮动。

一旦开关BLC2 1111和BLC 1113关断并且放电晶体管DT 1115的栅极在位线放电阶段期间设置的电平浮动，晶体管DT 1115的导电率就基于所选存储器单元的导电率。在感测节点放电阶段，开关XXL 1121接通，使得先前充电的感测节点SEN和感测节点电容器Csen1123可以沿着SEN路径通过放电晶体管DT 1115放电。在放电时间之后，随后可以由锁存器1125捕获SEN节点处的值。由于沿SEN路径的放电速率取决于放电晶体管DT1115上的栅极电压，而该栅极电压又取决于所选存储器单元的状态，所以锁存值对应于数据状态。对于如图10C所示偏置的存储器单元，VCGR＝0V用于感测最低(即，最负)数据状态，VCGR值增加以感测较高Vg状态，即较小负Vt状态和正Vt状态两者。

图11中的许多变化是可能的。例如，不是如图所示将开关BLC2 1111和BLC 1113串联连接在BL 1105和中央SCOM节点之间，而是可以将其中一个移动到节点BLI和放电晶体管DT 1115的栅极之间。这种布置还将允许当两个开关都接通时，放电晶体管DT1115的控制栅极上的电平由BLI节点上的电压电平设置；并且当两者都关断时，关闭BL路径并使控制栅极在放电晶体管DT 1115上浮动。在另一个变型中，BL路径和SEN路径可以通过不同的晶体管放电，但是这两者上的栅极连接在一起。这些和其他变型可以包含在图11的实施方案和下面描述的其他实施方案中。

为了更准确地感测数据值，应将感测过程中的噪声最小化到可行的程度，特别是当要用可用的Vt窗口存储大量状态时。为此，可以将若干技术应用于图11中所示的感测放大器实施方案，以提供改进的产品可靠性和性能。两个噪声源与图11的放电晶体管DT 1115关联，其中晶体管的栅极上的噪声，或等效节点BLI，以及沿着通过晶体管的电流路径的噪声可以使感测过程失效。

为了降低通过放电晶体管DT1115的电流路径上的噪声，可以将钳位设备和辅助电流源或“保持电流”引入到感测放大器电路中，以在感测期间将放电晶体管DT1115的漏极电压钳位。这可以帮助阻止通过放电晶体管DT 1115的可能噪声，并且提供流过放电晶体管DT1115到节点SRCGND的电流。节点SRCGND通常将是共同调节的SRCGND线上的节点，感测放大器和其他感测放大器连接到该节点，使得在感测操作期间，所有连接的感测放大器可以将电流放电到该SRCGND线。辅助保持电流的引入有助于在感测期间消除SRCGND节点处的临界噪声。

为了降低放电晶体管DT1115的控制栅极处的噪声，可以引入去耦电容器以在开关BLC2 1111和BLC 1113关断以准备感测节点的放电时补偿和校正可能的耦合。该解决方案将有助于校正可能不需要的与放电晶体管DT1115的栅极的耦合，并提供更准确的感测结果。去耦电容器可以跟踪操作条件，诸如温度和设备拐角，以便获得更准确的感测结果。这对于提供具有温度依赖性和设备拐角的准确感测结果是有用的，因为可以感测到Vt有多负的程度可以取决于温度和设备拐角。

图12包括这些紧接在上面描述的用于降低噪声的元件，以及可以结合到用于感测放大器电路的各种实施方案中的其他元件，诸如可以结合在图1A的感测块SB1、SB2…SBp150中。在图12中，重复图11的元件以及连接到节点BLI的去耦电容器Cdecop 1212和补充电流源NLO 1218，以帮助在过渡到感测阶段期间稳定SRCGND节点。

更清楚地，图12示出了连接在源极线SRC 1203和位线BL 1205之间的存储器单元1201。存储器单元1201可以是电荷存储存储器单元的NAND串的一部分，诸如参考图3和4所描述的，基于相变存储器材料(PCM)的存储器单元，诸如以上关于图5所描述的，或其他存储器技术。位线BL1205通过解码电路连接到感测放大器，这里由位线选择(BLS)开关1206表示。(在该讨论中，开关通常根据来自偏置控制电路的控制信号命名，使得例如用于开关1206的控制信号BLS也用于其名称。)

在位线选择开关BLS 1206之后，位线BL 1205通过开关BLC2 1211连接到内部位线BLI，然后通过开关BLC 1213连接到中央公共感测节点SCOM。节点SCOM通过放电晶体管DT1215连接，以允许节点SCOM放电到SRCGND。类似于图11，这提供了标记为BL路径的从SRC1203通过所选存储器单元1201到所选位线，通过串联连接的开关BLC2 1211和BLC 1213到达放电晶体管DT 1215，最后到达SRCGND的放电路径。DT 1215的控制栅极再次连接到BLI处的节点，使得当开关BLC2 1211和BLC 1213关断时，DT 1215的控制栅极将保持在BLI上的电平浮动。

在图12的右侧，具有电容器Csen 1223的SEN节点通过开关XXL 1221连接到SCOM节点，然后接通到放电晶体管DT 1215以提供用于感测操作的第二阶段的从SEN节点到SRCGND的第二放电路径(SEN路径)。SEN节点还连接到锁存器1225以将感测操作的结果锁存，该结果继而连接到数据总线DBUS。根据实施方案，锁存器1225可以包括多个单独的锁存器来用于多状态读取和写入或用于其他数据操作。到目前为止所描述的图12的元件大部分如上面关于图11所述，除了为了简化图12，未示出用于为各种开关提供控制信号的偏置控制块(图11的1131)(但是被包括在该设备中)。提供给图12中的元件的一些波形在图13中示出，如下所述。

图12清楚地示出了图11中未示出的但是可以在各种实施方案中添加的多个元件。开关NLO2 1207连接在SRCGND与BLS 1206和BLC2 1211之间的节点之间，允许BL 1205或BLI被预充电或被设置到相对于SRCGND的各种电压电平。开关INV 1216连接在放电晶体管DT1215之间，允许感测放大器选择性地与SRCGND隔离，因为SRCGND节点可以连接到由大量其他感测放大器共享的线路。开关GRS 1217与DT 1215并联连接，允许DT 1215被旁路，例如，如果BLI上的电平低，则DT 1215关闭，并且感测放大器需要将DT 1215上方的DCOM节点放电到SRCGND。可以将这些和各种其他开关添加到感测放大器电路以改善操作和多功能性。

图12的实施方案还包括一些不直接进入这里描述的主要感测操作、但也可以增加其多功能性的附加元件。开关BIAS 1204可以将位线连接到电平BLBIAS，该电平可以用于偏置所选位线以用于各种存储器操作。而且，通过到高感测放大器电压VHSA的开关BLX 1241(以及可能的附加开关)提供了到中央SCOM节点的另一路径。尽管未在这里主要描述的感测操作中使用(其中通过将SRC线1203通过存储器单元1201放电到感测放大器来感测所有数据状态)，但是如图10A所示的更多标准感测操作(其中感测放大器/位线通过存储器单元1201放电到SRC 1203)可以使用开关BLX 1241。例如，不是感测如图10C所示的所有状态，而是将CGRV从0V连续地提升到各种读取值，图10C的方法可以用于负Vt状态，然后切换到图10A的用于非负Vt状态的方法，当使用图10A的方法时，负Vt状态不需要负CGRV值。

如上面参照图11所述，图12的感测放大器布置可用于在所选存储器单元上执行感测操作的第一阶段，即使用第一放电路径“BL路径”来使源极线1203通过所选存储器单元1201放电，并通过放电晶体管DT 1215接通至SRCGND。这将把BLI处的节点和DT 1215上的控制栅极设置为相对于对应字线上的电压电平CGRV的取决于存储器的数据状态的电压电平。一旦BLI节点上的电平稳定，开关BLC2 1211和BLC 1213关断，使DT 1215的控制栅极浮动，DT 1215的电导率由所选存储器单元1201的电导率确定。在第二阶段，开关XXL 1221接通以使预充电节点SEN通过DT 1215放电到SRCGND，其放电速率基于DT 1215的导电率，该导电率又基于存储器单元1201的导电率。在放电周期之后，锁存器1225捕获SEN上的电平以给出感测结果。

为了降低BLI节点和放电晶体管DT1215的栅极上的噪声，当在过渡期间开关BLC21211和BLC 1213关断时，引入去耦电容器Cdecop 1212。该电容器有助于补偿和校正可能与放电晶体管DT1215的栅极的不希望的耦合，并提供更准确的感测结果。Cdecop 1212的下极板连接到BLI节点，上极板连接到电平BLI_BST，其允许去耦电容器Cdecop 1212跟踪操作条件，诸如温度和设备拐角，以便获得更准确的感测结果。在一些实施方案中，Cdecop 1212可以实现为这样的晶体管，其源极和漏极都连接到BLI节点，其控制栅极连接到电平BLI_BST。

在阶段之间过渡和随后使SEN节点放电期间的另一噪声源可以来自SRCGND层中的噪声，其中SRCGND线路通常将由大量感测放大器共享，这些感测放大器将同时将电流倾倒到SRCGND线路中。通过开关NLO 1218的补充电流源连接到感测放大器电压LVSA，以提供通过放电晶体管1215的保持电流。钳位设备DCL 1219在感测期间将放电晶体管DT 1215的漏极电压(在节点DCOM处)钳位。这些设备有助于阻止通过放电晶体管DT 1215的可能噪声，并保持通过共同调节的节点SRCGND的恒定电流。这有助于在感测期间消除SRCGND节点处的有害噪声。

图13示出了在感测操作的一个实施方案中用于图12的一些控制信号的来自偏置电路的控制信号的波形。在时间t0至t10标记了波形，其中t0至t3是预备期；t3至t6是第一阶段，其中源极线SRC 1203放电到感测放大器并且设置放电晶体管DT 1215的控制栅极上的电平；t6至t8是阶段之间的过渡：t8至t9是第二阶段，其中SEN节点沿第二放电或SEN路径放电；并且t9至t10是选通期，其中SEN节点上的值被锁存。

用于图12中的一些设备的控制信号未包括在图13的波形中。在所有显示的时间段内，INV 1216接通并且GRS 1217关断。位线选择开关BLS 1206在整个周期内导通，或者至少直到第一阶段在t6结束时为止。如上所述，开关BIAS 1204和BLX 1241在关于图13描述的感测操作中不活动并且都将关断。DCL 1219用作节点DCOM的电压钳位，并为此设置其栅极。

从图13中的t0开始，BL 1205、节点BLI、SCOM、SEN和SRCGND都是低电平，NLO21207、BLC2 1211、BLC 1213、XXL 1221上的控制信号、到Csen 1223的极板的CLK信号以及NLO是低电平。在t0和t1之间，阵列偏置。这可以包括设置SRC线1203、所选字线和未选择的字线、选择栅极或偏置所选存储器单元1201所需的其他电平，具体取决于阵列的架构。

在t1和t2之间，设置感测放大器的初始电平。SRCGND线路升高至初始高值，并且NLO2 1207接通，BLC2 1211也接通。这将BL 1205上的值和BLI上的节点设置为高。一旦位线和内部位线被设置，在t2和t3之间，NLO2关断并且SRCGND降低到在随后的放电阶段期间使用的电平。

当源极线SRC 1203通过所选存储器单元1201放电到感测放大器时，沿着图11和12中标记为BL路径的第一放电路径的第一放电阶段在t3时开始，这时BLC 1213接通，将中央公共感测节点SCOM连接到BLI。位线BL 1205和BLI在t3和t4之间开始放电，同时SCOM充电。所有这三个顶部迹线上的电平将取决于所选存储器单元的电导率，其中HC是高导电率单元，MC是中等导电率单元，NC是非导电单元。如图所示，BL、BLI和SCOM将在t4处稳定，此时高导电率单元最高，非导电单元最低，并且中间状态在中间。为了准备下一阶段，在t4，SEN节点被预充电，这可以从锁存器1225完成，然后在t5将CLK信号升高到Csen 1223，这进一步提高了SEN上的电平。在t6之前，BLI上的电平(和DT1215的控制栅极)稳定在基于所选存储器单元的导电率的电平，并且SEN节点被预充电，设置第二放电阶段的条件。

在t6，BLC2 1211和BLC 1213关断，隔离BLI节点，使得从t7开启，BLI在基于存储器单元的导电率的电平浮动(由虚线表示)。这切断了来自源极线SRC 1203的放电路径，并使位线1205变高，在那里它将保持直到该过程的其余部分，并且SCOM通过放电晶体管DT 1215放电并跳动。这也导致BLI和DT 1215的栅极上的耦合噪声，如图13中由t6和t8之间的BLI电平的锯齿状轮廓所示。去耦电容器Cdecop 1212用于帮助校正此噪声，其中Cdecop 1212上极板上的电平BLI_BST可以跟踪温度和设备拐角，以提供更准确的感测结果。

SCOM节点和BLI节点上的波动也会在SRCGND上引入噪声，SRCGND可能对噪声非常敏感，如t6和t7之间SRCGNE的锯齿状轮廓所示。为了帮助消除此噪声，来自NLO 1218和钳位DCL 1219的补充电流将电平保持在DCOM有助于使SRCGND节点和SCOM节点稳定。如底部迹线所示，NLO 1218接通以在t7提供补充保持电流。

在t6，SEN节点已被预充电，并且DT 1215的控制栅极和SRCGND已经稳定。然后XXL1221接通以使SEN节点放电。XXL 1221的转换可能再次为SRCGND引入噪声，来自NLO 1218的保持电流也将有助于稳定此情况。当XXL 1221在t8接通时，SCOM和SEN开始以由DT 1215上的栅极电压确定的速率放电，该电压又由存储器单元的导电率设定。如图所示，在t8和t9之间，HC状态放电最快，NC状态几乎没有放电，而MC状态则处于中间。在t9至t10，SEN上的电平被锁存，之后感测操作完成。

图14是描述用于使用图13的波形的图12的感测放大器的感测操作的过程的一个实施方案的流程图。从步骤1401开始，所选存储器单元1201、源极线1203和任何其他阵列元件(选择栅极、同一NAND串上的未选择的存储器单元等)被偏置以准备感测操作。这对应于图13的t0至t1部分。在步骤1403中，位线BL1205和内部位线BLI被充电，对应于图13的t1至t3的周期。然后，第一放电阶段开始于步骤1405。

在步骤1405中，开关BLC 1213接通，并且源SRC 1203沿着第一放电路径(BL路径)通过所选存储器单元1201开始第一放电阶段，最终稳定在取决于所选存储器单元1201的导电率的电平。在该过程期间，BLI上的电平也是放电晶体管DT 1215的控制栅极上的电平，对应于步骤1407。步骤1405和1407在图13的时段t3至t6期间。

SEN节点在步骤1409中被预充电。在图13的实施方案中，这发生在时段t4至t6期间，在沿着BL路径的第一放电阶段期间。其他实施方案可以使该步骤更早或更晚，只要SEN节点准备好在步骤1415沿着SEN路径进行后续放电。

步骤1411和1413是两个阶段之间的过渡的一部分，对应于图13的实施方案中的时段t6至t8。在步骤1411中，通过将开关BLC2 1211和BLC 1213关断来切断用于放电的BL路径并且将DT 1215的控制栅极设置为在BLI上的电平浮动。电容器Cdecop 1212有助于降低BLI上的噪声，其中使上极板连接到电平BLI_BST可以帮助改善由于操作条件或工艺拐角引起的变化。在步骤1413中，来自NLO 1218的辅助保持电流开始，这有助于稳定SRCGND。

对应于时段t8至t9的第二放电路径(SEN路径)的第二放电阶段在步骤1415开始。开关XXL 1221接通，并且SEN节点通过DT 1215放电，在步骤1407中，基于所选存储器单元1201的导电率设置DT 1215的控制栅极。对于图13的实施方案，在此期间保持电流保持运行以保持SRCGND噪声降低。在步骤1417中，锁存SEN上的电平以提供感测结果并结束感测操作。

根据第一组方面，一种装置包括放电晶体管、第一放电路径、第二放电路径和偏置电路。第一放电路径被配置为将选择的位线连接到放电晶体管，第二放电路径被配置为将感测节点连接到放电晶体管。偏置电路被配置为通过将放电晶体管上的栅极电压设置为第一放电路径上的电压电平，随后切断第一放电路径，同时使放电晶体管上的栅极电压在所述电压电平浮动，并通过放电晶体管使感测节点按照第二放电路径放电，来感测连接到所选位线的存储器单元。

在其他方面，一种装置包括晶体管以及第一开关、第二开关和第三开关。第一开关和第二开关串联连接在所选存储起单元和晶体管之间，其中晶体管的控制栅极连接到第一开关和第二开关之间的节点。第一开关和第二开关被配置为当同时接通时通过晶体管使所选存储器单元放电，并且被配置为当第一开关和第一开关同时关断时，将晶体管的控制栅极设置为在介于第一开关和第二开关之间的节点上的电压电平浮动。第三开关连接在感测节点和所述晶体管之间，并且被配置为通过晶体管使感测节点放电，其中晶体管的控制栅极设置为在介于第一开关和第二开关之间的节点上的电压电平浮动。

其他方面包括一种方法，该方法包括使所选存储器单元按照第一放电路径通过感测放大器放电，并且将放电晶体管的控制栅极上的电压设置为沿第一放电路径的电压电平，该电压电平取决于所选存储器单元的数据状态。随后通过放电晶体管提供补充电流，并且在通过放电晶体管提供补充电流时，通过放电晶体管使感测节点放电，其中放电晶体管的控制栅极设置为取决于所选存储器单元的数据状态的电压电平。

更多方面包括一种系统，其包括第一晶体管、第一开关、第二开关和电流源。第一开关连接在所选存储器单元和第一晶体管的栅极之间，并且被配置为在第一晶体管的栅极上设置与所选存储器单元的数据状态对应的电压电平。第二开关连接在感测节点和第一晶体管之间并且被配置为通过第一晶体管使感测节点放电，其中第一晶体管的栅极设置为对应于所选存储器单元的数据状态的电压电平。电流源被配置为在将第一晶体管的栅极上的电压电平设置为对应于所选存储器单元的数据状态之后并且在通过第一晶体管使感测节点放电之前，通过第一晶体管提供补充电流。

在更进一步的方面，一种感测放大器电路包括连接到放电节点的晶体管；用于通过感测放大器电路的放电路径使所选存储器单元放电的装置；用于将晶体管的控制栅极设置为取决于处于放电路径上的节点处的所选存储器单元的数据状态的电压电平，同时使所选存储器单元放电的装置；以及用于在晶体管的控制栅极被设置为取决于所选存储器单元的数据状态的电压电平时通过晶体管使感测节点放电的装置。

用于使所选存储器单元放电的装置的实施方案可以包括偏置存储器阵列的所选元件所需的元件，其中包括存储器单元、源和位线，使得如果存储器单元是导电的，则它将为其源极线放电到其位线中并进入感测放大器。这可以是块124、128和132的各种驱动器和解码元件，如诸如图1B和图3至5中所示的阵列结构所需的。在感测放大器内，用于使所选存储器单元放电的装置可包括开关和用于这些开关的偏置控制电路，以为所选位线提供放电路径，包括图11和图12中所示的用于形成位线BL路径的拓扑，诸如BLC2 1111/1211、BLC1113/1213和DT 1115/1215，但是可以使用开关和晶体管的其他拓扑和布置。用于将晶体管的控制栅极设置为某个电压电平的装置的实施方案可以包括将晶体管的栅极连接到反映存储器单元的导电率的电平，诸如如图11和图12所示连接DT 1115/1215的栅极，或者连接到在存储器单元放电的路径上的另一点，或者连接到基于存储器单元的状态的另一电平，诸如连接到用于使存储器单元放电的另一个晶体管的栅极。用于使感测节点放电的装置的实施方案可以包括将感测节点连接到放电晶体管的开关，诸如XXL 1121/1221，以及用于在感测节点上预充电保持电荷的装置，诸如电容器Csen 1123/1223。

出于本文档的目的，说明书中提到“实施方案中”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。

出于本文档的目的，连接可以是直接连接或间接连接(例如，经由一个或多个其他部件)。在一些情况下，当一个元件被称为连接或耦接到另一个元件时，该元件可直接连接到另一个元件或经由居间元件间接连接到另一个元件。当一个元件被称为直接连接到另一个元件，则在该元件和另一个元件之间没有居间元件。如果两个设备是直接或间接连接的，则这两个设备“连通”，使得它们能够在它们之间传送电子信号。

出于本文档的目的，术语“基于”可以解读为“至少部分地基于”。

出于本文档的目的，在没有附加上下文的情况下，使用数值术语诸如“第一”对象、“第二”对象和“第三”对象可能不意味着对象的顺序，而是可用于标识目的以识别不同的对象。

出于本文档的目的，术语“一组”对象可指“一组”一个或多个对象。

已经出于举例说明和描述的目的提供了前述详细说明。它并非意图详尽无遗，也不旨在限制所公开的精确形式。根据上述教导，许多修改形式和变型形式是可能的。选择所述实施方案以便最好地解释所提议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中最好地利用它，并且各种修改形式适于所构想的特定用途。预期范围由所附权利要求书限定。

Claims (10)

1.一种装置，包括：

晶体管；

第一开关和第二开关，所述第一开关和所述第二开关在所选存储器单元和晶体管之间串联连接，所述晶体管的控制栅极连接到介于所述第一开关和所述第二开关之间的节点，所述第一开关和所述第二开关被配置为当同时接通时通过所述晶体管使所选存储器单元放电，并且被配置为当所述第一开关和所述第二开关同时断开时，将所述晶体管的所述控制栅极设置为在介于所述第一开关和所述第二开关之间的所述节点上的电压电平浮动；和

第三开关，所述第三开关连接在感测节点和所述晶体管之间，所述第三开关被配置为通过所述晶体管使所述感测节点放电，其中所述晶体管的所述控制栅极设置为在介于所述第一开关和所述第二开关之间的所述节点上的所述电压电平浮动。

2.根据权利要求1所述的装置，还包括：

补充电流源，所述补充电流源被配置为在关闭所述第一开关和所述第二开关之后并且在接通所述第三开关之前通过所述晶体管提供补充电流。

3.根据权利要求1所述的装置，还包括：

去耦电容器，所述去耦电容器具有第一平板，所述第一平板连接到所述晶体管的所述控制栅极。

4.根据权利要求3所述的装置，还包括：

偏置电路，所述偏置电路被配置为在关闭所述第一开关和所述第二开关之后并且在接通所述第三开关之前，将取决于操作条件的电压电平施加到所述去耦电容器的第二平板。

5.根据权利要求1所述的装置，还包括：

位线，所选存储器单元通过所述位线连接到所述第一开关和所述第二开关；

源极线，所选存储器单元被连接在所述源极线和所述位线之间；和

偏置电路，所述偏置电路被配置为在感测操作期间将所述源极线设置到比所述位线更高的电压。

6.根据权利要求5所述的装置，还包括：

字线，所述字线连接到所选存储器单元的控制栅极，其中所述偏置电路被配置为通过向所述字线施加非负电压来执行针对负阈值电压状态的感测操作。

7.根据权利要求6所述的装置，其中所述偏置电路还被配置为通过使所述位线通过所述存储器单元放电到所述源极线来执行针对正阈值电压状态的感测操作。

8.根据权利要求1所述的装置，其中所述装置包括单片三维半导体存储器设备的存储器阵列，其中包括所选存储器单元的存储器单元布置在硅衬底上的多个物理层级中并且包括电荷存储介质。

9.一种方法，包括：

通过感测放大器使所选存储器单元按照第一放电路径放电；

将放电晶体管的控制栅极上的电压设置为沿所述第一放电路径的电压电平，所述电压电平取决于所选存储器单元的数据状态；

随后通过所述放电晶体管提供补充电流；以及

在通过所述放电晶体管提供所述补充电流时，通过所述放电晶体管使感测节点放电，其中所述放电晶体管的所述控制栅极设置为取决于所选存储器单元的所述数据状态的所述电压电平。

10.根据权利要求9所述的方法，还包括：

通过钳位晶体管向所述放电晶体管提供所述补充电流，通过所述钳位晶体管使所述感测节点放电；以及

使所述钳位晶体管偏置以在介于所述钳位晶体管和所述放电晶体管之间的节点上保持恒定的电压电平。