[go: up one dir, main page]

KR960002006B1 - 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 - Google Patents

2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 Download PDF

Info

Publication number
KR960002006B1
KR960002006B1 KR1019920003973A KR920003973A KR960002006B1 KR 960002006 B1 KR960002006 B1 KR 960002006B1 KR 1019920003973 A KR1019920003973 A KR 1019920003973A KR 920003973 A KR920003973 A KR 920003973A KR 960002006 B1 KR960002006 B1 KR 960002006B1
Authority
KR
South Korea
Prior art keywords
voltage
memory cell
data
cell transistors
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019920003973A
Other languages
English (en)
Other versions
KR920018767A (ko
Inventor
데쯔오 엔도
리이찌로 시로따
가즈노리 오우찌
료우헤이 기리사와
세이이찌 아리또메
도모하루 다나까
요시유끼 다나까
Original Assignee
가부시끼가이샤 도시바
아오이 죠이찌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바, 아오이 죠이찌 filed Critical 가부시끼가이샤 도시바
Publication of KR920018767A publication Critical patent/KR920018767A/ko
Application granted granted Critical
Publication of KR960002006B1 publication Critical patent/KR960002006B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3413—Circuits or methods to recover overprogrammed nonvolatile memory cells detected during program verification, usually by means of a "soft" erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
제1도는 본 발명의 한 양호한 실시예에 따른 NAND형의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리(EEPROM)의 내부 회로 구성을 도시한 블록도.
제2도는 제1도의 EEPROM의 메모리 셀 어레이 섹션의 회로 구성을 도시한 다이어그램.
제3도는 제1도의 1개의 NAND 셀 유니트의 평면도를 도시한 다이어그램.
제4도는 제3도의 선 Ⅳ-Ⅳ를 따라 절취된 NAND 셀 유니트의 1개의 메모리 셀 트랜지스터의 확대 부분 단면도를 도시한 다이어그램.
제5도는 제3도의 선 Ⅴ-Ⅴ를 따라 절취된 메모리 셀 트랜지스터의 다른 확대 부분 단면도를 도시한 다이어그램.
제6도는 제1도에 도시된 감지 증폭기, 데이타 래치, 비교기 및 데이타 입력/출력 버퍼의 회로 구성을 도시한 다이어그램.
제7도는 제1도의 워드 라인 제어기의 내부 회로 구성을 도시한 다이어그램.
제8도는 제7도에 도시된 검증 전압 공급기와 관련된 검증 전압 발생기의 내부 배열을 도시한 다이어그램.
제9도는 제2도의 제1 및 제2 선택게이트 라인을 구동시키기 위한 회로 소자를 도시한 다이어그램.
제10도는 제1도의 검증 타이밍 제어기의 내부 배열을 도시한 다이어그램.
제11도는 제1도 내지 제9도에 도시된 EEPROM의 주요부에서 발생된 주신호의 파형을 도시한 다이어그램.
제12도 내지 제16도는 EEPROM에 이용될 5개의 주요한 기록 및 검증 동작을 도시한 흐름도.
제17도는 또한 본 발명에 응용될 NOR 셀형 EEPROM의 메모리 셀 어레이의 매트릭스 배열을 도시한 다이어그램.
제18도는 제1도에서 제5도까지 도시된 메모리 셀 어레이를 갖는 NAND형 EEPROM의 임계 전압 특성을 도시한 그래프.
제19도는 제17도에 도시된 메모리 셀 어레이를 갖는 NOR 셀형 EEPROM의 임계 전압 특성을 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : EEPROM 12 : 메모리 셀 어레이
14 : 워드 라인 제어기 16 : 비트 라인 제어기
18 : 고전압 발생기 20 : 중간 레벨 전압 발생기
22 : 내부 어드레스 발생기 24 : 검증 전압 발생기
26 : 검증 타이밍 제어기 28 : 감지 증폭기
32 : 비교기 40 : 검증 종료 검출기
본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀 트랜지스터 어레이를 포함하고 있는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 반도체 장치에 관한 것이다.
디지탈 컴퓨터 시스템의 고성능 및 고신뢰성에 대한 필요가 증가함에 따라. 자기 디스켓 및 고정 디스크 유니트(소위 "하드 디스크 유니트"로 불리워 짐) 등과 같은 현존의 외부 데이타 기억 매체를 대체시킬 수 있는 용량이 큰 불휘발성 반도체 메모리 장치를 개발하는 것이 점점 더 요구되고 있다.
최근에, 그러한 요구를 충족시키기 위해 특정한 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 판독 전용 메모리(EEPROM)가 개발되고 있으며, 메모리 셀의 집적화 밀도는 제한된 크기의 칩 기판 상에 셀 어레이를 구성하는데 필요한 트랜지스터의 갯수를 감소기킴으로써 크게 향상될 수 있다. 이러한 형태의 EEPROM은 일반적으로 "NAND 셀형 EEPROM" 또는 "NAND형 EEPROM"으로 불리워지며, 1비트 기억 셀로서 각각 이용되는 부동 게이트 터널링 금속 산화물 반도체(FATMOS) 전계 효과 트랜지스터의 다수의 직렬 회로가 배열되고, 이러한 각각의 회로는 스위칭 트랜지스터를 경유하여 대응하는 비트 라인에 접속된다. 이러한 스위칭 트랜지스터는 설계시에 관련된 대응하는 비트 라인에 메모리 셀 트랜지스터의 직렬 회로를 선택적으로 접속시킴으로써 도전되며, 이러한 트랜지스터는 소위 "선택 트랜지스터"로 불리워진다. 선택 트랜지스터를 갖는 직렬 셀 트랜지스터 회로는 대부분 "NAND 셀 유니트"로 불리워진다.
각각의 NAND 셀 유니트 4개, 8개 또는 16개의 셀 트랜지스터를 포함할 수 있으며, 그 각각은 선택적으로 전하 캐리어로 충전될 수 있는 부동 게이트와 대응하는 워드 라인에 접속된 제어 게이트를 갖고 있다. 각각의 "메모리 셀"은 단지 1개의 트랜지스터를 포함하고 있기 때문에, EEPROM의 집적화 밀도는 총 기억 용량을 증가시키도록 향상될 수 있다.
현재 이용 가능한 NAND형 EEPROM과 함께, 각각의 NAND 셀 유니트에서 잔류 비선택 메모리 셀 트랜지스터는 기록 동작 동안에 현재 선택되어 있는 타켓 셀에 데이타 비트를 전송하기 위한 "전송 게이트"로서 이용된다. 어떤 NAND 셀 유니트를 살펴볼 때, 이러한 셀 유니트는 관련된 대응하는 비트 라인에 결합되도록 선택 트랜지스터가 턴 온된다. 주어진 셀 트랜지스터가 선택될 때, 그러한 선택 트랜지스터와 선택된 셀 트랜지스터 사이에 배치된 비선택된 메모리 셀 트랜지스터는 도전(턴 온)된다. 기록될 1비트 데이타(기록 데이타)가 특정한 논리 레벨("1" 또는 "0" : 통상적으로는 "1")로 되면, 비트 라인으로부터 공급된 데이타 전압은 비선택된 셀 트랜지스터를 통하여 선택될 셀 트랜지스터로 전송된다. 전하 캐리어는 드레인에서 선택된 셀 트랜지스터의 부동 게이트로 주입되어 부동 게이트를 충전시킨다. 기록 데이타를 선택된 셀 트랜지스터에 프로그램되도록 하기 위해 선택된 셀 트랜지스터의 최종 임계 전압이 변하게 된다.
동작 신뢰성을 향상시키기 위해, 기록(프로그램) 또는 판독 동작 동안에 "데이타 전송 게이트"로 이용되는 비선택된 셀 트랜지스터는 다음의 특정한 요건을 만족시켜야만 한다. 즉, 이러한 셀 트랜지스터는 임계 전압의 변경에서 제한된다. 이러한 셀 트랜지스터의 임계 전압은 선정된 범위(허용 가능한 변경 범위)밖으로 변경되어서는 안된다. 그렇지 않으면, 선택된 셀 트랜지스터에 프로그램될 기록 데이타 자체의 전위가 NAND 셀 유니트 사이에서 변경되어 신뢰성이 감소하는 결과를 가져온다.
NAND형 EEPROM에 대해 현재 이용 가능한 프로그래밍 기술로는 상술된 요건을 충족시키는 것이 쉽지 않다. 이러한 것은 칩 기판 상에 메모리 셀 트랜지스터가 제조공정이나 물리적 환경 또는 그 2가지 경우에서의 고유한 편차에 기인하여 많은 경우 서로 다르게 된다는 사실에 기인한 것이다. 그러한 임계 전압 변동에 의하여 같은 칩 기판 상에 쉬운 기록 셀과 어려운 기록 셀이 함께 존재하여 바람직하지 못하게 되며, 액세스 동작에서 모든 셀 트랜지스터에 걸쳐서 일관성과 균일성을 유지시키는 것이 어렵게 된다. 최종 동작 신뢰성은 필요한 만큼 더 이상 우수하게 되지 않는다.
유사한 문제점이 소거 동작의 경우에서도 찾아볼 수 있다. 예를 들면, 논리값 "0"이 기록되어진 셀 트랜지스터인 한 번 소거된 셀 트랜지스터의 최종 임계 전압은 전위적으로 음(-)이 레벨보다 더 커야만 한다. 그렇지 않으면, 충분한 소거 동작이 달성될 수 없으며, 최악의 경우에는 소거 에러의 발생을 유도할 수도 있다. 소거된 셀 트랜지스터의 임계 전압은 판독 주기 동안에 흐를수 있는 전류(판독 전류)의 실질적인 양에 영향을 미치게 될 것이며, 그러한 양은 EEPROM의 데이타 액세스 처리 속도와 많은 관련이 있다. 이러한 경우, 임계값 제어는 매우 중요하다. 불충분하게 소거된 메모리 셀이 소거 동작 후 잔류하게 되면, 논리값"I"이 후속 프로그램 주기 동안에 기록되는 경우에 최종 임계 전압은 허용 가능한 변경 범위의 상부 제한값을 초과하여 증가할 것이다. 그러한 과잉 임계 전압은 초과 기록 발생 비율을 바람직하지 않게 상승시킨다. NAND형 EEPROM의 집적화 밀도가 증가함에 따라. 기록 및 소거 동작 동안에 메모리 셀에 대한 임계 전압 제어부의 구성은 더 중요하고 진지하게 고려될 것이다.
본 발명의 목적은 신규의 개량된 불휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 더 높은 신뢰성으로 필요한 프로그램 동작을 성공적으로 수행할 수 있는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치를 제공하는 것이다.
상술된 목적에 따라, 본 발명은 특정한 불휘발성 체 메모리 장치에 어드레스되고, 전기적으로 소거 가능하고 프로그램 가능한 메모리 셀 트랜지스터를 포함하고 있는 메모리 셀의 행과 열의 어레이 및 이러한 어레이로부터 선택된 메모리 셀 트랜지스터의 서브 어레이에 충전된 전기 캐리어의 양을 변경기킴으로써 임계 전압을 변경시키기 위해 어레이에 접속된 충전/방전 제어 유니트를 포함하고 있다. 이러한 시스템은 또한 불규칙적인 셀 트랜지스터가 제1 및 제2전압에 의해 한정된 전위적으로 특정한 범위 밖에 있는 불충분한 임계 전압을 가진 메모리 셀 트랜지스터 사이에 잔류할 때, 제1전압보다 전위적으로 더 큰 제1기준 전압과 제2기준 전압을 사용하여 변경에 대한 임계 전압을 검색함으로써 선택된 메모리 셀 트랜지스터의 최종 전기적 상태를 검증하고, 충분한 상태에 더 가까운 전기적 상태로 촉진시키는 선정된 주기동안 전하량의 추가 변경 동작을 행하기 위한 검증 유니트를 포함하고 있다.
본 발명의 상술된 목적, 특성 및 이점은 첨부된 도면에 예시된 바와 같이 본 발명의 양호한 실시예에 따라 다음의 보다 상세한 설명으로부터 명확하게 파악될 것이다.
이제 제1도를 살펴보면, 본 발명의 1개의 양호한 실시예에 따른 NAND 셀형 EEPROM은 일반적으로 도면부호(10)으로 표기된다. NAND 셀형 EEPROM(10)은 매트릭스 구성을 제공하는 행과 열로 배열된 메모리 셀이 어레이를 포함하고 있는 메모리 셀 어레이 섹션(12)를 포함하고 있다. 이러한 셀 어레이 섹션(12)는 제1도에 도시되어 있지는 않지만 공지되어 있는 행 디코더 회로와 열 디코더 회로에 결합된다.
2개의 제어기(14, 16)은 셀 어레이 섹션(12)에 접속된다. 제1제어기(14)는 소거, 기록(프로그램) 및 판독 모드에서 워드 라인에 제어 전압신호를 제공하기 위해 셀 어레이 섹션(12)의 다수의 병렬 어드레스 제어 라인(워드 라인)에 접속된다. 이러한 것은 "워드 라인 제어기"로 불리워진다. 제2제어기(16)은 소거, 프로그램 및 판독 모드에서 비트 라인에 제어 전압 신호를 공급하기 위해 셀 어레이 섹션(12)의 다수의 병렬 데이타 전송 라인(비트 라인)에 접속된다. 이러한 회로는 "비트 라인 제어기"로 불리워진다.
워드 라인 제어기(14)는 고전압 발생기(18)에 접속되며, 고전압 발생기(18)은 제어기(14)에 고전압(Vpp)와 같은 선정된 전위 레벨의 특정 전압을 제공한다. 이러한 고전압(Vpp)는 EEPROM(10)의 전력 공급 전압(Vcc)보다 전위적으로 더 큰 상승된 전압이다. 통상적으로, 전압(Vpp)는 전력 공급 전압이 5V로 될 때 20V로 될 수 있다. 워드 라인 제어기(14)의 비트 라인 제어기(16)은 중간 레벨 전압(Vm)을 발생시키는 중간 레벨 전압 발생기(20)에 접속된다. 중간 레벨 전압(Vm)은 전위적으로 고전압(Vpp) 보다 작으며, 접지 전위(기판 전위 : Vs)보다 크다. 중간 레벨 전압(Vm)은 10V로 될 수 있다.
워드 라인 제어기(14)와 비트 라인 제어기(16)은 어레이 섹션(12)의 메모리 공간에 배치된 셀 어드레스를 표시하는 내부 어드레스 신호를 공급하는 내부 어드레스 발생기(22)에 접속된다. 제어기(14, 16)은 EEPROM(10)의 모든 동작 모드와 협동하는 어드레스 발생기(22)에 응답한다. 어드레스 발생기(22)는 검증 타이밍 제어기(26)에 의해 제어된 검증 전압 발생기(24)의 출력 신호에 응답하여 동작한다. 이러한 회로의 기능은 후에 기술된 것이다.
제1도에 도시된 바와 같이, 셀 어레이 섹션(12)는 또한 비트 라인에 의해 감지 증폭기(28)에 결합된다. 감지 증폭기(28)은 EEPROM(10)의 판독 주기 동안에 현재 선택된 1개의 비트 라인으로부터 판독된 데이타 전압을 감지하여 증폭시킨다. 감지 증폭기(28)은 비트 라인 제어기(16)에 응답한다. 감지 증폭기(28)의 출력은 공지된 입력/출력(I/O) 버퍼(30)에 접속된다.
감지 증폭기(28)의 출력은 비교기(32)의 제1입력에 접속된다. 비교기(32)는 데이타 입력 버퍼(34)가 데이타 래치(36)을 경유하여 접속되는 제2입력을 가지고 있다. 버퍼(34)는 데이타 전압을 유도한다. 이러한 데이타 전압은 셀 어레이(12)의 선택된 1개의 비트 라인에 주어진 기록 데이타 전압 및 워드 라인과 P형 기판(제3도 참조)에 인가된 데이타 소거 전압을 포함할 수 있다. 데이타 래치(36)은 일시적으로 버퍼(34)의 출력 전압을 래치시킨다. 특히, 데이타 래치(36)은 후에 기술될 기록 검증 주기 동안에 내부 어드레스 발생기(22)에 의해 제공된 열 어드레스에 따라 다시 기록(재기록)될 데이타의 전압 표시를 래치시킨다.
비교기(32)는 판독 데이타가 서로 전위적으로 일치하는지의 여부를 검출하는 검증 주기 동안에 감지 증폭기(28)로부터 공급된 판독 데이타와 래치(36)에서 래치된 데이타를 비교한다. 그러한 전위 일치 여부에 대한 비교는 각각의 열 어드레스에 따라 반복될 것이다. 각각의 비교 결과는 일시적으로 기억되어 비교기(32)에 유지될 수 있다. 비교기(32)의 출력은 다른 버퍼(38)에 접속된다. 이러한 버퍼는 "데이타 입력/출력 버퍼"로 불리워진다. 데이타 버퍼(38)은 또한 상술된 I/O 버퍼(30)에 결합된다. I/O 버퍼(30)의 출력은 래치(36)에 공급된다.
제1도에 도시된 바와 같이, 비교기(32)의 비교 출력은 데이타 버퍼(38)을 경유하여 검증 종료 검출기(40)에 접속된다. 이러한 검출기(40)은 비교기(32)의 비교 결과 신호에 응답하여 검증 동작의 종료에 대한 특정한 시점을 결정하고, 종료 신호를 발생시킨다. 이러한 신호는 셀 블럭 처리기(42)에 공급된다. 기록 검증 동작이 셀 어레이(12)의 선택된 셀 블럭에서 계속될 때, 셀 블럭 처리기(42)는 연속적으로 프로그램 타겟 블럭으로서 셀 어레이(12)로부터 다른 셀 블럭을 선택하고, 그후 검증 타이밍 제어기(26)에 공급될 블럭 선택 신호를 발생시킨다. 대신에, 선택된 셀 블럭이 기록 검증 동작시에 발견되지 않을 때, 셀 블럭 처리기(42)는 셀 블럭을 "사용 불가능한 블럭"으로서 사용된 셀 블럭으로부터 액세스시에 제거되도록 함으로써 이러한 블럭을 "보호"처리한다. 회로 유니트(26, 28, 32, 38, 40, 42)를 포함하는 검증 회로 섹션의 동작은 후에 설명될 것이다.
셀 어레이 섹션(12)의 내부 배열은 다음과 같다. 제2도에 도시된 바와 같이, NAND형 EEPROM(10)은 메모리 섹션(12)에서 병렬 비트 라인(BL)과 병렬 워드 라인(WL)을 가지고 있다. 워드 라인(WL)은 칩 기판(44 : 제3도 참조) 상에 절연되어 배열된 비트 라인(BL)과 절연시켜 교차되어 있다. 제어 전압신호(Vcg1, Vcg2, …, Vcg8)은 제1도의 제어기(14)에 의해 각각 워드 라인(WL)에 인가된다. 비트 라인(BL)은 제1도의 제어기(16)에 접속된다.
각각의 비트 라인(BLi ; i=1, 2, …, n)은 부동 게이트 터널링 금속 산화물 반도체(FATMOS) 전계 효과 트랜지스터의 선정된 갯수로 구성된 직렬 회로(MU)에 접속된다. 이러한 실시예에서, 각각의 직렬 회로는 8개의 FATMOS 트랜지스터(Mi1, Mi2, …, Mi18 ; i=1, 2, …, n)을 포함하고 있다. 예를 들면, 직렬 회로(MU1)은 FATMOS(M11, M12, …, M18)을 포함하고 있다. 각각의 트랜지스터(Mij : i=1, 2, …, n ; j=1, 2, …, 8)은 1비트 데이타 기억 소자 또는 "셀"의 기능을 한다. 8개의 셀로 구성된 직렬 회로는 이후 "NAND 셀 유니트"로서 언급될 것이며, 트랜지스터(M)은 "메모리 셀 트랜지스터" 또는 간단히 "메모리 셀"로서 몇몇의 경우에 언급될 것이다. 제2도에 도시된 메모리 셀 매트릭스의 상부 1/2의 배열은 상술된 바와 유사하게 배열된다. 제2도의 NAND 셀 유니트(MU)는 기판(44) 상에 1개의 "셀 블럭"을 구성한다. 제2도에 도시된 바와 같이, 메모리 셀 트랜지스터(Mi1, Mi2, …, Mi18)은 각각의 NAND 셀 유니트(MUi)에서 각각 워드 라인(WL1, WL2, …, WL8)에 대한 제어 게이트 전극에 전기적으로 접속된다. 각각의 NAND 셀 유니트(MUi)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로 될 수 있는 제1스위칭 트랜지스터(Qi1)을 통하여 대응하는 비트 라인(BLi)에 접속된다. 예를 들면, NAND 셀 유니트(MUi)은 MOSFET(Q11)을 통하여 비트 라인(BL1)에 접속된다. MOSFET(Q1=Q11, Q21, …, Qn1)은 선택 게이트 라인(SG1)을 따라 절연된 게이트 전극에 공통으로 접속된다. 각각의 MOSFET(Qi1)은 관련된 NAND 셀 유니트(MUi)와 대응하는 비트 라인(BLi)에 전기적으로 접속되도록 해주는 선택 게이트 라인(SG1)에 공급된 전압 신호(Vsg1)에 응답하여 선택적으로 도전된다. 스위칭 MOSFET(Qi1)은 "제1선택 트랜지스터"로서 언급된다.
제2도에 도시된 바와 같이, NAND 셀 유니트(MU1, MU2, …, MUn)은 각각 제2스위칭 트랜지스터 MOSFET(Q2=Q12, Q22, …, Qn2)를 경유하여 공통 소스 라인[CS ； 공통 소스 전압(Vs)]에 함께 접속된다. 소스 전압(Vs)는 이러한 실시예에서 0V인 접지 전위와 전위적으로 등가이다. 단지 설명을 위해 NAND 셀 유니트(MU1)을 살펴볼 때, 제2MOSFET(Q12)는 NAND 셀 유니트(MU1)에 포함된 종단의 메모리 셀 트랜지스터(M18)의 소스 전극과 공통 소스 전압(Vs) 사이에 접속된다. 제2MOSFET(Q2)는 제2선택 게이트(SG2)에 따라 게이트에 공통으로 접속된다. 각각의 MOSFET(Qi2)는 제2선택 게이트 라인(SG2)에 공급된 전압 신호(Vsg2)에 응답하여 스위칭 동작을 실행하며 ; Qi2가 턴 온될 때, 관련된 대응하는 NAND 셀 유니트(MUi)는 그후 공통 소스 전압(Vs)에 결합된다. 스위칭 MOSFET(Qi2)는 이후 "제2선택 트랜지스터"로 언급될 것이다.
제3도에는 NAND 셀 유니트(MU1)의 8개의 메모리 셀 트랜지스터(M11 내지 M18)의 평면도가 예시되어 있으며, 약하게 도핑된 P형 기판(44) 상의 중간 유전체층은 예시를 위해 생략되어 있다. 각각의 메모리 셀 트랜지스터(M1j ; j=1, 2, …, 또는 8)은 P형 기판(44) 상에 절연되어 배치된 부동 게이트(46)을 가지고 있다. 부동 게이트는 전하 저장층으로서 작용한다. 각각의 메모리 셀 트랜지스터(Mij)는 또한 부동 게이트(46) 상에 절연되어 배치된 제어 게이트 전극(48)을 가지고 있다. 제어 게이트 전극(48)은 워드 라인(WL)과 같은 기능을 하기 위해 선형으로 연장된다. 밑에 배치된 부동 게이트(46)은 단지 예시를 위해 제어 게이트 전극(48)보다 약간 더 넓게 예시되어 있고, 그 너비는 실제 장치에서 위에 배치된 제어 게이트 전극(48)의 너비와 실제로 같음을 제3도에서 주의해서 살펴봐야 한다. 제1 및 제2 선택 트랜지스터(Q11, Q12)는 메모리 셀 트랜지스터(M1 내지 M18)의 직렬 회로의 양단부 상에 배열된다. 선택 트랜지스터(Q11, Q12)는 "선택 게이트 전극"으로 언급될 절연된 게이트 전극(46, 48)을 각각 가지고 있다.
비트 라인(BL1)은 알루미늄층으로 제조될 수 있는 가늘고 긴 금속층(50)으로 구성된다. 이러한 층은 제어 게이트 전극(48), 제1선택 게이트 전극(52) 및 제2선택 게이트 전극(54)를 절연시켜 교차시키기 위해 연장되어 있다. 제3도에서, 금속층(50)은 예시를 간단히 하기 위해 기판(44)의 표면에 구성된 아래에 배치된 강하게 도평된 N(N+)형 반도체 확산층(56)을 나타내기 위해 부분적으로 절단하여 예시되어 있다. 층(56)은 소스 전압(Vs)를 공통으로 유지한다. 제1선택 트랜지스터(Q11)은 층(50)에 구성된 접촉 홀(58)을 경유하여 드레인층[50 ; 비트 라인(BL1)]에 전기적으로 접속된다. 제2선택 트랜지스터(Q12)는 소스에서 공통 소스 전압(Vs)에 접속된다.
제4도에는 NAND 셀 유니트(MU1)에 포함된 1개의 메모리 셀 트랜지스터[M ; 예를 들면, 메모리 셀(M11)]의 단면 구조가 상세히 도시되어 있다. 유전체 박막(60)은 기판(44)의 상부면 상에 부착되어 있다. 유전체 박막(60)은 소자 분리 유전체층(62)에 의해 한정된 소자 구성 지역에 배치된다. 유전체층(60, 62)는 공지된 화학적 증착(CVD) 기술로 구성된 산호물 박막으로 제조될 수 있다. 유전체 박막(60)은 트랜지스터(M11)의 게이트 절연 박막으로서 이용된다. 부동 게이트(46)은 게이트 절연 박막(60) 상에 적재된다. 상기 게이트의 길이는 제4도에 도시된 바와 같은 양단부에서 소자 분리층(62)를 부분적으로 덮을 수 있는 길이로 결정된다. 부동 게이트(46)은 다른 유전체 박막(64)로 덮혀진다. 제어 게이트 전극(48)은 유전체 박막(64) 상에 구성된다. 부동 게이트(46)은 이러한 게이트와 기판(44) 사이에서 미리 선택된 용량성을 한정하며 ; 또한, 부동 게이트(46)은 제어 게이트 전극(48)과 이러한 게이트 사이에서 다른 용량성을 한정한다. 제어 게이트[48 ; 워드 라안(WL1)]은 유전체층(66)으로 덮혀지고, 그위에 금속 배선층[50 ; 비트 라인(BL1)]이 구성된다. 제5도에는 NAND 셀 유니트(MU1)의 세로 단면 구조가 도시되어 있다. 다수의 N+형 반도체 확산층(68, 70, 72, 74, 76, 78, 80, 56)은 비트 라인(BL1)의 세로 방향을 따라 선정된 거리로 기판 표면에 배열된다. N+형 층(68)은 제1선택 트랜지스터(Q11)의 드레인으로 이용된다. 제5도에서 알 수 있는 바와 같이, 이러한 층(68)은 접촉 홀(58)에 의해 금속 비트 라인 층(50)에 접속된다. N+형 층(70)은 제1선택 트랜지스터(Q11)의 소스로 이용된다. 이러한 N+형 층(70)은 또한 인접한 메모리 셀 트랜지스터(M11)의 드레인으로 이용된다. 유사하게, N+형 층(72)는 인접한 메모리 셀 트랜지스터(M11, M12)의 소스와 드레인으로 작용한다. N+형 층(56)은 제2선택 트랜지스터(Q12)의 소스와 같은 기능을 하고, 층(56)은 또한 공통 소스 전압(Vs)에 접속된다.
제1도에 도시된 감지 증폭기(28), 비교기(32), 데이타 래치(36) 및 데이타 입력/출력 버퍼(38)은 제6도에 도시된 바와 같이 배열되며, 감지 증폭기(28)과 래치(36)은 다수의 비트 라인(BL)에 결합된다. 감지 증폭기(28)은 감지 제어 신호 (SENSE)화 어드레스 비트(a0, a1, …, an)중1개 어드레스 비트 사이에서 논리 처리에 의해 선택된 특정한 어드레스(ai)와 대응하여 비트 라인(BL) 상에 나타나는 어떤 전압을 감지하고 증폭시킨다. 래치(36)은 래치 제어 신호(LATCH)와 선택된 어드레스(ai) 사이에서 논리 처리에 의해 지정된 어드레스와 대응하는 데이타 전압을 대응하는 래치 섹션(LAi)에 일시적으로 기억시킨다.
감지 증폭기(28)과 래치(36)의 출력은 배선 (82, 84)에 의해 비교기(32)에 접속된다. 비교기(32)는 라인(82)에 접속된 입력을 갖는 인버터(86), 인버터(86)과 선(84)의 출력 및 라인 (84)에 접속된 입력을 가지고 있는 2개의 입력 NAND 게이트(88), NAND 게이트(88)의 출력에 접속된 입력을 가지고 있는 다른 인버터(90), 및 제6도에 도시된 바와 같이 기본적으로 함께 접속된 2개의 인버터와 트랜지스터로 구성된 래치 유니트(92)를 포함하고 있다. 비교기(32)는 1비트 비교 결과 신호를 발생시키는 감지 증폭기(28)의 출력 전압과 래치(36)에 의해 래치된 데이타 전압을 비교한다. 비교 결과는 래치 신호(LATCHV,)에 응답하여 래치 유니트(92)에 유지된다. 데이타 입력/출력 버퍼(38)은 2개의 인버터(94, 96)과 2개의 트랜지스터로 구성된 래치(98)을 포함하고 있다. 래치 유니트(98)은 데이타 래치(36)에 결합된 배선(100)에 따라 1개의 단자에 접속된다. 인버터(96)과 래치 유니트(98) 사이의 회로 노드(101)은 제1도에 도시된 검증 종료 검출기(40)에 접속된다.
제1도의 워드 라인 제어기(14)의 내부 회로 구성은 제7도 및 제8도에 예시되어 있고, 워드 라인과 결합된 콤포넌트는 제7도 및 제8도이 회로와 유사하다. 제7도와 도시된 바와 같이, 제어기(14)는 워드 라인(WLj)와 결합된 단지 1개의 제어기 콤포넌트가 도시되어 있으며, 잔류워드 라인(WLj)에 접속된 고전압 공급기(102), 중간 레벨 전압 공급기(104), 제1검증 전압 공급기(106), 제2검증 전압 공급기(108) 및 소거/판독 제어기(110)으로 구성된 5개의 전압 발생기를 포함하고 있다.
고전압 공급기(102)는 제1도의 고전압 발생기(18)에 의해 제공된 상승 전압(Vpp)를 수신하고, 필요로할 때 이러한 전압(Vpp)를 워드 라인(WLj)에 공급한다. 중간 게벨 전압 공급기(104)는 제1도의 전압 발생기(20)에 의해 공급된 중간 레벨 전압(Vm)을 수신하고, 중간 레벨 전압 공급기(104)에 결합된 워드 라인(WLj)가 EEPROM(10)의 프로그램 모드 동안 비선택된 상태를 유지할 때에는 워드 라인(WLj)에 이러한 전압을 인가시킨다. 제1검증 전압 공급기(106)은 기록 검증 제어 신호(W-VERIFY1)에 응답하여 제1검증 전압(Vver1)을 워드 라인(WLj)에 선택적으로 공급한다. 제2검증 전압 공급기(108)은 기록 검증 제어 신호(W-VERIFY2)에 응답하여 제2검증 전압(Ver2)를 워드 라인(WLj)에 선택적으로 공급한다. 제1 및 제2검증기(106, 108) 사이의 기능적인 "할당"은 다음과 같다. 즉, 제1검증기(106)은 최종 기록된 상태가 전위적으로 불충분(불충분 기록)한지의 여부를 결정하는 데이타 기록 동작을 현재 수행하고 있고, 프로그램 처리를 위해 선택된 세 트랜지스터를 검증하며, 제2검증기(108)은 최종 기록된 상태가 전위적으로 초과(초과 기록) 되었는지의 여부를 결정하는 같은 셀 트랜지스터를 검증한다. 소거/판독 제어기(110)은 판독 제어 신호 (E-VERIFY)에 응답하여 필요로 할 때 워드라인(WLj)에 적절한 전위를 유지시켜 준다.
제7도에 도시된 바와 같이, 고전압 공급기(102)는 저하형(D형) N채널 MOSFET(Qd1, Qd2), P채널 MOSFET(Qp1) 및 강화형(E형) N채널 MOSFET(Qe1)의 직렬 회로를 포함하고 있다. MOSFET(Qp1, Qe1)은 어드레스 비트()용 제1입력과 기록 제어 신호(WRITE)용 제2입력을 갖는 NOR 게이트(G1)의 출력에 접속된 절연 게이트를 가지고 있다. 고전압 공급기(102)는 회로 노드(N2)에서 워드 라인(WLj)에 접속된다. MOSFET(Qd1 내지 Qd4)가 MOSFET(Qp1, Qe2)에 대한 전위 보호기로서 이용될 수 있음을 주목해야 하며, 특히, MOSFET(Qd4)는 정(+) 전압이 외부에서 워드 라인(WLj)에 공급될 때에 MOSFET(Qp2)의 드레인 접합 섹션이 순방향 바이어스 상태로 셋트되는 것을 방지하는 작용을 한다.
중간 레벨 전압 공급기(104) NAND 게이트(G1)이 NAND 게이트(G2)로 대체되고, MOSFET(Qd1 내지 Qd4, Qp1과 Qp2, Qe1)이 각각 MOSFET(Qd5 내지 Qd8, Qp3과 Qp4, Qe2)호 대체되는 공급기(102)의 배열과 유사하다. NAND 게이트(G2)는 어드레스 비트(ai)를
수한다. 회로(104)는 노드(N3)에서 워드 라인(WLj)에 접속된다.
제7도에서 도시된 바와 같이, 제1검증 전압 공급기(106)은 D형 N채널 MOSFET(Qd11)과 E형 P채널 MOSFET(Qe4)의 직렬 회로를 포함하고 있다. MOSFET((Qd11)은 전력 공급 전압(Vcc)가 공급되는 게이트 전극을 가지고 있다. MOSFET(Qe4)는 소스, 드레인 및 게이트 전극을 가지고 있으며, 소스 및 드레인 전극중 1개의 전극은 제1검증 전압(Vver1)을 수신하고, NAND 게이트(G4)의 출력은 인버터(11)을 통하여 게이트 전극에 접속된다. NAND 게이트(G4)는 어드레스 비트(ai)를 수신하기 위해 제1입력 및 기록 검증 제어 신호(W-VERIFY1)을 수신하는 제2입력을 가지고 있다. 회로(106)은 워드 라인(WLj)와 함께 노드(N2)에 결합된다.
제2검증 전압 공급기(108)은 콤포넌트(G4, I1, Qd11, Qe4)가 대응하는 콤포넌트(G5, I2, Qd12, Qe5)로 대체되고, 신호(ai, W-VERIFY1)이 각각 신호(ai, W-VERIFY2)로 대체되는 제7도에 도시된 바와 같은 공급기(106)과 유사하다. 공급기(108)은 회로 노드(N4)에서 워드 라인(WLj)에 결합된다.
소거/판독 제어기(110)은 2개의 중요한 유니트(110A, 110B)를 포함하고 있다. 회로 유니트(110A)는 P채널 MOSFET(Qp5)와 D형 MOSFET(Qd9)의 직렬 회로를 포함하고 있으며, 그러한 회로는 회로 노드(N5)에서 워드 라인(WLj)에 접속된다. MOSFET(Qp5)는 전력 공급 전압(Vcc)에 결합된 소스와 드레인을 가지고 있고, NAND 게이트(G3)이 직접 접속되 게이트를 가지고 있다. NAND 게이트(G3)은 어드레스 비트()를 수신하기 위해 제1입력 및 판독 제어 신호(READ)를 수신하는 제2입력을 가지고 있다. 제2유니트(110b)는D형 MOSFET(Qd10)과 E형 MOSFET(Qe3)의 직렬 회로를 포함하고 있다. MOSFET(Qd10)의 게이트는 전압(Vcc)에 접속된다. MOSFET(Qe3)은 게이트는 NOR 게이트(G5), NAND 게이트(G6, G7)과 같은 제7도에 도시된 3개의 논리 게이트와 결합된다.
공급기(106, 108)에 상술된 2개의 검증 전압(Vver1, Vver2)를 공급하기 위한 전압 발생기는 제8도에 도시된 바와 같이 배열되며, 그러한 발생기는 도면부호(120)으로 표기된다. 전압 발생기(120)은 교차 결합된 P채널 MOSFET(Qp6, Qp7)을 포함하고 있으며, 그 각각은 결합된 다른 MOSFET의 드레인에 접속된 게이트를 가지고 있다. MOSFET(Qp6, Qp7)의 소스 전극은 전력 공급 전압(Vcc)의 입력에 접속된다. MOSFET(Qp6, Qp7)의 드레인 전극은 각각 E형 N채널MOSFET(Qp8, Qp9)에 의해 접지 전위에 접속된다. MOSFET(Qe8)의 게이트는 인버터(13)을 경유하여 MOSFET(Qe9)의 게이트에 접속된다. 인버터(13)의 입력은 기록 검증 제어 신호(W-VERIFY1, W-VERIFY2)가 각각 공급되는 전압 입력 단자(122, 124)에 접속된다.
MOSFET(Qp7, Qp9)는 4개의 저항기(R1 내지 R4)의 직렬 회로, E형 N채널 MOSFET(Qp6, Qp7) 및 진성형(1형) N채널 MOSFET(QI)의 직렬 회로를 포함하고 있는 전압 분할기(126)에 결합된 회로 노드(N6)과 함께 접속되며, 그러한 MOSFET는 제8도에 도시된 바와 같이 게이트에서 저항기(R)에 접속된다. MOSFET(Qe6, Qe7, QI)의 직렬 회로는 전력 공급 전압(Vcc)에 접속된 제1단자 및 접지 전위에 접속된 제2단자를 가지고 있다. MOSFET(Qe7, QI) 사이의 접속 노드는 제1검증(Vver1)을 발생시키기 위한 출력으로 이용되는 노드(N7)을 제공한다. MOSFET(Qe6, Qe7) 사이의 접속 노드는 제2검증 전압(Vver2)를 발생시키기 위한 출력 노드(N8)을 제공한다. MOSFET(Qp6, Qp7, Qe8, Qe9)와 인버터(13)은 전압 분할기(126)용 스위치 회로를 구성한다. 즉, 1개의 제어 신호(W-VERIFY1, W-VERIFY2)가 MOSFET(Qe8)과 인버터(13)의 입력에 공급될 때, 전압 분할기(126)은 전력 공급 전압(Vcc)와 접지 전위 사이의 중간에 있고, 제7도에 도시된 회로(106, 108)중에서 대응하는 회로에 공급되는 대응 전압(Vver1 또는 Vver2)를 발생 시킨다.이러한 스위치 회로는 전압 분할기(126)에 원하지 않은 전류가 흐르는 것을 방지한다는 점에서 중요하다.
기록 검증 제어 신호(W-VERIFY1)이 하이(H)로 될 때, MOSFET(Qe8, Qp7)은 턴 온되고, MOSFET(Qe9)는 턴 오프되며, 전력 공급 전압(Vcc)가 노드(N6)에 나타나도록 해준다. 전압(Vcc)는 그후 전압 분할기(126)의 저항기(R1)에 공급된다. MOSFET(Qed, Qe7, Qi)는 특정한 도전 상태로 셋트되어 제1전압(Vver1)은 분할기(126)의 전압 분할 비율로 결정된 특정한 전위를 가지도록 제조될 수 있다. 신호(W-VERIFY2)가 하이(H)로 될 때, 유사한 동작이 수행될 것이다. 다시 말하면, 2개의 신호(W-VERIFY1, W-VERIFY2)는 로우(L) 상태를 유지하고, MOSFET(Qe9)는 턴 온되며, 노드(N6)이 접지 전위로 되도록 해준다. 또한, 노드(N7, N8)은 전기적으로 "부동"되며, 이때 MOSFET(Qp7)이 턴 오프되어 어떠한 전류도 흐르지 않게 된다. 제2도의 2개의 선택 게이트선(SG1, SG2)에 대한 전형적인 제어 회로 소자는 제9도에 도시되어 있으며, 행 디코더(130)의 출력은 2개의 입력 NAND 게이트(G11)과 인버터(I11)을 통하여 제1선택 게이트 라인(SGI)에 접속된다. 이러한 디코더 출력은 또한 2개의 입력 NAND 게이트(G12)와 인버터(I12)를 통하여 제2선택 게이트 라인(SG2)에 접속된다. 구동기(132)는 NAND 게이트(G11, G12)에 접속 된다. 구동기(132)는 2개의 입력 NOR 게이트(G13)을 포함하고 있다. NOR 게이트(G13)은 기록 제어 신호(WRITE)가 공급된 제1입력 및 NAND 게이트(G12)에 결합된 제2입력을 가지고 있다. NAND 게이트(G13)의 출력은 인버터(I13)을 통하여 NAND 게이트(G11)에 결합된다. 구동기(132)는 또한 인버터(I14)를 통하여 NOR 게이트(G13)의 제2입력에 접속된 NOR 게이트(G14)를 포함하고 있다. NOR 게이트(G14)는 타이머 회로(134)에 접속된 입력, 판독 제어 신호(READ)를 수신하기 위한 입력, 소거 제어 신호(ERASE)를 수신하기 위한 입력 및 제1 및 제2검증 전압(Vver1, Vver2)가 각각 공급된 2개의 입력을 가지고 있는 NOR 게이트(G16)에 접속된 입력을 가지고 있다. 타이머(134)는 제9도에 도시된 바와 같이 지연기(DL), 인버터(I15, I16) 및 NAND 게이트(G15)를 포함하고 있다. NAND 게이트(G15)의 입력과 함께 접속된 지연기(DL)의 입력에는 소거 검증 제어 신호(E-VERIFY)가 공급된다.
기록 신호(WRITE)가 하이(H)로 될 때, 고레벨 전압은 인버터(I13)의 출력에 나타나고, 그후 NAND 게이트(G11)에 공급되어 제1선택 게이트라인(SG1)이 선택된다. 이때에, 제2선택 게이트 라인(SG2)는 비선택된 상태로 유지된다. 어떤1개의 소거 신호(ERASE), 판독 신호(READ), 기록 검증 신호(W-VERIFY1, W-VERIFY2) 및 소거 검증 신호(E-VERIFY)가 하이(H)로 될 때, 고레벨 전압은 제1 및 제2선택 게이트 라인(SG1, SG2)가 선택되도록 하기 위해 NOR 게이트(G13)에 입력된다.
소거 검증 신호(E-VERIFY)가 타이머(134)를 통하여 NAND 게이트(G15)에 공급되도록 허용되기 때문에, NOR 게이트(G14)로 향하는 신호(E-VERIFY)의 전송이 지연기(DL)에 의해 결정된 일정한 지연시간 주기( ) 동안에만 전송되도록 제한된다는 사실에 주목해야 한다. 특히, 소거 검증 신호(E-VERIFY)가 하이(H)로 될 때, 고레벨 전압은 제1 및 제2선택 게이트 라인(SG1, SG2)가 동시에 선택되도록 하기 위해 NOR 게이트(G14)에 입력된다. 어러한 선택 동안에, NAND 게이트(G15)의 1개의 입력은 지연시간( )가 경과할 때까지 고레벨 전위로 되는 것을 방지한다. 지연시간 주기( ) 후에만, NAND 게이트(G15)의 2개의 입력이 하이(H)로 된다. NOR 게이트(G14)의 제1입력은 고전위에서 저전위로 복귀된다. 지연기(DL)은 저항소자와 용량소자의 조합을 사용하여 공지된 아날로그 방식으로 배열될 수 있음을 주목해야 한다. 즉, 대체용으로 지연기(DL)은 링 발전기와 계수기의 조합을 사용하여 공지된 디지탈 방식으로 배열될 수 있다. 이러한 것이 후자의 경우이면, 발진기 출력은 계수기에 의해 계수되며, 계수값이 전치 레벨에 도달할 때에는 소거 검증 신호(E-VERIFY)의 고유 전위가 인버터(I16)에 공급된다.
제1도의 검증 타이밍 제어기(26)의 내부 회로 배열은 제10도에 도시되어 있으며, 제어기(26)은 공통 출력 노드(N9)를 가지고 있는 한쌍의 교차 결합된 2개 입력의 NOR 게이트(G17, G18)로 구성되는 플립플롭회로를 포함하고 있다. 제어기(26)은 또한 2개의 입력의 NAND 게이트(G19)와 인버터(I17)을 포함하고 있다. NAND 게이트(G19)는 노드(N9)에 접속된 입력을 가지고 있다.
NAND형 EEPROM(10)의 동작은 다음과 같다. 제1도의 셀 블럭 처리기(42)는 셀 블럭들 중에서 1개의 셀 블럭을 선택하며, 그 각각은 제2도에 도시된 NAND 셀 유니트(MU)를 포함하고 있다. 프로그램 동작이 선택된 셀 블럭에 따라 수행되기 전에, 이러한 블럭에 포함된 모든 메모리 셀 트랜지스터(M)은 처음에 동시 소거 동작을 수행한다. 이미 언급된 바와 같이, "소거"는 논리값 "0"을 메모리 셀 트랜지스터에 기록하는 것으로 한정된다.
동시 소거 주기동안에, 0V 전압은 제1도의 워드 라인 제어기(14)에 의해 제2도의 모든 제어 게이트 라인(워드 라인 ; WL)에 인가된다. 소거 신호(ERASE)는 제7도에 도시된 제어기(14)의 소거/판독 제어 유니트(110)에 공급된다. MOSFET(Qe3)은 모든 비트 라인(WL)상의 전위가 0V로 되도록 하기 위해 턴 온된다. 이때에 고전압(Vpp)는 제1 및 제2선택 게이트 라인(SG1, SG2), 비트 라인(BL) 및 P형 기판(44 ; 대체용으로, 이러한 기판이 N형 전도성으로 되면 기판에 배열된 P형 웰 영역)에 인가된다. 전압(Vpp)는 또한 EEPROM(10)의 비선택된 셀 블럭에 인가된다. 그러한 바이어스 상태를 선정된 시간 주기(통상적으로, 10m/s) 동안 유기시킴으로써, 전자는 이러한 셀 트랜지스터의 임계 전압이 부(-)의 극성으로 향하도록전위를 변경시키거나 이동시키기 위해 선택된 블럭에서 모든 셀 트랜지스터의 부동 게이트로부터 복구된다. 결과적으로, 이러한 셀 트랜지스터는 "0"이 기록된 상태로 셋트된다.
연속적으로, 소거 검증 동작은 임계 전압이 필요로 할 때 극성에서" 깊게(deeply)"부(-)의 극성으로 되는지의 여부를 결정하는 한 번 소거된 셀 트랜지스터의 최종 임계 전압을 검증하기 위해 수행된다. 소거 검증 동작의 상세한 설명은 다음과 같다. 제7도에 도시된 제어기(14)의 내부 회로 구성을 참고로 할 때, MOSFET(Qe3)은 소거 검증 신호(E-VERIFY)가 소거/판독 제어 유니트(110)에 공급될 때에 턴 온된다. 모든 워드 라인(WL)은 현재 공급된 어떤 어드레스 입력에 관계없이 선택된 셀 블럭에서 0V로 된다. 동시에, 소거 검증 신호(E-VERIFY)는 제9도이 회로에 도달하게 된다. 이러한 신호에 응답하여, 제1 및 제2선택 게이트선(SG1, SG2)는 제2도의 선택 트랜지스터(Q11, Q12, …, Qn2)가 턴 온되도록 충분히 높게 선택된 5V 전위로 셋트된다. 비트 라인(BL)은 예를 들면 1.5V 전위로 인가된다. 선택 트랜지스터(Q12, Q22, … , Qn2)가 턴 온되면, NAND 셀 유니트(MU1, MU2, …, MUn)의 소스 전극은 제2도의 공통 스스 라인(CS)에 접속된다. 소스 전극은 접지 전위(Vs)로 된다. 제1 및 제2선택 게이트 라인(SG1, SG2)를 5V 전위로 유지시키기 위한 시간 주기의 길이는 소거된 셀 트랜지스터의 실제 임계 전압이 중요하게 깊은 부(-)의 레벨을 나타내는 소망의 상태하에서 대응하는 비트 라인(BLi) 상에 논리값 “0 ”의 데이타가 나타날 수 있을 정도로 충분히 길게 적절히 선택된다. 그러한 시간 길이의 처리는 제9도에 도시된 지연기(DL)을 포함하고 있는 타이머(134)에 의해 실시된다. 통상적으로, 그러한 시간 길이는 150ns로 될 수 있다. 이러한 값은 소거 후의 깊은 부(-)의 레벨이 임계 전압보다 전위적으로 더 낮다는 가정하에서 선택되며, 10㎂의 전류가 비트라인 전압과 같은 1.5V의 전위를 사용함으로써 메모리 셀 트랜지스터에 흐를 때, 필요한 판독 시간이 200ns가 된다는 사실에 주목해야 한다. 소거 검증 주기후, 논리값 “0”이 비트 라인(BL) 중에서 어떤1개의 비트 라인으로부터 판독될 수 없다면, 비슷한 동시 소거 동작이 반복될 것이다. 그러한 소거 동작의 반복(재소거)은 소거 검증이 성공될 때까지 수행 될 것이다.
이후에, EEPROM(10)은 선택적인 프로그램 동작 모드로 셋트되고, 어떤 NAND 셀 유니트(MUi ; 1=0, 1, …, 또는 n)은 선택된 셀 블럭에서 다수의 NAND 셀 유니트(MU)로부터 선택되며, 그후 대응하는 비트 라인(BLi)에 의해 전송될 논리값 "1" 또는 "0"과 같은 1비트 데이타가 선택된 NAND 셀 유니트내의 셀트랜지스터(Mi1 내지Mi8)에 연속적으로 기록되는 그러한 방법으로 기록(프로그램) 동작된다. 셀 트랜지스터(Mi1 내지Mi8)의 연속 기록은 이러한 셀 트랜지스터가 NAND 셀 유니트에서 정해지는 순서와 역순으로 기록된다. 특히, NAND 셀 유니트(MU1)이 선택되며, 최종 셀 트랜지스터(M18)이 처음에 프로그램되고, 제1셀 트랜지스터(M11)이 마지막으로 프로그램된다.
프로그램 동작의 설명은 NAND 셀 니트(MU1)이 선택된다는 가정하에서 계속된다. 처음에, 기록 데이타의 8개 워드는 제1도의 데이타 입력/출력 버퍼(34)를 통하여 데이타 래치(36)에 공급되어 일시적으로 기억된다. 비트 라인(BL1) 상의 전압은 실제로 래치된 데이타 전압에 따라 제어된다. 연속 기록 동안에, 고전압(Vpp)는 선택된 메모리 셀 트랜지스터(M1j ; j=1, 2, …, 또는 8)의 제어 게이트에 접속된 워드 라인 (WLj)에 인가된다. 중간 레벨 전압(Vm)은 비선택된 트랜지스터[M11, M12, … ,M1(j-1)]과 결합된 워드 라인[WL1, WL2, …, WL(j-1)]과 같은 선택된 셀 트랜지스터(M1j)와 제1선택 트랜지스터(Q11) 사이에 배치 된 잔류 비선택 셀 트랜지스터와 결합된 워드 라인에 인가된다. 제2도에 도시된 셀 트랜지스터(M18)이 기록용으로 선택될 때, 중간 레벨 전압(Vm)은 워드 라인(WL1 내지 WL17)에 인가되어 비선택된 셀 트랜지스터(M11 내지 M17)을 턴 온시킨다. 셀 트랜지스터(M13)이 선택되면, 중간 레벨 전압(Vm)은 워드 라인(WL1, WL12)에 인가되어 비선택된 셀 트랜지스터(M11, M12)가 턴 온된다. 선택된 워드 라인과 비선택된 워드 라인에 그러한 전압을 보충시키는 것은 기록 신호(WRITE)와 어드레스(ai,) 사이에서 논리적인 처리에 의해 선택된 제7도의 중간 레벨 전압 공급기(104) 또는 고전압 공급기(102)를 작동시킴으로써 얻어질 수 있다.
선택된 NAND 셀 유니트(MU1)과 결합된 비트 라인(BL1)은 기록될 데이타(기록 데이타)의 논리값에 대응하는 적절한 전위로 인가된다. 예를 들면, 논리값 "1"이 기록될 때, 저레벨 전압(0V)가 사용되며, 즉 기록 데이타와 논리값 "0"으로 되면, 중간 레벨 전압(Vm)이 비트라인(BL1)에 주어진다. 상술된 기록 바이어스 상태는 적절한 시간 주기 동안 유지된다. 이러한 실시예에서, 예를 들면 10μs와 같은 기존의 NAND형 EEPROM에서 필요로 하는 주기의 대략 1/100이다. 비트 라인 전위(기록 데이타 전압)는 비선택된 셀 트랜지스터(M11, M12, …, M17)을 통하여 선택된 메모리 셀 트랜지스터(M18)의 드레인 전극[제5도의 N+층(78)]에 전송된다. 기록 데이타가 논리값 "1"일 때, 전계는 선택된 셀 트랜지스터(M18)의 제어 게이트 전극과 기판(44) 사이의 내부에 생성되며, 전자가 기판(44)에서 셀 트랜지스터(M18)의 부동 게이트까지 터널되어 이러한 부동 게이트를 충전(캐리어의 가속)시킨다. 그 결과, 셀 트랜지스터(M18)의 임계 전압은 전압은 정(+)의 극성으로 변하거나 이동된다. 대체적으로, 기록 데이타가 논리값 "0"일 때, 상술된 전자의 터널링 현상은 부(-)의 극성으로 유지된 셀 트랜지스터(M18)의 임계 전압의 결과에 따라 발생하지 않게 된다. 비슷한 프로그램 동작은 이러한 순서로 연속적으로 선택될 각각의 잔류 셀 트랜지스터(M117, M16, …, M11)에 따라 반복될 것이다.
EEPROM(10)은 제1 및 제2기록 검증 전압(Vver1, Vver2)를 사용하여 이전에 기술된 허용 가능한 범위(기준 임계 전압 범위)내에 있게 되는지의 여부를 결정하는 논리값 "1"과 함께 기록된 메모리 셀 트랜지스터를 검증하는 기록 검증 동작 모드로 셋트된다. 제1검증 전압(Vver1)은 기준 임계 전압 범위의 하부 제한 전위 레벨을 한정하며, 반면에 제2검증 전압(Vver2)는 기준 범위의 상부 제한 전위 레벨을 한정한다. 따라서, 프로그램된 셀 트랜지스터의 최종 임계 전압이 전위적으로 제1검증 전압(Vver1)보다 크고, 제2검증 전압(Vver2)보다 작게 되면, 이러한 셀 트랜지스터는 규칙적으로 프로그램된다고 판단하여야만 한다. 확실히, 셀 트랜지스터의 최종 임계 전압이 전위적으로 제1검증 전압(Vver1)보다 작으면, 이러한 셀 트랜지스터가 기록 상태에서 불충분하게 잔류(불충분 기록 상태)된다고 판단하여야만 하며 ; 다시 말하면, 최종임계 전압이 제2검증 전압(Vver2)보다 크면, 셀 트랜지스터는 전기적으로 "초과 기록" 상태가 되도록 결정된다. 상술된 기준 임계 전압 범위는 제조된 NAND형 EEPROM의 실제 데이타 기억 특성과 이용될 전력 공급 전압의 전위 레벨에 대해 세심하게 고려된 실험에 의해 적절히 결정되어야 한다. 예를 들면, 이러한 실시예에서는 전압의 범위가 1.5V에서 3.5V로 된다. 상세한 기록 검증 과정은 후에 설명될 것이지만, 대부분의 경우 하부 제한 검증(불충분한 기록 셀 검증) 단계를 상부 제한 검증(초과 기록 셀 검증) 단계 전에 수행하는 것이 권고될 수 있다.
제11도에 도시된 바와 같이, 시점(t1)에서 제6도의 감지 증폭기(28)에 공급된 갑지 제어 신호(SENSE)가 하이(H)로 될 때, 이러한 감지 증폭기는 동작될 수 있다. 이러한 것은 반도체 메모리 기술에 숙련된 기술자 사이에서 "인에이블링"으로 불리워진다. 열 어드레스(ai) 가 제1도의 어드레스 발생기(22)에 의해 발생될 때, 제6도의 데이타 입력선(82)에서 판독되는 데이타는 외부로 향하도록 발생(제11도에 도시된 "Dout" 참조)된다. 동시에, 제6도의 데이타 래치(36)에서 래치 데이타(Dout ; LATCH)는 권선(84)상에 나타나게 된다. 이러한 기록 검증 사이클에서, 2개의 제1검증 전압(Vver1, Vver2)는 제8도의 전압 분할기(126)에 의해 제7도의 제어 회로 유니트(106, 108)에 공급된다. 이러한 전압과 어드레스(ai, ai) 사이에서 논리 처리를 실시함으로써, 제1검증 전압(Vver1 ; 1.5V)이 유니트(106)에 의해 선택된 워드 라인(WLj)에 공급된다. 잔류 비선택 워드 라인[WL1, WL2, …, WL(j-1), WL(j+1), …, WL8]은 전력 공급 전압(Vcc)에 인가되고, 대응하는 비선택된 셀 트랜지스터는 턴 온된다. 전압(Vcc)의 인가는 저레벨 전위로 되는 제7도의 소거/판독 제어 유니트(110)의 NAND 게이트(G3)의 출력 결과와 같이 수행된다. 기록 검증동작 동안에, 제1 및 제2선택 게이트 라인(SG1, SG2)에는 전압(Vcc)가 인가되고, 제1 및 제2선택 트랜지스터(Q11, Q12)가 턴 온된다. 1.5V의 전압이 선택된 비트 라인(BL1)에 인가될 때, 이러한 전압은 선택 트랜지스터(Q11)을 경유하여 선택된 NAND 셀 유니트(MU1)에 전송되며, 8개의 메모리 셀 트랜지스터(M18)은 또한 소스 전극에서 공통 소스(접지) 전압(Vs)에 결합된다.
전압 인가 조건하에서, 프로그램된 메모리 셀 트랜지스터(M1j)의 최종 임계 전압이 전위적으로 같거나 1.5V 보다 크게 되면, 이러한 셀 트랜지스터는 도전되지 않게(턴 오프) 된다. 따라서, 어떠한 판독 전류도 대응하는 비트 라인에 흐르지 않게 될 것이다. 이러한 상태는 논리값 "1"의 데이타 판독에 대응하게 된다. 다시 말하면, 셀 임계 전압이 1.5V 보다 작으면, 셀 트랜지스터는 도전(턴 온)된다. 판독 전류는 대응하는 비트 라인 에 흐르기 시작하여 논리값 "0"인 데이타를 판독한다. 이러한 판독 데이타는 그후 제6도의 비교기(36)에 전송되어 기록 데이타(기록될 고유 데이타)의 고유 전위와 비교된다. 그 비교 결과는 래치 신호(LATCHV)가 제11도의 시점(t2)에서 하이(H)로 될 때, 제6도의 래치 유니트(92)에 기억된다. 감지 증폭기(28)에 의해 얻어진 판독 데이타가 논리값 "1"로 될 때, 이러한 데이타는 비교기(32)에서 인버터(86)에 의해 반전되며, 그후 데이타 래치(36)의 래치 데이타 "1"과 함께 NAND 게이트(88)에 공급된다. 이러한 데이타 "1"은 인버터(90)에 의해 반전되고, 래치(92)에서 래치된다. 선택된 셀 트랜지스터에 프로그램될 고유 기록 데이타가 논리값 "1"로 되는 동안, 실제로 판독된 데이타가 논리값 "0"으로 되면, 논리값 "1"이 래치(92)에서 래치된다. 고유기록 데이타가 논리값 "0"은 판독 데이타의 실제 논리값에 관계없이 래치(92)에서 래치된다. 비교기(32)내에서 실시된 상기의 데이타 래치 동작은 아래와 같은 표1로 요약된다.
[표 1]
표1로부터 알 수 있는 바와 같이, 기록 데이타가 논리값 "1"이면, 즉 논리값 "1"이 래치(36)에서 래치되면, 논리값 "1"은 논리값 "0"이 감지 증폭기(28)에 의해서 판독될 때만 비교기(32)의 출력에서 나타나게 된다. 다른 경우에서, 논리값 "0"은 비교기(32)의 출력에서 나타나게 된다. 다시 말하면, 비교기의 출력은 논리값 "1"의 기록 동작 뒤에 생기는 검증 동작 동안에 대응하는 셀 트랜지스터로부터 실제로 판독된 데이타가 고유의 기록 데이타와 동일한
때에만 논리값 "1"로 된다. 판독 데이타가 기록 논리값 "1"에서 논리값 "0"으로 될 때 또는 기록 데이타 그 자체가 논리값 "0"으로 될 때, 비교기의 출력은 판독 데이타의 실제 논리값에 관계없이 논리값 "0"으로 된다.
비교기(32)의 출력(검증 과정에 의해 실제로 판독된 데이타)이 논리값 "1"로 될 때, 검증 종료 검출기(40)은 어떠한 검증 종료 신호도 발생시키지 않는다. 특히, 논리값 "1"은 제10도의 NOR 게이트(G17, G18)로 구성되는 플립플롭 회로가 기록 검증 신호(W-VERIFY1)에 응답하여 초기화된 후 비교기(32)의 출력에서 나타나게 될 때, 이러한 플립플롭 회로는 논리값 "0"으로 셋트된다. 이러한 상태는 데이타 비교가 완료될 때까지 유지될 것이다. 따라서, 검증 종료 신호는 논리값 "0"으로 유지된다. 이러한 것은 기록 검증 과정이 완료되지 않은 생태로 유지된다는 것을 나타내는 것이다. 비교 완료 신호는 선택된 셀 블럭에서 모든 NAND 셀 유니트에 따른 기록 검증에 대한 비교 동작의 완료후 논리값 "1"로 된다. 그러나, 기록 검증 과정이 성공적으로 완료되지 않게 되면, 검출 출력 신호(DouTv)는 고전위[시점(t3, t4)사이에서 한정된 주기(T1), 시점(t5, t6) 사이에서 한정된 주기(T2) 및 시점(t7, t8) 사이에서 한정된 주기(T3)을 참조]로 유지될 것이다. 이러한 것은 제11도에 도시되어 있다. 따라서, 비교기(32)의 출력은 제1도에 도시된 바와 같이 데이타 버퍼(38) 및 I/O 버퍼(30)에 의해 래치(36)에 다시 공급되며, 그후 새로운 데이타로 래치된다.
이전에 표기된 표1로부터 알 수 있는 바와 같이, 논리값 "1"인 데이타는 전기 기록 상태에서 "불충분"하다고 검증된 셀의 어드레스에 대해서만 비교기(32)에 래치된다. 래치된 논리값 "1"은 검증 종료 신호가 논리값 "0"으로 되도록 해주며, 그후 검증 과정은 계속될 것이다. 이러한 것은 재기록(재프로그램) 동작이 이제 셀 어드레스에 따라 수행된다는 것을 의미하는 것이다. 재기록 동작은 비교기(32)의 출력이 논리값 "1"로 될 때까지 반복될 것이다. 논리값 "1"이 각각의 어드레스와 관련된 비교기(32)의 출력에서 나타나지 않고, 플립플롭 회로가 계속해서 논리값 "0"으로 고정될 때, 비교 완료 신호는 논리값 "1"로 셋트된 검증 종료 신호의 결과에 따라 논리값 "1"로 변하게 된다. 이러한 것은 프로그램된 모든 메모리 셀 트랜지스터의 실제 임계 전압이 기준 영역(허용 가능한 변경 영역)의 하부 제한 레벨보다 전위적으로 크게 되도록 검증된다는 것을 나타내는 것이다. 이때, 제1기록 검증이 종료된다.
계속해서, 제2기록 검증 동작이 같은 NAND 셀 유니트에서 시작된다. 이러한 동작은 실제 임계 전압이 제2기록 검증 전압(Vver2)를 사용하여 기준 영역의 상부 제한(3.5V) 보다 작게 되는지의 여부를 결정하도록 프로그램된 메모리 셀 트랜지스터를 검증하는 것이다. 제2기록 검증 동작은 5V의 전압이 제1기록 검증 동작 동안에 비선택된 메모리 셀 트랜지스터에 인가될 때, 일반적으로 판독 주기에서 사용된 전압과 비슷한 전압이 비선택된 셀 트랜지스터에 인가된다는 점에서 제1기록 검증 동작과 다르다.
NAND 셀 유니트(MUi)의 메모리 셀 트랜지스터(Mi1 내지 Mi8) 사이에서 선택된 메모리 셀 트랜지스터의 실제 임계 전압이 제2검증 전압(Vver2) 보다 크게 되면, 셀 트랜지스터는 초과 기록 상태로 된다고 판단된다. 이러한 경우에, 어떠한 판독 전류도 셀 트랜지스터와 대응하는 비트 라인(BLi)까지 흐르지 않게 된다. 이러한 것은 판독 데이타가 논리값 "1"이라는 정의에 의해 표시된다. 따라서, NAND 셀 유니트(MUi)내의 모든 셀 트랜지스터가 연속적으로 판독되는 동안에, 논리값 "1"이 비트 라인(BLi) 상에 나타나게 되면, 그러한 것은 초기 기록 셀 트랜지스터가 잔류되도록 결정되어야만 한다. 다시 말하면, 초과 기록 셀 트랜지스터는 비트 라인(BLi)상에서 논리값 "1"의 발생을 모니터함으로써 찾을 수 있게 된다. 논리값 "1"이 비트 라인(BLi) 상에 나타나지 않으면, 모든 셀 트랜지스터는 상부 제한 검증 테스트를 통과한 것으로 판단되고, 임계 전압은 기준 영역의 상부 제한보다 전위가 낮게 잔류하게 된다. 이때 검증 종료 검출기(40)은 비교기(32)의 출력에 대응하여 논리값 "1"로 검증 종료 신호를 발생시킨다. 선택된 NAND 셀 유니트(MUi)에 대한 제2기록 검증 과정이 그후 종료된다. 이제, NAND 셀 유니트(MUi)의 모든 셀 트랜지스터의 임계 전압은 기준 영역내에서 성공적으로 유지되도록 검증된다.
제1 및 제2기록 검증 과정의 상기 조합은 EEPROM(10)의 선택된 셀 블럭에서 잔류 NAND 셀 유니트(MU2, …, MUn)에 비슷하게 인가되며, 이러한 것은 선택된 블럭에서 모든 NAND 셀 유니트가 상술된 기준 임계 전압 영역을 만족시키도록 성공적으로 검증될 때까지 반복될 것이다. 기록 검증 동작의 반복 동안에, EEPROM(10)의 주요 콤포넌트에 대한 주전압의 인가 도표가 아래에 표시된 표2에 요약되어 있다.
[표 2]
여기서, "-"표시는 전기적으로 "부동" 상태를 나타내기 위해 사용된다. P형 웰 영역이 P형 기판(44) 대신 N형 기판에 배열되면, 소거 주기("*"로 표시) 동안에 Vsg1의 "0V"는 20V로 셋트될 수 있음을 주목해야 한다. 즉, 상기와 같은 것은 후에 표시된 다음의 표에 따르게 된다.
제2기록 검증 동작의 실행 순서는 기록(프로그램) 동작과 제1기록 검증 동작이 선택된 셀 블럭에 포함된 모든 NAND 셀 유니트(MU)에 따라 완료된 후 제2기록 검증 동작이 수행되도록 하기 위해 약간 변경될 수 있다. 몇몇의 동작 모드 동안에 EEPROM(10)의 주요 콤포넌트에서 발생된 주전압은 아래에 도시된 표3에 요약되어 있다.
[표 3]
표3의 경우에서 주목해야 할 점은 2개 입력의 NAND 게이트(G5)는 기록 검증 신호(W-VERIFY2)가 직접 인버터(I2)에 공급되도록 하기 위해 제거되고, 2개의 입력의 NAND 게이트(G3)은 판독 신호(READ)와 어드레스()에 대한 2개의 입력에 추가하여 기록 검증 신호(W-VERIFY2)를 수신하기 위해 제3입력을 가지고 있는 3개 입력의 NAND 게이트로 대체되도록 하기 위해 제7도의 회로 소자가 약간 변경되어야만 한다는 점이다.
제1 및 제2기록 검증 동작이 선정된 시간 동안 반복된 후에도, 1개 또는 몇몇의 메모리 셀 트랜지스터(불충분 기록 또는 초과 기록 셀 트랜지스터)가 기준 영역 밖에 있는 최종 임계 전압으로 계속 잔류하는 것이 가능하며, 즉 검증 과정은 성공하지 못한 상태로 완료된다. 그러한 경우에 선택된 셀 블럭은 지금까지의 어떤 방법으로도 액세스되는 것이 금지된다. 그러한 금지는 일반적으로 반도체 메모리 기술에서 "보호"공정으로서 표기된다. EEPROM(10)의 판독 동작은 같은 형태의 기존의 EEPROM과 기본적으로 유사하다.
실제로, 제1 및 제2기록 검증 동작의 조합을 수행하는 몇가지 방식이 있을 수 있다. 몇몇의 전형적인 예가 5개의 중요한 과정의 흐름을 제공하기 위해 아래에 기술될 것이다. 제1예는 제12도의 흐름도에 도시되어 있으며, 제1 및 제2기록 검증 동작은 유니트로서 선택된 셀 블럭내의 모든 워드 라인(WL)에 따라 실행된다.
특히, 제12도의 단계(140)에서, 어떤 셀 블럭은 EEPROM(10)에서 선택된다. K번째의 셀 블럭이 선택된다고 가정하자. NAND 셀 유니트의 파라미터(I)는 단계(142)에서 1로 규정되며, 대응하는 NAND 셀 유니트(MU1)은 단계(144)에서 선택된다. 워드 라인 수(J)가 단계(146)에서 1로 규정될 때, 대응하는 워드 라인(W11)은 그후 단계(148)에서 선택된다. 대응하는 1페이지가 이제 표시된다. 단계(150)에서, 1페이지를 구성하는 선택된 워드 라인(WL1)에 접속된 메모리 셀 트랜지스터(M11, M21, …, Mn1)은 관련된 비트 라인(BL)에 의해 공급된 데이타 비트로 프로그램되거나 기록된다.
연속적으로, 제12도의 단계(152)에서, 제1기록 검증 동작은 선택된 페이지로 수행된다. 특히, 제1기록 검증(불충분한 기록 검증)을 위한 판동 동작은 이전에 기술된 바와 같은 방법으로 제1검증 전압(Vver1)을 선택된 워드 라인(W11)에 인가시킴으로써 수행된다. 그후, 단계(154)에서, 제2검증 전압(Vver2)가 워드 라인(WL1)에 인가되고, 제2검증(초과 기록 검증)에 대한 판독 동작이 수행된다. 이러한 단계 동안에, 비선택된 워드 라인(WL2 내지 WL8)에는 전력 공급 전압(Vcc)가 인가된다.
제12도의 단계(156)에서, 초과 기록 셀 트랜지스터가 잔류되어 있는지의 여부를 결정하는 검증이 수행된다. 검증 결과가 "아니오"이면, 단계(158)로 진행하고, 어떤 불충분한 기록 셀 트랜지스터가 잔류되어 있는지의 여부를 결정하는 다른 검증이 수행된다. 검증 결과가 단계(156)에서 "예"이면, 단계(150)으로 진행된다. 단계(150, 152, 154)를 다시 수행함으로써, 재기록(추가 기록 또는 재프로그램) 동작이 실시된다. 비슷한 판단이 단계(156, 158)에서 수행된다. 그러한 과정의 흐름은 "아니오"가 단계(158)에서 나타날 때까지 반복될 것이며, 이러한 것은 불충분한 기록 셀이 발견되지 않음을 의미하는 것이다.
기록 검증 동작이 반복되는 동안, 단계(156)에서 "예"가 얻어질 수 있다. 그러한 경우에는 단계(160)으로 진행한다. 이러한 단계에서, 현재 선택된 NAND 셀 유니트(MU1)은 후에 액세스되는 것을 금지시키는 회복 불가능한 유니트로서 "보호"되고 할당된다. 파라미터(I)가 단계(162)에서 1씩 증가하거나 상승된 후, 이러한 과정은 그후 단계(144)로 복귀된다. 다시 말하면, NAND 셀 유니트(MU1)이 실제로 포기(효과적인 NAND 셀 유니트로부터 실제로 제거됨)되며, 이러한 과정은 다음의 NAND 셀 유니트(MUi+1 ; 이러한 경우에는 MU2)에 대한 기록 검증을 계속한다. 단계(160)에서, 주목해야 할 점은 보호 공정이 단계(160)에서 NAND 셀 유니트(MU1) 보다 선택된 셀 블럭 자체에서 실시될 수 있다는 점이다. 그러한 경우, 과정의 흐름은 다음과 같이 변경된다. 즉, 단계(162)에서 파라미터(K)가 1씩 증가되며, 파라미터(I)는 변경되지 않은 상태를 유지하고, 과정은 단계(140)으로 복귀하지 않고 단계(144)로 복귀된다. 변경된 그러한 서브루틴 흐름은 제12도에서 파선으로 링크된 블록(160a, 162a)에 의해 가시화된다. 가능한 2개의 변경은 최종 사용자의 선택에 따라 자유롭게 이용될 수 있다. 상기 내용은 유사한 시각화가 예시를 위해서만 대응하는 흐름도의 다이어그램으로부터 생략된다고 하더라도, 아래에 표시될 실시예의 나머지 부분에도 유사하게 응용될 수 있다.
"아니오"가 제12도의 단계(156, 158)에서 출력될 때, 다시 말하면, 선택된 NAND 셀 유니트(MU1)에서 모든 셀 트랜지스터는 실제 임계 전압이 기준 영역내로 직접 떨어진다는 사실에 기인하여 제1 및 제2검증 테스트를 통과하게 될 때. 프로그램될 어떤 기록 데이타가 선택된 NAND 셀 유니트에 따라 잔류하는지의 여부를 결정하는 단계(164)에서 검색된다. "예"이면, 파라미터(J)가 이미 8[8 ; 이러한 숫자는 NAND 셀 유니트(MUi)에 배열된 모든 셀 트랜지스터의 갯수를 표기 ; 제2도 참조]에 도달되었는지의 여부를 결정하는 단계(166)에서 검색된다. 단계(166)의 출력이 "아니오"이면, 파라미터(J)는 단계(168)에서 J=J+1로 셋트되며, 그후 단계(148)로 복귀된다. 다시 말하면, 단계(166)의 출력이 "예"이면, 파라미터(I)가 n[이러한 숫자는 비트 라인(BL)의 수를 표기 ; 제2도 참조]에 도달되었는지의 여부를 결정하는 검색이 수행된다. I가 n보다 작다는 것을 표시하는 "아니오"가 나타나면, I가 1씩 증가된 후에 단계(144)로 복귀하고, 단계(170)에서 "예"가 나타나면, 단계(174)로 진행되며, 블럭 갯수(K)는 1씩 증가되지만, I=J=1로 된다. 따라서, 이러한 과정은 단계(140)으로 복귀하게 된다. 상술된 과정의 흐름이 반복된 후, 단계(164)의 출력이 "아니오"로 되면, 단계(174)와 유사한 동작이 단계(176)에서 수행된다. 그후, 과정이 종료하게 된다. 제12도에서, 단계(156, 158)의 실행 순서가 몇몇의 경우에서 서로 대체될 수 있다는 점을 주목해야 한다.
제13도에 도시된 기록 검증 과정의 흐름은 선택된 NAND 셀 유니트(MUi)에 따라 불충분한 기록 검증 테스트가 처음에 실행되고, 초과 기록 검증 테스트가 그후에 실행되는 것을 특징으로 한다. 제13도의 과정은 단계(140 내지 150)의 수행시 제12도에 도시된 과정과 유사하다. 데이타 기록 동작이 단계(150)에서 선택된 페이지로 수행된 후에 단계(180)으로 진행되며, 어떤 불충분한 기록 셀 트랜지스터가 선택된 페이지에 잔류되어 있는지의 여부를 결정하는 선택된 워드 라인에 제1검증 전압(Vver1)을 인가시킴으로써 검증이 수행된다. 단계(180)은 제12도의 단계(158)과 일치할 수 있다. 단계(180)에서 "예"이면, 단계(150)으로 복귀된다. 단계(180)에서, "아니오"이면, 단계(182)로 복귀되며, J는 1씩 증가하게 된다. 단계(184)에서, K가 이미 8에 도달되었는지의 여부를 결정하는 검색이 수행된다. K＜8이면, 단계(184)으 출력은 "아니오"로 되며, 이 때에는 단계(148)로 복귀하게 된다.
제13도의 단계(148, 150, 180, 182)가 반복된 후, 단계(184)에서 "아니오"가 나타나면, 특히 어떤 불충분한 기록 셀 트랜지스터가 선택된 페이지 내에 없다는 것이 성공적으로 검증될 때, 이러한 과정은 단계(186)으로 진행된다. 이러한 단계에서, 같은 NAND 셀 유니트는 어떤 초과 기록 셀 트랜지스터가 선택된 페이지 내에 잔류되어 있는지의 여부를 검증하기 위한 초과 기록 검증 단계로 이제 셋트된다. 이러한 단계는 제2 검증 전압(Vver2)가 선택된 워드 라인에 인가된다는 점에서 제12도의 단계(156)고 비슷하다. 단계(186)에서 "예"가 발생되면, 이전에 기술된 바와 같이 제12도에 도시된 단계(160a, 162a)로 대체될 수 있는 단계(160, 162)에 의해 단계(144)로 복귀하게 된다. 단계(186)에서 "아니오"로 되면, 단계(164, 170)을 통하여 단계(144)로 복귀하게 되고, 또한 1씩 I를 증가(I=I+1)시키기 위한 단계(188)로 복귀하게 된다. 제14도에 도시된 기록 검증 과정의 흐름은 각각의 불충분한 기록 검증 테스트가 선택된 NAND 셀 유니트(MUi)에서 완료될 때마다 초과 기록 검증 테스트가 즉시 뒤이어 수행되는 것을 특징으로 한다. 제14도의 과정은 단계(140 내지 150, 180)의 실행시 제13도의 과정과 유사하다. 단계(180)에서, 선택된 페이지는 어떤 불충분한 기록 셀 트랜지스터가 선택된 페이지에 잔류되어 있는지의 여부를 결정하는 유사한 충분한 기록 검증 동작이 수행된다. 그러한 셀 트랜지스터가 발견되지 않으면, 그후 단계(186)으로 진행되고, 제2 검증 전압(Vver2)가 같은 워드 라인(WLj)에 인가되며, 반면에 비선택된 워드 라인은 전력 공급 전압(Vcc)가 인가되어 초과 기록 검증 테스트가 수행된다. 초과 기록 셀 트랜지스터가 발견되면, 과정은 단계(160, 162)에 의해 단계(144)로 복귀하게 된다. 그러한 셀 트랜지스터가 발견되지 않으면, 제13도를 참고로하여 이미 설명된 단계(164)로 진행하게 된다. 단계(164)에서 "예"로 되면, 단계(166, 168)은 이러한 순서로 실행된다. 단계(166)에서 "아니오"로 되면, 단계(172)를 통하여 단계(144)로 복귀하게 된다. 단계(170)에서 "예"가 나타나면, 단계(174)를 경유하여 단계(140)으로 복귀하게 된다.
원칙적으로, 제15도에 도시된 과정의 흐름은 추가된 보조 과정(190)을 포함하고 있는 제12도의 흐름과 유사하고, 단계(150) 이후에 선택된 NAND 셀 유니트(MUi)와 관련된 워드 라인(WL1 내지 WL8)이 연속적으로 선택되며, 불충분한 기록 검증과 초과 기록 검증 동작의 조합은 각각의 이러한 워드 라인에 따라 수행된다.
특히, 제15도의 단계(192)에서, 선택된 페이지 갯수를 나타내거나 설명될 수 있는 워드 라인의 수(J)가 8로 도달되었는지의 여부를 결정하기 위한 검증이 수행된다. J＜8이면, 어떤 다른 기록될 데이타가 선택된 페이지에 따라 잔류하는지의 여부를 결정하는 단계(194)에서 검색이 수행된다. "예"이면, J는 단계(196)에서 J+1로 셋트되고, 그후 단계(150)으로 복귀하게 된다. 단계(194)에서 "아니오"로 되면, 단계(198)로 진행되고, J는 1로 초기화 된다. 단계(192)에서 "예"가 나타날 때, 다시 말하면 J가 8에 도달할 때, 과정은 또한 단계(198)로 직접 진행하게 된다.
연속적으로, 제15도의 단계(200)에서 불충분한 기록 검증 테스트는 선택된 J번째 페이지에 따라 실행된다. 이러한 테스트는 제1 검증 전압(Vver1)이 J번째 워드 라인(WLj)에 인가된다는 점에서 제12도의 단계(152)와 유사하다. 그후, 단계(202)에서, 같은 페이지는 초과 기록 검증 테스트 공정이 수행된다. 이러한 테스트는 제2검증 전압(Vver2)가 J번째 워드 라인(WLj)가 인가된다는 점에서 제12도의 단계(152)와 유사하다. 단계(202)에서는 J가 8에 도달되었는지의 여부가 검증된다. "아니오"(J＜8)이면, J는 단계(206)에서 J+1로 셋트되고, 그후 과정은 단계(200)으로 진행하게 된다. "예"(J=8)이면, 상술된 단계(156)으로 진행하게 된다. 다음에 진행되는 과정의 흐름은 일반적으로 제12도에 도시된 대응하는 부분과 유사하다. 제15도에서, 주목해야 할 점은 제12도의 단계(164)와 단계(170) 사이의 단계(166)이 더 이상 필요하지 않게 된다는 점이다.
제15도의 과정은 제16도에 도시된 바와 같이 변경될 수 있다. 제16도의 과정은 제12도의 단계(154)와 대체되는 단계(202)를 보유하고 있는 제15도에 도시된 과정과 유사하며, 이러한 것은 제16도에 도시된 바와 같이 단계(156)과 단계(158) 사이에서 실행된다. 이러한 것은 선택된 NAND 셀 유니트(MUi)에 대한 초과 기록 검증이 NAND 셀 유니트와 관련된 워드 라인(WL ; 페이지)을 연속적으로 선택하고, 제1 검증 전압(Vver1)을 인가시킴으로써 불충분한 기록 검증 동작이 연속적으로 수행된 후에만 허용된다는 것을 의미하는 것이다.
EEPROM(10)은 제1 및 제2 검증 전압(Vver1, Vver2)를 사용하여 "불충분한 기록/초과 기록 검증 조합" 특성에 기인한 더 높은 동작 신뢰도를 제공할 수 있다. 이러한 것은 비록 프로그램 처리 후 최종 임계 전압이 고집적화된 NAND형 EEPROM의 제조 과정의 편차에 기인하여 메모리 셀 트랜지스터(M) 사이에서 변경된다고 하더라도, 그러한 실제 변경이 더 높은 액세스 처리 신뢰도를 성공적으로 나타내도록 "흡수"되거나 보상될 수 있음을 의미하는 것이다. 따라서, 반도체 제조자에게 요구되는 집적화 밀도가 점점 더 증가함에 따라 어렵게 되는 엄격한 제조 요건을 완화시키는 것이 가능하게 된다. 그러한 요건에 대한 완화는 EEPROM의 제조 산출량을 향상시키게 될 것이다.
또한, 상술된 "불충분한 기록/초과 기록 검증 조합"의 특성은 각각의 프로그램 시간을 더 짧게 할 수 있으며, 이러한 것은 메모리 셀 트랜지스터가 회복될 수 없게 해주는 초과 기록 상태로 돌입되는 것을 방지할 수 있게 된다. 짧아진 프로그램 처리 주기의 사용과 함께, 비록 불충분한 기록 셀 트랜지스터가 발생하였더라도, 그러한 셀 트랜지스터는 위험을 최소화하고 성공 가능성을 최대화시킨 후속의 재프로그램 동작에 의해 쉽게 보호될 수 있다. 이러한 것은 더 높은 가능성으로 허용가능한 변경 범위(제조 과정에서 편차를 보상하기 위해 더 좁게 설계된 범위) 내로 떨어지도록 하기 위해 한 번 프로그램된 셀 트랜지스터의 임계 전압을 가속시키거나 촉진시킬 수 있다. 비록 초과 기록 셀 트랜지스터가 발생하더라도, EEPROM은 그러한 셀 트랜지스터를 포함하고 있는 메모리 셀 어레이의 부분만을 "보호"함으로써 계속 사용가능한 상태로 잔류될 수 있고, 그러한 부분은 NAND 셀 유니트 또는 이러한 셀 유니트를 포함하고 있는 셀 블럭이 될 수 있으며, 더 높은 효율을 예상할 수 있기 때문에 상기 유니트가 블럭보다 바람직하다. 따라서, EEPROM의 전체 메모리 공간을 느슨하게 하는 위험을 최소로 할 수 있다.
추가로, 상술된 실시예는 프로그램 모드 전의 동시 소거 모드 동안에 소거 검증 동작을 수행하도록 배열되어 있기 때문에, 한 번 소거된 메모리 셀 트랜지스터는 프로그램 동작이 시작되기 전에 하부 레벨에서 임계 전압을 균일하게 유지시킬 수 있다. 임계 전압을 낮추려는 경향은 다음과 같은 예상치 못한 결과를 제공하게 된다. 즉, 논리값 "0"인 데이타의 판독 속도가 향상될 수 있으며, 논리값 "1"인 데이타가 프로그램될 때, 셀 트랜지스터는 임계 전압이 너무 크게 되는 것(초과 기록 상태로 돌입되는 것)을 방지할 수 있게 된다.
본 발명은 상술된 특정 실시예에 제한되지 않으며, 본 발명의 기본 특성 또는 정신을 벗어남이 없이 다른 방법으로 실행되거나 구현될 수 있다.
EEPROM(10)이 상기 설명은 "불충분한 기록/초과 기록 검증 조합" 기능을 달성하기 위한 회로 소자가 칩 기판(44) 상에 장착된 내부 회로 소자로 구성된다는 가정하에서 기술된 것이다. 그러나, 그러한 배열은 본 발명의 실시예에 대한 변형에 필수적인 것은 아니다. 이러한 회로 소자는 개별적인 IC 칩으로 배열될 수 있다. 그러한 경우에, 본 발명이 다수의 NAND형 EEPROM을 포함하고 있는 IC 카드 모듈에 응용되고, 디지탈 컴퓨터 시스템을 위한 외부 기억 유니트로 이용될 때, 1개의 IC 칩만이 공통 제어기로서 이러한 EEPROM에 사용될 수 있다. 이러한 것은 IC 카드의 구조를 간단히 할 수 있다. 추가로, 표3에 표기된 전압 인가 도표는 아래의 표4에 도시된 바와 같이 변경될 수 있다.
[표 4]
표4의 전압 인가 도표는 단일 "공통" 기록 검증 과정으로 대체된 2개의 다른(제1 및 제2) 기록 검증 과정을 보유한 표3과 유사하고, 비선택된 워드 라인(WL2, WL4 내지 WL8)에 인가된 전압(Vcg2, Vcg4 내지 Vcg8)은 표 3에서는 5V이지만 표 4에서는 3.5V로 되며, 반면에 선택된 워드 라인(WL3)은 1.5V의 전압(Vcg3)이 인가된다. 이러한 경우에, 2개 입력의 NAND 게이트(G5)는 1개의 어드레스() 보다는 어드레스(ai)가 공급되고, 다른 입력에는 신호(W-VERIFY2) 보다는 공통 기록 검증 제어 신호(W-VERIFY)가 공급되며, 제1기록 검증 신호(W-VERIFY)은 공통 기록 검증 신호(W-VERIFY)로 대체되고, 2개 입력의 NAND 게이트(G3)은 판독 신호(READ)와 어드레스()에 대한 2개의 입력에 추가하여 공통 기록 검증 신호(W-VERIFY)를 수신하기 위해 제3 입력을 가지고 있는 3개 입력의 NAND 게이트로 대체되도록 하기 위해 제7도에 도시된 회로 소자가 약간 재배열된다. 그러한 배열과 함께, 제1 및 제2 기록 검증 동작을 완료시키기 위해 필요한 시간 주기의 총 길이는 EEPROM(10)의 액세스 속도를 향상시키기 위해 감소된다.
본 발명은 NAND형 EEPROM(10) 보다 다른 다양한 형태의 EEPROM을 응용할 수 있다. 예를 들면, 본 발명의 기록 검증 개념은 제17도에 도시된 바와 같이 배열된 메모리 셀 어레이를 포함하고 있는 EEPROM에 응용할 수 있다. 이러한 EEPROM은 메모리 기술에 숙련된 기술자들 사이에서 "NOR 셀형 EEPROM"으로 공지되어 있다. 기술 내용의 나머지는 이러한 장치의 설명에서 보충될 것이다.
제17도에는 NOR 셀형 EEPROM의 메모리 셀의 전형적인 배열이 도시되어 있으며, 이러한 메모리 셀은 FATMOS 트랜지스터(M)이 될 수 있는 한쌍의 절연된 게이트 전계 효과 트랜지스터의 행과 열을 포함할 수 있다. 비트 라인(BL)은 메모리 셀 트랜지스터(M)의 열과 결합될 수 있다. 트랜지스터(M)의 행은 제어 게이트 전극에서 제어 게이트 라인(워드 라인 ; C)에 접속된다. 선택 라인(S)는 제17도에 도시된 바와 같이 잔류 소스 드레인 접속 노드에서 메모리 셀 트랜지스터(M)의 어레이에 접속된다.
제18도에 도시된 바와 같이, 소거 모드에서 이전에 기술된 NAND형 EEPROM(10)의 임계 전압 분포는 라인(210)의 내부 영역으로 표시되며, 기록(프로그램) 모드에서 임계 전압 분포는 라인(212)의 내부 영역으로 표시된다. 특히, 더 높은 액세스 처리 신뢰도를 제공하기 위해, 소거 모드에서 각각의 셀 트랜지스터의 임계 전압은 0V 보다 더 낮은(제18도의 1/2 지역보다 낮음) 부(-)의 극성 지역에서 특정한 범위로 떨어지도록 하는 것이 필요하게 된다. 프로그램 모드에서, 각각의 셀 트랜지스터으 임계 전압은 정(+)의 극성의 제한된 영역 안으로 떨어지게 하는 것이 필요 이전의 실시예에서 허용 가능한 변경 범위와 1.5V와 3.5V 사이에서 한정된다는 사실을 다시 살펴보는 것이 필요하게 된다. 다시 말하면, 제17도의 NOR 셀형 EEPROM과 함께, 소거 및 프로그램 모드 동안에 임계 전압의 분포는 각각의 라인(214, 216)의 내부 영역 내부에서와 같이 정(+)의 극성 지역에서 다른 영역 내부에 포함되는 것이 필요하게 된다. 본 발명의 "불충분한 기록/초과 기록 검증 조합" 개념은 NOR 셀형 EEPROM에 응용되며, 임계 전압 특성에서 NAND 셀형 EEPROM(10)으로부터 NOR 셀형 EEPROM의 고유한 차이점은 아래에 기술될 약간의 변경을 필요로 할 것이다.
제1 및 제2 기록 검증 전압(Vver1, Vver2)를 사용하는 상술된 기록 검증 과정[제12도에 도시된 단계(152, 154)]는 제17도의 NOR 셀형 EEPROM에서 소거 검증 동작에 이용된다. 동시에, 필요하다면, 본 발명의 소거 검증 과정은 NOR 셀형 EEPROM의 기록 검증 과정으로 이용될 수 있다. 이러한 경우에, 제3 전압이 기준 검증 전압으로 사용되며, 통상적으로 제1 및 제2 "소거" 검증 전압이 NOR 셀형 EEPROM에서 각각 4.5V와 0.5V로 될 때, 제3 전압은 5.5V로 될 수 있다. NOR 셀형 EEPROM에서 제1 및 제2 소거 검증 과정의 실제 과정 흐름은 제12도 내지 제16도에 도시된 예에서와 같이 비슷하게 배열될 수 있다. 상기 과정의 중요한 원리는 상술된 NAND형 EEPROM(10)의 원리와 같다.

Claims (20)

  1. 전기적으로 소거 가능하고 프로그램 가능한 메모리 셀 트랜지스터를 각각 포함하고 있는 메모리 셀의 행과 열의 어레이, 상기 어레이로부터 선택된 다수의 메모리 셀에 충전되는 전기 캐리어의 양을 변경시킴으로써 그 셀의 임계 전압을 변경시키기 위해 상기 어레이에 접속된 충전/방전 제어 수단, 및 특정한 범위를 한정하는 제1 기준 전압 및 상기 제1 기준 전압보다 더 큰 전위를 가지는 제2 기준 전압을 사용하여 상기 메로리 셀 트랜지스터의 임계 전압의 변화를 검사함으로써 상기 다수의 메로리 셀 트랜지스터의 결과적인 전기적 상태를 검증하고, 상기 특정한 범위 밖의 임계 전압을 가지고 있는 셀 트랜지스터가 존재하는 경우 그 트랜지스터의 충전 상태가 상기 특정한 범위에 보다 가까워지도록 선정된 시간 주기 동안 전압 변경 동작을 수행하기 위한 검증 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 검증 수단이, 판독 데이타를 발생시키기 위해 상기 다수의 메모리 셀 트랜지스터로부터 데이타를 판독하기 위한 판독 수단, 상기 다수의 메모리 셀 트랜지스터에 기록된 고유 데이타를 수신하고, 고유 데이타를 유지하기 위한 기억 수단, 및 상기 판독 수단과 상기 기억 수단에 접속되어 있고, 상기 판독 데이타와 상기 고유 데이타를 비교하며, 디지탈 비교 신호를 발생시키기 위한 비교기 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 판독 수단이, 제1판독 데이타를 얻기 위해 상기 다수의 메모리 셀 트랜지스터에 제1 기준 전압을 공급하고, 제2 판독 데이타를 얻기 위해 상기 다수의 메모리 셀 트랜지스터에 제2 기준 전압을 공급하기 위해 상기 어레이와 연결되어 있는 전압 공급 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 비교기 수단에 응답하여 상기 제1 판독 데이타와 상기 고유 데이타가 일치함을 상기 디지탈 비교 신호가 표시할 때, 상기 검증 수단으로 하여금 상기 전압 변경 동작을 종료시키기 위한 검증 제어기 수단을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 검증 제어기 수단이, 상기 다수의 메모리 셀 트랜지스터의 최소 1개의 셀 트랜지스터의 임계 전압이 상기 범위를 초과하여 그 셀 트랜지스터가 비도전 상태로 유지됨을 상기 제2 판독 데이타가 표시할 때, 상기 다수의 메모리 셀 트랜지스터가 최소한 부분적으로 포기되도록 하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 기판 상에 행과 열로 배열된 다수의 소거 가능하고 프로그램 가능한 메로리 셀 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치를 액세스하기 위한 방법에 있어서, 상기 배열에 포함된 다수의 메모리 셀 트랜지스터에 충전되는 전기 캐리어의 양을 변경시킴으로써 그 트랜지스터의 임계 전압을 변화시키는 단계, 특정한 범위를 한정하는 제1 기준 전압 및 상기 제1 기준 전압보다 더 큰 전위를 가지는 제2 기준 전압을 사용하여 상기 다수의 메모리 셀 트랜지스터의 임계 전압의 변화를 검사함으로써 상기 다수의 메모리 셀 트랜지스터의 결과적인 전기적 상태를 검증하여 상기 다수의 메모리 셀 트랜지스터내에 포함된 셀 트랜지스터가 상기 특정한 범위 밖에 있는 불충분한 임계 전압을 가지고 있는지의 여부를 결정하는 검증 단계, 셀 트랜지스터가 불충분한 임계 전압을 가지고 있다고 결정된 때, 선정된 시간 주기 동안 전압 변경 동작을 수행하는 단계, 및 상기 전기적 상태가 특정한 범위 안으로 들어갈 때까지 상기 검증 단계와 상기 전압 변경 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 액세스 처리 방법.
  7. 제6항에 있어서, 상기 검증 단계가, 기억 유니트에 고유 데이타를 유지하기 위해 상기 다수의 메모리 셀 트랜지스터에 기록될 고유 데이타를 수신하는 단계, 즉 판독 데이타를 발생시키기 위해 상기 다수의 메모리 셀 트랜지스터로부터 데이타를 판독하는 단계, 및 제1 판독 데이타가 상기 고유 데이타와 일치할 때에는 제1전위 레벨로 되고, 제2판독 데이타가 상기 고유 데이타와 전위적으로 다를 때에는 제2 전위 레벨로 되는 디지탈 비교 신호를 발생시키기 위해 상기 고유 데이타와 상기 판독 데이타를 비교하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 액세스 처리 방법.
  8. 제7항에 있어서, 상기 제1 기준 전압이 상기 다수의 메모리 셀 트랜지스터에 인가되는 동안, 상기 디지탈 비교 신호가 상기 제2 레벨에 있을 때에는 상기 반복 단계를 계속해서 수행하고, 상기 디지탈 비교 신호가 상기 제1레벨에 있을 때에는 상기 반복 단계가 종료되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 액세스 처리 방법.
  9. 제8항에 있어서, 상기 제2 기준 전압이 상기 다수의 메모리 셀 트랜지스터에 인가되는 동안, 상기 다수의 메모리 셀 트랜지스터의 최소 1개의 셀 트랜지스터의 입계 전압이 상기 범위를 전위적으로 초과하여 그 셀 트랜지스터가 비도전 상태로 유지되는 것을 상기 제2 판독 데이타가 표시할 때, 상기 다수의 메모리 셀 트랜지스터가 최소한 부분적으로 포기되도록 하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 액세스 처리 방법.
  10. 제9항에 있어서, 상기 다수의 메모리 셀 트랜지스터에 선정된 전압을 공급함으로써 상기 셀 트랜지스터를 초기화시키는 단계, 제3 전압보다 전위적으로 더 낮은 불충분한 임계 전압을 가진 불규칙적으로 초기화된 셀 트랜지스터가 상기 다수의 메모리 셀 트랜지스터 사이에 잔류되어 있는지의 여부를 결정하기 위해, 상기 제3 기준 전압을 사용하여 상기 다수의 메모리 셀 트랜지스터의 임계 전압의 변화를 검사함으로써 그 셀 트랜지스터의 결과적인 전기적 상태를 검증하는 단계, 그러한 불규칙적인 셀 트랜지스터가 발견될 때에는 선정된 시간 주기 동안 추가적인 초기화 동작을 수행하는 단계, 및 상기 전기적 상태가 상기 제3 전압과 동일하게 될 때까지 상기 검증 단계와 상기 추가적인 초기화 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 액세스 처리 방법.
  11. 제10항에 있어서, 상기 기록 단계 전에 상기 초기화 단계와 상기 후속되는 단계들을 수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 액세스 처리 방법.
  12. 제1 및 제2 대향 단부를 가지며 일련의 메모리 셀 트랜지스터를 포함하는 다수의 서브 그룹을 각각 포함하고 있는 다수의 그룹으로 분할되며, 캐리어 기억 층과 제어 게이트를 가지고 있는 전계 효과 트랜지스터를 각각 포함하고 있는 메모리 셀의 행과 열의 어레이, 전계 효과 트랜지스터의 행과 그 제어 게이트에서 결합된 병렬 어드레스 제어 라인, 상기 서브 그룹과 결합되고, 상기 어드레스 제어 라인과 절연되어 교차된 병렬 데이타 전송 라인, 선택적으로 상기 데이타 전송 라인을 상기 서브 그룹과 그 제1 단부에서 전기적으로 접속시키기 위한 스위치 수단, 상기 그룹 중에서 선택된 1개의 그룹에 포함된 서브 그룹들로부터 선택된 서브 그룹의 메모리 셀 트랜지스터를 전기적으로 기록시키기 위한 기록 수단, 및 허용 가능한 범위를 한정하는 제1 기준 전압과 제1 기준 전압보다 더 큰 전위를 가지는 제2 기준 전압을 사용하여 선택된 메모리 셀 트랜지스터의 결과적인 입계 전압의 변화를 검사함으로써 그 셀 트랜지스터의 전기적으로 기록된 상태를 검증하고, 상기 메모리 셀 트랜지스터 중의 하나가 불충분한 임계 전압을 가지는 것으로 결정될 때, 그 셀 트랜지스터의 기록된 상태가 만족할만한 상태에 더 가깝게 되도록 선정된 시간 주기 동안 추가 기록 동작을 수행하는 검증 수단을 포함하는 것을 특징으로 하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치.
  13. 제12항에 있어서, 상기 검증 수단이, 제 1 및 제2 기준 전압과 같이 상기 허용 가능한 범위의 하부 제한 레벨을 한정하는 제1 직류 전압, 및 상기 메모리 장치의 전력 공급 전압보다 전위적으로 낮고 상기 허용 가능한 범위 상부 제한 레벨을 한정하는 제2 직류 전압을 선택적으로 발생시키기 위해 어드레스 제어 라인에 접속된 수단을 포함하는 것을 특징으로 하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치.
  14. 제13항에 있어서, 상기 검증 수단이, 상기 제1 및 제2 기준 전압을 사용함으로써 상기 선택된 메모리 셀 트랜지스터로부터 연속적으로 데이타를 판독하기 위해 상기 데이타 전송 라인에 접속된 판독 수단을 더 포함하는 것을 특징으로 하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치.
  15. 제14항에 있어서, 상기 검증 수단이, 상기 선택된 메모리 셀 트랜지스터에 기록될 고유 데이타를 수신 하기 위한 데이타 래치 수단, 및 상기 판독 수단과 데이타 래치 수단에 결합되고, 1비트 비교 신호를 발생시키는 고유 데이타와 판독 데이타를 비교하기 위한 비교기 수단을 더 포함하는 것을 특징으로 하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치.
  16. 제15항에 있어서, 제1 기준 전압을 이용한다는 조건하에서 대응하는 비트 라인 상에 나타나는 판독 데이타가 상기 고유 데이타와 전위적으로 동일하다는 것을 나타내는 특정 논리 레벨에 비교 신호가 있을 때, 추가 기록 동작을 종료시키고, 상기 비교기 수단과 검증 수단에 접속된 수단을 더 포함하는 것을 특징으로 하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치.
  17. 제16항에 있어서, 상기 메모리 셀 트랜지스터의 어레이가, 캐리어가 선택적으로 축적되도록 하기 위해 부동 게이트를 가지고 있는 부동 게이트 터널링 금속 산화물 반도체(FATMOS) 트랜지스터를 포함하는 것을 특징으로 하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치.
  18. 제17항에 있어서, 상기 스위치 수단이 각각 상기 데이타 전송 라인과 메모리 셀 트랜지스터의 상기 서브 그룹 사이에 결합된 다수의 절연 게이트 금속 절연기 반도체 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치.
  19. 제18항에 있어서, 상기 절연 게이트 금속 절연기 반도체 전계 효과 트랜지스터가 스위치 제어 신호를 수신하기 위해 함께 접속된 제어 게이트를 포함하는 것을 특징으로 하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치.
  20. 제19항에 있어서, 스위치 제어 신호를 수신하기 위해 함께 접속된 게이트 전극을 가지고 있는 다수의 절연 게이트 금속 절연기 반도체 전계 효과 트랜지스터를 가지고 있고, 상기 서브 그룹의 제2 단부에서 접지 전위와 대응하는 고정된 전위에 대해 선택적으로 메모리 셀 트랜지스터의 상기 서브 그룹을 전기적으로 접속시키기 위한 추가 스위치 수단을 더 포함하는 것을 특징으로 하는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용메모리 장치.
KR1019920003973A 1991-03-12 1992-03-11 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 Expired - Fee Related KR960002006B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-072424 1991-03-12
JP7242491 1991-03-12

Publications (2)

Publication Number Publication Date
KR920018767A KR920018767A (ko) 1992-10-22
KR960002006B1 true KR960002006B1 (ko) 1996-02-09

Family

ID=13488898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920003973A Expired - Fee Related KR960002006B1 (ko) 1991-03-12 1992-03-11 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치

Country Status (3)

Country Link
US (3) US5321699A (ko)
KR (1) KR960002006B1 (ko)
DE (1) DE4207934C2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675316B2 (en) 2005-08-05 2010-03-09 Samsung Electronics, Co., Ltd. Semiconductor memory device including on die termination circuit and on die termination method thereof

Families Citing this family (258)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602789A (en) * 1991-03-12 1997-02-11 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JP2575990B2 (ja) * 1992-03-24 1997-01-29 株式会社東芝 半導体装置とそのテスト方法
JPH05324489A (ja) * 1992-05-15 1993-12-07 Toshiba Corp 記憶装置
KR950013342B1 (ko) * 1992-10-06 1995-11-02 삼성전자주식회사 반도체 메모리장치의 결함구제회로
US5473753A (en) * 1992-10-30 1995-12-05 Intel Corporation Method of managing defects in flash disk memories
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JP2765441B2 (ja) * 1993-07-26 1998-06-18 日本電気株式会社 半導体記憶集積回路
JPH0757484A (ja) * 1993-08-11 1995-03-03 Sony Corp Ｎｏｒ型不揮発性メモリ制御回路
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3205658B2 (ja) * 1993-12-28 2001-09-04 新日本製鐵株式会社 半導体記憶装置の読み出し方法
JP3566745B2 (ja) * 1994-01-25 2004-09-15 新日本製鐵株式会社 電圧変換装置
DE69427277T2 (de) * 1994-01-31 2001-09-13 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zur Programmierung und Prüfung eines nichtflüchtigen Speichers
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JP3176008B2 (ja) * 1994-03-30 2001-06-11 株式会社東芝 半導体メモリ回路
US5530803A (en) * 1994-04-14 1996-06-25 Advanced Micro Devices, Inc. Method and apparatus for programming memory devices
TW318961B (ko) * 1994-05-04 1997-11-01 Nippon Precision Circuits
DE69426818T2 (de) * 1994-06-10 2001-10-18 Stmicroelectronics S.R.L., Agrate Brianza Fehlertolerantes Speichergerät, insbesondere des Typs "flash EEPROM"
JP3469362B2 (ja) * 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
KR0142368B1 (ko) * 1994-09-09 1998-07-15 김광호 불휘발성 반도체 메모리장치의 자동프로그램 회로
CN1126112C (zh) * 1994-11-29 2003-10-29 三菱电机株式会社 产生正负高压的电源输出电位复位电路
JP2755197B2 (ja) * 1995-01-13 1998-05-20 日本電気株式会社 半導体不揮発性記憶装置
KR0145225B1 (ko) * 1995-04-27 1998-08-17 김광호 블럭 단위로 스트레스 가능한 회로
JPH0917196A (ja) * 1995-06-30 1997-01-17 Nec Corp テストモード設定回路
US5568426A (en) * 1995-07-26 1996-10-22 Micron Quantum Devices, Inc. Method and apparatus for performing memory cell verification on a nonvolatile memory circuit
KR0172831B1 (ko) * 1995-09-18 1999-03-30 문정환 비휘발성 메모리를 프로그램하는 방법
US5661685A (en) * 1995-09-25 1997-08-26 Xilinx, Inc. Programmable logic device with configurable power supply
KR0172533B1 (ko) * 1995-10-18 1999-03-30 김주용 플래쉬 메모리 장치
JP3392604B2 (ja) * 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
KR100208433B1 (ko) * 1995-12-27 1999-07-15 김영환 플래쉬 메모리 소자 및 그를 이용한 프로그램 방법
DE19607724A1 (de) * 1996-02-29 1997-09-04 Siemens Ag Schaltungsanordnung für einen programmierbaren nichtflüchtigen Speicher
US5710778A (en) * 1996-04-01 1998-01-20 Cyrpress Semiconductor Corporation High voltage reference and measurement circuit for verifying a programmable cell
US5726934A (en) * 1996-04-09 1998-03-10 Information Storage Devices, Inc. Method and apparatus for analog reading values stored in floating gate structures
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
DE19616546C1 (de) * 1996-04-25 1997-12-11 Siemens Ag Verfahren zur Fehlerkorrektur von Datenbits in Halbleiterspeichern und Halbleiterspeicherchip zur Durchführung des Verfahrens
JP3404712B2 (ja) * 1996-05-15 2003-05-12 株式会社東芝 不揮発性半導体記憶装置及びその書き込み方法
US5648930A (en) * 1996-06-28 1997-07-15 Symbios Logic Inc. Non-volatile memory which is programmable from a power source
JPH1074396A (ja) * 1996-08-30 1998-03-17 Nec Corp 半導体記憶装置
US5661687A (en) * 1996-09-30 1997-08-26 Symbios Logic Inc. Drain excluded EPROM cell
US5838616A (en) * 1996-09-30 1998-11-17 Symbios, Inc. Gate edge aligned EEPROM transistor
US5768287A (en) 1996-10-24 1998-06-16 Micron Quantum Devices, Inc. Apparatus and method for programming multistate memory device
US5764568A (en) 1996-10-24 1998-06-09 Micron Quantum Devices, Inc. Method for performing analog over-program and under-program detection for a multistate memory cell
US5771346A (en) 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
JP3967409B2 (ja) * 1996-12-26 2007-08-29 株式会社東芝 半導体集積回路装置
US6134140A (en) * 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
JPH1186575A (ja) * 1997-09-05 1999-03-30 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
JPH11203879A (ja) * 1998-01-19 1999-07-30 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
US6088268A (en) * 1998-09-17 2000-07-11 Atmel Corporation Flash memory array with internal refresh
US6567302B2 (en) 1998-12-29 2003-05-20 Micron Technology, Inc. Method and apparatus for programming multi-state cells in a memory device
JP3920501B2 (ja) 1999-04-02 2007-05-30 株式会社東芝 不揮発性半導体記憶装置及びそのデータ消去制御方法
US6550028B1 (en) * 1999-10-19 2003-04-15 Advanced Micro Devices, Inc. Array VT mode implementation for a simultaneous operation flash memory device
KR100386611B1 (ko) * 2000-05-08 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법
JP3631463B2 (ja) * 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
DE10124742C1 (de) * 2001-05-21 2003-01-23 Infineon Technologies Ag Verfahren und Einrichtung zum Testen einer Speicherschaltung
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
JP3821697B2 (ja) * 2001-12-07 2006-09-13 エルピーダメモリ株式会社 半導体集積回路装置のベリファイ方法および半導体集積回路装置
US6621739B2 (en) * 2002-01-18 2003-09-16 Sandisk Corporation Reducing the effects of noise in non-volatile memories through multiple reads
JP4218527B2 (ja) * 2002-02-01 2009-02-04 株式会社日立製作所 記憶装置
JP4270832B2 (ja) * 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
JP3869360B2 (ja) * 2002-12-27 2007-01-17 三鷹光器株式会社 手術用顕微鏡の回転支持構造
US6829167B2 (en) * 2002-12-12 2004-12-07 Sandisk Corporation Error recovery for nonvolatile memory
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US6914823B2 (en) * 2003-07-29 2005-07-05 Sandisk Corporation Detecting over programmed memory after further programming
KR100642187B1 (ko) * 2003-09-08 2006-11-10 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치, 전자 카드 및 전자 장치
EP1583102B1 (en) * 2004-03-30 2007-08-01 STMicroelectronics S.r.l. A sequential program-verify method with result buffering
US7023733B2 (en) * 2004-05-05 2006-04-04 Sandisk Corporation Boosting to control programming of non-volatile memory
US8108429B2 (en) 2004-05-07 2012-01-31 Quest Software, Inc. System for moving real-time data events across a plurality of devices in a network for simultaneous data protection, replication, and access services
US7565661B2 (en) 2004-05-10 2009-07-21 Siew Yong Sim-Tang Method and system for real-time event journaling to provide enterprise data services
US7680834B1 (en) 2004-06-08 2010-03-16 Bakbone Software, Inc. Method and system for no downtime resychronization for real-time, continuous data protection
US7979404B2 (en) 2004-09-17 2011-07-12 Quest Software, Inc. Extracting data changes and storing data history to allow for instantaneous access to and reconstruction of any point-in-time data
US7904913B2 (en) * 2004-11-02 2011-03-08 Bakbone Software, Inc. Management interface for a system that provides automated, real-time, continuous data protection
US7092290B2 (en) * 2004-11-16 2006-08-15 Sandisk Corporation High speed programming system with reduced over programming
US7173859B2 (en) 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
ITMI20042538A1 (it) * 2004-12-29 2005-03-29 Atmel Corp Metodo e sistema per la riduzione del soft-writing in una memoria flash a livelli multipli
JP2006202400A (ja) * 2005-01-20 2006-08-03 Renesas Technology Corp 不揮発性半導体記憶装置の消去方法
US8000502B2 (en) 2005-03-09 2011-08-16 Sandisk Technologies Inc. Portable memory storage device with biometric identification security
US7339834B2 (en) 2005-06-03 2008-03-04 Sandisk Corporation Starting program voltage shift with cycling of non-volatile memory
US7689602B1 (en) 2005-07-20 2010-03-30 Bakbone Software, Inc. Method of creating hierarchical indices for a distributed object system
US7788521B1 (en) 2005-07-20 2010-08-31 Bakbone Software, Inc. Method and system for virtual on-demand recovery for real-time, continuous data protection
US7230854B2 (en) * 2005-08-01 2007-06-12 Sandisk Corporation Method for programming non-volatile memory with self-adjusting maximum program loop
US7023737B1 (en) 2005-08-01 2006-04-04 Sandisk Corporation System for programming non-volatile memory with self-adjusting maximum program loop
KR100719372B1 (ko) * 2005-08-10 2007-05-17 삼성전자주식회사 노어 플래시 메모리 장치 및 그것의 프로그램 방법
US7580287B2 (en) 2005-09-01 2009-08-25 Micron Technology, Inc. Program and read trim setting
US7366022B2 (en) * 2005-10-27 2008-04-29 Sandisk Corporation Apparatus for programming of multi-state non-volatile memory using smart verify
US7301817B2 (en) * 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
EP2256748B1 (en) 2005-12-06 2013-09-11 SanDisk Technologies Inc. Reducing read disturb for non-volatile storage
US7355888B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
US7355889B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US7365018B2 (en) * 2005-12-28 2008-04-29 Sandisk Corporation Fabrication of semiconductor device for flash memory with increased select gate width
US20070272090A1 (en) * 2006-02-01 2007-11-29 Bommaraju Tilak V Hydrogen mitigation and energy generation with water-activated chemical heaters
CN101395673B (zh) 2006-03-03 2011-09-21 桑迪士克股份有限公司 对浮动栅极耦合具有补偿的非易失性存储装置的读取操作
US7567472B2 (en) * 2006-04-12 2009-07-28 Micron Technology, Inc. Memory block testing
WO2007132457A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Combined distortion estimation and error correction coding for memory devices
US8239735B2 (en) 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
US7870736B2 (en) * 2006-06-01 2011-01-18 Virginia Tech Intellectual Properties, Inc. Premixing injector for gas turbine engines
US7342831B2 (en) * 2006-06-16 2008-03-11 Sandisk Corporation System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7391650B2 (en) * 2006-06-16 2008-06-24 Sandisk Corporation Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7349261B2 (en) * 2006-06-19 2008-03-25 Sandisk Corporation Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7492633B2 (en) * 2006-06-19 2009-02-17 Sandisk Corporation System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7489549B2 (en) * 2006-06-22 2009-02-10 Sandisk Corporation System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7486561B2 (en) * 2006-06-22 2009-02-03 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US20070297247A1 (en) * 2006-06-26 2007-12-27 Gerrit Jan Hemink Method for programming non-volatile memory using variable amplitude programming pulses
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
US7885119B2 (en) * 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7768835B2 (en) * 2006-08-09 2010-08-03 Micron Technology, Inc. Non-volatile memory erase verify
US7440326B2 (en) 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
US7977186B2 (en) * 2006-09-28 2011-07-12 Sandisk Corporation Providing local boosting control implant for non-volatile memory
US7705387B2 (en) * 2006-09-28 2010-04-27 Sandisk Corporation Non-volatile memory with local boosting control implant
US7684247B2 (en) * 2006-09-29 2010-03-23 Sandisk Corporation Reverse reading in non-volatile memory with compensation for coupling
US7450426B2 (en) * 2006-10-10 2008-11-11 Sandisk Corporation Systems utilizing variable program voltage increment values in non-volatile memory program operations
US7474561B2 (en) * 2006-10-10 2009-01-06 Sandisk Corporation Variable program voltage increment values in non-volatile memory program operations
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
US7586157B2 (en) * 2006-10-17 2009-09-08 Sandisk Corporation Non-volatile memory with dual voltage select gate structure
US7691710B2 (en) * 2006-10-17 2010-04-06 Sandisk Corporation Fabricating non-volatile memory with dual voltage select gate structure
US7596031B2 (en) 2006-10-30 2009-09-29 Sandisk Corporation Faster programming of highest multi-level state for non-volatile memory
US7975192B2 (en) 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7468911B2 (en) * 2006-11-02 2008-12-23 Sandisk Corporation Non-volatile memory using multiple boosting modes for reduced program disturb
US7440323B2 (en) * 2006-11-02 2008-10-21 Sandisk Corporation Reducing program disturb in non-volatile memory using multiple boosting modes
US7508703B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Non-volatile memory with boost structures
US7696035B2 (en) * 2006-11-13 2010-04-13 Sandisk Corporation Method for fabricating non-volatile memory with boost structures
US7508710B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Operating non-volatile memory with boost structures
US8151163B2 (en) 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US7623387B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Non-volatile storage with early source-side boosting for reducing program disturb
US7623386B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Reducing program disturb in non-volatile storage using early source-side boosting
EP2078302B1 (en) 2006-12-12 2010-11-24 Sandisk Corporation Reducing program disturb in non-volatile storage using early source-side boosting
US7551482B2 (en) * 2006-12-27 2009-06-23 Sandisk Corporation Method for programming with initial programming voltage based on trial
US7570520B2 (en) * 2006-12-27 2009-08-04 Sandisk Corporation Non-volatile storage system with initial programming voltage based on trial
US7525843B2 (en) * 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
US7468920B2 (en) 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
US7468919B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Biasing non-volatile storage based on selected word line
US7554853B2 (en) * 2006-12-30 2009-06-30 Sandisk Corporation Non-volatile storage with bias based on selective word line
US7583539B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US7583535B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7679965B2 (en) * 2007-01-31 2010-03-16 Sandisk Il Ltd Flash memory with improved programming precision
CN101715595A (zh) 2007-03-12 2010-05-26 爱诺彼得技术有限责任公司 存储器单元读取阈的自适应估计
US7904793B2 (en) 2007-03-29 2011-03-08 Sandisk Corporation Method for decoding data in non-volatile storage using reliability metrics based on multiple reads
US7797480B2 (en) * 2007-03-29 2010-09-14 Sandisk Corporation Method for reading non-volatile storage using pre-conditioning waveforms and modified reliability metrics
US8131723B2 (en) 2007-03-30 2012-03-06 Quest Software, Inc. Recovering a file system to any point-in-time in the past with guaranteed structure, content consistency and integrity
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US20080247253A1 (en) * 2007-04-05 2008-10-09 Hao Thai Nguyen Non-volatile storage with temperature compensation for bit line during sense operations
US8364648B1 (en) 2007-04-09 2013-01-29 Quest Software, Inc. Recovering a database to any point-in-time in the past with guaranteed data consistency
US7606072B2 (en) * 2007-04-24 2009-10-20 Sandisk Corporation Non-volatile storage with compensation for source voltage drop
US7606071B2 (en) * 2007-04-24 2009-10-20 Sandisk Corporation Compensating source voltage drop in non-volatile storage
US7606079B2 (en) * 2007-04-25 2009-10-20 Sandisk Corporation Reducing power consumption during read operations in non-volatile storage
US7440327B1 (en) 2007-04-25 2008-10-21 Sandisk Corporation Non-volatile storage with reduced power consumption during read operations
US7463522B2 (en) * 2007-05-07 2008-12-09 Sandisk Corporation Non-volatile storage with boosting using channel isolation switching
US7577026B2 (en) * 2007-05-07 2009-08-18 Sandisk Corporation Source and drain side early boosting using local self boosting for non-volatile storage
US7460404B1 (en) * 2007-05-07 2008-12-02 Sandisk Corporation Boosting for non-volatile storage using channel isolation switching
WO2008139441A2 (en) * 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US8073648B2 (en) * 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
US8489544B2 (en) * 2007-06-04 2013-07-16 John P. Ford System and method for prioritization and display of aggregated data
US7545678B2 (en) * 2007-06-29 2009-06-09 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
US7471567B1 (en) 2007-06-29 2008-12-30 Sandisk Corporation Method for source bias all bit line sensing in non-volatile storage
US7508715B2 (en) * 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7599224B2 (en) * 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US8259497B2 (en) * 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
JP4504403B2 (ja) * 2007-08-29 2010-07-14 株式会社東芝 半導体記憶装置
US7652929B2 (en) * 2007-09-17 2010-01-26 Sandisk Corporation Non-volatile memory and method for biasing adjacent word line for verify during programming
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7577034B2 (en) * 2007-09-26 2009-08-18 Sandisk Corporation Reducing programming voltage differential nonlinearity in non-volatile storage
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
US8527819B2 (en) 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
KR101509836B1 (ko) 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택
US7613045B2 (en) * 2007-11-26 2009-11-03 Sandisk Il, Ltd. Operation sequence and commands for measuring threshold voltage distribution in memory
US8225181B2 (en) * 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
JP2009146495A (ja) * 2007-12-13 2009-07-02 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
US8456905B2 (en) * 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8493783B2 (en) 2008-03-18 2013-07-23 Apple Inc. Memory device readout using multiple sense times
US7808836B2 (en) * 2008-04-29 2010-10-05 Sandisk Il Ltd. Non-volatile memory with adaptive setting of state voltage levels
US7808819B2 (en) * 2008-04-29 2010-10-05 Sandisk Il Ltd. Method for adaptive setting of state voltage levels in non-volatile memory
US8051240B2 (en) * 2008-05-09 2011-11-01 Sandisk Technologies Inc. Compensating non-volatile storage using different pass voltages during program-verify and read
WO2009141682A1 (en) * 2008-05-19 2009-11-26 Freescale Semiconductor, Inc. Method and apparatus for interleaving a data stream using quadrature permutation polynomial functions (qpp)
US7719902B2 (en) * 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
US7952928B2 (en) * 2008-05-27 2011-05-31 Sandisk Il Ltd. Increasing read throughput in non-volatile memory
US7848144B2 (en) * 2008-06-16 2010-12-07 Sandisk Corporation Reverse order page writing in flash memories
US7751249B2 (en) * 2008-06-27 2010-07-06 Sandisk Corporation Minimizing power noise during sensing in memory device
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
US7751250B2 (en) * 2008-06-27 2010-07-06 Sandisk Corporation Memory device with power noise minimization during sensing
US9418110B1 (en) * 2008-06-30 2016-08-16 Emc Corporation Intelligent, scalable, low-overhead mechanism for data retrieval in a distributed network environment
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8261159B1 (en) 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8397131B1 (en) 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) * 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
JP2010211883A (ja) * 2009-03-11 2010-09-24 Toshiba Corp 不揮発性半導体記憶装置
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
JP2010272675A (ja) * 2009-05-21 2010-12-02 Toshiba Corp 半導体記憶装置
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
JP5537366B2 (ja) * 2009-10-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8423866B2 (en) * 2009-10-28 2013-04-16 SanDisk Technologies, Inc. Non-volatile memory and method with post-write read and adaptive re-write to manage errors
US8634240B2 (en) 2009-10-28 2014-01-21 SanDisk Technologies, Inc. Non-volatile memory and method with accelerated post-write read to manage errors
US8214700B2 (en) * 2009-10-28 2012-07-03 Sandisk Technologies Inc. Non-volatile memory and method with post-write read and adaptive re-write to manage errors
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8416624B2 (en) 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8305807B2 (en) 2010-07-09 2012-11-06 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8514630B2 (en) 2010-07-09 2013-08-20 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays: current based approach
US8432732B2 (en) 2010-07-09 2013-04-30 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8767459B1 (en) 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8493781B1 (en) 2010-08-12 2013-07-23 Apple Inc. Interference mitigation using individual word line erasure operations
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8514620B2 (en) 2010-11-29 2013-08-20 Micron Technology, Inc. Memory devices having select gates with P type bodies, memory strings having separate source lines and methods
US8379454B2 (en) 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8726104B2 (en) 2011-07-28 2014-05-13 Sandisk Technologies Inc. Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages
US8750042B2 (en) 2011-07-28 2014-06-10 Sandisk Technologies Inc. Combined simultaneous sensing of multiple wordlines in a post-write read (PWR) and detection of NAND failures
US8775901B2 (en) 2011-07-28 2014-07-08 SanDisk Technologies, Inc. Data recovery for defective word lines during programming of non-volatile memory arrays
US20130031431A1 (en) 2011-07-28 2013-01-31 Eran Sharon Post-Write Read in Non-Volatile Memories Using Comparison of Data as Written in Binary and Multi-State Formats
US8638606B2 (en) 2011-09-16 2014-01-28 Sandisk Technologies Inc. Substrate bias during program of non-volatile storage
US8917554B2 (en) 2011-10-26 2014-12-23 Sandisk Technologies Inc. Back-biasing word line switch transistors
US8804425B2 (en) 2012-03-26 2014-08-12 Sandisk Technologies Inc. Selected word line dependent programming voltage
US8638608B2 (en) 2012-03-26 2014-01-28 Sandisk Technologies Inc. Selected word line dependent select gate voltage during program
US8804430B2 (en) 2012-03-26 2014-08-12 Sandisk Technologies Inc. Selected word line dependent select gate diffusion region voltage during programming
US8566671B1 (en) 2012-06-29 2013-10-22 Sandisk Technologies Inc. Configurable accelerated post-write read to manage errors
US9087601B2 (en) 2012-12-06 2015-07-21 Sandisk Technologies Inc. Select gate bias during program of non-volatile storage
US9076545B2 (en) 2013-01-17 2015-07-07 Sandisk Tecnologies Inc. Dynamic adjustment of read voltage levels based on memory cell threshold voltage distribution
US8988947B2 (en) 2013-03-25 2015-03-24 Sandisk Technologies Inc. Back bias during program verify of non-volatile storage
US9165670B2 (en) 2013-11-14 2015-10-20 Sandisk Technologies Inc. Data retention detection techniques for a data storage device
US9229806B2 (en) * 2013-11-14 2016-01-05 Sandisk Technologies Inc. Block closure techniques for a data storage device
US9213601B2 (en) 2013-12-03 2015-12-15 Sandisk Technologies Inc. Adaptive data re-compaction after post-write read verification operations
KR102480015B1 (ko) * 2015-12-11 2022-12-21 삼성전자 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US10249382B2 (en) 2017-08-22 2019-04-02 Sandisk Technologies Llc Determination of fast to program word lines in non-volatile memory
US10304550B1 (en) 2017-11-29 2019-05-28 Sandisk Technologies Llc Sense amplifier with negative threshold sensing for non-volatile memory
CN107993685A (zh) * 2018-01-12 2018-05-04 厦门理工学院 一种用于阻变存储器的双参考源的自调谐写驱动电路
KR102859736B1 (ko) * 2018-12-07 2025-09-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 시스템 프로그래밍 방법
US10643695B1 (en) 2019-01-10 2020-05-05 Sandisk Technologies Llc Concurrent multi-state program verify for non-volatile memory
KR102671402B1 (ko) * 2019-04-16 2024-05-31 삼성전자주식회사 문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법
US10839928B1 (en) 2019-05-16 2020-11-17 Sandisk Technologies Llc Non-volatile memory with countermeasure for over programming
US11081198B2 (en) 2019-05-16 2021-08-03 Sandisk Technologies Llc Non-volatile memory with countermeasure for over programming
CN110619919B (zh) * 2019-09-23 2021-08-13 上海华力微电子有限公司 Flash器件耐久性能测试方法
US11024392B1 (en) 2019-12-23 2021-06-01 Sandisk Technologies Llc Sense amplifier for bidirectional sensing of memory cells of a non-volatile memory
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US12542183B2 (en) 2021-06-09 2026-02-03 SanDisk Technologies, Inc. Memory apparatus and method of operation using dynamic max program loop
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4321270A (en) * 1981-01-29 1982-03-23 E. R. Squibb & Sons, Inc. Substituted chromans
JPS62188100A (ja) * 1986-02-13 1987-08-17 Mitsubishi Electric Corp 紫外線消去型プログラマブルｒｏｍの書込方法
JPS6446949A (en) * 1987-08-15 1989-02-21 Matsushita Electric Works Ltd Manufacture of dielectric isolation substrate
US4903265A (en) * 1987-11-12 1990-02-20 Motorola, Inc. Method and apparatus for post-packaging testing of one-time programmable memories
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675316B2 (en) 2005-08-05 2010-03-09 Samsung Electronics, Co., Ltd. Semiconductor memory device including on die termination circuit and on die termination method thereof

Also Published As

Publication number Publication date
DE4207934A1 (de) 1992-10-01
US5386422A (en) 1995-01-31
US5469444A (en) 1995-11-21
DE4207934C2 (de) 1997-03-13
US5321699A (en) 1994-06-14
KR920018767A (ko) 1992-10-22

Similar Documents

Publication Publication Date Title
KR960002006B1 (ko) 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US5602789A (en) Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller
EP0539358B1 (en) EEPROM including reference cell
US5831903A (en) Electrically erasable programmable read-only memory with threshold value controller for data programming and method of programming the same
US5163021A (en) Multi-state EEprom read and write circuits and techniques
KR960002004B1 (ko) 기록검증 제어회로를 갖춘 전기적으로 소거 및 프로그램가능한 독출전용 기억장치
KR0142368B1 (ko) 불휘발성 반도체 메모리장치의 자동프로그램 회로
US6031760A (en) Semiconductor memory device and method of programming the same
US6545910B2 (en) Non-volatile semiconductor memory device having word line defect check circuit
US5428570A (en) Nonvolatile semiconductor memory device
US5335198A (en) Flash EEPROM array with high endurance
KR100366741B1 (ko) 불휘발성 반도체 기억 장치
KR100186662B1 (ko) 기준 전압 발생 회로를 갖는 불휘발성 반도체 메모리
JP3898349B2 (ja) 半導体記憶装置
US5930169A (en) Nonvolatile semiconductor memory device capable of improving of chip's lifetime and method of operating the same
EP0537973A2 (en) Nand-cell type electrically erasable and programmable read- only memory with redundancy circuit
EP0449610A2 (en) Electrically erasable programmable read-only memory with threshold value measurement circuit
KR950014822B1 (ko) 블럭 소거 기능을 갖는 비휘발성 반도체 메모리 장치
JP2004514238A (ja) ページ消去可能なフラッシュメモリおよびその制御方法
JP2006508483A (ja) 感知動作が改善された不揮発性メモリおよび方法
JP2008535140A (ja) ソース線バイアス誤差に対する補償を用いる不揮発性メモリおよび方法
JP2008535141A (ja) ソース線バイアス誤差に対してコントロールゲート補償を用いる不揮発性メモリおよび方法
US6075738A (en) Semiconductor memory device
JP3615009B2 (ja) 半導体記憶装置
US5347486A (en) Nonvolatile memory device having self-refresh function

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20080128

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20090210

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20090210

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000