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CN109427900A - 包括沟道图案的半导体器件及其制造方法 - Google Patents

包括沟道图案的半导体器件及其制造方法 Download PDF

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CN109427900A
CN109427900A CN201810568075.8A CN201810568075A CN109427900A CN 109427900 A CN109427900 A CN 109427900A CN 201810568075 A CN201810568075 A CN 201810568075A CN 109427900 A CN109427900 A CN 109427900A
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Abstract

一种半导体器件和制造半导体器件的方法，该半导体器件包括：在衬底上的沟道图案，沟道图案在第一方向上延伸；在衬底上的栅极图案，栅极图案在交叉第一方向的第二方向上延伸并围绕沟道图案；以及在沟道图案与栅极图案之间的界面层，界面层形成在沟道图案的上表面和下表面中的至少一个表面上。

Description

包括沟道图案的半导体器件及其制造方法
技术领域
实施方式涉及包括沟道图案的半导体器件及制造其的方法。
背景技术
为了实现高容量、高性能和高度集成的器件，对半导体器件小型化的需求正在增加。为了根据增加的需求而增大每单位面积的半导体器件的集成度，对减小半导体器件的尺寸和减小半导体器件之间的距离的研究正在进行。为了实现半导体器件的小型化，已经考虑了具有形成为像鱼鳍那样垂直地突出的鳍结构的鳍式场效应晶体管(在下文中被称为finFET)。
由于finFET的结构特性，finFET可以确保有效的沟道长度以帮助防止短沟道效应，并且可以增大栅极图案的宽度以增大工作电流的大小。
发明内容
实施方式涉及包括沟道图案的半导体器件及制造其的方法。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：在衬底上的沟道图案，沟道图案在第一方向上延伸；在衬底上的栅极图案，栅极图案在交叉第一方向的第二方向上延伸并围绕沟道图案；以及在沟道图案与栅极图案之间的界面层，界面层形成在沟道图案的上表面和下表面中的至少一个表面上。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：在衬底上的沟道图案，沟道图案在第一方向上延伸；在衬底上的栅极图案，栅极图案在交叉第一方向的第二方向上延伸并围绕沟道图案；以及包含碳的界面层，界面层在沟道图案与栅极图案之间并且在沟道图案的上表面和下表面中的至少一个表面上，其中界面层包括在沟道图案上的第一界面层以及在第一界面层上的第二界面层。
实施方式可以通过提供一种制造半导体器件的方法来实现，该方法包括：在衬底上形成牺牲膜；在牺牲膜上形成界面膜使得界面膜包括碳；在界面膜上形成沟道膜；去除牺牲膜；以及形成栅极图案使得栅极图案围绕沟道膜。
附图说明
通过参照附图详细描述示例性实施方式，特征将对本领域技术人员来说是明显的，附图中：
图1示出根据一示例性实施方式的半导体器件的结构的透视图；
图2示出沿图1的线I-I'截取的剖视图；
图3示出沿图1的线II-II'截取的剖视图；
图4示出一示例性实施方式中的与图1的线II-II'对应的剖视图；
图5和图6示出一示例性实施方式中的分别与图1的线I-I'和II-II'对应的剖视图；
图7示出一示例性实施方式中的与图1的线II-II'对应的剖视图；
图8和图9示出一示例性实施方式中的分别与图1的线I-I'和II-II'对应的剖视图；
图10示出一示例性实施方式中的与图1的线II-II'对应的剖视图；
图11和图14至图30示出根据一示例性实施方式的制造半导体器件的方法中的阶段并沿图1的线I-I'和II-II'截取的剖视图；
图12和图13示出图11的区域A的放大图；
图31至图34示出根据一示例性实施方式的制造半导体器件的方法中的阶段并沿图1的线I-I'和II-II'截取的剖视图；
图35示出包括根据示例性实施方式的半导体器件的电子系统的框图。
具体实施方式
在下文中，将参照附图描述根据示例性实施方式的半导体器件和制造半导体器件的方法。
图1示出根据一示例性实施方式的半导体器件的结构的透视图。图2示出沿图1的线I-I'截取的剖视图。图3示出沿图1的线II-II'截取的剖视图。
参照图1至图3，根据示例性实施方式的半导体器件可以包括衬底100、一对源极和漏极图案110(在下文中被称为源极/漏极图案)、栅极图案120、沟道图案130(例如多个沟道图案)以及界面层140。半导体器件还可以包括器件隔离膜160和间隔物180。半导体器件可以是鳍式场效应晶体管(finFET)。
衬底100可以被提供在半导体器件的下部。通过使其中形成源极/漏极图案110、沟道图案130、器件隔离膜160等的区域的高度(例如厚度)彼此不同，衬底100可以提供相应部件的形成区域。例如，其中形成源极/漏极图案110的区域中的衬底100的高度可以低于其中形成栅极图案120的区域中的衬底100的高度。其中形成器件隔离膜160的区域中的衬底100的高度可以低于其中形成沟道图案130的区域中的衬底100的高度。
衬底100可以是包含例如硅(Si)、锗(Ge)、硅锗(SiGe)等的半导体衬底或化合物半导体衬底。
源极/漏极图案110可以具有拥有预定厚度、宽度和长度的三维形状。例如，一对源极/漏极图案110可以具有在第一方向(例如x方向)上(例如纵向)延伸的矩形平行六面体形状，可以从衬底100的表面在第三方向(例如z方向)上突出，并且可以彼此间隔开。源极/漏极图案110的上表面的高度可以高于沟道图案130的高度，并且源极/漏极图案110可以是抬高的源极/漏极。
当半导体器件是n沟道金属氧化物半导体(N-MOS)晶体管时，源极/漏极图案110可以包括硅或硅碳化物(SiC)。当半导体器件是p沟道金属氧化物半导体(P-MOS)晶体管时，源极/漏极图案110可以包括锗或硅锗。
栅极图案120可以围绕沟道图案130。栅极图案120可以在交叉沟道图案130(例如纵向)延伸的第一方向的第二方向(例如y方向)上在一对源极/漏极图案110之间。栅极图案120的最上表面的高度可以高于源极/漏极图案110的高度。栅极图案120可以在垂直方向上比源极/漏极图案110突出得更多或更高。
栅极图案120可以包括栅电极121和栅极电介质层122。
栅电极121可以形成在沟道图案130之间以及在衬底100上。例如，栅电极121可以形成在第四沟道134上，在第四沟道134与第三沟道133之间，在第三沟道133与第二沟道132之间，在第二沟道132与第一沟道131之间，以及在形成于衬底100上的器件隔离膜160的上表面上。
栅电极121可以包括例如掺杂有杂质的多晶硅或诸如镍(Ni)、钨(W)、钛(Ti)或钽(Ta)的金属，并且可以包括诸如钛氮化物(TiN)、钽氮化物(TaN)、钛碳化物(TiC)、钽碳化物(TaC)等的导电材料。
栅极电介质层122可以形成在栅电极121与沟道图案130之间。例如，栅极电介质层122可以形成在栅电极121与每个沟道图案130的两个侧表面以及上部和下部之间。栅极电介质层122可以形成在器件隔离膜160的上表面和间隔物180的内表面上。栅极电介质层122可以形成在源极/漏极图案110与栅电极121之间。
栅极电介质层122可以包括具有比硅氧化物更高的介电常数的高k材料。例如，栅极电介质层122可以包括铪氧化物(HfO2)、镧氧化物(La2O3)、锆氧化物(ZrO2)或钽氧化物(Ta2O5)。栅极电介质层122可以包括热氧化的硅。
沟道图案130可以在衬底100上在第一方向上(例如纵向)延伸。沟道图案130可以包括至少一个沟道。沟道图案130可以形成在源极/漏极图案110之间并在垂直方向上彼此隔开预定距离。沟道图案130可以与源极/漏极图案110的内表面接触以将源极/漏极图案110彼此连接。多个沟道可以在垂直方向上设置在一条线上。例如，沟道图案130可以具有拥有小的宽度和高度并在一个方向上延伸的形状，并且沟道图案130的垂直剖面可以是基本矩形的(见图3)。例如，沟道图案130可以是纳米线。
沟道图案130可以包括例如硅(Si)、硅锗(SiGe)、锗(Ge)或其组合。
沟道图案130可以包括在衬底100上的第一沟道131、在第一沟道131上的第二沟道132、在第二沟道132上的第三沟道133、以及在第三沟道133上的第四沟道134。在一实施方案中，如图2和图3所示，可以包括四个沟道图案130。在一实施方案中，可以包括两个沟道图案130、三个沟道图案130、或者五个或更多个沟道图案130。沟道图案130的侧表面可以与栅极图案120接触。在一实施方案中，第一沟道131、第二沟道132、第三沟道133和第四沟道134的每个的侧表面可以与栅极电介质层122直接接触。
例如，第一沟道131可以通过使衬底100的一部分突出而形成，并且可以与衬底100直接接触(例如可以与衬底100整体连续)。其中形成沟道图案130的区域中的衬底100可以部分地突出，并且第一沟道131可以形成为由栅极图案120围绕的衬底100的突出部分的上表面和两个侧表面。第一沟道131可以由与衬底100相同的材料形成。例如，当衬底100包括硅时，第一沟道131可以包括硅。当衬底100包括硅锗时，第一沟道131可以包括硅锗。当衬底100包括锗时，第一沟道131可以包括锗。
界面层140可以设置在沟道图案130与栅极图案120之间，并且可以在每个沟道图案130的上表面和下表面中的至少一个表面上。例如，界面层140可以设置在沟道图案130与栅极电介质层122之间。界面层140可以由沟道图案130之间的面对表面限定，并且可以被限定在栅极电介质层122与衬底100之间。这里，沟道图案130之间的面对表面指沟道图案130的彼此面对的表面。例如，界面层140可以形成在第一沟道131与第二沟道132之间，在第二沟道132与第三沟道133之间，以及在第三沟道133与第四沟道134之间。
界面层140可以与沟道图案130当中邻近于其的一个沟道图案130直接接触。例如，界面层140可以与第一沟道131的上表面、第二沟道132的上表面和下表面、第三沟道133的上表面和下表面、以及第四沟道134的下表面直接接触。
界面层140可以具有比沟道图案130当中邻近于其的沟道图案130更小的厚度。例如，界面层140可以具有比与其直接接触的第一至第四沟道131、132、133和134的每个更小的厚度。
界面层140可以包含阻挡材料。在一实施方案中，阻挡材料可以帮助减少和/或防止锗的扩散。例如，阻挡材料可以帮助减少和/或防止邻近于沟道图案130的区域中包含的锗扩散到沟道图案130中，或者可以帮助减少和/或防止沟道图案130中包含的锗扩散到与其相邻的区域中。沟道表面的平坦度可以通过阻挡材料增大。
当沟道图案130包含硅锗、锗或其组合时，界面层140中的锗浓度可以朝向沟道图案130(例如在朝向沟道图案130的方向上)增加(例如以形成浓度梯度)。沟道图案130中包含的锗可以扩散到邻近于沟道图案130的区域，并且界面层140中的锗浓度可以朝向沟道图案130增加。
当沟道图案130包含硅时，界面层140中的锗浓度可以朝向沟道图案130(例如在朝向沟道图案130的方向上)减小。邻近于沟道图案130的区域中包含的锗可以被扩散到沟道图案130中，并且界面层140中的锗浓度可以朝向沟道图案130减小。
在一实施方案中，阻挡材料可以包含例如碳(C)。在一实施方案中，界面层140可以包括例如硅碳化物(SiC)层、硅锗碳化物(SiGeC)层或其组合。在一实施方案中，界面层140可以包含例如硼(B)而非碳。
器件隔离膜160可以设置在衬底100上，同时与源极/漏极图案110的侧表面的下部接触。例如，器件隔离膜160的上表面可以位于比源极/漏极图案110的下表面更高的水平处，并且器件隔离膜160的下表面可以位于比源极/漏极图案110的下表面更低的水平处。器件隔离膜160可以包括绝缘材料。例如，器件隔离膜160可以包括氧化物膜、氮化物膜和氮氧化物膜中的任何一种。
间隔物180可以形成在沟道图案130中的最上面的沟道上并且可以与栅极图案120的两个侧表面接触。在一实施方案中，间隔物180可以形成为与第四沟道134直接接触并且可以与栅极电介质层122的侧表面直接接触。间隔物180可以包括硅氧化物(SiO)或硅氮化物(SiN)。在一实施方案中，间隔物180可以形成为多个层。
在一实施方案中，内间隔物181可以形成在沟道图案130之间的空间中，同时与源极/漏极图案110的侧表面接触。例如，内间隔物181可以与栅极电介质层122的侧表面和源极/漏极图案110的侧表面接触，同时与沟道图案130的上表面和下表面接触。
内间隔物181可以由与间隔物180的材料不同的材料形成。间隔物180可以由不能用于半导体原子的引晶(seeding)和外延生长的绝缘膜制成，并且内间隔物181可以由能用于半导体原子的引晶和外延生长的绝缘膜制成。例如，间隔物180可以由硅氮化物膜形成，并且内间隔物181可以用包含由氧(O)原子、硼(B)原子、碳(C)原子或其组合组成的原子的硅氮化物膜形成。
内间隔物181可以包括多个层。例如，内间隔物181可以包括从空气空间、SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC和SiO2层中选择的多个层。
接着，将参照图4详细描述根据一示例性实施方式的半导体器件。图4示出与图1的线II-II'对应的剖视图。
沟道图案230可以包括第一沟道231、第二沟道232、第三沟道233和第四沟道234。沟道图案230的每个的剖面可以是基本上梯形的，例如可以具有梯形形状。沟道图案230的剖面的形状或尺寸可以适当地改变为可帮助提高半导体器件的电特性的合适形状或尺寸。
界面层240的面积可以彼此不同。例如，形成在第一沟道231的上表面上的界面层240的面积可以是最大的，并且形成在第四沟道234的下表面上的界面层240的面积可以是最小的。
接着，将参照图5和图6详细描述根据一示例性实施方式的半导体器件。
图5和图6示出根据示例性实施方式的半导体器件。图5和图6分别示出与图1的线I-I'和II-II'对应的剖视图。可以省略或简要给出对与图1至图3中描述的部件相同的部件的描述。
界面层340可以每个包括第一界面层341和第二界面层342。在一实施方案中，如图5和图6所示，可以包括两个界面层(第一界面层341和第二界面层342)。在一实施方案中，考虑到半导体器件的尺寸和性能，界面层340可以包括三个或更多个层。
第一界面层341可以形成在沟道图案130之间的面对表面上，并且第二界面层342可以形成在第一界面层341上。例如，第一界面层341可以与第一沟道131的上表面、第二沟道132的上表面和下表面、第三沟道133的上表面和下表面、以及第四沟道134的下表面直接接触。
第二界面层342可以直接接触并形成在第一界面层341之间的面对表面上。栅极电介质层122可以直接接触并形成在第二界面层342上。第一界面层341可以形成在沟道图案130与第二界面层342之间，并且第二界面层342可以形成在第一界面层341与栅极电介质层122之间。在一实施方案中，沟道图案130、第一界面层341、第二界面层342和栅极电介质层122可以按所描述的次序设置。
在一实施方案中，第一界面层341和第二界面层342可以包含碳作为阻挡材料。在一实施方案中，第一界面层341和第二界面层342可以包括硅碳化物层、硅锗碳化物层或其组合。
根据沟道图案130中包含的材料，第一界面层341和第二界面层342可以选择性地包括硅碳化物层或硅锗碳化物层。例如，当沟道图案130包括锗、硅锗或其组合时，第一界面层341可以包括硅锗碳化物层，并且第二界面层342可以包括硅碳化物层。当沟道图案130包括硅时，第一界面层341可以包括硅碳化物层，第二界面层342可以包括硅锗碳化物层。在一实施方案中，第一界面层341和第二界面层342可以不包含碳而是可以包含硼。
接着，将参照图7详细描述根据一示例性实施方式的半导体器件。图7示出与图1的线II-II'对应的剖视图。
沟道图案230的每个的剖面可以是基本上梯形的，例如可以具有梯形形状。界面层440可以包括第一界面层441和第二界面层442。形成在每个沟道图案230的上表面上的第一界面层441的面积可以大于其上的第二界面层442的面积。形成在每个沟道图案230的下表面上的第一界面层441的面积可以小于其下方的第二界面层442的面积。
接着，将参照图8和图9详细描述根据一示例性实施方式的半导体器件。
图8和图9示出根据示例性实施方式的半导体器件。图8示出与图1的线I-I'对应的剖视图。图9示出与图1的线II-II'对应的剖视图。可以省略或简要给出对与图1至图3中描述的部件相同的部件的描述。
衬底100可以在其中或其上形成沟道图案330的区域中突出预定高度。器件隔离膜160可以如上所述地形成在衬底100上，并且器件隔离膜160的上表面的高度可以在其中形成沟道图案330的区域中与衬底100的高度基本相同。衬底100的上表面可以被栅极电介质层122覆盖。
沟道图案330可以包括第一至第三沟道331、332和333。
第一沟道331可以将源极/漏极图案110彼此连接并且可以与衬底100间隔开。第一沟道331的外表面可以被栅极图案120围绕。例如，栅极电介质层122可以形成在第一沟道331的上表面、下表面和两个侧表面上。栅极图案120，例如栅电极121和栅极电介质层122，可以形成在衬底100与第一沟道331之间。第一至第三沟道331、332和333的每个的剖面形状可以是如图9所示的矩形，或者可以是如图4和图7所示的梯形。
第一沟道331可以使用与衬底100的材料不同的材料形成。在一实施方案中，第一沟道331可以由硅形成，并且衬底100可以由锗形成。在一实施方案中，第一沟道331可以由硅锗或锗形成，并且衬底100可以由硅形成。在一实施方案中，第一沟道331和衬底100可以使用相同的材料形成。
第二沟道332可以形成在源极/漏极图案110之间并设置在第一沟道331上。第三沟道333可以形成在源极/漏极图案110之间并设置在第二沟道332上。
界面层140可以形成在栅极图案120与第一至第三沟道331、332和333的每个之间。界面层140可以形成在衬底100与第一沟道331之间以及在第一至第三沟道331、332和333之间。例如，界面层140可以直接形成在第一沟道331的上表面和下表面、第二沟道332的上表面和下表面、以及第三沟道333的下表面上。
在一实施方案中，界面层140可以形成为单层(见图2至图4)并且可以包括硅碳化物层、硅锗碳化物层或其组合。在一实施方案中，界面层140可以形成为多个层(见图5至图7)。硅碳化物层或硅锗碳化物层可以根据沟道图案330中包含的材料来选择。
图10示出根据一示例性实施方式的半导体器件。栅极图案220可以包括栅电极221和栅极电介质层122。栅电极221可以形成为多个电极层。栅电极可以包括第一栅电极221a和第二栅电极221b。第一栅电极221a可以沿着围绕沟道图案130的栅极电介质层122的周界形成。第二栅电极221b可以形成为围绕第一栅电极221a。
第一栅电极221a和第二栅电极221b的功函数可以彼此不同。例如，第一栅电极221a可以包括TiN和TiAlC中的至少一个，并且第二栅电极221b可以包括钨(W)。
接着，将参照图11至图30详细描述根据一示例性实施方式的制造半导体器件的方法。
图11和图14至图30示出根据一示例性实施方式的制造半导体器件的方法中的阶段并沿图1的线I-I'和II-II'截取的剖视图。可以省略或简要给出对与图1至图3中描述的部件相同的部件的描述。
如图11所示，可以执行其中牺牲膜150a、界面膜140a和沟道膜130a在衬底100上堆叠并形成的工艺。例如，牺牲膜150a可以形成在衬底100上，包含碳的界面膜140a可以形成在牺牲膜150a上，并且沟道膜130a可以形成在界面膜140a上。
界面膜140a可以形成在沟道膜130a与牺牲膜150a之间以及在牺牲膜150a与衬底100之间。例如，界面膜140a、牺牲膜150a、界面膜140a、沟道膜130a和界面膜140a可以按所描述的次序在衬底100上重复地堆叠。在一实施方案中，如图8和图9所示，当第一沟道331形成为与衬底100间隔开时，界面膜140a可以仅形成在牺牲膜150a与沟道膜130a之间。
沟道膜130a、界面膜140a和牺牲膜150a可以使用外延生长法形成。牺牲膜150a可以由具有与沟道膜130a相似的晶格常数和相对于沟道膜130a的蚀刻选择性的材料形成。例如，当沟道膜130a由外延硅形成时，牺牲膜150a可以由外延硅锗形成。当沟道膜130a由外延锗或外延硅锗形成时，牺牲膜150a可以由外延硅形成。
牺牲膜150a中包含的锗浓度可以根据沟道膜130a中包括的材料来调节。在一实施方案中，当沟道膜130a由硅形成时，牺牲膜150a的锗浓度可以范围从例如15at％到80at％。在一实施方案中，当沟道膜130a由锗形成时，牺牲膜150a的锗浓度可以范围从例如0at％到80at％。在一实施方案中，当沟道膜130a由硅锗形成时，牺牲膜150a的锗浓度可以相对于沟道膜130a的锗浓度相差例如15at％。在一实施方案中，沟道膜130a和牺牲膜150a可以不由相同的材料和相同的成分比形成。
界面膜140a可以包含碳。当沟道膜130a或牺牲膜150a包含锗时，在制造半导体器件时，由于在制造工艺中产生的热和压力，会发生沟道膜130a或牺牲膜150a中包含的锗扩散到相邻的牺牲膜150a或相邻的沟道膜130a中的现象。在最终结构中，会发生沟道图案130在结构上和/或在成分上不均匀的现象。根据一实施方式的半导体器件可以包括界面膜140a(界面层140)，界面膜140a(界面层140)包含具有比锗的迁移率更高的迁移率的碳，并且在该半导体器件中，可以抑制锗的扩散。沟道膜130a的平坦度可以通过界面膜140a增加。在一实施方案中，每个界面膜140a中包含的碳浓度可以范围从例如0.01at％到5at％。将碳浓度保持在0.01at％或更大可以帮助确保减少和/或防止锗的扩散。将碳浓度保持在5at％或更小可以帮助确保外延生长期间碳的结晶度。
图12和图13示出图10的区域A的放大图。在一实施方案中，如图12所示，界面膜140a可以形成为单个膜并且可以由硅碳化物膜、硅锗碳化物膜或其组合形成。在一实施方案中，如图13所示，界面膜140a可以包括第一界面膜141a和第二界面膜142a。例如，第一界面膜141a可以形成在沟道膜130a的下表面上，并且第二界面膜142a可以形成在牺牲膜150a的上表面上。第一界面膜141a和第二界面膜142a可以根据牺牲膜150a和沟道膜130a而由硅碳化物膜或硅锗碳化物膜形成。例如，当牺牲膜150a包括锗或硅锗时，第二界面膜142a可以包括硅锗碳化物。当沟道膜130a包括锗或硅锗时，第一界面膜141a可以包括硅锗碳化物。
如图14所示，可以执行其中堆叠层以及衬底100的上部的一部分从衬底100的上表面去除预定深度的工艺。(堆叠为构成在第一方向上延伸的鳍形图案的)沟道膜130a、界面膜140a和牺牲膜150a的每个的两个侧区域可以被去除。例如，在沟道膜130a、界面膜140a和牺牲膜150a的每个的两个侧区域通过使用蚀刻掩模执行蚀刻工艺首先被去除之后，衬底100的上部可以被去除预定深度。
如图15所示，可以执行器件隔离膜160被形成的工艺。用于器件隔离膜160的绝缘材料可以被沉积在衬底100上并被平坦化，然后器件隔离膜被形成。例如，在用于器件隔离膜160的诸如氧化物膜、氮化物膜或氮氧化物膜的绝缘材料可以通过执行化学气相沉积(CVD)工艺形成在衬底100的如图14所示去除了预定深度的区域中之后，诸如回蚀刻或化学机械抛光(CMP)工艺的平坦化工艺可以被执行，直到器件隔离膜160的高度变得低于衬底100的上表面的高度。
如图16所示，可以执行牺牲栅极膜190a和掩模图案170被形成的工艺。覆盖多个沟道膜130a、界面膜140a和牺牲膜150a的牺牲栅极膜190a可以形成在器件隔离膜160上，并且掩模图案170可以形成在牺牲栅极膜190a上。例如，牺牲栅极膜190a可以形成为围绕最上面的沟道膜130a的上表面以及多个沟道膜130a的侧表面、牺牲膜150a的侧表面和界面膜140a的侧表面。牺牲栅极膜190a可以使用硅氧化物形成。掩模图案170可以形成在牺牲栅极膜190a的上表面上以限定稍后将在其中形成沟道的区域。
如图17所示，可以执行牺牲栅极图案190被形成的工艺。牺牲栅极图案190可以通过去除牺牲栅极膜190a的其中未形成掩模图案170的部分而形成。牺牲栅极膜190a和掩模图案170可以具有不同的蚀刻选择性。掩模图案170可以用作能相对于牺牲栅极膜190a被选择性地蚀刻的材料。牺牲栅极膜190a的除其中形成掩模图案170的区域之外的部分可以被蚀刻，并且可以被蚀刻直到最上面的沟道膜130a的上表面被暴露。
如图18所示，可以执行间隔物膜180a被形成的工艺。间隔物膜180a可以形成在沟道膜130a的暴露部分、牺牲栅极图案190和掩模图案170上。例如，间隔物膜180a可以形成在最上面的沟道膜130a的上表面的暴露部分、掩模图案170的上表面和侧表面、以及牺牲栅极图案190的侧表面上。间隔物膜180a可以由硅氧化物、硅氮化物等形成。
如图19所示，可以执行间隔物180通过蚀刻工艺被形成的工艺。例如，间隔物膜180a可以在垂直方向上被各向异性地蚀刻直到最上面的沟道膜130a的上表面被暴露。间隔物180可以形成为覆盖牺牲栅极图案190的侧表面和掩模图案170的侧表面。间隔物180的上端的剖面可以由于垂直方向上的蚀刻而弯曲或倾斜。
如图20所示，可以执行源极/漏极图案110的形成区域被限定的工艺。沟道膜130a、牺牲膜150a和界面膜140a的每个的两个侧表面的因为未形成牺牲栅极图案190而暴露的部分可以被蚀刻。蚀刻工艺可以被执行直到待蚀刻的衬底100的上表面的高度达到器件隔离膜160的上表面与器件隔离膜160的下表面之间的高度。
蚀刻气体可以被适当地选择，使得牺牲栅极图案190可以用作蚀刻掩模。例如，在蚀刻工艺中，可以使用相对于沟道膜130a、牺牲膜150a等中包含的硅和硅锗具有相同的蚀刻选择性并且相对于牺牲栅极图案190中包含的硅氧化物膜和硅氮化物膜具有高蚀刻选择性的蚀刻气体。
如图21所示，可以执行牺牲膜150a的侧表面被暴露以去除牺牲膜150a的两个侧端的工艺。牺牲膜150a的两个侧端可以通过执行选择性蚀刻工艺被去除，并且可以使用其中相对于牺牲膜150a的蚀刻速度大于相对于沟道膜130a的蚀刻速度的蚀刻工艺。可以产生可由牺牲膜150a的侧表面和界面膜140a的上/下表面限定的凹坑。与沟道膜130a或界面膜140a相比，凹陷结构可以由凹坑形成。
如图22所示，可以执行凹坑用绝缘材料填充以形成内间隔物181的工艺。在绝缘材料覆盖间隔物180以及沟道膜130a的外侧表面之后，除填充在凹坑中的绝缘材料之外的覆盖间隔物180以及沟道膜130a的外侧表面的绝缘材料可以通过在垂直方向上的蚀刻被去除。通过多次重复地执行用绝缘材料填充凹坑的工艺以及覆盖沟道膜130a的外侧表面的绝缘材料的去除，内间隔物181可以包括多个层。
如图23所示，可以执行源极/漏极图案110被形成的工艺。可以使用其中外延层在被蚀刻且被暴露的衬底100上选择性地形成的选择性外延生长(SEG)工艺。例如，当半导体器件是P-MOS晶体管时，源极/漏极图案110可以包括锗或硅锗。当半导体器件是N-MOS晶体管时，源极/漏极图案110可以包括硅或硅碳化物。源极/漏极图案110可以形成为具有比最上面的沟道膜130a的上表面更大的高度。
如图24所示，可以执行绝缘膜200a被形成的工艺。绝缘膜200a可以在向上暴露的区域中或在向上暴露的区域上形成。例如，绝缘膜200a可以形成在源极/漏极图案110的上表面、间隔物180的侧表面和掩模图案170的上表面上。绝缘膜200a可以使用诸如硅氧化物的绝缘材料通过沉积工艺等形成。
如图25所示，可以执行其中牺牲栅极图案190被平坦化直到其上表面被暴露的工艺。间隔物180的上部的一部分以及掩模图案170可以通过平坦化工艺被去除，并且绝缘层200可以通过去除绝缘膜200a的上部而形成。例如，在平坦化工艺中可以使用CMP法或回蚀刻法。
如图26所示，可以执行牺牲栅极图案190被选择性地去除的工艺。例如，牺牲栅极图案190可以使用蚀刻工艺被去除。当牺牲栅极图案190被去除时，可以在间隔物180之间形成空间。当牺牲栅极图案190被去除时，最上面的沟道膜130a的上表面、多个沟道膜130a的侧表面、牺牲膜150a的侧表面、界面膜140a的侧表面和器件隔离膜160的上表面可以被暴露。
如图27所示，可以执行牺牲膜150a被选择性地去除的工艺。当牺牲膜150a被选择性地去除时，可以在相面对的界面膜140a之间形成空间，并且相面对的界面膜140a可以被暴露。在一实施方案中，内间隔物181可以形成在源极/漏极图案110的侧表面的部分中，并且可以帮助防止源极/漏极图案110的侧表面的该部分被暴露。在去除牺牲膜150a的同时，内间隔物181可以帮助防止源极/漏极图案110的侧表面的该部分一起被去除。在一实施方案中，连接源极/漏极图案110的第一至第四沟道131、132、133和134(例如沟道图案130)可以被形成，并且界面层140可以形成在第一沟道131的上表面、第二沟道132和第三沟道133的上表面和下表面以及第四沟道134的下表面上。在一实施方案中，沟道图案130的剖面可以是矩形。
牺牲膜150a的去除可以包括通过牺牲膜150a的暴露表面执行湿蚀刻或化学干蚀刻工艺。为了选择性地去除牺牲膜150a，沟道膜130a的蚀刻选择性和牺牲膜150a的蚀刻选择性可以彼此不同。例如，当沟道膜130a和牺牲膜150a分别包括硅和硅锗时，可以使用包含过氧化氢、氟化氢和乙酸的混合溶液作为蚀刻溶液。
如图28所示，可以执行栅极电介质层122形成在沟道图案130上的工艺。例如，栅极电介质层122可以通过使用原子层沉积(ALD)工艺在其上沉积具有比硅氧化物更高的介电常数的高k材料诸如铪氧化物(HfO2)、镧氧化物(La2O3)、锆氧化物(ZrO2)或钽氧化物(Ta2O5)而形成。在这种情况下，栅极电介质层122可以形成在间隔物180、绝缘层200等中的暴露部分上以及在其中暴露沟道的部分上。例如，栅极电介质层122可以形成在界面层140的上表面和下表面、沟道图案130的侧表面、器件隔离膜160的上表面、源极/漏极图案110的侧表面的部分、间隔物180的侧表面和绝缘层200的上表面上。
栅极电介质层122也可以通过热氧化工艺或CVD工艺形成。当执行热氧化工艺或CVD工艺时，栅极电介质层122可以不形成在绝缘层200、器件隔离膜160和间隔物180上。
如图29所示，可以执行栅电极121形成在栅极电介质层122上的工艺。栅电极121可以形成为填充间隔物180之间的空间以及沟道图案130之间的空间。栅电极121可以在围绕沟道图案130的同时覆盖绝缘层200和间隔物180。例如，栅电极121可以包括使用沉积工艺掺杂以杂质的多晶硅或诸如铝(Al)、镍(Ni)、钨(W)、钛(Ti)、钽(Ta)等的金属，并且可以由诸如钛氮化物(TiN)、钽氮化物(TaN)、钛碳化物(TiC)、钽碳化物(TaC)等的导电材料形成。
在一实施方案中，栅电极221可以形成为包括具有彼此不同的功函数的第一栅电极221a和第二栅电极221b，如图10所示。例如，第一栅电极221a可以形成为围绕栅极电介质层122，然后第二栅电极221b可以被形成。
如图30所示，可以执行栅电极121被形成为具有与绝缘层200相同的高度的平坦化工艺。形成在绝缘层200上的栅极电介质层122也可以通过栅电极121的平坦化工艺被去除。栅电极121可以根据用户的设计被适当地图案化。
接着，将参照图31至图34详细描述根据一示例性实施方式的制造半导体器件的方法。
图31至图34示出制造半导体器件的方法中的阶段并沿图1的线I-I'和II-II'截取的剖视图。在描述示例性实施方式时，可以省略或简要给出对与上述部件相同的部件的描述。根据示例性实施方式的方法可以与参照图11至图27描述的制造方法相同或相似，并且可以省略其重复描述。此外，可以简要给出对与上述工艺相同的工艺的描述。
如图31所示，可以执行界面层140被去除的工艺。当界面层140被去除时，第一沟道131的上表面、第二沟道132及第三沟道133的上表面和下表面、以及第四沟道134的下表面可以被暴露。
界面层140可以使用氢焙烧(hydrogen bake)处理或氢等离子体处理被选择性地去除。例如，氢焙烧处理可以在约750℃到830℃的温度和约100托到300托的压力下执行30秒到10分钟。在这种情况下，温度可以以0.1度到10度的变温速率从500℃的初始温度增加。氢等离子体处理可以在约300℃到700℃的范围内的温度和约0.5GHz到5GHz的频率下以约5kW到50kW的功率执行5秒到10分钟。
如图32所示，可以执行栅极电介质层122形成在沟道图案130上的工艺。栅极电介质层122可以形成在沟道图案130的上表面、下表面和侧表面、器件隔离膜160的上表面、源极/漏极图案110的侧表面的部分、间隔物180的侧表面以及绝缘层200的上表面上。
如图33所示，可以执行栅电极121形成在栅极电介质层122上的工艺。在一实施方案中，栅电极221可以形成为包括具有彼此不同的功函数的第一栅电极221a和第二栅电极221b，如图10所示。如图34所示，可以执行栅电极121形成为具有与绝缘层200相同的高度的平坦化工艺。形成在绝缘层200上的栅极电介质层122也可以通过栅电极121的平坦化工艺被去除。栅电极121可以根据用户的设计被适当地图案化。
图35示出包括根据示例性实施方式的半导体器件的电子系统4400的框图。
参照图35，电子系统4400可以包括存储系统4412、微处理器4414、随机存取存储器(RAM)4416、用户界面4418和总线4420。微处理器4414可以编程和控制电子系统4400。RAM4416可以用作微处理器4414的操作存储器。微处理器4414、RAM 4416和/或另外的部件可以被组装成单个封装。用户界面4418可以用于向电子系统4400输入数据/从电子系统4400输出数据。存储系统4412可以用于存储微处理器4414的操作代码、由微处理器4414处理的数据或外部输入数据。存储系统4412可以包括控制器和存储器。
电子系统4400可以应用于移动设备或计算机。在示例性实施方式中，参照图1至图34描述的半导体器件可以被包括在RAM 4416、存储系统4412和微处理器4414中的至少一个中以提高电子系统4400的关于价格的性能。
根据示例性实施方式，提供了包含阻挡材料并形成在多个沟道上的界面层，因此能增大沟道的平坦度。在一半导体器件中，可以通过界面层防止牺牲膜或沟道膜中包含的锗的扩散。在一实施方式中，能提供具有确保的沟道操作可靠性的高度集成的半导体器件及制造其的方法。
实施方式可以提供能够增加多个沟道中的沟道的平坦度的半导体器件。
已经在此公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般的和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情形下，如在本申请的提交时对本领域普通技术人员来说将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非明确地另行指示。因此，本领域技术人员将理解，可以进行在形式和细节上的各种各样的改变而不背离如由所附权利要求阐明的本发明的精神和范围。
2017年8月21日在韩国知识产权局提交的题为“包括沟道图案的半导体器件及其制造方法”的韩国专利申请第10-2017-0105370号通过引用全文在此合并。

Claims (19)

1.一种半导体器件，包括：
在衬底上的沟道图案，所述沟道图案在第一方向上延伸；
在所述衬底上的栅极图案，所述栅极图案在交叉所述第一方向的第二方向上延伸并且围绕所述沟道图案；以及
在所述沟道图案与所述栅极图案之间的界面层，所述界面层形成在所述沟道图案的上表面和下表面中的至少一个表面上，
其中所述界面层包含碳或硼。
2.如权利要求1所述的半导体器件，其中所述界面层包括硅碳化物层、硅锗碳化物层或其组合。
3.如权利要求2所述的半导体器件，其中所述界面层中的碳浓度范围从0.01at％到5at％。
4.如权利要求1所述的半导体器件，其中所述沟道图案包括硅、硅锗、锗或其组合。
5.如权利要求4所述的半导体器件，其中：
所述沟道图案包括硅，
所述界面层包括锗，以及
所述界面层中的锗浓度朝向所述沟道图案减小。
6.如权利要求4所述的半导体器件，其中：
所述沟道图案包括硅锗、锗或其组合，
所述界面层包括锗，以及
所述界面层中的锗浓度朝向所述沟道图案增加。
7.如权利要求1所述的半导体器件，其中所述沟道图案的剖面具有矩形形状或梯形形状。
8.如权利要求1所述的半导体器件，其中：
所述栅极图案包括：
栅电极，和
在所述栅电极与所述沟道图案之间的栅极电介质层，以及
所述界面层在所述沟道图案与所述栅极电介质层之间。
9.如权利要求1所述的半导体器件，其中所述界面层的厚度小于所述沟道图案的厚度。
10.如权利要求1所述的半导体器件，其中所述界面层与所述沟道图案直接接触。
11.如权利要求1所述的半导体器件，其中：
所述沟道图案包括：
从所述衬底突出的第一沟道，所述第一沟道与所述衬底直接接触；
在所述第一沟道上的第二沟道；和
在所述第二沟道上的第三沟道，以及
所述栅极图案在所述第一沟道与所述第二沟道之间以及在所述第二沟道与所述第三沟道之间延伸。
12.如权利要求11所述的半导体器件，其中所述界面层在所述第一沟道与所述第二沟道之间以及在所述第二沟道与所述第三沟道之间。
13.一种半导体器件，包括：
在衬底上的沟道图案，所述沟道图案在第一方向上延伸；
在所述衬底上的栅极图案，所述栅极图案在交叉所述第一方向的第二方向上延伸并且围绕所述沟道图案；以及
包含碳的界面层，所述界面层在所述沟道图案与所述栅极图案之间以及在所述沟道图案的上表面和下表面中的至少一个表面上，
其中所述界面层包括：
在所述沟道图案上的第一界面层；和
在所述第一界面层上的第二界面层。
14.如权利要求13所述的半导体器件，其中：
所述沟道图案包括硅；
所述第一界面层包括硅碳化物层；以及
所述第二界面层包括硅锗碳化物层。
15.如权利要求13所述的半导体器件，其中：
所述沟道图案包括硅锗、锗或其组合；
所述第一界面层包括硅锗碳化物层；以及
所述第二界面层包括硅碳化物层。
16.如权利要求13所述的半导体器件，其中：
所述栅极图案包括：
栅电极；和
在所述栅电极与所述沟道图案之间的栅极电介质层，
所述第一界面层在所述沟道图案与所述第二界面层之间，以及
所述第二界面层在所述第一界面层与所述栅极电介质层之间。
17.一种制造半导体器件的方法，所述方法包括：
在衬底上形成牺牲膜；
在所述牺牲膜上形成界面膜，使得所述界面膜包括碳；
在所述界面膜上形成沟道膜；
去除所述牺牲膜；以及
形成栅极图案使得所述栅极图案围绕所述沟道膜。
18.如权利要求17所述的方法，还包括在去除所述牺牲膜之后去除所述界面膜。
19.如权利要求18所述的方法，其中去除所述界面膜包括执行氢焙烧处理或氢等离子体处理。
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