[go: up one dir, main page]

TWI746025B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI746025B
TWI746025B TW109121391A TW109121391A TWI746025B TW I746025 B TWI746025 B TW I746025B TW 109121391 A TW109121391 A TW 109121391A TW 109121391 A TW109121391 A TW 109121391A TW I746025 B TWI746025 B TW I746025B
Authority
TW
Taiwan
Prior art keywords
spacer
spacers
stack
fin
adjacent
Prior art date
Application number
TW109121391A
Other languages
English (en)
Other versions
TW202115866A (zh
Inventor
林士堯
高魁佑
賴啟勝
林志翰
孫維中
張銘慶
陳昭成
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202115866A publication Critical patent/TW202115866A/zh
Application granted granted Critical
Publication of TWI746025B publication Critical patent/TWI746025B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0245—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] by further thinning the channel after patterning the channel, e.g. using sacrificial oxidation on fins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D64/01334—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0147—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供半導體裝置及方法，藉以在基底的第一區和第二區內形成一系列的間隙物。將第一區的此系列間隙物圖案化，並保護第二區的此系列間隙物以區隔第一區的間隙物特性與第二區的間隙物特性。

Description

半導體裝置及其製造方法
本發明實施例係有關於一種半導體裝置及其製造方法，特別是有關於在不同區內形成不同間隙物組合之半導體裝置及其製造方法。
半導體裝置被用於各式各樣的電子應用中，舉例來說，像是個人電腦、手機、數位相機和其他電子設備。典型上，半導體裝置的製造是藉著在半導體基底上依序沉積絕緣或介電層、導電層和半導體層之材料，且使用微影將各種材料層圖案化以在半導體基底上形成電路組件和元件。
半導體產業不斷在改善各種電子組件(例如電晶體、二極體、電阻、電容等)的整合密度，使得在給定的區域中允許整合更多的組件。然而，最小部件尺寸縮小的同時也產生額外需解決的問題。
在一實施例中，提供半導體裝置。半導體裝置包含基底，基底包含在第一區的第一鰭片和在第二區的第二鰭片。半導體裝置也包含在第一鰭片上的第一閘極堆疊和在第二鰭片上的第二閘極堆疊，以及相鄰於第一閘極堆疊的第一複數個間隙物，第一複數個間隙物具有第一寬度，其中第一複數個間隙物中至少兩個間隙物具有與第一閘極堆疊物理接觸的側壁。半導體裝置更包含相鄰於第二閘極堆疊的第二複數個間隙物，第二複數個間隙物具有大於第一寬度的第二寬度，其中第二複數個間隙物中的第一間隙物將第二閘極堆疊與第二複數個間隙物中的其他間隙物隔開。
在又一實施例中，提供半導體裝置。半導體裝置包含間隙物堆疊，間隙物堆疊相鄰於第一半導體鰭片上的第一閘極堆疊，其中間隙物堆疊中的每一個間隙物的寬度不大於間隙物堆疊中的頂間隙物，間隙物堆疊具有第一寬度且位於半導體基底的核心區內。半導體裝置也包含第一複數個間隙物，第一複數個間隙物相鄰於第二半導體鰭片上的第二閘極堆疊，第一複數個間隙物中至少一個具有「L」形，第一複數個間隙物具有大於第一寬度的第二寬度。
在另一實施例中，提供半導體裝置的製造方法。方法包含毯覆性沉積第一材料，第一材料相鄰於第一半導體鰭片上的第一虛設閘極電極，且第一材料相鄰於第二半導體鰭片上的第二虛設閘極電極。方法也包含毯覆性沉積相鄰於第一材料的第二材料，且將第一材料和第二材料圖案化以形成相鄰於第一虛設閘極電極的第一間隙物和第二間隙物，以及相鄰於第二虛設閘極電極的第三間隙物和第四間隙物，其中至少部分使用一或多個異向性蝕刻製程以將第一材料和第二材料圖案化。方法更包含移除第一虛設閘極電極和第二虛設閘極電極，以及蝕刻第一間隙物的第一材料以暴露出第二間隙物的第二材料的側壁並形成間隙物堆疊，側壁垂直於第一半導體鰭片的主表面，其中蝕刻第一材料並未蝕刻第三間隙物或第四間隙物。此外，方法包含形成相鄰於間隙物堆疊的第一閘極電極，以及形成相鄰於第三間隙物的第二閘極電極。
以下揭露提供了許多不同的實施例或範例，用於實施本發明實施例中的不同部件。組件和配置的具體範例描述如下，以簡化本揭露的說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，以下敘述中提及第一部件形成於第二部件之上或上方，可能包含第一與第二部件直接接觸的實施例，也可能包含額外的部件形成於第一與第二部件之間，使得第一與第二部件不直接接觸的實施例。此外，本揭露可在各個範例中重複參考數字及/或字母，此重複是為了簡化和清楚，並非在討論的各個實施例及/或組態之間指定其關係。
此外，在此使用的空間相關用詞，例如：「在……下方」、「在……下」、「下方的」、「在……上」、「上方的」及類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間相關用詞係用以涵蓋圖式所描繪的方位以外，使用中或操作中的裝置的不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，其中使用之空間相關的描述也可因應著解釋。
現在將敘述關於特定結構的實施例，例如16 nm及更小之技術世代的鰭式場效電晶體(FinFET)裝置。然而，實施例並未受限於此，且可利用於以下具體討論的那些之外的各種應用中。
現在參照第1圖，第1圖顯示具有基底101之半導體裝置100的透視圖(為了清楚起見，在第1圖中顯示為不連續，但通常像半導體晶圓一樣連續)，基底101具有核心區103和輸入/輸出區105。核心區103內的裝置可連接至第一電壓源(例如第一高電壓)和第一接地(例如第一低電壓源)，且可包括邏輯裝置、記憶體裝置、前述的組合或其他用以執行半導體裝置100所需功能的類似裝置。輸入/輸出區105內的裝置可連接至第二電壓源(例如第二高電壓)和第二接地(例如第二低電壓源)，第二電壓源與第一電壓源(例如高電壓源)不同，且第二接地相同或不同於第一接地，輸入/輸出區105內的裝置可包括用以傳送和接收訊號進出半導體裝置100的裝置。然而也可使用任何合適的區域及任何合適的功能。
基底101可為矽基底，雖然也可使用其他基底，例如絕緣體上覆半導體(semiconductor-on-insulator，SOI)、應變的絕緣體上覆半導體(strained SOI)和絕緣體上覆矽鍺。基底101可為P型半導體，雖然在其他實施例中，基底101可為N型半導體。
在其他實施例中，選擇能特別提高自基底101形成之裝置的效能(例如提高載子移動率)的基底101材料。舉例而言，一些實施例中，可選擇磊晶成長之半導體材料的層作為基底101的材料，例如磊晶成長的矽鍺，可幫助提高一些自磊晶成長的矽鍺形成之裝置的效能的測量。然而，儘管這些材料的使用能提高裝置的一些效能特性，這些相同材料的使用可對裝置的其他效能特性產生影響。
在核心區103內形成複數個第一鰭式場效電晶體(fin field effect transistor，FinFET)107，為了清楚起見，第1圖僅顯示一個這樣的裝置。在形成於核心區103的裝置中，設置較少的鰭片以形成相應的電晶體，且鄰近的閘極之間的間隔(即居間之源/汲極區的寬度)可小於其他區(例如輸入/輸出區105)。
在輸入/輸出區105內形成複數個第二鰭式場效電晶體108，為了清楚起見，第1圖僅顯示一個這樣的裝置。在形成於輸入/輸出區105的裝置中，設置較多的鰭片以形成相應的電晶體，且鄰近的閘極之間的間隔(即居間之源/汲極區的寬度)可大於其他區(例如核心區103)。輸入/輸出區105內的結構可與核心區103內相應的結構同時形成。
可移除部分的基底101以作為最終形成之第一隔離區111的初始步驟。可使用遮罩層(並未另外繪示於第1圖中)與合適的蝕刻製程以移除部分的基底101。舉例而言，遮罩層可為硬遮罩，包括經由像是化學氣相沉積(chemical vapor deposition，CVD)之製程以形成的氮化矽，雖然也可使用其他材料，像是氧化物、氮氧化物、碳化矽、前述的組合或類似的材料，以及其他製程，像是電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low pressure CVD，LPCVD)，或甚至是形成氧化矽後進行氮化。一旦形成之後，可經由合適的光學微影製程將遮罩層圖案化以暴露出基底101將移除的部分。
如本技術領域中具有通常知識者可理解的，然而，上述形成遮罩層的製程和材料並非用以保護部分的基底101同時暴露基底101的其他部分的唯一方法。任何合適的製程，例如圖案化和顯影的光阻，皆可用以暴露基底101將要移除的部分。本實施例的範圍欲完整地包含所有這樣的方法。
一旦形成遮罩層並將遮罩層圖案化之後，移除部分的基底101。為了移除部分的基底101，可經由像是反應離子蝕刻(reactive ion etching，RIE)之合適的製程移除暴露的基底101，雖然任何合適的製程皆可使用。在一實施例中，可移除部分的基底101至第一深度，第一深度自基底101的表面算起小於約5000 Å，例如約2500 Å。
然而，如本技術領域中具有通常知識者可理解的，上述的製程僅為一個可能的製程，並非唯一的實施例。更確切來說，可以採用任何可移除部分的基底101的合適製程，且可使用包含任何數量之遮罩和移除步驟的合適製程。
另外，遮罩和蝕刻製程自基底101剩餘未移除的那些部分另外形成鰭片113。為了方便起見，鰭片113以自基底101分離的方式顯示於圖中，雖然分離的實質標示可顯現或不顯現。如下所討論，這些鰭片113可用於形成多閘極之鰭式場校電晶體的通道區。雖然第1圖僅顯示自基底101形成的兩個鰭片113，但也可形成任何數量的鰭片113。
可形成在基底101表面具有在約5 nm與約80 nm之間(例如約30 nm)的寬度的鰭片113。再者，可使用任何合適的方法將鰭片113圖案化。舉例而言，可使用一或多個光學微影製程將鰭片113圖案化，光學微影製程包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光學微影和自對準(self-aligned)製程，例如可形成間距小於使用單一、直接地光學微影製程能獲得之間距的圖案。舉例而言，在一實施例中，在基底上形成犧牲層並使用光學微影製程將犧牲層圖案化。使用自對準製程沿著圖案化的犧牲層的側邊形成間隙物。然後移除犧牲層，接著用剩餘的間隙物將鰭片113圖案化。
一旦形成鰭片113之後，可沉積介電材料，且將介電材料凹陷以形成第一隔離區111。介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或類似的材料。在進行可選的(optional)清理和內襯步驟之後，可使用化學氣相沉積(CVD)方法(例如高深寬比(high aspect ratio process，HARP)製程)、高密度電漿化學氣相沉積方法或其他本技術領域中已知合適的方法以形成介電材料。
沉積製程可填充或過度填充鰭片113周圍的區域，然後可經由合適的製程(例如化學機械研磨(chemical mechanical polishing，CMP)製程、蝕刻、前述的組合或類似的製程)自鰭片113上方移除過量的材料。在一實施例中，移除製程也移除位於鰭片113上方之任何介電材料，使得介電材料的移除將鰭片113的表面暴露於後續的製程步驟中。
一旦經平坦化後，接著將介電材料凹陷以離開鰭片113的表面。可進行凹陷以暴露鰭片113至少一部分相鄰於鰭片113之頂面的側壁。可使用濕式蝕刻將鰭片113的頂面浸入像是氫氟酸(HF)的蝕刻劑以凹陷介電材料，雖然也可使用其他蝕刻劑(例如氫(H2 ))和其他方法(例如反應離子蝕刻、使用像是NH3 /NF3 之蝕刻劑的乾式蝕刻、化學氧化物移除或乾式化學清理)。可將介電材料自鰭片113的表面凹陷一段距離，前述的距離在約50 Å與約500 Å的之間，例如約400 Å。另外，凹陷的進行也可移除任何留在鰭片113上的介電材料，以確保鰭片113於後續的製程步驟中暴露。
如本技術領域中具有通常知識者可理解的，然而，上述的步驟只是用於填充和凹陷介電材料之整體製造流程中的一部分。舉例而言，也可使用內襯步驟、清理步驟、退火步驟、間隙填充步驟、前述的組合。本實施例的範圍欲完整地包含所有可能的製程步驟。
在形成第一隔離區111之後，可在每一個鰭片113上形成虛設閘極介電質115和虛設閘極介電質115上的虛設閘極電極117。在一實施例中，虛設閘極介電質115的形成可藉由熱氧化、化學氣相沉積、濺鍍或任何其他本技術領域中已知並用於形成閘極介電質的合適方法。根據用以形成閘極介電質的技術，在鰭片113之頂部上的虛設閘極介電質115的厚度可不同於在鰭片113之側壁上的閘極介電質的厚度。
虛設閘極介電質115可包括像是二氧化矽或氮氧化矽的材料，且厚度在約3 Å至約100 Å的範圍，例如約10 Å。可用高介電常數(high-k)材料(例如具有大於約5的相對介電常數)形成虛設閘極介電質115，像是氧化鑭(La2 O3 )、氧化鋁(Al2 O3 )、氧化鉿(HfO2 )、氮氧化鉿(HfON)或氧化鋯(ZrO2 )或前述的組合，且等效氧化物的厚度在約0.5 Å至約100 Å，例如約10 Å或少於10 Å。另外，虛設閘極介電質115也可使用二氧化矽、氮氧化矽及/或高介電常數材料之任何組合。
虛設閘極電極117可包括導電或非導電的材料，且可選自包括多晶矽的群組，雖然也可使用任何合適的材料或材料組合。虛設閘極電極117的沉積可藉由化學氣相沉積(CVD)、濺鍍沉積或其他本技術領域已知且用於沉積導電材料的技術。虛設閘極電極117的厚度可在約5 Å至約200 Å的範圍內。虛設閘極電極117的頂面可具有非平面的頂面，且可在將虛設閘極電極117圖案化或閘極蝕刻之前將虛設閘極電極117平坦化。在此階段可在虛設閘極電極117內導入或不導入離子。舉例而言，可藉由離子植入技術導入離子。
一旦形成之後，可將虛設閘極電極117圖案化。圖案化的虛設閘極電極117在鰭片113位於虛設閘極介電質115下的每一側定義出多個通道區。可例如使用本技術領域中已知的沉積和光學微影技術，藉由在虛設閘極電極117上沉積和圖案化閘極遮罩119以形成圖案化的虛設閘極電極117。閘極遮罩119可包含常用的遮罩和犧牲材料，例如氧化矽、氮氧化矽、SiCON、SiC、SiOC及/或氮化矽(但不限於此)，且可沉積至約5 Å與約200 Å之間的厚度。可使用乾式蝕刻製程蝕刻虛設閘極電極117以形成圖案化的虛設閘極電極117。
第2A-2D圖顯示沿著第1圖所示之切線的各個剖面示意圖。舉例而言，第2A圖顯示沿著第一鰭式場效電晶體107的線A-A的剖面示意圖(例如「切在鰭片上(cut-on-fin)」的示意圖)，第一鰭式場效電晶體107的線A-A係位於核心區103內且沿著鰭片113，而第2B圖顯示沿著第一鰭式場效電晶體107的線B-B的剖面示意圖(例如「非切在鰭片上(cut-without-fin)」的示意圖)，第一鰭式場效電晶體107的線B-B係沿著相鄰於鰭片113的切面。相似地，第2C圖顯示沿著輸入/輸出區105中第二鰭式場效電晶體108的線C-C的剖面示意圖(例如「切在鰭片上」的示意圖)，而第2D圖顯示沿著第二鰭式場效電晶體108的線D-D的剖面示意圖(例如「非切在鰭片上」的示意圖)，第二鰭式場效電晶體108的線D-D係沿著輸入/輸出區105中相鄰於鰭片113的切面。在上述的各個圖中，為了清楚起見而移除基底101。
另外，如第2A-2D圖所見，核心區103內的裝置和輸入/輸出區105內的裝置有不同之虛設閘極電極117的寬度。舉例而言，在核心區103內，虛設閘極電極117可具有第一寬度W1 ，第一寬度W1 在約50 Å與約5000 Å之間，例如約100 Å，而在輸入/輸出區105內，虛設閘極電極117可具有第二寬度W2 ，第二寬度W2 在約50 Å與約5000 Å之間，例如約300 Å。然而也可採用任何合適的寬度。
第3A-3D圖顯示沿著相似於第2A-2D圖之切線所示的剖面示意圖，且另外顯示核心區103和輸入/輸出區105內相鄰於虛設閘極電極117之第一間隙物301和第二間隙物303的形成。在一實施例中，第一間隙物301的材料可包括以矽為基底的材料，例如SiN、SiON、SiOCN、SiC、SiOC、SiO2 、SiC或類似的材料，或者在其他實施例中可包括以金屬為基底的材料，例如SiGeO、SiAsO、GeOx 、AsOx 、SiP、SiPO、SiTiO、TiOx 、CuOx 、CoOx 或類似的材料，且厚度可形成在約5 Å與約500 Å之間。在一實施例中，第一間隙物301的形成可藉由初始地使用沉積製程，例如物理氣相沉積、化學氣相沉積、原子層沉積、像是氧化的處理、前述的組合或類似的方法。然而，也可採用任何合適的材料、厚度和形成方法。
第二間隙物303可形成在第一間隙物301上，且可利用第二間隙物303以提供與第一間隙物301不同蝕刻特性的不同材料。因此，在第一間隙物301為SiN的實施例中，第二間隙物303的材料可為SiOCN，雖然第二間隙物303在其他實施例中可為以矽為基底的材料，例如SiN、SiON、SiC、SiOC、SiO2 、SiC或其他類似的材料，或者在其他實施例中可包括以金屬為基底的材料，例如SiGeO、SiAsO、GeOx 、AsOx 、SiP、SiPO、SiTiO、TiOx 、CuOx 、CoOx 或類似的材料。在一實施例中，第二間隙物303的形成可使用沉積製程，例如物理氣相沉積、化學氣相沉積、原子層沉積、前述的組合或類似的方法，且厚度可在約5 Å與約500 Å之間。然而，也可採用任何合適的材料、厚度和形成方法。
此外，第3A-3D圖顯示一旦毯覆性沉積第一間隙物301和第二間隙物303的材料之後，可將第一間隙物301和第二間隙物303的材料圖案化以形成第一間隙物301和第二間隙物303。在一實施例中，為了從結構的水平表面移除第一間隙物301和第二間隙物303，使用一或多個異向性蝕刻製程(例如反應離子蝕刻)以將第一間隙物301和第二間隙物303的材料圖案化。然而，也可採用任何合適的圖案化製程。
另外，雖然第3A-3D圖中只顯示第一間隙物301和第二間隙物303，實施例並未限定只存在兩個間隙物。更確切來說，可形成與虛設閘極電極117相鄰之任何合適的數量的間隙物。舉例而言，不同材料之各別的間隙物數量可在3個間隙物與10個間隙物之間。
在一實施例中，用以自結構水平表面移除第一間隙物301和第二間隙物303的一或多個異向性蝕刻製程的圖案化製程也可用於凹陷第一隔離區111由圖案化製程所暴露出的部分。因此，可將第一隔離區111未受圖案化的虛設閘極電極117、圖案化的第一間隙物301和圖案化的第二間隙物303覆蓋的部分凹陷至第一隔離區111受覆蓋之部分下的水平處，藉此在第一隔離區111內形成皇冠形狀或鰭片形狀。然而，在其他實施例中未將第一隔離區111凹陷，且實施例的範圍欲完整地包含任何適用於將第一隔離區111圖案化的方法。
此外，第3A-3D圖顯示從未受圖案化的虛設閘極電極117、第一間隙物301和第二間隙物303保護的那些區域移除鰭片113，以及再成長源/汲極區305。可藉由反應離子蝕刻(RIE)，使用圖案化的虛設閘極電極117、第一間隙物301和第二間隙物303作為硬遮罩，或藉由任何合適的移除製程，以自未受圖案化的虛設閘極電極117、第一間隙物301和第二間隙物303保護的那些區域移除鰭片113。此移除可持續至鰭片113平面於(如圖所繪示)或低於第一隔離區111的表面。
一些實施中，鰭片113之材料的移除將在核心區103與輸入/輸出區105之間發生不均。舉例而言，相對於核心區103內鰭片113材料的移除，輸入/輸出區105內鰭片113材料的移除可以較高的速率進行。因此，移除製程所形成的開口在輸入/輸出區105會比核心區103延伸較深。然而，在其他的實施例中，開口也可延伸至相似的深度。
一旦移除鰭片113的這些部分之後，可再成長與每一個鰭片113接觸的源/汲極區305。在一實施例中，可再成長源/汲極區305，且在一些實施例中，再成長源/汲極區305以形成應力源(stressor)，應力源將對鰭片113在圖案化虛設閘極電極117下方的通道區施予應力。在鰭片113包括矽且鰭式場效電晶體為P型裝置的實施例中，可經由選擇性磊晶製程使用像是矽的材料，或者像是矽鍺具有與通道區不同晶格常數的材料以再成長源/汲極區305。磊晶成長製程可使用像是矽烷、二氯矽烷、鍺烷和類似的前驅物，並且可持續約5分鐘與約120分鐘之間，例如約30分鐘。
在一實施例中，可形成厚度在約5 Å與約1000 Å之間，且第一隔離區111上的高度在約10 Å與約500 Å之間(例如約200 Å)的源/汲極區305。在此實施例中，可形成在第一隔離區111之上表面上的高度在約5 nm與約250 nm之間(例如約100 nm)的源/汲極區305。再者，由於不均勻的蝕刻，輸入/輸出區105的源/汲極區305與核心區103的源/汲極區305相比可具有較高的高度。舉例而言，輸入/輸出區105的源/汲極區305的高度可在約200 Å與約800 Å之間，例如約500 Å，而核心區103的源/汲極區305的高度可在約200 Å與約800 Å之間，例如約400 Å。
然而，雖然在此描述了特定的尺寸和形狀。這些是用以顯示而非用以限定。更確切來說，源/汲極區305可採用任何合適的尺寸和形狀，且生產製程期間的許多參數皆可影響尺寸和形狀。舉例而言，源/汲極區305的尺寸和形狀可能受到以下因素的影響，閘極堆疊的尺寸和間隔(例如核心區103與輸入/輸出區105之間不同的閘極堆疊會使他們各自的源/汲極區305產生不同的寬度)、用以產生源/汲極區305之空間的蝕刻類型、在源/汲極區305的磊晶成長期間使用的參數和其他類似的因素。實施例的範圍欲完整地包含所有這樣的參數差異及他們各自對源/汲極區305的尺寸和形狀的影響。
一旦形成源/汲極區305之後，在源/汲極區305內植入摻質，藉由植入合適的摻質以補足鰭片113內的摻質。舉例而言，可植入像是硼、鎵、銦、或類似的P型摻質以形成PMOS裝置。或者，可植入像是磷、砷、銻或類似的N型摻質以形成NMOS裝置。使用圖案化的虛設閘極電極117、第一間隙物301和第二間隙物303作為遮罩以植入這些摻質。應注意本技術領域中具有通常知識者可理解許多其他製程、步驟或類似的方法皆可用以植入摻質。舉例而言，本技術領域中具有通常知識者可以理解，可使用各種間隙物和襯層的組合進行複數個植入以形成針對特定目的具有特別之形狀或特性的源/汲極區。可使用任何這樣的製程以植入摻質，且上述內容並非將本實施例限定於前述的步驟中。
第4A-4D圖顯示沿著相似於第2A-2D圖之切線所示的剖面示意圖，且另外顯示沉積在源/汲極區305上的接觸蝕刻停止層401和層間介電層403(inter-layer dielectric，ILD)。接觸蝕刻停止層401係用以保護下方的結構，使下方的結構在進一步的製程中不受損壞，以及用以在進一步的蝕刻製程中提供控制點。在一實施例中，接觸蝕刻停止層401可使用電漿輔助化學氣相沉積(PECVD)且由氧化矽形成，雖然也可替代使用其他材料，例如氮化物、氮氧化物、碳化物、硼化物、前述的組合或類似的材料，以及替代形成接觸蝕刻停止層401的技術，例如低壓化學氣相沉積(LPCVD)、物理氣相沉積或類似的方法。接觸蝕刻停止層401可具有約50 Å與約2000 Å之間的厚度，例如約200 Å。
層間介電層403的材料可包括硼磷矽酸鹽玻璃(boron phosphorous silicate glass，BPSG)，雖然也可使用任何合適的介電質。層間介電層403的形成可例如使用電漿輔助化學氣相沉積，雖然也可替代使用其他製程，像是低壓化學氣相沉積。層間介電層403的厚度可形成在約100 Å與約3000 Å之間。
此外，第4A-4D圖顯示一旦形成層間介電層403之後，可將層間介電層403和接觸蝕刻停止層401與第一間隙物301、第二間隙物303和虛設閘極電極117一起圖案化。在一實施例中，可例如使用平坦化製程，像是化學機械研磨製程，以對層間介電層403、接觸蝕刻停止層401、第一間隙物301和第二間隙物303進行平坦化，雖然也可採用任何合適的製程。平坦化製程也用以移除閘極遮罩119。
第5A-5D圖顯示沿著相似於第2A-2D圖之切線所示的剖面示意圖，且另外顯示在核心區103內和輸入/輸出區105內之虛設閘極電極117的移除。在一實施例中，虛設閘極電極117的移除可例如使用一或多個濕式或乾式蝕刻製程，採用對虛設閘極電極117的材料具有選擇性的蝕刻劑。然而，也可採用任何合適的單一或多個移除製程。
此外，第5A-5D圖顯示一旦將核心區103和輸入/輸出區105內的虛設閘極電極117移除之後，可在輸入/輸出區105的結構上放置遮罩501以保護輸入/輸出區105內的結構。在一實施例中，遮罩501可為光敏感材料，例如以高分子為基底的光阻，提供並將其圖案化，例如使用曝光和顯影製程以在暴露核心區103時保護輸入/輸出區105。然而，遮罩501的形成也可採用任何合適的材料(例如硬遮罩材料)和任何合適的製程(例如沉積和圖案化製程)。
一旦形成遮罩501，且保護住輸入/輸出區105內的結構之後，第5A-5B圖顯示，在核心區103，將第一間隙物301圖案化以移除第一間隙物301沿著第二間隙物303之側壁對齊的那些部分，且不移除第一間隙物301由第二間隙物303所覆蓋的那些部分，並形成第一間隙物的剩餘物503。在一實施例中，第一間隙物301的圖案化可例如使用一或多個蝕刻製程以進行，像是化學蝕刻、電漿蝕刻、濕式清洗、前述的組合或類似的製程，使用對第一間隙物301的材料具有選擇性且不顯著蝕刻第二間隙物303的材料的蝕刻劑。
在一實施例中，形成第一間隙物的剩餘物503的移除製程自相鄰於第二間隙物303的側壁完全地移除第一間隙物301，使得第一間隙物的剩餘物503鄰接且對齊第二間隙物303的側壁。因此，第一間隙物的剩餘物503的寬度可等於第二間隙物303沉積的厚度(例如在5 Å與500 Å之間)。然而，在其他實施例中，第一間隙物301可維持相鄰於第二間隙物303的側壁(但具有減少的厚度)，或者可蝕刻第一間隙物301使得第一間隙物的剩餘物503在平行於鰭片113之頂面的方向上受到凹陷。
藉由移除部分的第一間隙物301和形成第一間隙物的剩餘物503，可將核心區103內間隙物的數量(「a」)降低至低於輸入/輸出區105內間隙物的數量(「b」)，使得b-a ≥ 1。另外，可降低核心區103內那些結構之間隙物組合(例如第二間隙物303以及第一間隙物301)的厚度(例如5 Å-5000 Å)，且不降低輸入/輸出區105內間隙物組合之厚度(例如10 Å-1000 Å)。因此，可降低在較大電壓下運作的輸入/輸出區105內的電容和漏電流的風險，且不降低位於核心區103內的裝置的效能。
另外，一些實施例中，第一間隙物301的圖案化和第一間隙物的剩餘物503的形成也可移除第一隔離區111在核心區103之虛設閘極電極117下的部分。一些實施例中，可移除第一隔離區111以形成凹陷505，以及彎曲的、凹面的第一隔離區111，且未在輸入/輸出區105內形成相應的凹陷(因為輸入/輸出區105仍受到遮罩501的保護)。在一實施例中，可形成具有第一深度D1 的凹陷505，第一深度D1 在約3 Å與約500 Å之間，例如約30 Å，且凹陷505可具有第一寬度W1 。然而，也可採用任何合適的尺寸。
第6A-6D圖顯示沿著相似於第2A-2D圖之切線所示的剖面示意圖，且另外顯示在核心區103之虛設閘極介電質115的部分移除。前述的移除在核心區103內形成虛設閘極介電質的剩餘物601，但由於遮罩501的存在(見第5C-5D圖)，輸入/輸出區105的虛設閘極介電質115未受此製程的影響且維持完整。在一實施例中，虛設閘極介電質115的圖案化可例如使用一或多個蝕刻製程，像是化學蝕刻、電漿蝕刻、濕式清洗、前述的組合或類似的製程，使用對虛設閘極介電質115的材料具有選擇性且不顯著蝕刻第二間隙物303或第一間隙物的剩餘物503的材料的蝕刻劑。
在一實施例中，形成虛設閘極介電質的剩餘物601的移除製程移除虛設閘極介電質115的材料，使得虛設閘極介電質的剩餘物601鄰接且對齊第二間隙物303及/或第一間隙物的剩餘物503的側壁。因此，虛設閘極介電質的剩餘物601的寬度可等於第二間隙物303沉積的厚度(例如在5 Å與500 Å之間)。然而，在其他實施例中，可蝕刻虛設閘極介電質的剩餘物601使得虛設閘極介電質的剩餘物601在平行於鰭片113之頂面的方向上受到凹陷。
此外，第6C-6D圖顯示一旦形成虛設閘極介電質的剩餘物601之後，可移除遮罩501以將輸入/輸出區105暴露於後續的製程中。在遮罩501為光阻的實施例中，可使用灰化製程以移除遮罩501，藉此提高遮罩501的溫度以引起光阻的熱分解，之後可較輕易地移除分解的光阻。然而，在其他實施例中可採用蝕刻製程以移除遮罩501，且可採用任何合適的移除製程。
第7A-7D圖顯示沿著相似於第2A-2D圖之切線所示的剖面示意圖，且另外顯示在移除虛設閘極電極117所留下的區域內形成的第一閘極堆疊701。在一實施例中，形成第一閘極堆疊701的製程可從沉積一系列的層開始。在一實施例中，前述系列的層可包含界面層、第一介電材料、第一金屬材料和第一P型金屬功函數層(為了清楚起見，這些層中的每一個並未各別繪示於第7A-7D圖中)。
可選地，界面層可在第一介電材料之前形成。在一實施例中，界面層可為像是二氧化矽的材料，且經由像是原位蒸氣產生(in-situ steam generation，ISSG)的製程或像是化學氣相沉積或原子層沉積的沉積製程以形成。在其他實施例中，界面層可為高介電常數的材料，例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述的組合或類似的材料，且界面層的第一厚度在約5 Å與約20 Å之間，例如約10 Å。在採用沉積製程的實施例中，可共形地(conformably)形成界面層，而在採用原位蒸氣產生之製程的實施例中，沿著開口的底部形成界面層，且界面層未沿著側壁延伸。
一旦形成界面層之後，可在界面層上形成作為蓋層的第一介電材料。在一實施例中，第一介電材料為高介電常數的材料，例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述的組合或類似的材料，且經由像是原子層沉積、化學氣相沉積或類似的製程以沉積第一介電材料。可將第一介電材料沉積至約5 Å與約200 Å之間的第二厚度，雖然也可採用任何合適的材料和厚度。
可選地，可將第一金屬材料或金屬閘極蓋層形成在相鄰於第一介電材料的位置以作為阻障層，且可由金屬的材料形成，例如TaN、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、前述的組合或類似的材料。可使用沉積製程，例如原子層沉積、化學氣相沉積、濺鍍或類似的方法，將第一金屬材料沉積至約5 Å與約200 Å之間的第三厚度，雖然也可使用任何合適的沉積製程或厚度。
可形成與第一金屬材料相鄰的第一P型金屬功函數層，且在特定的實施例中，第一P型金屬功函數層可相似於第一金屬材料。舉例而言，第一P型金屬功函數層可由金屬材料形成，例如W、Al、Cu、TiN、Ti、TiAlN、Ta、TaN、Co、Ni、TaC、TaCN、TaSiN、TaSi2 、NiSi2 、Mn、Zr、ZrSi2 、TaN、Ru、AlCu、Mo、MoSi2 、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、前述的組合或類似的材料。另外，可使用沉積製程，像是原子層沉積、化學氣相沉積、濺鍍或類似的方法，將第一P型金屬功函數層沉積至約5 Å與約500 Å之間的第四厚度，雖然也可使用任何合適的沉積製程或厚度。
一旦形成第一P型金屬功函數層之後，可沉積第一N型金屬功函數層。在一實施例中，第一N型金屬功函數層的材料可例如為W、Cu、AlCu、TiAlC、TiAlN、Ti、TiN、Ta、TaN、Co、Ni、Ag、Al、TaAl、TaAlC、TaC、TaCN、TaSiN、Mn、Zr、其他合適的N型功函數材料或前述的組合。舉例而言，可採用原子層沉積(ALD)製程、化學氣相沉積製程或類似的製程將第一N型金屬功函數層沉積至約5 Å與約5000 Å之間的第六厚度，例如約30 Å。然而，也可採用任何合適的材料和製程以形成第一N型金屬功函數層。
在第一閘極堆疊701內也沉積黏著層和填充材料。一旦形成第一N型金屬功函數層之後，可形成黏著層以幫助上覆的填充材料黏附至下方的第一N型金屬功函數層，並且提供成核層以形成填充材料。在一實施例中，黏著層可為像是氮化鈦或其他相似於第一N型金屬功函數層的材料，且可使用相似的製程，例如原子層沉積以形成至約10 Å與約100 Å之間的第七厚度，例如約50 Å。然而，也可採用任何合適的材料和製程。
一旦形成黏著層之後，沉積填充材料以填充使用黏著層的開口的剩餘部分。在一實施例中，填充材料的材料可例如為Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或類似的材料，且可使用沉積製程，例如鍍覆、化學氣相沉積、原子層沉積、物理氣相沉積、前述的組合或類似的方法以形成。另外，可將填充材料沉積至約1000 Å與約2000 Å之間的厚度，例如約1500 Å。然而，也可採用任何合適的材料。
第7A-7D圖進一步顯示在沉積填充材料以填充和過度填充開口之後，可將材料平坦化以形成第一閘極堆疊701。在一實施例中，材料的平坦化可例如使用化學機械研磨製程，雖然也可採用任何合適的製程，像是研磨或蝕刻。儘管為了清楚起見而未明確顯示，界面層可平坦地沿著第一閘極堆疊701的底面；第一介電材料、第一金屬材料、第一P型金屬功函數層、第一N型金屬功函數層和黏著層可具有「U」的形狀；且填充材料可填充第一閘極堆疊701的空間的剩餘部分。然而，第一閘極堆疊701的各層也採用任何合適的形狀或形狀的組合。
藉由上述之第一閘極堆疊701的形成，核心區103內的第一閘極堆疊701接觸各個間隙物(例如第二間隙物303以及第一間隙物的剩餘物503)。然而，在輸入/輸出區105中，第一閘極堆疊701與第一間隙物301物理接觸，但第一間隙物301將第二間隙物303與第一閘極堆疊701隔開。
最後，第7A-7D圖顯示形成至源/汲極區305的第一接觸703。在一實施例中，形成穿過層間介電層403和接觸蝕刻停止層401的開口以暴露源/汲極區305的一部分。可選地，在形成第一接觸703之前，可形成矽化物接觸。為了降低接觸的蕭特基能障高度，矽化物接觸可包括鈦、鎳、鈷或鉺。然而，也可使用其他金屬，例如鉑、鈀和類似的金屬。矽化的實施可藉由毯覆性沉積合適的金屬材料，接著進行退火步驟以使金屬與下方暴露的矽產生反應。然後移除未反應的金屬，例如使用選擇性蝕刻製程。矽化物接觸的厚度可在約5 nm與約50 nm之間。
藉由將核心區103內的間隙物圖案化，且未將輸入/輸出區105內的間隙物圖案化，可針對個別的裝置調整第一閘極堆疊701與他們相應的接觸之間的電容。如此可在不需要對其他區(例如核心區103)的裝置做相似改變的情況下，處理與施加在輸入/輸出區105之裝置的高電壓有關的電容問題。因此，可減緩或消除因這些裝置之漏電流所導致的電性效能和良率的降低。相似地，可增加第一接觸703與第一閘極堆疊701之間所採用的製程容許度(process window)。
在一實施例中，第一接觸703可為導電材料，例如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、前述的組合或類似的材料，雖然也可使用沉積製程，像是濺鍍、化學氣相沉積、電鍍、無電電鍍或類似的方法填充及/或過度填充開口，在開口內沉積任何合適的材料。一旦填充或過度填充之後，可使用平坦化製程，像是化學機械研磨(CMP)，以移除任何在開口外的沉積材料。然而，也可採用任何合適的材料和形成製程。另外，第一接觸703可具有在約5 Å與約2000 Å之間的厚度。
第8A-8B圖顯示採用多於兩個間隙物(例如比第一間隙物301和第二間隙物303更多)的另一個實施例，其中第8A圖顯示第3A圖中標記800之方框的特寫圖，且其中第8B圖顯示第3C圖中標記800之方框的特寫圖。在本實施例中，第一間隙物301和第二間隙物303的形成如前文中關於第3A-3D圖所述。然而，除了第一間隙物301和第二間隙物303以外，也形成第三間隙物801和第四間隙物803。
在一實施例中，第三間隙物801可包括以矽為基底的材料，例如SiN、SiON、SiOCN、SiC、SiOC、SiO2 、SiC或類似的材料，或者在其他實施例中，第三間隙物801可包括以金屬為基底的材料，例如SiGeO、SiAsO、GeOx 、AsOx 、SiP、SiPO、SiTiO、TiOx 、CuOx 、CoOx 或類似的材料，且厚度可形成在約5 Å與約500 Å之間。在一實施例中，第三間隙物801的形成初始可使用沉積製程，例如物理氣相沉積、化學氣相沉積、像是氧化的處理、前述的組合或類似的方法。然而，也可採用任何合適的材料、厚度及形成方法。
一旦形成第三間隙物801之後，可在第三間隙物801上形成第四間隙物803。第四間隙物803可形成於第三間隙物801上且可用以提供與第三間隙物801不同蝕刻特性的不同材料。因此，第四間隙物803可為以矽為基底的材料，例如SiN、SiON、SiOCN、SiC、SiOC、SiO2 、SiC或類似的材料，或者在其他實施例中，第四間隙物803可包括以金屬為基底的材料，例如SiGeO、SiAsO、GeOx 、AsOx 、SiP、SiPO、SiTiO、TiOx 、CuOx 、CoOx 。在一實施例中，第四間隙物803的形成可使用沉積製程，例如物理氣相沉積、化學氣相沉積、原子層沉積、前述的組合或類似的方法，且厚度可形成在約5 Å與約500 Å之間。然而，也可採用任何合適的材料、厚度和形成方法。
第8A-8B圖另外顯示一旦毯覆性沉積第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803的材料後，可將第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803的材料圖案化以形成第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803。在一實施例中，使用一或多個異向性蝕刻製程，例如反應離子蝕刻，將第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803的材料圖案化，以自結構的水平表面移除第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803。然而，也可採用任何合適的圖案化製程。
如圖中所見，在將第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803的材料圖案化之後，除了最後沉積的間隙物(例如第四間隙物803)以外，每一個間隙物(例如第一間隙物301、第二間隙物303和第三間隙物801)在圖案化製程後都具有「L」形。另外，最後沉積的間隙物(例如第四間隙物803)雖不具有「L」形，但在此視圖中卻具有垂直的側壁。
第9A-9B圖顯示蝕刻核心區103內的第一間隙物301的移除製程，此移除製程形成第一間隙物的剩餘物503，且未蝕刻輸入/輸出區105內的第一間隙物301(使得核心區103內裝置的間隙物數小於輸入/輸出區105內裝置的間隙物數)。在一實施例中，如上述關於第5A-5D圖的內容進行移除製程，例如保護輸入/輸出區105，並使用異向性蝕刻製程以移除部分的第一間隙物301，同時停在第二間隙物303上。然而，也可採用任何合適的製程。
若需要的話，一旦形成第一間隙物的剩餘物503之後，可形成(在核心區103內)與第一間隙物的剩餘物503和第二間隙物303相鄰，且在輸入/輸出區105內與多個間隙物(例如第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803)相鄰的第一閘極堆疊701。在一實施例中，可參照上述關於第7A-7D圖的內容形成第一閘極堆疊701。然而，也可採用任何合適的材料和製程。
若在此階段並未形成第一閘極堆疊701，第10A-10B圖顯示蝕刻第二間隙物303並形成第二間隙物的剩餘物1001的另一移除製程。在一實施例中，形成第一間隙物的剩餘物503的移除製程自相鄰於第三間隙物801的側壁完全地移除第二間隙物303，同時停在第三間隙物801上，使得第二間隙物的剩餘物1001鄰接且對齊第三間隙物801的側壁。然而，在其他實施例中，第二間隙物303可維持與第三間隙物801的側壁相鄰(但具有降低的厚度)，或者可蝕刻第二間隙物303使得第二間隙物的剩餘物1001在平行於鰭片113之頂面的方向上受到凹陷。
藉由在核心區103內形成第二間隙物的剩餘物1001，第二間隙物的剩餘物1001的寬度可等於第三間隙物801的寬度(寬度第二間隙物的剩餘物 -寬度第三間隙物 =0)，而第三間隙物801的寬度可大於第四間隙物的寬度(寬度第三間隙物 -寬度第四間隙物 ＞0)。然而，在輸入/輸出區中沒有進行間隙物的圖案化，每一個間隙物的寬度皆大於隨後沉積、上覆的間隙物的寬度(寬度下間隙物 -寬度上間隙物 ＞0)。然而，也可採用任何合適的寬度。
再次提及，若此製程階段有需求，一旦形成第二間隙物的剩餘物1001之後，可形成(在核心區103內)與第一間隙物的剩餘物503和第二間隙物的剩餘物1001相鄰，且在輸入/輸出區105內與多個間隙物(例如第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803)相鄰的第一閘極堆疊701。在一實施例中，可參照上述關於第7A-7D圖的內容形成第一閘極堆疊701。然而，也可採用任何合適的材料和製程。
若在此階段並未形成第一閘極堆疊701，第11A-11B圖顯示蝕刻第三間隙物801並形成第三間隙物的剩餘物1101的另一移除製程。在一實施例中，形成第三間隙物的剩餘物1101的移除製程自相鄰於第四間隙物803的側壁完全地移除第三間隙物801，使得第三間隙物的剩餘物1101鄰接且對齊第四間隙物803的側壁。然而，在其他實施例中，第三間隙物801可維持與第四間隙物803的側壁相鄰(但具有降低的厚度)，或者可蝕刻第三間隙物801使得第三間隙物的剩餘物1101平行於鰭片113之頂面的方向上受到凹陷。
藉由形成複數個間隙物(例如第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803)，然後依序蝕刻這些間隙物中的至少一些(例如第一間隙物301、第二間隙物303和第三間隙物801)，在間隙物的移除之後由多層間隙物的剩餘部分形成間隙物堆疊1103，其中間隙物堆疊1103包括第四間隙物803、第三間隙物的剩餘物1101、第二間隙物的剩餘物1001和第一間隙物的剩餘物503。在本實施例中，位在間隙物堆疊1103之底部的剩餘物(例如第三間隙物的剩餘物1101、第二間隙物的剩餘物1001和第一間隙物的剩餘物503)的厚度可相同於其原先沉積之材料的厚度，而間隙物堆疊的頂部(例如未蝕刻的第四間隙物803)在相同方向上具有較大的厚度，例如具有在約5 Å與約500 Å之間的厚度，像是約50 Å。此厚度或間隙物堆疊1103的厚度若太薄，則無法擴大操作電壓容許度，而此厚度或間隙物堆疊1103的厚度若太厚，則電晶體密度將受到衝擊，導致相同的表面區域內包含較少的電晶體。
一旦形成間隙物堆疊1103之後，可形成(在核心區103內)與間隙物堆疊1103相鄰，且在輸入/輸出區105內與多個間隙物(例如第一間隙物301、第二間隙物303、第三間隙物801和第四間隙物803)相鄰的第一閘極堆疊701。在一實施例中，可參照上述關於第7A-7D圖的內容形成第一閘極堆疊701。然而，也可採用任何合適的材料和製程。
另外，雖然前述僅提及第一閘極堆疊701係在暴露最後沉積的閘極間隙物之後(例如在形成第三間隙物的剩餘物1101之後)形成，這是用以說明，並不旨在限制實施例。更確切來說，可在形成第一間隙物的剩餘物503之後的任何時間點形成第一閘極堆疊701，例如在形成第二間隙物的剩餘物1001之前，或在形成第三間隙物的剩餘物1101之前。可採用任何間隙物和間隙物的剩餘物的合適組合以修改第一閘極堆疊701和第一接觸703之間的電容。
舉例而言，第12A-12B圖顯示可採用之間隙物組合的另外實施例，第12A圖顯示第7A圖的核心區內重點標記1200之虛線方框位置的實施例，且第12B圖顯示第7C圖中重點標記1200之虛線方框位置的實施例。在一實施例中，第四間隙物803由SiONx 形成，第三間隙物801由SiNx 形成，第二間隙物303由SiOCN形成，且第一間隙物301由SiO2 形成。再者，在核心區103且不在輸入/輸出區105內移除至少一部分的第一間隙物301，使得第一閘極堆疊701相鄰於第二間隙物303。
第13A-13B圖顯示與第12A-12B圖相似的實施例，其中第13A圖顯示第7A圖的核心區內重點標記1200之虛線方框位置的實施例，且第13B圖顯示第7C圖中重點標記1200之虛線方框位置的實施例。在一實施例中，與所述關於第12A-12B圖的實施例相似，第四間隙物803由SiONx 形成，第三間隙物801由SiNx 形成，第二間隙物303由SiOCN形成，且第一間隙物301由SiO2 形成。然而在本實施例中，不僅第一間隙物301受到蝕刻，第二間隙物303也受到蝕刻及圖案化。因此，在核心區103且不在輸入/輸出區105內移除至少一部分的第一間隙物301和第二間隙物303，使得第一閘極堆疊701相鄰於第三間隙物801。
在一實施例中，半導體裝置包含：基底，包括在第一區的第一鰭片和在第二區的第二鰭片；在第一鰭片上的第一閘極堆疊和在第二鰭片上的第二閘極堆疊；相鄰於第一閘極堆疊的第一複數個間隙物，第一複數個間隙物具有第一寬度，其中第一複數個間隙物中至少兩個間隙物具有與第一閘極堆疊物理接觸的側壁；以及相鄰於第二閘極堆疊的第二複數個間隙物，第二複數個間隙物具有大於第一寬度的第二寬度，其中第二複數個間隙物中的第一間隙物將第二閘極堆疊與第二複數個間隙物中的其他間隙物隔開。在一實施例中，第二複數個間隙物中的第一間隙物具有「L」形結構。在一實施例中，第一複數個間隙物中的每一個皆具有第一寬度。在一實施例中，第一複數個間隙物包括至少三個間隙物，且其中該第一複數個間隙物中的每一個間隙物皆具有與第一閘極堆疊物理接觸的側壁。在一實施例中，第二複數個間隙物中的第二間隙物具有第一寬度。在一實施例中，半導體裝置更包含位於第一複數個間隙物與第一鰭片之間的第一閘極介電質，第一閘極介電質具有第一寬度；以及位於第二閘極堆疊與第二鰭片之間的第二閘極介電質。在一實施例中，第一區為核心區，且第二區為輸入/輸出區，其中第一複數個間隙物具有與第二複數個間隙物不同的層，且其中第一閘極堆疊連接至第一電壓源，且第二閘極堆疊連接至不同於第一電壓源的第二電壓源。
在另一實施例中，半導體裝置包含：間隙物堆疊，相鄰於第一半導體鰭片上的第一閘極堆疊，其中間隙物堆疊中的每一個間隙物的寬度不大於間隙物堆疊中的頂間隙物，間隙物堆疊具有第一寬度且位於半導體基底的核心區內；以及第一複數個間隙物，相鄰於第二半導體鰭片上的第二閘極堆疊，第一複數個間隙物中至少一個具有「L」形，第一複數個間隙物具有大於第一寬度的第二寬度。在一實施例中，位於第一複數個間隙物中的每一個材料也位於間隙物堆疊中。在一實施例中，間隙物堆疊中的每一個間隙物具有第一寬度。在一實施例中，間隙物堆疊中至少一個間隙物自間隙物堆疊中相鄰的間隙物凹陷。在一實施例中，第一閘極堆疊的寬度小於第二閘極堆疊的寬度。在一實施例中，半導體裝置更包含相鄰於第一半導體鰭片的淺溝槽隔離，第一閘極堆疊延伸進入淺溝槽隔離的凹陷。在一實施例中，間隙物堆疊包括至少四個間隙物。
在又一實施例中，半導體裝置的製造方法包含：沉積第一材料，第一材料相鄰於第一半導體鰭片上的第一虛設閘極電極，且第一材料相鄰於第二半導體鰭片上的第二虛設閘極電極；沉積相鄰於第一材料的第二材料；將第一材料和第二材料圖案化以形成相鄰於第一虛設閘極電極的第一間隙物和第二間隙物，以及相鄰於第二虛設閘極電極的第三間隙物和第四間隙物；移除第一虛設閘極電極和第二虛設閘極電極；蝕刻第一間隙物的第一材料以暴露出第二間隙物的第二材料的側壁並形成間隙物堆疊，側壁垂直於第一半導體鰭片的主表面，其中蝕刻第一材料並未蝕刻第三間隙物或第四間隙物；形成相鄰於間隙物堆疊的第一閘極電極；以及形成相鄰於第三間隙物的第二閘極電極。在一實施例中，方法更包含：沉積相鄰於第二材料的第三材料；以及蝕刻第二材料以暴露出第三材料的側壁並形成間隙物堆疊。在一實施例中，方法更包含：沉積相鄰於第三材料的第四材料；以及蝕刻第三材料以暴露出第四材料的側壁並形成間隙物堆疊。在一實施例中，方法更包含：在蝕刻第一材料之後蝕刻第一半導體鰭片上的第一閘極介電質，且不蝕刻第二半導體鰭片上的第二閘極介電質。在一實施例中，第一半導體鰭片位於半導體基底的核心區內，且第二半導體鰭片位於半導體基底的輸入/輸出區內。在一實施例中，方法更包含：在蝕刻第一材料之後，凹陷淺溝槽隔離區。
前述內文概述了許多實施例的部件，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的精神與範圍。在不背離本發明實施例的精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:半導體裝置 101:基底 103:核心區 105:輸入/輸出區 107:第一鰭式場效電晶體 108: 第二鰭式場效電晶體 111:第一隔離區 113:鰭片 115:虛設閘極介電質 117:虛設閘極電極 119:閘極遮罩 301:第一間隙物 303:第二間隙物 305:源/汲極區 401:接觸蝕刻停止層 403:層間介電層 501:遮罩 503:第一間隙物的剩餘物 505:凹陷 601:虛設閘極介電質的剩餘物 701:第一閘極堆疊 703:第一接觸 800:方框 801:第三間隙物 803:第四間隙物 1001:第二間隙物的剩餘物 1101:第三間隙物的剩餘物 1103:間隙物堆疊 1200:方框 D1 :第一深度 W1 :第一寬度 W2 :第二寬度
藉由以下的詳述配合所附圖式可更加理解本發明實施例的內容。需注意的是，根據產業上的標準做法，各種部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意增加或減少。 第1圖是根據一些實施例，顯示具有核心(core)區和輸入/輸出(I/O)區的半導體基底。 第2A-2D圖是根據一些實施例，顯示核心區和輸入/輸出區的剖面示意圖。 第3A-3D圖是根據一些實施例，顯示間隙物的形成。 第4A-4D圖是根據一些實施例，顯示層間介電質的形成。 第5A-5D圖是根據一些實施例，顯示間隙物的圖案化。 第6A-6D圖是根據一些實施例，顯示介電質的移除。 第7A-7D圖是根據一些實施例，顯示閘極堆疊的形成。 第8A-8B圖是根據一些實施例，顯示四個間隙物的形成。 第9A-9B圖是根據一些實施例，顯示四個間隙物的第一圖案化。 第10A-10B圖是根據一些實施例，顯示四個間隙物的第二圖案化。 第11A-11B圖是根據一些實施例，顯示四個間隙物的第三圖案化以形成間隙物堆疊。 第12A-12B圖是根據一些實施例，顯示單一間隙物的圖案化。 第13A-13B圖是根據一些實施例，顯示兩個間隙物的圖案化。
無
111:第一隔離區
113:鰭片
303:第二間隙物
305:源/汲極區
401:接觸蝕刻停止層
403:層間介電層
503:第一間隙物的剩餘物
601:虛設閘極介電質的剩餘物
701:第一閘極堆疊
703:第一接觸
1200:方框

Claims (15)

  1. 一種半導體裝置，包括：一基底，包括在一第一區的一第一鰭片和在一第二區的一第二鰭片；一第一閘極堆疊，在該第一鰭片上；一第二閘極堆疊，在該第二鰭片上；一第一複數個間隙物，相鄰於該第一閘極堆疊，該第一複數個間隙物具有一第一寬度，其中該第一複數個間隙物中至少兩個間隙物具有與該第一閘極堆疊物理接觸的側壁；以及一第二複數個間隙物，相鄰於該第二閘極堆疊，該第二複數個間隙物具有一第二寬度，且該第二寬度大於該第一寬度，其中該第二複數個間隙物中的一第一間隙物將該第二閘極堆疊與該第二複數個間隙物中的其他間隙物隔開。
  2. 如請求項1之半導體裝置，其中該第一複數個間隙物中的每一個皆具有該第一寬度。
  3. 如請求項1之半導體裝置，其中該第一複數個間隙物包括至少三個間隙物，且其中該第一複數個間隙物中的每一個間隙物皆具有與該第一閘極堆疊物理接觸的側壁。
  4. 如請求項1之半導體裝置，其中該第二複數個間隙物中的一第二間隙物具有該第一寬度。
  5. 如請求項1至4中任一之半導體裝置，更包括：一第一閘極介電質，位於該第一複數個間隙物與該第一鰭片之間，該第一閘極介電質具有該第一寬度；以及一第二閘極介電質，位於該第二閘極堆疊與該第二鰭片之間。
  6. 如請求項1至4中任一之半導體裝置，其中該第一區為一核心區，且該第二區為一輸入/輸出區，其中該第一複數個間隙物具有與該第二複數個間隙物不同的層，且其中該第一閘極堆疊連接至一第一電壓源，且該第二閘極堆疊連接至一第二電壓源，該第二電壓源與該第一電壓源不同。
  7. 一種半導體裝置，包括：一間隙物堆疊，相鄰於一第一半導體鰭片上的一第一閘極堆疊，其中該間隙物堆疊中的每一個間隙物的高度不大於該間隙物堆疊中的一頂部間隙物的高度，該頂部間隙物的底表面高於該間隙物堆疊的其他間隙物的底表面，且該間隙物堆疊具有一第一寬度且位於一半導體基底的一核心區內；以及一第一複數個間隙物，相鄰於一第二半導體鰭片上的一第二閘極堆疊，該第一複數個間隙物中至少一個具有一「L」形，該第一複數個間隙物具有一第二寬度，且該第二寬度大於該第一寬度。
  8. 如請求項7之半導體裝置，其中位於該第一複數個間隙物中的每一個材料也位於該間隙物堆疊中。
  9. 如請求項7或8之半導體裝置，其中該間隙物堆疊中至少一個間隙物自該間隙物堆疊中一相鄰的間隙物凹陷。
  10. 如請求項7或8之半導體裝置，其中該第一閘極堆疊的寬度小於該第二閘極堆疊的寬度。
  11. 如請求項7或8之半導體裝置，更包括一淺溝槽隔離，相鄰於該第一半導體鰭片，該第一閘極堆疊延伸進入該淺溝槽隔離的一凹陷。
  12. 一種半導體裝置的製造方法，包括：毯覆性沉積一第一材料，該第一材料相鄰於一第一半導體鰭片上的一第一虛 設閘極電極，且該第一材料相鄰於一第二半導體鰭片上的一第二虛設閘極電極；毯覆性沉積相鄰於該第一材料的一第二材料；將該第一材料和該第二材料圖案化以形成相鄰於該第一虛設閘極電極的一第一間隙物和一第二間隙物，以及相鄰於該第二虛設閘極電極的一第三間隙物和一第四間隙物，其中至少部分使用一或多個異向性蝕刻製程以將該第一材料和該第二材料圖案化；移除該第一虛設閘極電極和該第二虛設閘極電極；蝕刻該第一間隙物的該第一材料以暴露出該第二間隙物的該第二材料的一側壁並形成一間隙物堆疊，該側壁垂直於該第一半導體鰭片的一主表面，其中蝕刻該第一材料並未蝕刻該第三間隙物或該第四間隙物；形成接觸該間隙物堆疊的該第一材料和該第二材料的一第一閘極電極；以及形成相鄰於該第三間隙物的一第二閘極電極，該第三間隙物將該第二閘極電極與該第四間隙物隔開。
  13. 如請求項12之半導體裝置的製造方法，更包括：沉積相鄰於該第二材料的一第三材料；以及蝕刻該第二材料以暴露出該第三材料的一側壁並形成該間隙物堆疊。
  14. 如請求項13之半導體裝置的製造方法，更包括：沉積相鄰於該第三材料的一第四材料；以及蝕刻該第三材料以暴露出該第四材料的一側壁並形成該間隙物堆疊。
  15. 如請求項12或13之半導體裝置的製造方法，其中該第一半導體鰭片位於一半導體基底的一核心區內，且該第二半導體鰭片位於該半導體基底的一輸入/輸出區內。
TW109121391A 2019-06-28 2020-06-23 半導體裝置及其製造方法 TWI746025B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962868083P 2019-06-28 2019-06-28
US62/868,083 2019-06-28
US16/780,068 2020-02-03
US16/780,068 US11205647B2 (en) 2019-06-28 2020-02-03 Semiconductor device and method of manufacture

Publications (2)

Publication Number Publication Date
TW202115866A TW202115866A (zh) 2021-04-16
TWI746025B true TWI746025B (zh) 2021-11-11

Family

ID=73747106

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109121391A TWI746025B (zh) 2019-06-28 2020-06-23 半導體裝置及其製造方法

Country Status (5)

Country Link
US (1) US11205647B2 (zh)
KR (1) KR102370296B1 (zh)
CN (1) CN112151540B (zh)
DE (1) DE102020104370B4 (zh)
TW (1) TWI746025B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289585B2 (en) 2020-02-27 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of formation
CN114975112B (zh) * 2022-04-20 2025-10-17 上海华力集成电路制造有限公司 一种半导体器件的形成方法
CN120456556B (zh) * 2025-07-08 2025-09-16 合肥晶合集成电路股份有限公司 一种半导体器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201344886A (zh) * 2012-04-25 2013-11-01 三星電子股份有限公司 含有應力鄰近效應的積體電路元件及其製造方法
TW201631740A (zh) * 2012-06-28 2016-09-01 英特爾股份有限公司 具有電介質襯裡之高電壓三維裝置
TW201715726A (zh) * 2015-10-28 2017-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW201843716A (zh) * 2017-04-28 2018-12-16 台灣積體電路製造股份有限公司 半導體元件以及其製造方法
TW201916121A (zh) * 2017-09-29 2019-04-16 台灣積體電路製造股份有限公司 半導體裝置的形成方法
TW201917780A (zh) * 2017-10-30 2019-05-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
KR101900042B1 (ko) * 2012-05-10 2018-09-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
KR102078187B1 (ko) 2013-05-31 2020-02-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102065973B1 (ko) 2013-07-12 2020-01-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9679818B2 (en) * 2014-10-31 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR102394938B1 (ko) * 2015-05-21 2022-05-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US10084085B2 (en) * 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
KR20170047953A (ko) * 2015-10-26 2017-05-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20170079174A (ko) * 2015-12-30 2017-07-10 삼성전자주식회사 반도체 소자 및 그 제조방법
US20170200803A1 (en) * 2016-01-11 2017-07-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102482877B1 (ko) 2016-02-01 2022-12-29 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
TWI680502B (zh) * 2016-02-03 2019-12-21 聯華電子股份有限公司 半導體元件及其製作方法
US9806170B1 (en) * 2016-05-11 2017-10-31 Globalfoundries Inc. Differential SG/EG spacer integration with equivalent NFET/PFET spacer widths and dual raised source drain expitaxial silicon and triple-nitride spacer integration enabling high-voltage EG device on FDSOI
US10651171B2 (en) 2016-12-15 2020-05-12 Taiwan Semiconductor Manufacturing Co. Ltd. Integrated circuit with a gate structure and method making the same
CN109830433B (zh) 2017-11-23 2021-03-30 联华电子股份有限公司 制作半导体元件的方法
US11011618B2 (en) * 2017-11-30 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit devices with gate seals
US10937884B1 (en) * 2019-09-16 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate spacer with air gap for semiconductor device structure and method for forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201344886A (zh) * 2012-04-25 2013-11-01 三星電子股份有限公司 含有應力鄰近效應的積體電路元件及其製造方法
TW201631740A (zh) * 2012-06-28 2016-09-01 英特爾股份有限公司 具有電介質襯裡之高電壓三維裝置
TW201715726A (zh) * 2015-10-28 2017-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW201843716A (zh) * 2017-04-28 2018-12-16 台灣積體電路製造股份有限公司 半導體元件以及其製造方法
TW201916121A (zh) * 2017-09-29 2019-04-16 台灣積體電路製造股份有限公司 半導體裝置的形成方法
TW201917780A (zh) * 2017-10-30 2019-05-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法

Also Published As

Publication number Publication date
US20200411514A1 (en) 2020-12-31
DE102020104370A1 (de) 2020-12-31
TW202115866A (zh) 2021-04-16
DE102020104370B4 (de) 2024-02-01
US11205647B2 (en) 2021-12-21
CN112151540B (zh) 2025-03-25
CN112151540A (zh) 2020-12-29
KR20210002329A (ko) 2021-01-07
KR102370296B1 (ko) 2022-03-04

Similar Documents

Publication Publication Date Title
US10868188B2 (en) Semiconductor device and method
US10943901B2 (en) Semiconductor device and method
TWI715218B (zh) 半導體元件及其製造方法
US12283609B2 (en) Gate structure of transistor including a plurality of work function layers and oxygen device and method
TWI746025B (zh) 半導體裝置及其製造方法
US20250366173A1 (en) Method of forming semiconductor device including fins disposed on stacks of nanostructures where the nanostructures are wrapped around by gate
TWI764132B (zh) 半導體裝置及其製造方法
US20240363424A1 (en) Semiconductor device and method of manufacture
TWI866246B (zh) 半導體裝置及其形成方法
TWI798543B (zh) 半導體裝置及其製造方法
CN115458601A (zh) 半导体器件及其制造方法